JP3370315B2

JP3370315B2 - パターン検査方法および装置

Info

Publication number: JP3370315B2
Application number: JP2001041851A
Authority: JP
Inventors: 雄三谷口; 徹福井; 幹人斎藤; 義一堀; 孝宏鎌形
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-12-20
Filing date: 2001-02-19
Publication date: 2003-01-27
Anticipated expiration: 2018-01-27
Also published as: JP2001281164A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパターン検査技術、
すなわち、半導体ウエハ、フォトマスク、磁気ディス
ク、光ディスク等におけるパターンの欠陥検査、特にＶ
ＬＳＩメモリやＣＣＤ（Charge Coupled Device ）の如
く、一つのチップ領域に周期パターンとランダムパター
ンを有する集積回路装置等のパターンまたは欠陥検査に
適用して有効な技術に関する。

【０００２】

【従来の技術】従来、パターン検査の方法としては、隣
接する２チップを比較する方式が従来より、フォトマス
クあるいはウエハの外観検査装置として拡く用いられて
きた。また、複雑な多層パターンを有するウエハ上の欠
陥検出方法として、特開昭５９−１９２９４３号公報に
記載のように繰返しパターン比較を行う方法が提案され
ている。

【０００３】２チップ比較検査は、隣接する２チップの
パターンを比較するため、多層パターンを有する半導体
ウエハの場合、チップによるパターン寸法、パターンの
重ね合わせ精度等の差異により微細な欠陥を検出するの
は難しいという問題点がある。一方、繰返しパターンを
比較する方法は、すぐ近傍のパターンを比較するため、
比較するパターンどうしの差異が小さく、微細な欠陥ま
で検出可能であるが、繰返しパターン部しか検査できな
いという問題があった。

【０００４】ところで、検査対象であるウエハパターン
の場合、微細なパターン部と比較的太いパターン部とで
は、不良となる欠陥のサイズも異なり、したがって要求
される検出感度も異なる。

【０００５】このため、本発明者らは、特開昭６３−５
２４３４号公報に開示されているように、検査するパタ
ーンにより検出感度を切り換える方法を提案した。

【０００６】また、２チップ比較と繰返しパターン比較
を共に行う検査装置として、繰返しパターンとランダム
パターン別々に検査できるウエハ外観検査装置が提案さ
れている。

【０００７】

【発明が解決しようとする課題】ところが、前記特開昭
６３−５２４３４号公報記載の技術は２チップ比較検査
を前提としているため、多層パターンを有するウエハ上
での検出感度が課題である。

【０００８】一方、前記した繰返しパターンとランダム
パターン別々に検査できるウエハ外観検査装置はｉＴＶ
（工業用テレビ）でとり込んだ画像を比較するものであ
り、ステージの移動停止を繰返すため検査速度が遅いと
いう１つの問題点がある。また、繰返しパターン領域と
ランダムパターン領域を別々に検査するため、繰返しパ
ターン領域内のごく小さな領域に繰返しでないパターン
があるような場合、その領域がごく微小であってもその
部分のみを別に２チップ比較しなければならないという
問題がある。

【０００９】したがって、前記した従来技術において
は、検出感度の向上と、検査速度の向上とを同時に解決
することは配慮されていないものである。

【００１０】本発明の１つの目的は、検出感度の向上と
検査速度の向上とを同時に実現できるパターン欠陥検査
技術を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１３】すなわち、本発明のパターン検査方法およ
び装置は、一般にパターンの微細なメモリのメモリセル
領域あるいは、ＣＣＤ、ＭｉＤ（Mos Image Device）な
ど光センサ素子の受光領域部など繰返しパターン部と、
周辺回路部を別々な回路で検査することにより、繰返し
パターン部は比較的に検出感度の良い繰返しパターン比
較検査が適用できるようにし、また、高速な検査を行う
ために有効なステージを連続走査しながら検査を行う方
式で、チップ内のパターン配置情報をもとに作成した各
検査領域データをもとにチップ比較、繰返しパターン比
較の各々の欠陥出力が重複しないようにしており、高速
検査も可能とするようになっている。また、本発明のパ
ターン検査方法は、被検査物上の隣接する２チップのパ
ターンを比較するチップ比較検査と、チップ内の同一繰
返しパターン部の同一パターンどうしを比較する繰返し
パターン比較検査とを、連続的に画像読み取りをしなが
ら、チップ比較検査、繰返しパターン比較検査を、それ
ぞれ異なる閾値を用いて、並行して実行し、前記チップ
比較検査と繰返しパターン比較検査との出力を別々に計
算機にとり込み、該計算機内で前記両比較検査により得
られた検査結果と予め設定された検査条件とを比較し、
前記予め設定された検査条件を超えたもののみを検査結
果として残すものである。さらに、本発明のパターン検
査装置は、被検査物上の隣接する２チップのパターンを
比較する第１の比較回路と、該第１の比較回路の比較結
果が第１の閾値以上であれば欠陥候補として出力する第
１の閾値化回路と、チップ内の同一繰返しパターン部の
同一パターンどうしを比較する第２の比較回路と、該第
２の比較回路の比較結果が第２の閾値以上であれば欠陥
候補として出力する第２の閾値化回路とを有し、連続的
に画像読み取りをしながら両比較回路を並列に動作可能
とし、チップ内のランダムパターン部は前記第１の比較
回路による欠陥の出力を行い、繰返しパターン部は前記
第２の比較回路の欠陥の出力を行うよう制御されるもの
である。また、本発明の他のパターン検査装置は、被検
査物上の隣接する２チップのパターンを比較する第１の
比較回路と、該第１の比較回路の比較結果が第１の閾値
以上であれば欠陥候補として出力する第１の閾値化回路
と、チップ内の同一繰返しパターン部の同一パターンど
うしを比較する第２の比較回路と、該第２の比較回路の
比較結果が第２の閾値以上であれば欠陥候補として出力
する第２の閾値化回路とを有し、連続的に画像読み取り
をしながら両比較回路を並列に動作可能とし、被検査物
上の隣接する２チップのパターンとチップ内の同一繰返
しパターン部の同一パターンとを走査する一次元光ライ
ンセンサを有し、ステージを連続走査しながら欠陥検出
を行うものである。さらに、本発明の他のパターン検査
装置は、被検査物上の隣接する２チップのパターンを比
較する第１の比較回路と、該第１の比較回路の比較結果
が第１の閾値以上であれば欠陥候補として出力する第１
の閾値化回路と、チップ内の同一繰返しパターン部の同
一パターンどうしを比較する第２の比較回路と、該第２
の比較回路の比較結果が第２の閾値以上であれば欠陥候
補として出力する第２の閾値化回路とを有し、連続的に
画像読み取りをしながら両比較回路を並列に動作可能と
し、検出した欠陥が、２チップ比較検査での欠陥か、繰
返しパターン比較検査での欠陥かを区別して表示もしく
は出力するものである。

【００１４】上記した手段によれば、ウエハ内のメモリ
セルのような微細パターンが形成されている高感度検査
を必要とする部分は高感度で検査でき、かつチップの周
辺のように比較的大きなパターン部分は比較的に低感度
で検査でき、チップ内のパターンの微細度に応じた検出
感度での欠陥検出が可能となり、しかも高速検査可能な
パターン欠陥検査装置を提供するという上記目的を達成
できるものである。

【００１５】

【発明の実施の形態】図１は本発明のパターン欠陥検査
装置をウエハ外観検査に適用した例を示す説明図であ
る。

【００１６】このパターン欠陥検査装置は、ＸＹテーブ
ルよりなるステージ１上のウエハ載置台２上に固定され
た半導体ウエハ３を、ステージ１によって順次Ｘ、Ｙ方
向に移動し、ウエハ３上のパターン欠陥を検査するよう
に構成されている。

【００１７】ウエハ３には、その上方に位置する照明光
源４からの光が、ハーフミラー５、対物レンズ６を通し
て照射され、ウエハ３からの反射光が対物レンズ６によ
り拡大され、一次元光素子（たとえば一次元ＣＣＤなど
のラインセンサ）７に集光される。一次元光素子７の電
気出力は、信号の増幅あるいは信号レベル合わせを行う
信号処理回路８を経て、ＡＤ（アナログ・ディジタル）
変換器９により多階調の濃淡信号に変換される。

【００１８】この多階調の濃淡信号は、１チップ分の画
像信号を記憶するチップ遅延メモリ１０に記憶される。
チップ遅延メモリ１０によって１チップ分遅れて出力さ
れる信号と、遅延されない信号とを比較器１２で差分を
とり、閾値化回路１３により、あらかじめ定められた濃
淡差閾値が設定された閾値レジスタ１８の設定値と比較
し、閾値以上の濃淡差があれば欠陥候補信号として、閾
値化回路１３の出力となる。

【００１９】この信号はチップ比較検査出力制御回路１
４によって欠陥出力が可能な時にのみ出力が出され、欠
陥サイズ判定回路１５で一定サイズ以上の欠陥が検査結
果メモリ１６に収納される。検査結果メモリ１６に収納
された欠陥情報は、計算機２３にてデータを読み込むこ
とができる。以上がチップ比較検査の欠陥出力までの流
れである。

【００２０】次に、繰返しパターン比較検査の欠陥出力
までの流れを説明する。図１におけるＡＤ変換器９の出
力までは、前記チップ比較検査と同じである。ＡＤ変換
器９の出力の一方が、パターンの繰返しピッチ分の画像
データを記憶する繰返しパターン遅延メモリ１１（また
は単位セル遅延メモリ）に記憶される。繰返しパターン
遅延メモリによってパターンの一繰返し分遅れて出力さ
れる信号と遅延されない信号を比較器１２’で差分をと
り、閾値化回路１３’により、あらかじめ定められた濃
淡差閾値が設定された閾値化回路１３’の設定値と比較
し、閾値以上の濃淡差があれば欠陥候補信号として閾値
化回路１３’の出力となる。

【００２１】この信号は、繰返しパターン比較検査出力
制御回路１４’によって欠陥出力が可能な時にのみ出力
が出され、欠陥サイズ判定回路１５’で一定サイズ以上
の欠陥が検査結果メモリ１６’に収納される。検査結果
メモリ１６’に収納された欠陥情報は、計算機２３にて
データを読み込むことができる。

【００２２】欠陥検出を判断するための、濃淡差閾値レ
ジスタ１８および１８’は、各々計算機２３からデータ
を独立に設定できるので、チップ比較、繰返しパターン
比較を別々の閾値とすることが可能である。

【００２３】欠陥の大きさの閾値を設定する欠陥サイズ
設定レジスタ１７，１７’は、各々計算機２３からデー
タを独立に設定できるので、チップ比較、繰返しパター
ン比較の欠陥検出サイズを別々にすることが可能であ
る。

【００２４】なお、２１は一次元光素子７であるライン
センサの走査方向何ビット目かを計算するラインセンサ
位置カウンタ、１９はチップ比較検査でラインセンサの
各ビットが検査可否かを記憶するラインセンサ検査可否
ビットメモリ、１９’は繰返しパターン比較でラインセ
ンサの各ビットが検査可か否かを記憶するラインセンサ
検査可否ビットメモリである。これらのラインセンサ検
査可否ビットメモリ１９，１９’は計算機２３からデー
タを書き込むことができる。

【００２５】また、２２はステージの走査方向の座標カ
ウンタである。２０，２０’は各々チップ比較、繰返し
パターン比較のステージ走査方向の検査可否領域を記憶
するチップ内検査可否領域データメモリである。これら
のチップ内検査可否領域データメモリ２０，２０’は計
算機２３からデータを書き込むことができる。上記各デ
ータメモリ１９，１９’，２０，２０’の出力が検査出
力制御回路１４，１４’に送られ、チップ比較の欠陥出
力と繰返しパターン比較欠陥出力の区分けを行う。

【００２６】次に、チップ比較領域と繰返しパターン比
較領域との区分けの考え方を図２、図３、図４などによ
り説明する。

【００２７】図２は、半導体メモリ・チップの例を示
す。図２における１〜４の領域は繰返しパターン部すな
わちメモリセル部、それ以外はランダムパターン部すな
わち周辺回路部とする。

【００２８】図２のようなチップを、ラインセンサで検
査する場合、図３に示すように、ラインセンサの有効検
査幅（図中Ｗ）でチップ内を同図中の領域１〜８のよう
に分割する。すなわち、検査を行う場合、まずウエハ内
の各チップの領域１の部分のみを比較検査し、領域１の
比較検査が終了した後、順次領域２〜領域８の比較検査
を実行する。

【００２９】この場合、一例を示すと、１０２４ビット
の一次元ライン・センサを用いて0.２５μｍ／ビットで
画像を取り込むとすると、Ｗは約２５０μｍとなる。

【００３０】一例として、図３の領域１を検査する場合
のチップ比較、繰返しパターン比較の検査可否エリアを
図４により説明する。図４中で斜線部が繰返しパターン
部となっている。また、図４中でチップ比較検査を行う
領域は、ＣＰＸＳ１≦Ｘ≦ＣＰＸＥ１でかつＹが図中Ｃ
の領域であるが斜線部を除く。繰返しパターン比較を行
う領域は、ＣＬＸＳ１≦Ｘ≦ＣＬＸＥ１もしくはＣＬＸ
Ｓ２≦Ｘ≦ＣＬＸＥ２でＹが図中Ｂの領域である。

【００３１】この領域制御を実現する一実施の形態を図
５、図６などにより説明する。

【００３２】図５はラインセンサの走査方向（Ｙ）での
検査可否ビットを制御する回路構成を示す図である。連
続走査を行うラインセンサの何ビット目かを示すライン
センサ位置カウンタ２１が、ラインセンサの各ビットが
検査可否かを記憶した検査可否ビットメモリ１９，１
９’（１９はチップ用、１９’は繰返しパターン用）の
アドレスを指定し、該ビットメモリ１９，１９’の各メ
モリの出力（図５中、信号Ａ、信号Ｂ）が１か０かで検
査可否を判別する。

【００３３】次に、図６はステージの走査方向での検査
領域データ制御回路の部分を示す図である。

【００３４】図６において、２２，２２’はステージの
走査方向の座標カウンタであるが、検査領域はチップ単
位になっているので、チップ内での座標を計数するもの
とし、ステージの走査方向により可逆とする。図６中の
２０−１〜２０−６および２０’−１〜２０’−６は図
１中のチップ内検査可否領域データメモリ２０，２０’
の部分を詳細に示したものである。

【００３５】２０−１，２０’−１は何番目の検査領域
かを示すカウンタであり、ステージ走査方向により可逆
とし、また計算機２３から初期値を書き込めるものとす
る。２０−２はチップ比較用のＸ検査領域の開始座標、
すなわち、図４の例ではＣＰＸＳ１を記憶しているメモ
リである。２０−３はチップ比較用Ｘ検査領域の終了座
標すなわち、図４の例ではＣＰＸＥ１を記憶しているメ
モリである。この例では、Ｘの検査領域は１領域だけで
あるが、汎用性を増やすため複数領域設定できるように
なっている。

【００３６】２０−２，２０−３のメモリアドレスは、
何番目の検査領域かを示すカウンタ２０−１にて読出し
アドレスを指定されている。２０−４，２０−５は比較
器であり、座標カウンタ２２と検査領域開始座標（２０
−２の出力）と検査領域終了座標（２０−３の出力）と
を各々比較する。２０−６はフリップフロップであり、
例えば比較器２０−４の出力すなわち、検査領域に入っ
たかどうかによりセットされ、比較器２０−５の出力、
すなわち、検査領域が終了したかによってリセットさ
れ、この出力信号Ｃが制御信号となる。

【００３７】図６において、要素２２’，２０’−１〜
２０’−６の構成、働きは上記要素２２，２０−１〜２
０−６と同じであり、繰返しパターン比較用である。２
０’−２には図４の例ではＣＬＸＳ１，ＣＬＸＳ２が記
憶される。終了座標２０’−３には、図４の例ではＣＬ
ＸＥ１，ＣＬＸＥ２が記憶される。フリップフロップ２
０’−６の出力信号Ｄが繰返しパターン比較用のステー
ジ走査方向の制御信号となる。

【００３８】次に、前記した図５、図６に示した信号
Ａ，Ｂ，Ｃ，Ｄについてどのような論理で図１の回路１
４，１４’を実現するかを説明する。

【００３９】とすると、繰返しパターン比較検査出力制御回路１４’
の場合は、となるようにすればよい。

【００４０】チップ比較検査出力制御回路１４の場合
は、

【００４１】

【数１】となるようにすればよい。

【００４２】図７はチップ比較検査回路の比較器１２
（図１）の内部処理の詳細を示す回路ブロック図であ
る。同図において、２４および２５はデジタル２階微分
を実行して段差部等を強調する微分器、２６および２７
は微分信号のうちある閾値以上のもののみを２値信号の
「１」と、それ以外を「０」と出力する比較器、９１は
それらのための閾値を設定する微分閾値設定回路、２９
ないしは３３はそれぞれ４ビット・シフトレジスタ、３
４ないしは３７はラインセンサ７の一列分の遅延を行う
Ｘ方向信号遅延回路、２８はタイミング合わせのために
上記３４および３５の２つの遅延回路およびシフトレジ
スタ３０，３１などと同じタイミングで動作する２ビッ
ト・シフトレジスタを直列接続したタイミング整合回
路、３８ないしは４２は２つの入力２値信号が一致した
ときのみ「１」を出力する一致検出回路、４３ないしは
４７は一致した個数をカウントし、そのデータを出力す
るカウンタ、４８は一致データに基づいて現検出画像信
号を一致率が最も高くなるようにシフトさせる位置合わ
せ回路（ないしはタイミングシフト回路）、４９はこの
現検出画像信号とチップ遅延画像信号の差分を取るため
の引算器、９２および９３は位置合わせが完了するまで
画像データを保持するバッファメモリである。

【００４３】図９は繰返しパターン比較検査回路の比較
器１２’（図１）の内部処理の詳細を示す回路ブロック
図である。同図において、２４’および２５’はデジタ
ル２階微分を実行して段差部等を強調する微分器、２
６’および２７’は微分信号のうちある閾値（閾値は２
７とは独立に設定可）以上のもののみを２値信号の
「１」と、それ以外を「０」と出力する比較器、９１’
はそれらのための閾値を設定する微分閾値設定回路、２
９’ないしは３３’はそれぞれ４ビット・シフトレジス
タ、３４’ないしは３７’はラインセンサ７の一列分の
遅延を行うＸ方向信号遅延回路、２８’はタイミング合
わせのために上記３４’および３５’の２つの遅延回路
およびシフトレジスタ３０’，３１，などと同じタイミ
ングで動作する２ビット・シフトレジスタを直列接続し
たタイミング整合回路、３８’ないしは４２’は２つの
入力２値信号が一致したときのみ「１」を出力する一致
検出回路、４３’ないしは４７’は一致した個数をカウ
ントし、そのデータを出力するカウンタ、４８’は一致
データに基づいて現検出画像信号を一致率が最も高くな
るようにシフトさせる位置合わせ回路、４９’はこの現
検出画像信号とセル遅延画像信号の差分を取るための引
算器、９２’および９３’は位置合わせが完了するまで
画像データを保持するバッファメモリである。

【００４４】図８は半導体メモリ・ウエハの欠陥検査を
説明するためのウエハ上面図である。同図において、７
２はスクライブ・ライン、７１Ｅは先行してスキャンさ
れたメモリ・チップ領域、７１Ｆは現在スキャン中のチ
ップ領域、７１Ｇは次にスキャンするチップ領域、５１
および５２は繰返しパターンよりなるメモリ・セル・マ
ット領域、５５および５６はランダムパターンからなる
周辺回路部、５７は５０μｍ〜１００μｍ程度の幅を有
するＡｌ電源幹配線帯、６１，６３および６８は図３領
域１〜８と同じスキャンニング帯、６１Ｑ、６３Ｈ〜６
３Ｋおよび６８Ｑはそれぞれのスキャンニング帯の位置
合わせ単位領域である。この位置合わせ単位領域のサイ
ズは画素サイズ0.２５μｍ、ラインセンサ１０２４ビッ
トとするとＹ軸方向（ラインセンサの延在方向）の長さ
２５６μｍ、Ｘ方向の長さ６４μｍ程度である。

【００４５】次に、図７および図８に基づいて、位置合
わせ動作の説明を行う。ここではＡｌ配線パターンを例
にとって説明する。例えば４ＭビットＤＲＡＭを例にと
ると、セル部と周辺部では致命欠陥サイズが一般に異な
るので、欠陥サイズ設定レジスタ１７および１７’にお
ける最小欠陥サイズは相互に異なる値とする必要があ
る。

【００４６】更に、欠陥検出のノイズとなるヒロック
（hillock ）のサイズもセル領域の細いＡｌ配線と周辺
のＡｌ幹配線５７などの幅の広い配線とでは一般に異な
る場合が多いからである。従って、先の４ＭビットＤＲ
ＡＭの例では、チップ比較の最小欠陥サイズを0.７５μ
ｍ、繰返しパターン比較の最小欠陥サイズを0.５μｍに
設定する。

【００４７】本装置は、先に説明した如く、ウエハを幅
２５６μｍのスキャンニング帯で埋めつくすように連続
的に画像読み取りをしながら、実時間で欠陥判定を実行
するものである。この連続画像読み取りおよび欠陥判定
に際しては、基準となる読み取り画像と被検査読み取り
画像の位置合わせをスキャン経路上の多数の点で実時間
で実行する必要がある。そこで、例えばスキャンニング
帯６３を例にとれば、スキャンニング帯を単位位置合わ
せ領域６３Ｈ〜Ｋ等に細分して、その領域ごとに位置合
わせを実行することとしている。一方、セル比較の方で
は、位置合わせ単位領域のＸ方向の長さは繰返し単位長
さまたはその整数倍となる。それ以外については、微分
閾値、閾値回路１３’、欠陥サイズ設定レジスタ１７’
の各パラメータがチップ比較回路と独立に設定できる以
外全く同様である。すなわち、各位置合わせ単位領域の
画像データは、微分演算により、パターン段差が強調さ
れ、それと基準となる同様の段差強調パターンがデジタ
ル的に比較され、それらが各位置合わせ単位領域で最も
良く一致するように位置合わせ回路（ないしはタイミン
グ・シフト回路）４８，４８’によってメモリ上でシフ
トすなわち位置合わせされ、その状態で差分器または引
算器４９，４９’に出力され、それより差分信号として
出力される。

【００４８】このように並行して画像の読み取り、チッ
プ比較およびセル比較、更にはそれらの判定を常に実行
し、検査領域によって出力すべき比較仕様を選択してい
るので、どのようなパターンに対しても正確な位置合わ
せを可能とすることができる。

【００４９】また、複数の検査回路での諸パラメータが
独立に設定できるので、各領域で欠陥のパラメータの異
なる半導体メモリ等の複雑なパターンの高速検査を可能
とすることができる。

【００５０】以上本発明者によってなされた発明を実施
の形態に基づき説明したが、本発明は上記実施の形態に
限定されるものでなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。

【００５１】例えば、上記実施の形態では、各比較検査
の出力をハードウエアで制御しているが、検出した欠陥
をそのチップ内の座標をもとに、繰返しパターン部とラ
ンダムパターン部に分け、欠陥データが重複しないよう
にソフトウエアで処理する。あるいは、欠陥サイズのし
きい値も座標によりソフトウエアで判断処理することも
可能である。

【００５２】さらに、２チップ比較の検査条件と繰返し
パターン比較での検査条件が異なる場合、該計算機２３
内のソフトウエア処理にて、どちらの比較回路からの出
力かを弁別し、検査結果データにこの弁別結果データを
付加することもできる。これによって、検査条件の異な
る検査結果であるということが判断できるので、例えば
多数のウエハの検査結果データを大量に収集して、他の
コンピュータなどで欠陥の大きさ別の分布状況などを統
計的に処理する場合別々に処理することもできる。

【００５３】以上の発明は、本発明者によってなされた
発明をその背景となった利用分野であるウエハ外観検査
装置に適用した場合について説明したが、それに限定さ
れるものでなく、例えば、ホトマスク、液晶、ディスク
等の外観検査装置にも適用できる。また、比較検査を行
う異物検査装置にも適用できる。

【００５４】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。

【００５５】すなわち、ウエハなどの外観検査におい
て、チップ内の位置により検出感度を適切に設定でき、
欠陥の検出感度を最適化できる上に、チップ比較および
繰返しパターン比較を同時に検査できるので検査の高速
化もできる。言い換えれば、本発明によれば、パターン
欠陥検査における検出感度の向上と検査速度の向上とを
実現できる。

【図面の簡単な説明】

【図１】本発明をウエハ外観検査に適用した場合の一実
施の形態を示す説明図である。

【図２】チップの例を示す図である。

【図３】チップをラインセンサの走査幅単位に分割する
説明図である。

【図４】図３の１領域をぬき出し、各比較検査の領域を
示す説明図である。

【図５】ラインセンサの走査方向での検査可否ビットを
制御する回路構成例である。

【図６】ステージ走査方向での検査領域を制御する回路
構成図である。

【図７】比較器（チップ比較側）の内部処理の詳細を示
す回路ブロック図である。

【図８】被検査対象である半導体メモリ装置ウエハの上
主面のレイアウトを示すウエハ上面図である。

【図９】比較器（繰返しパターン比較またはセル比較
側）の内部処理の詳細を示す回路ブロック図である。

【符号の説明】

１・・・ステージ、２・・・ウエハ載置台、３・・・ウ
エハ、４・・・照明光源、５・・・ハーフミラー、６・
・・対物レンズ、７・・・一次元光素子（ラインセン
サ）、８・・・信号処理回路、９・・・ＡＤ変換器、１
０・・・チップ遅延メモリ、１１・・・繰返しパターン
遅延メモリ、１２，１２’・・・比較器、１３，１３’
・・・閾値化回路、１４・・・チップ比較検査出力制御
回路、１４’・・・繰返しパターン比較検査出力制御回
路、１５・・・チップ比較欠陥サイズ判定回路、１５’
・・・繰返しパターン比較欠陥サイズ判定回路、１６・
・・チップ比較検査結果メモリ、１６’・・・繰返しパ
ターン比較検査結果メモリ、１７・・・チップ比較欠陥
サイズ設定レジスタ、１７’・・・繰返しパターン比較
欠陥サイズ設定レジスタ、１８・・・チップ比較濃淡差
閾値レジスタ、１８’・・・繰返しパターン比較濃淡差
閾値レジスタ、１９・・・チップ比較ラインセンサ検査
可否ビットメモリ、１９’・・・繰返しパターン比較ラ
インセンサ検査可否ビットメモリ、２０・・・チップ比
較用のチップ内検査可否領域データメモリ、２０’・・
・繰返しパターン比較用のチップ内検査可否領域データ
メモリ、２０−１・・・チップ比較用検査領域カウン
タ、２０’−１・・・繰返しパターン比較用検査領域カ
ウンタ、２０−２・・・チップ比較用Ｘ検査領域開始座
標、２０’−２・・・繰返しパターン比較用Ｘ検査領域
開始座標、２０−３・・・チップ比較用Ｘ検査領域終了
座標、２０’−３・・・繰返しパターン比較用Ｘ検査領
域終了座標、２０−４・・・座標比較器、２０’−４・
・・座標比較、２０−５・・・座標比較器、２０’−５
・・・座標比較器、２０−６・・・フリップフロップ、
２０’−６・・・フリップフロップ、２１・・・ライン
センサ位置カウンタ、２２，２２’・・・ステージ走査
方向座標カウンタ、２３・・・計算機、２４，２４’，
２５，２５’・・・微分器、２６，２６’２７，２７’
・・・比較器、28，２８’・・・タイミング整合回路、
２９，２９’〜３３，３３’・・・シフトレジスタ、３
４，３４’〜３７，３７’・・・Ｘ方向信号遅延回路、
３８，３８’〜４２，４２’・・・一致検出回路、４
３，４３’〜４７，４７’・・・カウンタ、４８，４
８’・・・位置合わせ回路（タイミングシフト回路）、
４９，４９’・・・引算器（差分器）５１，５２・・・
メモリ・セル・マット領域、５５，５６・・・周辺回路
部、５７・・・Ａｌ幹配線、６１，６３，６８・・・ス
キャンニング帯、６１Ｑ，６３Ｈ，６３Ｉ，６３Ｊ，６
３Ｋ，６８Ｑ・・・位置合わせ単位領域、７１Ｅ・・・
メモリチップ領域、７１Ｆ，７１Ｇ・・・チップ領域、
７２・・・スクライブ・ライン、９１，９１’・・・微
分閾値設定回路、９２，９２’，９３，９３’・・・バ
ッファメモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者堀義一東京都青梅市藤橋３丁目３番地２日立東京エレクトロニクス株式会社内 (72)発明者鎌形孝宏東京都青梅市藤橋３丁目３番地２日立東京エレクトロニクス株式会社内 (56)参考文献特開昭63−126242（ＪＰ，Ａ) 特開平１−202607（ＪＰ，Ａ) 特開昭63−134940（ＪＰ，Ａ) 特許3187827（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01N 21/84 - 21/958 H01L 21/64 - 21/66

Claims

(57)【特許請求の範囲】

【請求項１】被検査物上の隣接する２チップのパター
ンを比較するチップ比較検査と、チップ内の同一繰返し
パターン部の同一パターンどうしを比較する繰返しパタ
ーン比較検査とを、連続的に画像読み取りをしながら、
チップ比較検査、繰返しパターン比較検査を、それぞれ
異なる閾値を用いて、並行して実行し、前記チップ比較
検査と繰返しパターン比較検査との出力を別々に計算機
にとり込み、該計算機内で前記両比較検査により得られ
た検査結果と予め設定された検査条件とを比較し、前記
予め設定された検査条件を超えたもののみを検査結果と
して残すことを特徴とするパターン検査方法。
【請求項２】被検査物上の隣接する２チップのパター
ンを比較する第１の比較回路と、該第１の比較回路の比
較結果が第１の閾値以上であれば欠陥候補として出力す
る第１の閾値化回路と、チップ内の同一繰返しパターン
部の同一パターンどうしを比較する第２の比較回路と、
該第２の比較回路の比較結果が第２の閾値以上であれば
欠陥候補として出力する第２の閾値化回路とを有し、連
続的に画像読み取りをしながら両比較回路を並列に動作
可能とし、チップ内のランダムパターン部は前記第１の
比較回路による欠陥の出力を行い、繰返しパターン部は
前記第２の比較回路の欠陥の出力を行うよう制御される
ことを特徴とするパターン検査装置。
【請求項３】検出した欠陥が、２チップ比較検査での
欠陥か、繰返しパターン比較検査での欠陥かを区別して
表示もしくは出力するようにしたことを特徴とする請求
項２記載のパターン検査装置。
【請求項４】被検査物上の隣接する２チップのパター
ンを比較する第１の比較回路と、該第１の比較回路の比
較結果が第１の閾値以上であれば欠陥候補として出力す
る第１の閾値化回路と、チップ内の同一繰返しパターン
部の同一パターンどうしを比較する第２の比較回路と、
該第２の比較回路の比較結果が第２の閾値以上であれば
欠陥候補として出力する第２の閾値化回路とを有し、連
続的に画像読み取りをしながら両比較回路を並列に動作
可能とし、被検査物上の隣接する２チップのパターンと
チップ内の同一繰返しパターン部の同一パターンとを走
査する一次元光ラインセンサを有し、ステージを連続走
査しながら欠陥検出を行うことを特徴とするパターン検
査装置。
【請求項５】チップ内のパターン配置情報をもとに、
一次元光ラインセンサの走査方向およびチップの開始点
からのステージ走査方向各々につき、チップ比較検査領
域と繰返しパターン比較検査領域のデータを記憶する記
憶部を有し、センサ走査位置、ステージ走査位置に同期
して、２チップ比較検査の欠陥出力または繰返しパター
ン比較検査の欠陥出力の出力可否を制御するようにした
ことを特徴とする請求項４記載のパターン検査装置。
【請求項６】検出した欠陥が、２チップ比較検査での
欠陥か、繰返しパターン比較検査での欠陥かを区別して
表示もしくは出力するようにしたことを特徴とする請求
項４記載のパターン検査装置。
【請求項７】被検査物上の隣接する２チップのパター
ンを比較する第１の比較回路と、該第１の比較回路の比
較結果が第１の閾値以上であれば欠陥候補として出力す
る第１の閾値化回路と、チップ内の同一繰返しパターン
部の同一パターンどうしを比較する第２の比較回路と、
該第２の比較回路の比較結果が第２の閾値以上であれば
欠陥候補として出力する第２の閾値化回路とを有し、連
続的に画像読み取りをしながら両比較回路を並列に動作
可能とし、検出した欠陥が、２チップ比較検査での欠陥
か、繰返しパターン比較検査での欠陥かを区別して表示
もしくは出力するようにしたことを特徴とするパターン
検査装置。