JP3361687B2 - 小数点分周式周波数シンセサイザ - Google Patents
小数点分周式周波数シンセサイザInfo
- Publication number
- JP3361687B2 JP3361687B2 JP07716796A JP7716796A JP3361687B2 JP 3361687 B2 JP3361687 B2 JP 3361687B2 JP 07716796 A JP07716796 A JP 07716796A JP 7716796 A JP7716796 A JP 7716796A JP 3361687 B2 JP3361687 B2 JP 3361687B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- signal
- output signal
- controlled oscillator
- feedback
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【0001】
【発明の属する技術分野】この発明は、小数点分周式周
波数シンセサイザに関し、特にフェイズロックループ
(PLL)を用いた小数点分周式周波数シンセサイザに
おける位相誤差補償に関するものである。
波数シンセサイザに関し、特にフェイズロックループ
(PLL)を用いた小数点分周式周波数シンセサイザに
おける位相誤差補償に関するものである。
【0002】
【従来の技術】図12は従来の小数点分周式周波数シン
セサイザを示している。この小数点分周式周波数シンセ
サイザは、PLLを用いた小数点分周式周波数シンセサ
イザであり、基準周波数信号と帰還周波数信号との位相
差を検出する位相比較器(PC)1と、ローパスフィル
タ(LPF)2と、入力電圧に応じて発振周波数を変化
する電圧制御発振器(VCO)3と、電圧制御発振器3
が出力する出力信号を分周して帰還周波数信号を発生す
る可変分周器4と、可変分周器4による分周数を制御す
る分周数切換回路5とを有している。
セサイザを示している。この小数点分周式周波数シンセ
サイザは、PLLを用いた小数点分周式周波数シンセサ
イザであり、基準周波数信号と帰還周波数信号との位相
差を検出する位相比較器(PC)1と、ローパスフィル
タ(LPF)2と、入力電圧に応じて発振周波数を変化
する電圧制御発振器(VCO)3と、電圧制御発振器3
が出力する出力信号を分周して帰還周波数信号を発生す
る可変分周器4と、可変分周器4による分周数を制御す
る分周数切換回路5とを有している。
【0003】この小数点分周式周波数シンセサイザで
は、位相比較器1によって帰還周波数信号と基準周波数
信号との位相差を検出し、この位相差に応じた信号をロ
ーパスフィルタ2を通して電圧制御発振器3に入力し、
電圧制御発振器3がその入力信号に応じた周波数で発振
する。そして電圧制御発振器3で発振した信号(出力信
号)を可変分周器4で分周し、これを帰還周波数信号と
して位相比較器1に帰することにより、出力周波数を安
定化している。このとき、分周数の設定を分周数切換回
路5で時間軸上に可変することにより、見かけ上、分周
数を小数点以下にまで広げている。
は、位相比較器1によって帰還周波数信号と基準周波数
信号との位相差を検出し、この位相差に応じた信号をロ
ーパスフィルタ2を通して電圧制御発振器3に入力し、
電圧制御発振器3がその入力信号に応じた周波数で発振
する。そして電圧制御発振器3で発振した信号(出力信
号)を可変分周器4で分周し、これを帰還周波数信号と
して位相比較器1に帰することにより、出力周波数を安
定化している。このとき、分周数の設定を分周数切換回
路5で時間軸上に可変することにより、見かけ上、分周
数を小数点以下にまで広げている。
【0004】ここで、分周数切換回路5による整数部の
分周数をN、小数点以下部の分周数をn、基準周波数を
FR、電圧制御発振器3の出力周波数をFO、帰還周波
数をFVとする。
分周数をN、小数点以下部の分周数をn、基準周波数を
FR、電圧制御発振器3の出力周波数をFO、帰還周波
数をFVとする。
【0005】基準周波数FRと帰還周波数FVとの差が
ゼロになってループが完全にロックすると、出力周波数
FOは下式により表される。
ゼロになってループが完全にロックすると、出力周波数
FOは下式により表される。
【0006】FO=(N+n)・FR
この場合、小数点以下の分周数nは、分子m、分母Mが
それぞれ整数の分数で表現することができる。
それぞれ整数の分数で表現することができる。
【0007】n=m/M
但し、m、Mは共に整数
分母Mを固定し、小数点以下の設定を分子mで行う場
合、周波数分解能は、(1/M)・FRとなり、出力周
波数FOは、(1/M)・FRの周波数ステップで変化
させることができる。
合、周波数分解能は、(1/M)・FRとなり、出力周
波数FOは、(1/M)・FRの周波数ステップで変化
させることができる。
【0008】
【発明が解決しようとする課題】従来の小数点分周式周
波数シンセサイザは、上述のように構成され、見かけ
上、周波数を小数点以下で分周しているため、帰還周波
数信号の波形に位相誤差が生じている。
波数シンセサイザは、上述のように構成され、見かけ
上、周波数を小数点以下で分周しているため、帰還周波
数信号の波形に位相誤差が生じている。
【0009】図13は、m/M=1/4で、N(整数)
+1/4分周を行う場合の基準周波数信号(FR)と帰
還周波数信号(FV)の波形を示している。
+1/4分周を行う場合の基準周波数信号(FR)と帰
還周波数信号(FV)の波形を示している。
【0010】分周数切換回路5では、N+1/4分周を
実現するために、分周数を4周期1組として、N,N,
N,N+1と変化している。このため帰還周波数信号
(FV)の1〜3周期において、基準周波数信号(F
R)に対して位相誤差e、2e、3eが生じる。
実現するために、分周数を4周期1組として、N,N,
N,N+1と変化している。このため帰還周波数信号
(FV)の1〜3周期において、基準周波数信号(F
R)に対して位相誤差e、2e、3eが生じる。
【0011】このことは、後段の電圧制御発振器3にス
プリアスを発生させる要因になるから、周波数合成の精
度維持のために、フィルタなどを用いて半導体集積回路
の外部で、スプリアスを抑制する必要を生じる。これは
電子機器の小型化を阻害することになる。
プリアスを発生させる要因になるから、周波数合成の精
度維持のために、フィルタなどを用いて半導体集積回路
の外部で、スプリアスを抑制する必要を生じる。これは
電子機器の小型化を阻害することになる。
【0012】この発明は、上述の如き問題点に着目して
なされたものであり、外部フィルタなどを必要とするこ
となく半導体集積回路内で電圧制御発振器のスプリアス
の発生を抑制し、位相誤差がない所要の周波数合成精度
を維持して小型化できる小数点分周式周波数シンセサイ
ザを得ることを目的としている。
なされたものであり、外部フィルタなどを必要とするこ
となく半導体集積回路内で電圧制御発振器のスプリアス
の発生を抑制し、位相誤差がない所要の周波数合成精度
を維持して小型化できる小数点分周式周波数シンセサイ
ザを得ることを目的としている。
【0013】
【課題を解決するための手段】上記の目的を達成するた
め、この発明による小数点分周式周波数シンセサイザ
は、電圧制御発振器の出力信号の周波数の分周数を規則
的に整数部N(但し、Nは整数)またはN+1に切換え
ることにより、整数部Nに小数点以下部n=m/M(但
し、m,Mは共に整数、1/M:分解能、m:小数点以
下の設定)を加えた値を分周数として前記電圧制御発振
器の出力信号を分周した周波数の帰還周波数信号を可変
分周器によって生成し、この帰還周波数信号と基準周波
数信号との位相差を位相比較器により検出し、この位相
差に応じて電圧制御発振器の出力信号の周波数を制御
し、基準周波数と帰還周波数との差がゼロになることに
よりループがロックするフェイズロックループを用いた
小数点分周式周波数シンセサイザにおいて、前記電圧制
御発振器の出力信号を入力し、この出力信号を前記可変
分周器による小数点以下部の分解能1/Mにより決まる
逓倍数Mで逓倍した逓倍信号を発生する逓倍回路と、前
記逓倍信号をクロック信号として入力し、前記可変分周
器の出力信号を前記逓倍信号の一周期幅ずつ遅延させる
シフトレジスタと、前記シフトレジスタの所定ビットの
出力信号を前記小数点以下部の分解能1/Mに応じた個
数Mをもって巡回式にカウントするカウンタと、前記カ
ウンタのカウント数に応じて前記シフトレジスタの出力
信号のビットを選択し、この選択されたビットのシフト
レジスタ出力信号を帰還周波数信号として前記位相比較
器に与える信号セレクタとを有し、小数点分周により発
生する位相誤差を補償した帰還周波数信号と前記基準周
波数信号との位相差がゼロになることによってループが
ロックすることを特徴とする。
め、この発明による小数点分周式周波数シンセサイザ
は、電圧制御発振器の出力信号の周波数の分周数を規則
的に整数部N(但し、Nは整数)またはN+1に切換え
ることにより、整数部Nに小数点以下部n=m/M(但
し、m,Mは共に整数、1/M:分解能、m:小数点以
下の設定)を加えた値を分周数として前記電圧制御発振
器の出力信号を分周した周波数の帰還周波数信号を可変
分周器によって生成し、この帰還周波数信号と基準周波
数信号との位相差を位相比較器により検出し、この位相
差に応じて電圧制御発振器の出力信号の周波数を制御
し、基準周波数と帰還周波数との差がゼロになることに
よりループがロックするフェイズロックループを用いた
小数点分周式周波数シンセサイザにおいて、前記電圧制
御発振器の出力信号を入力し、この出力信号を前記可変
分周器による小数点以下部の分解能1/Mにより決まる
逓倍数Mで逓倍した逓倍信号を発生する逓倍回路と、前
記逓倍信号をクロック信号として入力し、前記可変分周
器の出力信号を前記逓倍信号の一周期幅ずつ遅延させる
シフトレジスタと、前記シフトレジスタの所定ビットの
出力信号を前記小数点以下部の分解能1/Mに応じた個
数Mをもって巡回式にカウントするカウンタと、前記カ
ウンタのカウント数に応じて前記シフトレジスタの出力
信号のビットを選択し、この選択されたビットのシフト
レジスタ出力信号を帰還周波数信号として前記位相比較
器に与える信号セレクタとを有し、小数点分周により発
生する位相誤差を補償した帰還周波数信号と前記基準周
波数信号との位相差がゼロになることによってループが
ロックすることを特徴とする。
【0014】この小数点分周式周波数シンセサイザで
は、逓倍回路が電圧制御発振器の出力信号を可変分周器
による小数点以下部の分解能により決まる逓倍数で逓倍
した逓倍信号を発生し、シフトレジスタが逓倍信号をク
ロック信号として入力することで可変分周器の出力信号
を逓倍信号の一周期幅ずつ遅延させ、カウンタのカウン
ト数に応じて信号セレクタがシフトレジスタの出力信号
のビットを選択し、この選択されたビットのシフトレジ
スタ出力信号を帰還周波数信号として位相比較器に与え
る。これにより小数点分周により発生する位相誤差を含
まない帰還周波数信号が位相比較器に与えられることに
なり、電圧制御発振器のスプリアスの発生が抑制され
る。
は、逓倍回路が電圧制御発振器の出力信号を可変分周器
による小数点以下部の分解能により決まる逓倍数で逓倍
した逓倍信号を発生し、シフトレジスタが逓倍信号をク
ロック信号として入力することで可変分周器の出力信号
を逓倍信号の一周期幅ずつ遅延させ、カウンタのカウン
ト数に応じて信号セレクタがシフトレジスタの出力信号
のビットを選択し、この選択されたビットのシフトレジ
スタ出力信号を帰還周波数信号として位相比較器に与え
る。これにより小数点分周により発生する位相誤差を含
まない帰還周波数信号が位相比較器に与えられることに
なり、電圧制御発振器のスプリアスの発生が抑制され
る。
【0015】つぎの発明による小数点分周式周波数シン
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部N(但し、Nは整数)またはN+1
に切換えることにより、整数部Nに小数点以下部n=m
/M(但し、m,Mは共に整数、1/M:分解能、m:
小数点以下の設定)を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、前記
電圧制御発振器を前記可変分周器による小数点以下部の
分解能1/Mにより決まる倍数Mで発振させ、これをプ
リスケーラによって前記倍数の逆数をなす分周数1/M
で分周した出力信号を前記可変分周器に与え、前記電圧
制御発振器の出力信号をクロック信号として入力し、前
記可変分周器の出力信号を前記電圧制御発振器の出力信
号の一周期幅ずつ遅延させるシフトレジスタと、前記シ
フトレジスタの所定ビットの出力信号を前記小数点以下
部の分解能1/Mに応じた個数Mをもって巡回式にカウ
ントするカウンタと、前記カウンタのカウント数に応じ
て前記シフトレジスタの出力信号のビットを選択し、こ
の選択されたビットのシフトレジスタ出力信号を帰還周
波数信号として前記位相比較器に与える信号セレクタと
を有し、小数点分周により発生する位相誤差を補償した
帰還周波数信号と前記基準周波数信号との位相差がゼロ
になることによってループがロックすることを特徴とす
る。
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部N(但し、Nは整数)またはN+1
に切換えることにより、整数部Nに小数点以下部n=m
/M(但し、m,Mは共に整数、1/M:分解能、m:
小数点以下の設定)を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、前記
電圧制御発振器を前記可変分周器による小数点以下部の
分解能1/Mにより決まる倍数Mで発振させ、これをプ
リスケーラによって前記倍数の逆数をなす分周数1/M
で分周した出力信号を前記可変分周器に与え、前記電圧
制御発振器の出力信号をクロック信号として入力し、前
記可変分周器の出力信号を前記電圧制御発振器の出力信
号の一周期幅ずつ遅延させるシフトレジスタと、前記シ
フトレジスタの所定ビットの出力信号を前記小数点以下
部の分解能1/Mに応じた個数Mをもって巡回式にカウ
ントするカウンタと、前記カウンタのカウント数に応じ
て前記シフトレジスタの出力信号のビットを選択し、こ
の選択されたビットのシフトレジスタ出力信号を帰還周
波数信号として前記位相比較器に与える信号セレクタと
を有し、小数点分周により発生する位相誤差を補償した
帰還周波数信号と前記基準周波数信号との位相差がゼロ
になることによってループがロックすることを特徴とす
る。
【0016】この小数点分周式周波数シンセサイザで
は、電圧制御発振器が可変分周器による小数点以下部の
分解能により決まる倍数で発振して上述の逓倍信号と等
価の周波数信号を発生し、この電圧制御発振器の出力信
号をプリスケーラによって前記倍数の逆数をなす分周数
で分周して正規の出力信号を得ると共にこれを前記可変
分周器に与え、シフトレジスタが電圧制御発振器の出力
信号をクロック信号して入力する度に可変分周器の出力
信号を電圧制御発振器の出力信号の一周期幅ずつ遅延さ
せ、カウンタのカウント数に応じて信号セレクタがシフ
トレジスタの出力信号のビットを選択し、この選択され
たビットのシフトレジスタ出力信号を帰還周波数信号と
して位相比較器に与える。これにより小数点分周により
発生する位相誤差を含まない帰還周波数信号が位相比較
器に与えられることになり、電圧制御発振器のスプリア
スの発生が抑制される。
は、電圧制御発振器が可変分周器による小数点以下部の
分解能により決まる倍数で発振して上述の逓倍信号と等
価の周波数信号を発生し、この電圧制御発振器の出力信
号をプリスケーラによって前記倍数の逆数をなす分周数
で分周して正規の出力信号を得ると共にこれを前記可変
分周器に与え、シフトレジスタが電圧制御発振器の出力
信号をクロック信号して入力する度に可変分周器の出力
信号を電圧制御発振器の出力信号の一周期幅ずつ遅延さ
せ、カウンタのカウント数に応じて信号セレクタがシフ
トレジスタの出力信号のビットを選択し、この選択され
たビットのシフトレジスタ出力信号を帰還周波数信号と
して位相比較器に与える。これにより小数点分周により
発生する位相誤差を含まない帰還周波数信号が位相比較
器に与えられることになり、電圧制御発振器のスプリア
スの発生が抑制される。
【0017】つぎの発明による小数点分周式周波数シン
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部N(但し、Nは整数)またはN+1
に切換えることにより、整数部Nに小数点以下部n=m
/M(但し、m,Mは共に整数、1/M:分解能、m:
小数点以下の設定)を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、電圧
制御発振器の出力信号を微分してパルス信号を出力する
微分器と、前記微分器が出力するパルス信号により前記
可変分周器による小数点以下部の分解能1/Mに応じた
個数Mの遅延信号を生成するディレイ回路と、前記ディ
レイ回路の遅延信号を論理和合成する信号合成器と、前
記論理和合成信号をクロック信号として入力し、前記可
変分周器の出力信号を前記論理和合成信号の一周期幅ず
つ遅延させるシフトレジスタと、前記シフトレジスタの
所定ビットの出力信号を前記小数点以下部の分解能1/
Mに応じた個数Mをもって巡回式にカウントするカウン
タと、前記カウンタのカウント数に応じて前記シフトレ
ジスタの出力信号のビットを選択し、この選択されたビ
ットのシフトレジスタ出力信号を帰還周波数信号として
前記位相比較器に与える信号セレクタとを有し、小数点
分周により発生する位相誤差を補償した帰還周波数信号
と前記基準周波数信号との位相差がゼロになることによ
ってループがロックすることを特徴とする。
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部N(但し、Nは整数)またはN+1
に切換えることにより、整数部Nに小数点以下部n=m
/M(但し、m,Mは共に整数、1/M:分解能、m:
小数点以下の設定)を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、電圧
制御発振器の出力信号を微分してパルス信号を出力する
微分器と、前記微分器が出力するパルス信号により前記
可変分周器による小数点以下部の分解能1/Mに応じた
個数Mの遅延信号を生成するディレイ回路と、前記ディ
レイ回路の遅延信号を論理和合成する信号合成器と、前
記論理和合成信号をクロック信号として入力し、前記可
変分周器の出力信号を前記論理和合成信号の一周期幅ず
つ遅延させるシフトレジスタと、前記シフトレジスタの
所定ビットの出力信号を前記小数点以下部の分解能1/
Mに応じた個数Mをもって巡回式にカウントするカウン
タと、前記カウンタのカウント数に応じて前記シフトレ
ジスタの出力信号のビットを選択し、この選択されたビ
ットのシフトレジスタ出力信号を帰還周波数信号として
前記位相比較器に与える信号セレクタとを有し、小数点
分周により発生する位相誤差を補償した帰還周波数信号
と前記基準周波数信号との位相差がゼロになることによ
ってループがロックすることを特徴とする。
【0018】この小数点分周式周波数シンセサイザで
は、微分器によって電圧制御発振器の出力信号を微分
し、この微分信号に基づいてディレイ回路が可変分周器
による小数点以下部の分解能に応じた個数の遅延信号を
生成し、信号合成器が遅延信号を論理積合成して上述の
逓倍信号と等価の論理和合成信号を発生する。シフトレ
ジスタが論理和合成信号をクロック信号として入力する
度に可変分周器の出力信号を論理和合成信号の一周期幅
ずつ遅延させ、カウンタのカウント数に応じて信号セレ
クタがシフトレジスタの出力信号のビットを選択し、こ
の選択されたビットのシフトレジスタ出力信号を帰還周
波数信号として位相比較器に与える。これにより小数点
分周により発生する位相誤差を含まない帰還周波数信号
が位相比較器に与えられることになり、電圧制御発振器
のスプリアスの発生が抑制される。
は、微分器によって電圧制御発振器の出力信号を微分
し、この微分信号に基づいてディレイ回路が可変分周器
による小数点以下部の分解能に応じた個数の遅延信号を
生成し、信号合成器が遅延信号を論理積合成して上述の
逓倍信号と等価の論理和合成信号を発生する。シフトレ
ジスタが論理和合成信号をクロック信号として入力する
度に可変分周器の出力信号を論理和合成信号の一周期幅
ずつ遅延させ、カウンタのカウント数に応じて信号セレ
クタがシフトレジスタの出力信号のビットを選択し、こ
の選択されたビットのシフトレジスタ出力信号を帰還周
波数信号として位相比較器に与える。これにより小数点
分周により発生する位相誤差を含まない帰還周波数信号
が位相比較器に与えられることになり、電圧制御発振器
のスプリアスの発生が抑制される。
【0019】つぎの発明による小数点分周式周波数シン
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部N(但し、Nは整数)またはN+1
に切換えることにより、整数部Nに小数点以下部n=m
/M(但し、m,Mは共に整数、1/M:分解能、m:
小数点以下の設定)を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、前記
電圧制御発振器の出力信号を入力し、この出力信号を前
記可変分周器による小数点以下部の分解能1/Mにより
決まる逓倍数Mで逓倍した逓倍信号を発生する逓倍回路
と、前記可変分周器の出力信号を前記小数点以下部の分
解能1/Mに応じた個数Mをもって巡回式にカウントす
るカウンタと、前記逓倍信号と前記可変分周器の出力信
号とを入力し、前記可変分周器の出力信号を入力する度
に前記カウンタのカウント値に応じた前記逓倍信号の所
定周期幅のイネーブル信号を発生するイネーブル信号発
生回路と、前記可変分周器の出力信号と前記イネーブル
信号との論理積信号を帰還周波数信号として前記位相比
較器に与える論理積回路とを有し、小数点分周により発
生する位相誤差を補償した帰還周波数信号と前記基準周
波数信号との位相差がゼロになることによってループが
ロックすることを特徴とする。
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部N(但し、Nは整数)またはN+1
に切換えることにより、整数部Nに小数点以下部n=m
/M(但し、m,Mは共に整数、1/M:分解能、m:
小数点以下の設定)を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、前記
電圧制御発振器の出力信号を入力し、この出力信号を前
記可変分周器による小数点以下部の分解能1/Mにより
決まる逓倍数Mで逓倍した逓倍信号を発生する逓倍回路
と、前記可変分周器の出力信号を前記小数点以下部の分
解能1/Mに応じた個数Mをもって巡回式にカウントす
るカウンタと、前記逓倍信号と前記可変分周器の出力信
号とを入力し、前記可変分周器の出力信号を入力する度
に前記カウンタのカウント値に応じた前記逓倍信号の所
定周期幅のイネーブル信号を発生するイネーブル信号発
生回路と、前記可変分周器の出力信号と前記イネーブル
信号との論理積信号を帰還周波数信号として前記位相比
較器に与える論理積回路とを有し、小数点分周により発
生する位相誤差を補償した帰還周波数信号と前記基準周
波数信号との位相差がゼロになることによってループが
ロックすることを特徴とする。
【0020】この小数点分周式周波数シンセサイザで
は、逓倍回路が電圧制御発振器の出力信号を可変分周器
による小数点以下部の分解能により決まる逓倍数で逓倍
した逓倍信号を発生し、イネーブル信号発生回路が可変
分周器の出力信号を入力する度にカウンタのカウント値
に応じた逓倍信号の所定周期幅のイネーブル信号を発生
し、論理積回路により可変分周器の出力信号とイネーブ
ル信号との論理積信号を帰還周波数信号として位相比較
器に与える。これにより小数点分周により発生する位相
誤差を含まない帰還周波数信号が位相比較器に与えられ
ることになり、電圧制御発振器のスプリアスの発生が抑
制される。
は、逓倍回路が電圧制御発振器の出力信号を可変分周器
による小数点以下部の分解能により決まる逓倍数で逓倍
した逓倍信号を発生し、イネーブル信号発生回路が可変
分周器の出力信号を入力する度にカウンタのカウント値
に応じた逓倍信号の所定周期幅のイネーブル信号を発生
し、論理積回路により可変分周器の出力信号とイネーブ
ル信号との論理積信号を帰還周波数信号として位相比較
器に与える。これにより小数点分周により発生する位相
誤差を含まない帰還周波数信号が位相比較器に与えられ
ることになり、電圧制御発振器のスプリアスの発生が抑
制される。
【0021】つぎの発明による小数点分周式周波数シン
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部N(但し、Nは整数)またはN+1
に切換えることにより、整数部Nに小数点以下部n=m
/M(但し、m,Mは共に整数、1/M:分解能、m:
小数点以下の設定)を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、前記
可変分周器の出力信号を入力し、この出力信号を前記可
変分周器による小数点以下部の分解能1/Mにより決ま
る段数Mをもって多段に遅延させるディレイ回路と、前
記ディレイ回路の所定段数の出力信号を前記小数点以下
部の分解能1/Mに応じた個数Mをもって巡回式にカウ
ントするカウンタと、前記カウンタのカウント数に応じ
て前記ディレイ回路の出力信号の段数を選択し、この選
択された段数のディレイ回路出力信号を帰還周波数信号
として前記位相比較器に与える信号セレクタとを有し、
小数点分周により発生する位相誤差を補償した帰還周波
数信号と前記基準周波数信号との位相差がゼロになるこ
とによってループがロックすることを特徴とする。
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部N(但し、Nは整数)またはN+1
に切換えることにより、整数部Nに小数点以下部n=m
/M(但し、m,Mは共に整数、1/M:分解能、m:
小数点以下の設定)を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、前記
可変分周器の出力信号を入力し、この出力信号を前記可
変分周器による小数点以下部の分解能1/Mにより決ま
る段数Mをもって多段に遅延させるディレイ回路と、前
記ディレイ回路の所定段数の出力信号を前記小数点以下
部の分解能1/Mに応じた個数Mをもって巡回式にカウ
ントするカウンタと、前記カウンタのカウント数に応じ
て前記ディレイ回路の出力信号の段数を選択し、この選
択された段数のディレイ回路出力信号を帰還周波数信号
として前記位相比較器に与える信号セレクタとを有し、
小数点分周により発生する位相誤差を補償した帰還周波
数信号と前記基準周波数信号との位相差がゼロになるこ
とによってループがロックすることを特徴とする。
【0022】この小数点分周式周波数シンセサイザで
は、ディレイ回路が可変分周器の出力信号を小数点以下
部の分解能により決まる段数をもって遅延させ、カウン
タのカウント数に応じてディレイ回路の出力信号の段数
を選択し、この選択された段数のディレイ回路出力信号
を帰還周波数信号として位相比較器に与える。これによ
り小数点分周により発生する位相誤差を含まない帰還周
波数信号が位相比較器に与えられることになり、電圧制
御発振器のスプリアスの発生が抑制される。
は、ディレイ回路が可変分周器の出力信号を小数点以下
部の分解能により決まる段数をもって遅延させ、カウン
タのカウント数に応じてディレイ回路の出力信号の段数
を選択し、この選択された段数のディレイ回路出力信号
を帰還周波数信号として位相比較器に与える。これによ
り小数点分周により発生する位相誤差を含まない帰還周
波数信号が位相比較器に与えられることになり、電圧制
御発振器のスプリアスの発生が抑制される。
【0023】つぎの発明による小数点分周式周波数シン
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部N(但し、Nは整数)またはN+1
に切換えることにより、整数部Nに小数点以下部n=m
/M(但し、m,Mは共に整数、1/M:分解能、m:
小数点以下の設定)を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、前記
可変分周器による小数点以下部の分解能1/Mにより決
まるカウント値をもって巡回式にカウントし、前記基準
周波数信号と前記可変分周器の出力信号とが同位相にな
るカウント値毎に前記基準周波数信号と前記可変分周器
の出力信号の前記位相比較器に対する入力を許可するゲ
ート回路を有し、前記カウント値である位相誤差情報が
ゼロのときのみ前記基準周波数信号と前記可変分周器の
出力信号の位相差を比較し、その比較の結果がゼロにな
ることによりループがロックすることを特徴とする。
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部N(但し、Nは整数)またはN+1
に切換えることにより、整数部Nに小数点以下部n=m
/M(但し、m,Mは共に整数、1/M:分解能、m:
小数点以下の設定)を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、前記
可変分周器による小数点以下部の分解能1/Mにより決
まるカウント値をもって巡回式にカウントし、前記基準
周波数信号と前記可変分周器の出力信号とが同位相にな
るカウント値毎に前記基準周波数信号と前記可変分周器
の出力信号の前記位相比較器に対する入力を許可するゲ
ート回路を有し、前記カウント値である位相誤差情報が
ゼロのときのみ前記基準周波数信号と前記可変分周器の
出力信号の位相差を比較し、その比較の結果がゼロにな
ることによりループがロックすることを特徴とする。
【0024】この小数点分周式周波数シンセサイザで
は、ゲート回路の動作により、基準周波数信号と可変分
周器の出力信号とが同位相になるときにのみ基準周波数
信号と可変分周器の出力信号が位相比較器に入力され、
位相誤差が発生していない信号によってのみ位相比較器
が動作し、基準周波数信号の位相と可変分周器の出力信
号の位相とが一致するときにのみ周期的に小数点分周を
含むフェイズロックループを行う。
は、ゲート回路の動作により、基準周波数信号と可変分
周器の出力信号とが同位相になるときにのみ基準周波数
信号と可変分周器の出力信号が位相比較器に入力され、
位相誤差が発生していない信号によってのみ位相比較器
が動作し、基準周波数信号の位相と可変分周器の出力信
号の位相とが一致するときにのみ周期的に小数点分周を
含むフェイズロックループを行う。
【0025】
【発明の実施の形態】以下に添付の図を参照してこの発
明の実施の形態を詳細に説明する。なお、以下に説明す
るこの発明の実施の形態において上述の従来例と同一構
成の部分は、上述の従来例に付した符号と同一の符号を
付してその説明を省略する。
明の実施の形態を詳細に説明する。なお、以下に説明す
るこの発明の実施の形態において上述の従来例と同一構
成の部分は、上述の従来例に付した符号と同一の符号を
付してその説明を省略する。
【0026】(実施の形態1)図1はこの発明による小
数点分周式周波数シンセサイザの実施の形態1を示して
いる。この小数点分周式周波数シンセサイザは、位相比
較器(PC)1とローパスフィルタ(LPF)2と電圧
制御発振器(VCO)3と可変分周器4と分周数切換回
路5に加えて、逓倍回路6と、カウンタ7と、Mビット
のシフトレジスタ8と、信号セレクタ9を有している。
数点分周式周波数シンセサイザの実施の形態1を示して
いる。この小数点分周式周波数シンセサイザは、位相比
較器(PC)1とローパスフィルタ(LPF)2と電圧
制御発振器(VCO)3と可変分周器4と分周数切換回
路5に加えて、逓倍回路6と、カウンタ7と、Mビット
のシフトレジスタ8と、信号セレクタ9を有している。
【0027】逓倍回路6は、電圧制御発振器3の出力信
号(FO)を入力し、この出力信号(FO)を可変分周
器4による小数点以下部の分解能により決まる逓倍数で
逓倍した逓倍信号を発生する。例えば、分解能が1/4
の場合、4逓倍になる。
号(FO)を入力し、この出力信号(FO)を可変分周
器4による小数点以下部の分解能により決まる逓倍数で
逓倍した逓倍信号を発生する。例えば、分解能が1/4
の場合、4逓倍になる。
【0028】カウンタ7は、シフトレジスタ8の所定ビ
ットの出力信号を小数点以下部の分解能に応じた個数を
もって巡回式にカウントし、そのカウント値は位相誤差
情報となる。ここで、カウンタ7は、シフトレジスタ遅
延が最大のシフトレジスタ出力の立ち下がりで、分周数
の小数点以下部n=m/Mの分子mずつカウントアップ
し、0、1、2、3を巡回出力する。
ットの出力信号を小数点以下部の分解能に応じた個数を
もって巡回式にカウントし、そのカウント値は位相誤差
情報となる。ここで、カウンタ7は、シフトレジスタ遅
延が最大のシフトレジスタ出力の立ち下がりで、分周数
の小数点以下部n=m/Mの分子mずつカウントアップ
し、0、1、2、3を巡回出力する。
【0029】シフトレジスタ8は、逓倍信号をクロック
信号として入力し、可変分周器4の出力信号を入力する
度に可変分周器4の出力信号(FVa)を逓倍信号の一
周期幅ずつ遅延させる。
信号として入力し、可変分周器4の出力信号を入力する
度に可変分周器4の出力信号(FVa)を逓倍信号の一
周期幅ずつ遅延させる。
【0030】信号セレクタ9は、カウンタ7のカウント
数に応じてシフトレジスタ8の出力信号のビットを選択
し、この選択されたビットのシフトレジスタ出力信号を
帰還周波数信号として位相比較器1に与える。
数に応じてシフトレジスタ8の出力信号のビットを選択
し、この選択されたビットのシフトレジスタ出力信号を
帰還周波数信号として位相比較器1に与える。
【0031】次に図2を参照して実施の形態1の動作に
ついて、分周数N+1/M=N+1/4の場合を例に取
って説明する。
ついて、分周数N+1/M=N+1/4の場合を例に取
って説明する。
【0032】逓倍回路6が電圧制御発振器3の出力信号
(FO)を4逓倍(M逓倍)した逓倍信号を発生する。
可変分周器4が出力する周波数信号(FVa)の位相誤
差eは、電圧制御発振器3の発振周波数FO(出力信
号)と可変分周器4の分周数(分周比)の小数点以下部
の設定値に依存し、発振周波数FOのM倍の周波数の一
周期幅であり、逓倍信号の一周期幅に等しい。
(FO)を4逓倍(M逓倍)した逓倍信号を発生する。
可変分周器4が出力する周波数信号(FVa)の位相誤
差eは、電圧制御発振器3の発振周波数FO(出力信
号)と可変分周器4の分周数(分周比)の小数点以下部
の設定値に依存し、発振周波数FOのM倍の周波数の一
周期幅であり、逓倍信号の一周期幅に等しい。
【0033】シフトレジスタ8が逓倍信号をクロック信
号として入力することで、シフトレジスタ8は、可変分
周器4の出力信号(FVa)を逓倍信号の一周期幅ずつ
遅延させ、各々逓倍信号の一周期幅遅延、二周期幅遅
延、三周期幅遅延の出力信号を生成する。
号として入力することで、シフトレジスタ8は、可変分
周器4の出力信号(FVa)を逓倍信号の一周期幅ずつ
遅延させ、各々逓倍信号の一周期幅遅延、二周期幅遅
延、三周期幅遅延の出力信号を生成する。
【0034】信号セレクタ9がカウンタ7のカウント数
(カウント出力)に応じてシフトレジスタ8の出力信号
のビットを選択し、この選択されたビットのシフトレジ
スタ出力信号を帰還周波数信号(セクタ出力)(FV
b)として位相比較器1に与える。
(カウント出力)に応じてシフトレジスタ8の出力信号
のビットを選択し、この選択されたビットのシフトレジ
スタ出力信号を帰還周波数信号(セクタ出力)(FV
b)として位相比較器1に与える。
【0035】これにより小数点分周により発生する位相
誤差e〜3eを含まない帰還周波数信号FVbが位相比
較器1に与えられることになり、外部フイルタなどを要
することなく電圧制御発振器3のスプリアスの発生が抑
制される。
誤差e〜3eを含まない帰還周波数信号FVbが位相比
較器1に与えられることになり、外部フイルタなどを要
することなく電圧制御発振器3のスプリアスの発生が抑
制される。
【0036】また、この場合には、電圧制御発振器3の
出力を直接逓倍した信号を使用して帰還周波数信号の位
相誤差補償を行うから、電圧制御発振器3の発振周波数
が変化しても追従できる利点がある。
出力を直接逓倍した信号を使用して帰還周波数信号の位
相誤差補償を行うから、電圧制御発振器3の発振周波数
が変化しても追従できる利点がある。
【0037】(実施の形態2)図3はこの発明による小
数点分周式周波数シンセサイザの実施の形態2を示して
いる。尚、図3において、図1に対応する部分は図1に
付した符号と同一の符号を付けてその説明を省略する。
数点分周式周波数シンセサイザの実施の形態2を示して
いる。尚、図3において、図1に対応する部分は図1に
付した符号と同一の符号を付けてその説明を省略する。
【0038】この実施の形態では、電圧制御発振器3
は、可変分周器4による小数点以下部の分解能により決
まるM倍で発振し、実施の形態1における逓倍信号と等
価の周波数信号(VCO出力信号)を出力する。
は、可変分周器4による小数点以下部の分解能により決
まるM倍で発振し、実施の形態1における逓倍信号と等
価の周波数信号(VCO出力信号)を出力する。
【0039】電圧制御発振器3の後段にはプリスケーラ
10が設けられており、プリスケーラ10が電圧制御発
振器3の出力信号を1/Mで分周し、正規の出力信号
(FO)を生成する。プリスケーラ10の出力信号(F
O)は可変分周器4に与えられる。
10が設けられており、プリスケーラ10が電圧制御発
振器3の出力信号を1/Mで分周し、正規の出力信号
(FO)を生成する。プリスケーラ10の出力信号(F
O)は可変分周器4に与えられる。
【0040】シフトレジスタ8は、電圧制御発振器4の
出力信号をクロック信号として入力し、可変分周器3の
出力信号(FVa)を電圧制御発振器3の出力信号の一
周期幅ずつ遅延させる。
出力信号をクロック信号として入力し、可変分周器3の
出力信号(FVa)を電圧制御発振器3の出力信号の一
周期幅ずつ遅延させる。
【0041】次に実施の形態2の動作について、分周数
N+1/M=N+1/4の場合を例に取って説明する。
N+1/M=N+1/4の場合を例に取って説明する。
【0042】電圧制御発振器3がM倍発振し、シフトレ
ジスタ8が電圧制御発振器3の出力信号をクロック信号
として入力することで、シフトレジスタ8は、可変分周
器4の出力信号(FVa)をVCO出力信号の一周期幅
ずつ遅延させ、各々VCO出力信号の一周期幅遅延、二
周期幅遅延、三周期幅遅延の出力信号を生成する。
ジスタ8が電圧制御発振器3の出力信号をクロック信号
として入力することで、シフトレジスタ8は、可変分周
器4の出力信号(FVa)をVCO出力信号の一周期幅
ずつ遅延させ、各々VCO出力信号の一周期幅遅延、二
周期幅遅延、三周期幅遅延の出力信号を生成する。
【0043】信号セレクタ9がカウンタ7のカウント数
に応じてシフトレジスタ8の出力信号のビットを選択
し、この選択されたビットのシフトレジスタ出力信号を
帰還周波数信号FVbとして位相比較器1に与える。
に応じてシフトレジスタ8の出力信号のビットを選択
し、この選択されたビットのシフトレジスタ出力信号を
帰還周波数信号FVbとして位相比較器1に与える。
【0044】これにより、この実施の形態でも、小数点
分周により発生する位相誤差e〜3eを含まない帰還周
波数信号FVbが位相比較器1に与えられることにな
り、外部フイルタなどを要することなく電圧制御発振器
3のスプリアスの発生が抑制され、実施の形態1とおけ
る場合と同じ効果が得られる。
分周により発生する位相誤差e〜3eを含まない帰還周
波数信号FVbが位相比較器1に与えられることにな
り、外部フイルタなどを要することなく電圧制御発振器
3のスプリアスの発生が抑制され、実施の形態1とおけ
る場合と同じ効果が得られる。
【0045】(実施の形態3)図4はこの発明による小
数点分周式周波数シンセサイザの実施の形態3を示して
いる。尚、図4において、図1に対応する部分は図1に
付した符号と同一の符号を付けてその説明を省略する。
数点分周式周波数シンセサイザの実施の形態3を示して
いる。尚、図4において、図1に対応する部分は図1に
付した符号と同一の符号を付けてその説明を省略する。
【0046】この実施の形態では、小数点分周式周波数
シンセサイザは、位相比較器(PC)1とローパスフィ
ルタ(LPF)2と電圧制御発振器(VCO)3と可変
分周器4と分周数切換回路5に加えて、カウンタ7と、
Mビットのシフトレジスタ8と、信号セレクタ9と、微
分器11と、ディレイ素子12と、信号合成器であるO
R素子13を有している。
シンセサイザは、位相比較器(PC)1とローパスフィ
ルタ(LPF)2と電圧制御発振器(VCO)3と可変
分周器4と分周数切換回路5に加えて、カウンタ7と、
Mビットのシフトレジスタ8と、信号セレクタ9と、微
分器11と、ディレイ素子12と、信号合成器であるO
R素子13を有している。
【0047】微分器11は電圧制御発振器3の出力信号
(FO)を微分してパルス信号を出力する。ディレイ素
子12は微分器11が出力する微分信号により可変分周
器4による小数点以下部の分解能に応じた個数の遅延信
号を生成する。
(FO)を微分してパルス信号を出力する。ディレイ素
子12は微分器11が出力する微分信号により可変分周
器4による小数点以下部の分解能に応じた個数の遅延信
号を生成する。
【0048】OR素子(信号合成器)13は、ディレイ
素子12が出力する遅延信号を論理和合成し、実施の形
態1における逓倍信号と同等の信号を生成する。
素子12が出力する遅延信号を論理和合成し、実施の形
態1における逓倍信号と同等の信号を生成する。
【0049】シフトレジスタ8は、OR素子13によっ
て合成された論理和合成信号をクロック信号として入力
し、可変分周器4の出力信号(FVa)を論理和合成信
号の一周期幅ずつ遅延させる。
て合成された論理和合成信号をクロック信号として入力
し、可変分周器4の出力信号(FVa)を論理和合成信
号の一周期幅ずつ遅延させる。
【0050】なお、カウンタ7と信号セレクタ9は、実
施の形態1におけるものと同じである。
施の形態1におけるものと同じである。
【0051】次に実施の形態3の動作について、分周数
N+1/M=N+1/4の場合を例に取って説明する。
N+1/M=N+1/4の場合を例に取って説明する。
【0052】図5に論理和合成におけるタイミングチャ
ートを示す。微分器11が電圧制御発振器3の出力信号
(FO)を微分することで、パルス信号SOが生成され
る。このパルス信号SOをディレイ素子12が遅延さ
せ、可変分周器4による小数点以下部の分解能に応じた
個数の遅延信号(SDa,SDb,SDc)を生成す
る。微分器11の出力信号SOとディレイ素子12の出
力信号(SDa,SDb,SDc)をOR素子13によ
って論理和合成することで、FOの整数倍のパルス信号
を生成することができ、実施の形態1の逓倍信号と同等
の論理和合成信号が得られる。
ートを示す。微分器11が電圧制御発振器3の出力信号
(FO)を微分することで、パルス信号SOが生成され
る。このパルス信号SOをディレイ素子12が遅延さ
せ、可変分周器4による小数点以下部の分解能に応じた
個数の遅延信号(SDa,SDb,SDc)を生成す
る。微分器11の出力信号SOとディレイ素子12の出
力信号(SDa,SDb,SDc)をOR素子13によ
って論理和合成することで、FOの整数倍のパルス信号
を生成することができ、実施の形態1の逓倍信号と同等
の論理和合成信号が得られる。
【0053】シフトレジスタ8が論理積合成信号をクロ
ック信号として入力することで、シフトレジスタ8は、
可変分周器4の出力信号(FVa)を論理積合成信号の
一周期幅ずつ遅延させ、各々論理積合成信号の一周期幅
遅延、二周期幅遅延、三周期幅遅延の出力信号を生成す
る。
ック信号として入力することで、シフトレジスタ8は、
可変分周器4の出力信号(FVa)を論理積合成信号の
一周期幅ずつ遅延させ、各々論理積合成信号の一周期幅
遅延、二周期幅遅延、三周期幅遅延の出力信号を生成す
る。
【0054】この場合も、信号セレクタ9がカウンタ7
のカウント数に応じてシフトレジスタ8の出力信号のビ
ットを選択し、この選択されたビットのシフトレジスタ
出力信号を帰還周波数信号FVbとして位相比較器1に
与える。
のカウント数に応じてシフトレジスタ8の出力信号のビ
ットを選択し、この選択されたビットのシフトレジスタ
出力信号を帰還周波数信号FVbとして位相比較器1に
与える。
【0055】これにより、この実施の形態でも、小数点
分周により発生する位相誤差e〜3eを含まない帰還周
波数信号FVbが位相比較器1に与えられることにな
り、外部フイルタなどを要することなく電圧制御発振器
3のスプリアスの発生が抑制され、実施の形態1とおけ
る場合と同じ効果が得られる。
分周により発生する位相誤差e〜3eを含まない帰還周
波数信号FVbが位相比較器1に与えられることにな
り、外部フイルタなどを要することなく電圧制御発振器
3のスプリアスの発生が抑制され、実施の形態1とおけ
る場合と同じ効果が得られる。
【0056】(実施の形態4)図6はこの発明による小
数点分周式周波数シンセサイザの実施の形態4を示して
いる。尚、図6において、図1に対応する部分は図1に
付した符号と同一の符号を付けてその説明を省略する。
数点分周式周波数シンセサイザの実施の形態4を示して
いる。尚、図6において、図1に対応する部分は図1に
付した符号と同一の符号を付けてその説明を省略する。
【0057】この実施の形態では、小数点分周式周波数
シンセサイザは、位相比較器(PC)1とローパスフィ
ルタ(LPF)2と電圧制御発振器(VCO)3と可変
分周器4と分周数切換回路5に加えて、逓倍回路6と、
カウンタ7と、イネーブル信号発生回路14と、論理積
回路であるAND素子15とを有している。
シンセサイザは、位相比較器(PC)1とローパスフィ
ルタ(LPF)2と電圧制御発振器(VCO)3と可変
分周器4と分周数切換回路5に加えて、逓倍回路6と、
カウンタ7と、イネーブル信号発生回路14と、論理積
回路であるAND素子15とを有している。
【0058】逓倍回路6は実施の形態1におけるものと
同じであり、電圧制御発振器3の出力信号(FO)を入
力し、この出力信号(FO)を可変分周器4による小数
点以下部の分解能により決まる逓倍数で逓倍した逓倍信
号を発生する。
同じであり、電圧制御発振器3の出力信号(FO)を入
力し、この出力信号(FO)を可変分周器4による小数
点以下部の分解能により決まる逓倍数で逓倍した逓倍信
号を発生する。
【0059】カウンタ7は可変分周器4の出力信号(F
Va)を小数点以下部の分解能に応じた個数をもって巡
回式にカウントする。
Va)を小数点以下部の分解能に応じた個数をもって巡
回式にカウントする。
【0060】イネーブル信号発生回路14は、逓倍信号
と可変分周器4の出力信号(FVa)とを入力し、可変
分周器4の出力信号(FVa)を入力する度にカウンタ
7のカウント値に応じた逓倍信号の所定周期幅のイネー
ブル信号を発生する。
と可変分周器4の出力信号(FVa)とを入力し、可変
分周器4の出力信号(FVa)を入力する度にカウンタ
7のカウント値に応じた逓倍信号の所定周期幅のイネー
ブル信号を発生する。
【0061】AND素子15は、可変分周器4の出力信
号(FVa)とイネーブル信号との論理積信号を帰還周
波数信号として位相比較器1に与える。
号(FVa)とイネーブル信号との論理積信号を帰還周
波数信号として位相比較器1に与える。
【0062】次に実施の形態4の動作について図7を参
照して、分周数N+1/M=N+1/4の場合を例に取
って説明する。
照して、分周数N+1/M=N+1/4の場合を例に取
って説明する。
【0063】逓倍回路6が電圧制御発振器3の出力信号
(FO)を4逓倍(M逓倍)した逓倍信号を発生する。
(FO)を4逓倍(M逓倍)した逓倍信号を発生する。
【0064】イネーブル信号発生回路14は、可変分周
器4の出力信号(FVa)を入力する度にカウンタ7の
カウント値に応じた逓倍信号の所定周期幅のイネーブル
信号を発生する。この場合、イネーブル信号は、カウン
タ出力1、2、3に応じて逓倍信号の一周期幅、二周期
幅、三周期幅の信号になる。
器4の出力信号(FVa)を入力する度にカウンタ7の
カウント値に応じた逓倍信号の所定周期幅のイネーブル
信号を発生する。この場合、イネーブル信号は、カウン
タ出力1、2、3に応じて逓倍信号の一周期幅、二周期
幅、三周期幅の信号になる。
【0065】イネーブル信号はAND素子15に入力さ
れ、AND素子15はイネーブル信号と可変分周器4の
出力信号(FVa)との論理積をとってハイレベル信号
(論理積信号)を帰還周波数信号(FVb)として位相
比較器1に与える。
れ、AND素子15はイネーブル信号と可変分周器4の
出力信号(FVa)との論理積をとってハイレベル信号
(論理積信号)を帰還周波数信号(FVb)として位相
比較器1に与える。
【0066】これにより可変分周器4の出力信号(FV
a)にイネーブル信号によってマスクがかけられたよう
になり、小数点分周により発生する位相誤差を含まない
帰還周波数信号(FVb)が位相比較器1に与えられる
ことになり、外部フイルタなどを要することなく電圧制
御発振器3のスプリアスの発生が抑制される。
a)にイネーブル信号によってマスクがかけられたよう
になり、小数点分周により発生する位相誤差を含まない
帰還周波数信号(FVb)が位相比較器1に与えられる
ことになり、外部フイルタなどを要することなく電圧制
御発振器3のスプリアスの発生が抑制される。
【0067】なお、可変分周器4の出力信号(FVa)
にイネーブル信号によってマスクがかけらることによ
り、帰還周波数信号(FVb)のパルス幅は狭まるが、
位相比較器1は2入力の立ち上がりエッジをもって位相
比較を行うから、不都合を生じることはない。
にイネーブル信号によってマスクがかけらることによ
り、帰還周波数信号(FVb)のパルス幅は狭まるが、
位相比較器1は2入力の立ち上がりエッジをもって位相
比較を行うから、不都合を生じることはない。
【0068】(実施の形態5)図8、図9はこの発明に
よる小数点分周式周波数シンセサイザの実施の形態5を
示している。尚、図8、図9において、図1に対応する
部分は図1に付した符号と同一の符号を付けてその説明
を省略する。
よる小数点分周式周波数シンセサイザの実施の形態5を
示している。尚、図8、図9において、図1に対応する
部分は図1に付した符号と同一の符号を付けてその説明
を省略する。
【0069】この実施の形態では、小数点分周式周波数
シンセサイザは、位相比較器1とローパスフィルタ2と
電圧制御発振器3と可変分周器4と分周数切換回路5に
加えて、カウンタ7と、信号セレクタ9と、ディレイ回
路16とを有している。
シンセサイザは、位相比較器1とローパスフィルタ2と
電圧制御発振器3と可変分周器4と分周数切換回路5に
加えて、カウンタ7と、信号セレクタ9と、ディレイ回
路16とを有している。
【0070】カウンタ7はディレイ回路16の所定段数
の出力信号を前記小数点以下部の分解能に応じた個数を
もって巡回式にカウントする。
の出力信号を前記小数点以下部の分解能に応じた個数を
もって巡回式にカウントする。
【0071】信号セレクタ9はカウンタ7のカウント数
に応じてディレイ回路16の出力信号の段数を選択し、
この選択された段数の出力信号を帰還周波数信号(FV
b)として位相比較器1に与える。
に応じてディレイ回路16の出力信号の段数を選択し、
この選択された段数の出力信号を帰還周波数信号(FV
b)として位相比較器1に与える。
【0072】ディレイ回路16は、可変分周器4の出力
信号(FVa)を入力し、この出力信号(FVa)を可
変分周器4による小数点以下部の分解能により決まる段
数をもって遅延させる。
信号(FVa)を入力し、この出力信号(FVa)を可
変分周器4による小数点以下部の分解能により決まる段
数をもって遅延させる。
【0073】図9はディレイ回路16の具体例を示して
いる。ディレイ回路16は、互いに直列に配置された3
個のディレイ素子16a、16b、16cを有し、一段
目のディレイ素子16aの前段部と、各段のディレイ素
子16a、16b、16cの後段部より各々信号を取り
出す信号出力端子17a〜17dを備えている。ディレ
イ素子16a、16b、16cは各々一素子当たり、電
圧制御発振器3の中間発振周波数のM倍、ここでは4倍
の周波数の一周期分を遅延させる。
いる。ディレイ回路16は、互いに直列に配置された3
個のディレイ素子16a、16b、16cを有し、一段
目のディレイ素子16aの前段部と、各段のディレイ素
子16a、16b、16cの後段部より各々信号を取り
出す信号出力端子17a〜17dを備えている。ディレ
イ素子16a、16b、16cは各々一素子当たり、電
圧制御発振器3の中間発振周波数のM倍、ここでは4倍
の周波数の一周期分を遅延させる。
【0074】これによりカウンタ7のカウント数0、
1、2、3に応じて信号出力端子17a〜17dが信号
セレクタ9によって順次選択されることにより、信号セ
レクタ9が位相比較器1に与える帰還周波数信号(FV
b)は位相誤差を含まない周波数信号になる。
1、2、3に応じて信号出力端子17a〜17dが信号
セレクタ9によって順次選択されることにより、信号セ
レクタ9が位相比較器1に与える帰還周波数信号(FV
b)は位相誤差を含まない周波数信号になる。
【0075】これにより小数点分周により発生する位相
誤差を含まない帰還周波数信号(FVb)が位相比較器
1に与えられることになり、外部フイルタなどを要する
ことなく電圧制御発振器3のスプリアスの発生が抑制さ
れる。
誤差を含まない帰還周波数信号(FVb)が位相比較器
1に与えられることになり、外部フイルタなどを要する
ことなく電圧制御発振器3のスプリアスの発生が抑制さ
れる。
【0076】この実施の形態は、電圧制御発振器3の発
振周波数範囲が発振周波数と比較して極めて低い場合に
有効であり、逓倍回路6を必要としないので、回路構成
をより一層小型化できる。
振周波数範囲が発振周波数と比較して極めて低い場合に
有効であり、逓倍回路6を必要としないので、回路構成
をより一層小型化できる。
【0077】(実施の形態6)図10はこの発明による
小数点分周式周波数シンセサイザの実施の形態6を示し
ている。尚、図10において、図1に対応する部分は図
1に付した符号と同一の符号を付けてその説明を省略す
る。
小数点分周式周波数シンセサイザの実施の形態6を示し
ている。尚、図10において、図1に対応する部分は図
1に付した符号と同一の符号を付けてその説明を省略す
る。
【0078】この実施の形態では、位相比較器1に対す
る基準周波数信号(FRa)の入力部と可変分周器4の
出力信号(FVa)の入力部に各々選択的に通過を許す
ゲート回路18、19が設けられている。
る基準周波数信号(FRa)の入力部と可変分周器4の
出力信号(FVa)の入力部に各々選択的に通過を許す
ゲート回路18、19が設けられている。
【0079】図11に示すように、ゲート回路18、1
9は、可変分周器4による小数点以下部の分解能により
決まるカウント値をもって巡回式にカウントし、換言す
ればカウンタ7のカウント値(位相誤差情報)を入力
し、基準周波数信号(FRa)と可変分周器4の出力信
号(FVa)とが同位相になるカウント値毎に、基準周
波数信号(FRc)と可変分周器4の出力信号(FV
c)を位相比較器1に入力する。
9は、可変分周器4による小数点以下部の分解能により
決まるカウント値をもって巡回式にカウントし、換言す
ればカウンタ7のカウント値(位相誤差情報)を入力
し、基準周波数信号(FRa)と可変分周器4の出力信
号(FVa)とが同位相になるカウント値毎に、基準周
波数信号(FRc)と可変分周器4の出力信号(FV
c)を位相比較器1に入力する。
【0080】この実施の形態では、基準周波数信号(F
Ra)と可変分周器4の出力信号(FVa)とが同位相
になるときにのみ、ゲート回路18、19が基準周波数
信号(FRc)と可変分周器4の出力信号(FVc)を
位相比較器1に入力する。これにより位相誤差が発生し
ていない信号によってのみ位相比較器1が動作し、基準
周波数信号(FRa)の位相と可変分周器4の出力信号
(FVa)の位相とが一致するときにのみ周期的に小数
点分周を含むフェイズロックループが行われ、外部フイ
ルタなどを要することなく電圧制御発振器3のスプリア
スの発生が抑制される。
Ra)と可変分周器4の出力信号(FVa)とが同位相
になるときにのみ、ゲート回路18、19が基準周波数
信号(FRc)と可変分周器4の出力信号(FVc)を
位相比較器1に入力する。これにより位相誤差が発生し
ていない信号によってのみ位相比較器1が動作し、基準
周波数信号(FRa)の位相と可変分周器4の出力信号
(FVa)の位相とが一致するときにのみ周期的に小数
点分周を含むフェイズロックループが行われ、外部フイ
ルタなどを要することなく電圧制御発振器3のスプリア
スの発生が抑制される。
【0081】
【発明の効果】以上の説明から理解される如く、この発
明による小数点分周式周波数シンセサイザにおいては、
シフトレジスタが逓倍信号をクロック信号として入力す
ることで可変分周器の出力信号を逓倍信号の一周期幅ず
つ遅延させ、カウンタのカウント数に応じて信号セレク
タにより選択されたビットのシフトレジスタ出力信号を
帰還周波数信号として位相比較器に与えるから、小数点
分周により発生する位相誤差を含まない帰還周波数信号
が位相比較器に与えられることになり、外部フィルタな
どを必要とすることなく半導体集積回路内で電圧制御発
振器のスプリアスの発生が抑制され、位相誤差がない所
要の周波数合成精度を維持して電子機器を小型化でき
る。なお、外部でスプリアス抑制用のフィルタなどを用
いれば、従来と同等の大きさでより精度が高いものが得
られる。
明による小数点分周式周波数シンセサイザにおいては、
シフトレジスタが逓倍信号をクロック信号として入力す
ることで可変分周器の出力信号を逓倍信号の一周期幅ず
つ遅延させ、カウンタのカウント数に応じて信号セレク
タにより選択されたビットのシフトレジスタ出力信号を
帰還周波数信号として位相比較器に与えるから、小数点
分周により発生する位相誤差を含まない帰還周波数信号
が位相比較器に与えられることになり、外部フィルタな
どを必要とすることなく半導体集積回路内で電圧制御発
振器のスプリアスの発生が抑制され、位相誤差がない所
要の周波数合成精度を維持して電子機器を小型化でき
る。なお、外部でスプリアス抑制用のフィルタなどを用
いれば、従来と同等の大きさでより精度が高いものが得
られる。
【0082】つぎの発明による小数点分周式周波数シン
セサイザにおいては、シフトレジスタが逓倍信号と等価
の電圧制御発振器の出力信号をクロック信号して入力す
る度に可変分周器の出力信号を電圧制御発振器の出力信
号の一周期幅ずつ遅延させ、信号セレクタにより選択さ
れたビットのシフトレジスタ出力信号を帰還周波数信号
として位相比較器に与えるから、小数点分周により発生
する位相誤差を含まない帰還周波数信号が位相比較器に
与えられることになり、外部フィルタなどを必要とする
ことなく半導体集積回路内で電圧制御発振器のスプリア
スの発生が抑制され、位相誤差がない所要の周波数合成
精度を維持して電子機器を小型化できる。
セサイザにおいては、シフトレジスタが逓倍信号と等価
の電圧制御発振器の出力信号をクロック信号して入力す
る度に可変分周器の出力信号を電圧制御発振器の出力信
号の一周期幅ずつ遅延させ、信号セレクタにより選択さ
れたビットのシフトレジスタ出力信号を帰還周波数信号
として位相比較器に与えるから、小数点分周により発生
する位相誤差を含まない帰還周波数信号が位相比較器に
与えられることになり、外部フィルタなどを必要とする
ことなく半導体集積回路内で電圧制御発振器のスプリア
スの発生が抑制され、位相誤差がない所要の周波数合成
精度を維持して電子機器を小型化できる。
【0083】つぎの発明による小数点分周式周波数シン
セサイザにおいては、シフトレジスタが論理和合成信号
をクロック信号として入力する度に可変分周器の出力信
号を論理和合成信号の一周期幅ずつ遅延させ、カウンタ
のカウント数に応じて信号セレクタによって選択された
ビットのシフトレジスタ出力信号を帰還周波数信号とし
て位相比較器に与えるから、小数点分周により発生する
位相誤差を含まない帰還周波数信号が位相比較器に与え
られることになり、外部フィルタなどを必要とすること
なく半導体集積回路内で電圧制御発振器のスプリアスの
発生が抑制され、位相誤差がない所要の周波数合成精度
を維持して電子機器を小型化できる。
セサイザにおいては、シフトレジスタが論理和合成信号
をクロック信号として入力する度に可変分周器の出力信
号を論理和合成信号の一周期幅ずつ遅延させ、カウンタ
のカウント数に応じて信号セレクタによって選択された
ビットのシフトレジスタ出力信号を帰還周波数信号とし
て位相比較器に与えるから、小数点分周により発生する
位相誤差を含まない帰還周波数信号が位相比較器に与え
られることになり、外部フィルタなどを必要とすること
なく半導体集積回路内で電圧制御発振器のスプリアスの
発生が抑制され、位相誤差がない所要の周波数合成精度
を維持して電子機器を小型化できる。
【0084】つぎの発明による小数点分周式周波数シン
セサイザにおいては、イネーブル信号発生回路が可変分
周器の出力信号を入力する度にカウンタのカウント値に
応じた逓倍信号の所定周期分のイネーブル信号を発生
し、論理積回路により可変分周器の出力信号とイネーブ
ル信号との論理積信号を帰還周波数信号として位相比較
器に与えるから、小数点分周により発生する位相誤差を
含まない帰還周波数信号が位相比較器に与えられること
になり、外部フィルタなどを必要とすることなく半導体
集積回路内で電圧制御発振器のスプリアスの発生が抑制
され、位相誤差がない所要の周波数合成精度を維持して
電子機器を小型化できる。
セサイザにおいては、イネーブル信号発生回路が可変分
周器の出力信号を入力する度にカウンタのカウント値に
応じた逓倍信号の所定周期分のイネーブル信号を発生
し、論理積回路により可変分周器の出力信号とイネーブ
ル信号との論理積信号を帰還周波数信号として位相比較
器に与えるから、小数点分周により発生する位相誤差を
含まない帰還周波数信号が位相比較器に与えられること
になり、外部フィルタなどを必要とすることなく半導体
集積回路内で電圧制御発振器のスプリアスの発生が抑制
され、位相誤差がない所要の周波数合成精度を維持して
電子機器を小型化できる。
【0085】つぎの発明による小数点分周式周波数シン
セサイザにおいては、ディレイ回路が可変分周器の出力
信号を小数点以下部の分解能により決まる段数をもって
遅延させ、カウンタのカウント数に応じてディレイ回路
の出力信号の段数を選択し、この選択された段数のディ
レイ回路出力信号を帰還周波数信号として位相比較器に
与えるから、小数点分周により発生する位相誤差を含ま
ない帰還周波数信号が位相比較器に与えられることにな
り、外部フィルタなどを必要とすることなく半導体集積
回路内で電圧制御発振器のスプリアスの発生が抑制さ
れ、位相誤差がない所要の周波数合成精度を維持して電
子機器を小型化できる。
セサイザにおいては、ディレイ回路が可変分周器の出力
信号を小数点以下部の分解能により決まる段数をもって
遅延させ、カウンタのカウント数に応じてディレイ回路
の出力信号の段数を選択し、この選択された段数のディ
レイ回路出力信号を帰還周波数信号として位相比較器に
与えるから、小数点分周により発生する位相誤差を含ま
ない帰還周波数信号が位相比較器に与えられることにな
り、外部フィルタなどを必要とすることなく半導体集積
回路内で電圧制御発振器のスプリアスの発生が抑制さ
れ、位相誤差がない所要の周波数合成精度を維持して電
子機器を小型化できる。
【0086】つぎの発明による小数点分周式周波数シン
セサイザにおいては、ゲート回路の動作により、基準周
波数信号と可変分周器の出力信号とが同位相になるとき
にのみ基準周波数信号と可変分周器の出力信号が位相比
較器に入力され、位相誤差が発生していない信号によっ
てのみ位相比較器が動作し、基準周波数信号の位相と可
変分周器の出力信号の位相とが一致するときにのみ周期
的に小数点分周を含むフェイズロックループを行うか
ら、外部フィルタなどを必要とすることなく半導体集積
回路内で電圧制御発振器のスプリアスの発生が抑制さ
れ、電子機器を小型化できる。
セサイザにおいては、ゲート回路の動作により、基準周
波数信号と可変分周器の出力信号とが同位相になるとき
にのみ基準周波数信号と可変分周器の出力信号が位相比
較器に入力され、位相誤差が発生していない信号によっ
てのみ位相比較器が動作し、基準周波数信号の位相と可
変分周器の出力信号の位相とが一致するときにのみ周期
的に小数点分周を含むフェイズロックループを行うか
ら、外部フィルタなどを必要とすることなく半導体集積
回路内で電圧制御発振器のスプリアスの発生が抑制さ
れ、電子機器を小型化できる。
【図1】 この発明による小数点分周式周波数シンセサ
イザの実施の形態1を示すブロック線図である。
イザの実施の形態1を示すブロック線図である。
【図2】 実施の形態1における各信号の波形などを示
すタイミングチャートである。
すタイミングチャートである。
【図3】 この発明による小数点分周式周波数シンセサ
イザの実施の形態2を示すブロック線図である。
イザの実施の形態2を示すブロック線図である。
【図4】 この発明による小数点分周式周波数シンセサ
イザの実施の形態3を示すブロック線図である。
イザの実施の形態3を示すブロック線図である。
【図5】 実施の形態3における論理和合成を示すタイ
ミングチャートである。
ミングチャートである。
【図6】 この発明による小数点分周式周波数シンセサ
イザの実施の形態4を示すブロック線図である。
イザの実施の形態4を示すブロック線図である。
【図7】 実施の形態4における各信号の波形などを示
すタイミングチャートである。
すタイミングチャートである。
【図8】 この発明による小数点分周式周波数シンセサ
イザの実施の形態5を示すブロック線図である。
イザの実施の形態5を示すブロック線図である。
【図9】 実施の形態5で使用されるディレイ回路の具
体例を示すブロック線図である。
体例を示すブロック線図である。
【図10】 この発明による小数点分周式周波数シンセ
サイザの実施の形態6を示すブロック線図である。
サイザの実施の形態6を示すブロック線図である。
【図11】 実施の形態6における各信号の波形などを
示すタイミングチャートである。
示すタイミングチャートである。
【図12】 従来の小数点分周式周波数シンセサイザを
示すブロック線図である。
示すブロック線図である。
【図13】 従来の小数点分周式周波数シンセサイザに
おける各信号の波形などを示すタイミングチャートであ
る。
おける各信号の波形などを示すタイミングチャートであ
る。
1 位相比較器,2 ローパスフィルタ,3 電圧制御
発振器,4 可変分周器,5 分周数切換回路,6 逓
倍回路,7 カウンタ,8 シフトレジスタ,9 信号
セレクタ,10 プリスケーラ,11 微分器,12
ディレイ素子,13 OR素子,14 イネーブル信号
発生回路,15 AND素子,16 ディレイ回路,1
8,19 ゲート回路
発振器,4 可変分周器,5 分周数切換回路,6 逓
倍回路,7 カウンタ,8 シフトレジスタ,9 信号
セレクタ,10 プリスケーラ,11 微分器,12
ディレイ素子,13 OR素子,14 イネーブル信号
発生回路,15 AND素子,16 ディレイ回路,1
8,19 ゲート回路
Claims (6)
- 【請求項1】 電圧制御発振器の出力信号の周波数の分
周数を規則的に整数部N(但し、Nは整数)またはN+
1に切換えることにより、整数部Nに小数点以下部n=
m/M(但し、m,Mは共に整数、1/M:分解能、
m:小数点以下の設定)を加えた値を分周数として前記
電圧制御発振器の出力信号を分周した周波数の帰還周波
数信号を可変分周器によって生成し、この帰還周波数信
号と基準周波数信号との位相差を位相比較器により検出
し、この位相差に応じて電圧制御発振器の出力信号の周
波数を制御し、基準周波数と帰還周波数との差がゼロに
なることによりループがロックするフェイズロックルー
プを用いた小数点分周式周波数シンセサイザにおいて、 前記電圧制御発振器の出力信号を入力し、この出力信号
を前記可変分周器による小数点以下部の分解能1/Mに
より決まる逓倍数Mで逓倍した逓倍信号を発生する逓倍
回路と、 前記逓倍信号をクロック信号として入力し、前記可変分
周器の出力信号を前記逓倍信号の一周期幅ずつ遅延させ
るシフトレジスタと、 前記シフトレジスタの所定ビットの出力信号を前記小数
点以下部の分解能1/Mに応じた個数Mをもって巡回式
にカウントするカウンタと、 前記カウンタのカウント数に応じて前記シフトレジスタ
の出力信号のビットを選択し、この選択されたビットの
シフトレジスタ出力信号を帰還周波数信号として前記位
相比較器に与える信号セレクタとを有し、 小数点分周により発生する位相誤差を補償した帰還周波
数信号と前記基準周波数信号との位相差がゼロになるこ
とによってループがロックすることを特徴とする小数点
分周式周波数シンセサイザ。 - 【請求項2】 電圧制御発振器の出力信号の周波数の分
周数を規則的に整数部N(但し、Nは整数)またはN+
1に切換えることにより、整数部Nに小数点以下部n=
m/M(但し、m,Mは共に整数、1/M:分解能、
m:小数点以下の設定)を加えた値を分周数として前記
電圧制御発振器の出力信号を分周した周波数の帰還周波
数信号を可変分周器によって生成し、この帰還周波数信
号と基準周波数信号との位相差を位相比較器により検出
し、この位相差に応じて電圧制御発振器の出力信号の周
波数を制御し、基準周波数と帰還周波数との差がゼロに
なることによりループがロックするフェイズロックルー
プを用いた小数点分周式周波数シンセサイザにおいて、 前記電圧制御発振器を前記可変分周器による小数点以下
部の分解能1/Mにより決まる倍数Mで発振させ、これ
をプリスケーラによって前記倍数の逆数をなす分周数1
/Mで分周した出力信号を前記可変分周器に与え、 前記電圧制御発振器の出力信号をクロック信号として入
力し、前記可変分周器の出力信号を前記電圧制御発振器
の出力信号の一周期幅ずつ遅延させるシフトレジスタ
と、 前記シフトレジスタの所定ビットの出力信号を前記小数
点以下部の分解能1/Mに応じた個数Mをもって巡回式
にカウントするカウンタと、 前記カウンタのカウント数に応じて前記シフトレジスタ
の出力信号のビットを選択し、この選択されたビットの
シフトレジスタ出力信号を帰還周波数信号として前記位
相比較器に与える信号セレクタとを有し、 小数点分周により発生する位相誤差を補償した帰還周波
数信号と前記基準周波数信号との位相差がゼロになるこ
とによってループがロックすることを特徴とする小数点
分周式周波数シンセサイザ。 - 【請求項3】 電圧制御発振器の出力信号の周波数の分
周数を規則的に整数部N(但し、Nは整数)またはN+
1に切換えることにより、整数部Nに小数点以下部n=
m/M(但し、m,Mは共に整数、1/M:分解能、
m:小数点以下の設定)を加えた値を分周数として前記
電圧制御発振器の出力信号を分周した周波数の帰還周波
数信号を可変分周器によって生成し、この帰還周波数信
号と基準周波数信号との位相差を位相比較器により検出
し、この位相差に応じて電圧制御発振器の出力信号の周
波数を制御し、基準周波数と帰還周波数との差がゼロに
なることによりループがロックするフェイズロックルー
プを用いた小数点分周式周波数シンセサイザにおいて、 電圧制御発振器の出力信号を微分してパルス信号を出力
する微分器と、 前記微分器が出力するパルス信号により前記可変分周器
による小数点以下部の分解能1/Mに応じた個数Mの遅
延信号を生成するディレイ回路と、 前記ディレイ回路の遅延信号を論理和合成する信号合成
器と、 前記論理和合成信号をクロック信号として入力し、前記
可変分周器の出力信号を前記論理和合成信号の一周期幅
ずつ遅延させるシフトレジスタと、 前記シフトレジスタの所定ビットの出力信号を前記小数
点以下部の分解能1/Mに応じた個数Mをもって巡回式
にカウントするカウンタと、 前記カウンタのカウント数に応じて前記シフトレジスタ
の出力信号のビットを選択し、この選択されたビットの
シフトレジスタ出力信号を帰還周波数信号として前記位
相比較器に与える信号セレクタとを有し、 小数点分周により発生する位相誤差を補償した帰還周波
数信号と前記基準周波数信号との位相差がゼロになるこ
とによってループがロックすることを特徴とする小数点
分周式周波数シンセサイザ。 - 【請求項4】 電圧制御発振器の出力信号の周波数の分
周数を規則的に整数部N(但し、Nは整数)またはN+
1に切換えることにより、整数部Nに小数点以下部n=
m/M(但し、m,Mは共に整数、1/M:分解能、
m:小数点以下の設定)を加えた値を分周数として前記
電圧制御発振器の出力信号を分周した周波数の帰還周波
数信号を可変分周器によって生成し、この帰還周波数信
号と基準周波数信号との位相差を位相比較器により検出
し、この位相差に応じて電圧制御発振器の出力信号の周
波数を制御し、基準周波数と帰還周波数との差がゼロに
なることによりループがロックするフェイズロックルー
プを用いた小数点分周式周波数シンセサイザにおいて、 前記電圧制御発振器の出力信号を入力し、この出力信号
を前記可変分周器による小数点以下部の分解能1/Mに
より決まる逓倍数Mで逓倍した逓倍信号を発生する逓倍
回路と、 前記可変分周器の出力信号を前記小数点以下部の分解能
1/Mに応じた個数Mをもって巡回式にカウントするカ
ウンタと、 前記逓倍信号と前記可変分周器の出力信号とを入力し、
前記可変分周器の出力信号を入力する度に前記カウンタ
のカウント値に応じた前記逓倍信号の所定周期幅のイネ
ーブル信号を発生するイネーブル信号発生回路と、 前記可変分周器の出力信号と前記イネーブル信号との論
理積信号を帰還周波数信号として前記位相比較器に与え
る論理積回路とを有し、 小数点分周により発生する位相誤差を補償した帰還周波
数信号と前記基準周波数信号との位相差がゼロになるこ
とによってループがロックすることを特徴とする小数点
分周式周波数シンセサイザ。 - 【請求項5】 電圧制御発振器の出力信号の周波数の分
周数を規則的に整数部N(但し、Nは整数)またはN+
1に切換えることにより、整数部Nに小数点以下部n=
m/M(但し、m,Mは共に整数、1/M:分解能、
m:小数点以下の設定)を加えた値を分周数として前記
電圧制御発振器の出力信号を分周した周波数の帰還周波
数信号を可変分周器によって生成し、この帰還周波数信
号と基準周波数信号との位相差を位相比較器により検出
し、この位相差に応じて電圧制御発振器の出力信号の周
波数を制御し、基準周波数と帰還周波数との差がゼロに
なることによりループがロックするフェイズロックルー
プを用いた小数点分周式周波数シンセサイザにおいて、 前記可変分周器の出力信号を入力し、この出力信号を前
記可変分周器による小数点以下部の分解能1/Mにより
決まる段数Mをもって多段に遅延させるディレイ回路
と、 前記ディレイ回路の所定段数の出力信号を前記小数点以
下部の分解能1/Mに応じた個数Mをもって巡回式にカ
ウントするカウンタと、 前記カウンタのカウント数に応じて前記ディレイ回路の
出力信号の段数を選択し、この選択された段数のディレ
イ回路出力信号を帰還周波数信号として前記位相比較器
に与える信号セレクタとを有し、 小数点分周により発生する位相誤差を補償した帰還周波
数信号と前記基準周波数信号との位相差がゼロになるこ
とによってループがロックすることを特徴とする小数点
分周式周波数シンセサイザ。 - 【請求項6】 電圧制御発振器の出力信号の周波数の分
周数を規則的に整数部N(但し、Nは整数)またはN+
1に切換えることにより、整数部Nに小数点以下部n=
m/M(但し、m,Mは共に整数、1/M:分解能、
m:小数点以下の設定)を加えた値を分周数として前記
電圧制御発振器の出力信号を分周した周波数の帰還周波
数信号を可変分周器によって生成し、この帰還周波数信
号と基準周波数信号との位相差を位相比較器により検出
し、この位相差に応じて電圧制御発振器の出力信号の周
波数を制御し、基準周波数と帰還周波数との差がゼロに
なることによりループがロックするフェイズロックルー
プを用いた小数点分周式周波数シンセサイザにおいて、 前記可変分周器による小数点以下部の分解能1/Mによ
り決まるカウント値をもって巡回式にカウントし、前記
基準周波数信号と前記可変分周器の出力信号とが同位相
になるカウント値毎に前記基準周波数信号と前記可変分
周器の出力信号の前記位相比較器に対する入力を許可す
るゲート回路を有し、前記カウント値である位相誤差情報がゼロのときのみ前
記基準周波数信号と前記可変分周器の出力信号の位相差
を比較し、その比較の結果がゼロになることによりルー
プがロックする ことを特徴とする小数点分周式周波数シ
ンセサイザ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07716796A JP3361687B2 (ja) | 1996-03-29 | 1996-03-29 | 小数点分周式周波数シンセサイザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07716796A JP3361687B2 (ja) | 1996-03-29 | 1996-03-29 | 小数点分周式周波数シンセサイザ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09270705A JPH09270705A (ja) | 1997-10-14 |
JP3361687B2 true JP3361687B2 (ja) | 2003-01-07 |
Family
ID=13626239
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07716796A Expired - Fee Related JP3361687B2 (ja) | 1996-03-29 | 1996-03-29 | 小数点分周式周波数シンセサイザ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3361687B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7808283B2 (en) * | 2008-09-25 | 2010-10-05 | Intel Corporation | Synchronous frequency synthesizer |
JP2012204883A (ja) * | 2011-03-23 | 2012-10-22 | Asahi Kasei Electronics Co Ltd | アキュムレータ型フラクショナルn−pllシンセサイザおよびその制御方法 |
JP6094730B2 (ja) * | 2012-11-07 | 2017-03-15 | セイコーエプソン株式会社 | 周波数変換回路、原子発振器、電子機器及び周波数変換回路の制御方法 |
EP3407497B1 (en) * | 2017-05-22 | 2024-01-17 | Stichting IMEC Nederland | Digital phase-locked loops using digital-to-time converters |
-
1996
- 1996-03-29 JP JP07716796A patent/JP3361687B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09270705A (ja) | 1997-10-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2944607B2 (ja) | ディジタルpll回路とクロックの生成方法 | |
US6456164B1 (en) | Sigma delta fractional-N frequency divider with improved noise and spur performance | |
EP0641082B1 (en) | PLL frequency synthesizer and PLL frequency synthesizing method capable of obtaining high-speed lock-up and highly-reliable oscillation | |
US6114914A (en) | Fractional synthesis scheme for generating periodic signals | |
US6208183B1 (en) | Gated delay-locked loop for clock generation applications | |
JPH04351008A (ja) | ディジタルvco | |
JPH09270702A (ja) | 周波数逓倍回路 | |
CN111642139B (zh) | 频率调节器及其频率调节方法、电子设备 | |
US20020116423A1 (en) | Programmable non-integer fractional divider | |
JPH0897711A (ja) | Pll回路 | |
JP3179527B2 (ja) | デジタル信号合成方法及び装置 | |
WO2007080918A1 (ja) | 位相比較回路およびそれを用いたpll周波数シンセサイザ | |
JP2002534832A (ja) | 部分分割電荷補償手段を有する周波数シンセサイザ | |
US5731743A (en) | Frequency synthesizer having phase error feedback for waveform selection | |
JPH0946226A (ja) | Pll周波数シンセサイザ | |
JP3361687B2 (ja) | 小数点分周式周波数シンセサイザ | |
US5945881A (en) | PLL frequency synthesizer with K multiplication in addition to division for subtraction of phase noise | |
JP2836555B2 (ja) | Pll回路 | |
JPH08274629A (ja) | ディジタルpll回路 | |
JPH05268077A (ja) | ディジタルpll回路 | |
JP2003179490A (ja) | フラクショナルn周波数シンセサイザ | |
US20020070780A1 (en) | PLL circuit and frequency division method reducing spurious noise | |
JP2001237700A (ja) | 位相同期ループ回路 | |
JPH08223003A (ja) | クロック逓倍回路 | |
JPH1188156A (ja) | クロック生成用pll回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |