JP3361687B2 - 小数点分周式周波数シンセサイザ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、小数点分周式周
波数シンセサイザに関し、特にフェイズロックループ
（ＰＬＬ）を用いた小数点分周式周波数シンセサイザに
おける位相誤差補償に関するものである。

【０００２】

【従来の技術】図１２は従来の小数点分周式周波数シン
セサイザを示している。この小数点分周式周波数シンセ
サイザは、ＰＬＬを用いた小数点分周式周波数シンセサ
イザであり、基準周波数信号と帰還周波数信号との位相
差を検出する位相比較器（ＰＣ）１と、ローパスフィル
タ（ＬＰＦ）２と、入力電圧に応じて発振周波数を変化
する電圧制御発振器（ＶＣＯ）３と、電圧制御発振器３
が出力する出力信号を分周して帰還周波数信号を発生す
る可変分周器４と、可変分周器４による分周数を制御す
る分周数切換回路５とを有している。

【０００３】この小数点分周式周波数シンセサイザで
は、位相比較器１によって帰還周波数信号と基準周波数
信号との位相差を検出し、この位相差に応じた信号をロ
ーパスフィルタ２を通して電圧制御発振器３に入力し、
電圧制御発振器３がその入力信号に応じた周波数で発振
する。そして電圧制御発振器３で発振した信号（出力信
号）を可変分周器４で分周し、これを帰還周波数信号と
して位相比較器１に帰することにより、出力周波数を安
定化している。このとき、分周数の設定を分周数切換回
路５で時間軸上に可変することにより、見かけ上、分周
数を小数点以下にまで広げている。

【０００４】ここで、分周数切換回路５による整数部の
分周数をＮ、小数点以下部の分周数をｎ、基準周波数を
ＦＲ、電圧制御発振器３の出力周波数をＦＯ、帰還周波
数をＦＶとする。

【０００５】基準周波数ＦＲと帰還周波数ＦＶとの差が
ゼロになってループが完全にロックすると、出力周波数
ＦＯは下式により表される。

【０００６】ＦＯ＝（Ｎ＋ｎ）・ＦＲ この場合、小数点以下の分周数ｎは、分子ｍ、分母Ｍが
それぞれ整数の分数で表現することができる。

【０００７】ｎ＝ｍ／Ｍ 但し、ｍ、Ｍは共に整数 分母Ｍを固定し、小数点以下の設定を分子ｍで行う場
合、周波数分解能は、（１／Ｍ）・ＦＲとなり、出力周
波数ＦＯは、（１／Ｍ）・ＦＲの周波数ステップで変化
させることができる。

【０００８】

【発明が解決しようとする課題】従来の小数点分周式周
波数シンセサイザは、上述のように構成され、見かけ
上、周波数を小数点以下で分周しているため、帰還周波
数信号の波形に位相誤差が生じている。

【０００９】図１３は、ｍ／Ｍ＝１／４で、Ｎ（整数）
＋１／４分周を行う場合の基準周波数信号（ＦＲ）と帰
還周波数信号（ＦＶ）の波形を示している。

【００１０】分周数切換回路５では、Ｎ＋１／４分周を
実現するために、分周数を４周期１組として、Ｎ，Ｎ，
Ｎ，Ｎ＋１と変化している。このため帰還周波数信号
（ＦＶ）の１〜３周期において、基準周波数信号（Ｆ
Ｒ）に対して位相誤差ｅ、２ｅ、３ｅが生じる。

【００１１】このことは、後段の電圧制御発振器３にス
プリアスを発生させる要因になるから、周波数合成の精
度維持のために、フィルタなどを用いて半導体集積回路
の外部で、スプリアスを抑制する必要を生じる。これは
電子機器の小型化を阻害することになる。

【００１２】この発明は、上述の如き問題点に着目して
なされたものであり、外部フィルタなどを必要とするこ
となく半導体集積回路内で電圧制御発振器のスプリアス
の発生を抑制し、位相誤差がない所要の周波数合成精度
を維持して小型化できる小数点分周式周波数シンセサイ
ザを得ることを目的としている。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
め、この発明による小数点分周式周波数シンセサイザ
は、電圧制御発振器の出力信号の周波数の分周数を規則
的に整数部Ｎ（但し、Ｎは整数）またはＮ＋１に切換え
ることにより、整数部Ｎに小数点以下部ｎ＝ｍ／Ｍ（但
し、ｍ，Ｍは共に整数、１／Ｍ：分解能、ｍ：小数点以
下の設定）を加えた値を分周数として前記電圧制御発振
器の出力信号を分周した周波数の帰還周波数信号を可変
分周器によって生成し、この帰還周波数信号と基準周波
数信号との位相差を位相比較器により検出し、この位相
差に応じて電圧制御発振器の出力信号の周波数を制御
し、基準周波数と帰還周波数との差がゼロになることに
よりループがロックするフェイズロックループを用いた
小数点分周式周波数シンセサイザにおいて、前記電圧制
御発振器の出力信号を入力し、この出力信号を前記可変
分周器による小数点以下部の分解能１／Ｍにより決まる
逓倍数Ｍで逓倍した逓倍信号を発生する逓倍回路と、前
記逓倍信号をクロック信号として入力し、前記可変分周
器の出力信号を前記逓倍信号の一周期幅ずつ遅延させる
シフトレジスタと、前記シフトレジスタの所定ビットの
出力信号を前記小数点以下部の分解能１／Ｍに応じた個
数Ｍをもって巡回式にカウントするカウンタと、前記カ
ウンタのカウント数に応じて前記シフトレジスタの出力
信号のビットを選択し、この選択されたビットのシフト
レジスタ出力信号を帰還周波数信号として前記位相比較
器に与える信号セレクタとを有し、小数点分周により発
生する位相誤差を補償した帰還周波数信号と前記基準周
波数信号との位相差がゼロになることによってループが
ロックすることを特徴とする。

【００１４】この小数点分周式周波数シンセサイザで
は、逓倍回路が電圧制御発振器の出力信号を可変分周器
による小数点以下部の分解能により決まる逓倍数で逓倍
した逓倍信号を発生し、シフトレジスタが逓倍信号をク
ロック信号として入力することで可変分周器の出力信号
を逓倍信号の一周期幅ずつ遅延させ、カウンタのカウン
ト数に応じて信号セレクタがシフトレジスタの出力信号
のビットを選択し、この選択されたビットのシフトレジ
スタ出力信号を帰還周波数信号として位相比較器に与え
る。これにより小数点分周により発生する位相誤差を含
まない帰還周波数信号が位相比較器に与えられることに
なり、電圧制御発振器のスプリアスの発生が抑制され
る。

【００１５】つぎの発明による小数点分周式周波数シン
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部Ｎ（但し、Ｎは整数）またはＮ＋１
に切換えることにより、整数部Ｎに小数点以下部ｎ＝ｍ
／Ｍ（但し、ｍ，Ｍは共に整数、１／Ｍ：分解能、ｍ：
小数点以下の設定）を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、前記
電圧制御発振器を前記可変分周器による小数点以下部の
分解能１／Ｍにより決まる倍数Ｍで発振させ、これをプ
リスケーラによって前記倍数の逆数をなす分周数１／Ｍ
で分周した出力信号を前記可変分周器に与え、前記電圧
制御発振器の出力信号をクロック信号として入力し、前
記可変分周器の出力信号を前記電圧制御発振器の出力信
号の一周期幅ずつ遅延させるシフトレジスタと、前記シ
フトレジスタの所定ビットの出力信号を前記小数点以下
部の分解能１／Ｍに応じた個数Ｍをもって巡回式にカウ
ントするカウンタと、前記カウンタのカウント数に応じ
て前記シフトレジスタの出力信号のビットを選択し、こ
の選択されたビットのシフトレジスタ出力信号を帰還周
波数信号として前記位相比較器に与える信号セレクタと
を有し、小数点分周により発生する位相誤差を補償した
帰還周波数信号と前記基準周波数信号との位相差がゼロ
になることによってループがロックすることを特徴とす
る。

【００１６】この小数点分周式周波数シンセサイザで
は、電圧制御発振器が可変分周器による小数点以下部の
分解能により決まる倍数で発振して上述の逓倍信号と等
価の周波数信号を発生し、この電圧制御発振器の出力信
号をプリスケーラによって前記倍数の逆数をなす分周数
で分周して正規の出力信号を得ると共にこれを前記可変
分周器に与え、シフトレジスタが電圧制御発振器の出力
信号をクロック信号して入力する度に可変分周器の出力
信号を電圧制御発振器の出力信号の一周期幅ずつ遅延さ
せ、カウンタのカウント数に応じて信号セレクタがシフ
トレジスタの出力信号のビットを選択し、この選択され
たビットのシフトレジスタ出力信号を帰還周波数信号と
して位相比較器に与える。これにより小数点分周により
発生する位相誤差を含まない帰還周波数信号が位相比較
器に与えられることになり、電圧制御発振器のスプリア
スの発生が抑制される。

【００１７】つぎの発明による小数点分周式周波数シン
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部Ｎ（但し、Ｎは整数）またはＮ＋１
に切換えることにより、整数部Ｎに小数点以下部ｎ＝ｍ
／Ｍ（但し、ｍ，Ｍは共に整数、１／Ｍ：分解能、ｍ：
小数点以下の設定）を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、電圧
制御発振器の出力信号を微分してパルス信号を出力する
微分器と、前記微分器が出力するパルス信号により前記
可変分周器による小数点以下部の分解能１／Ｍに応じた
個数Ｍの遅延信号を生成するディレイ回路と、前記ディ
レイ回路の遅延信号を論理和合成する信号合成器と、前
記論理和合成信号をクロック信号として入力し、前記可
変分周器の出力信号を前記論理和合成信号の一周期幅ず
つ遅延させるシフトレジスタと、前記シフトレジスタの
所定ビットの出力信号を前記小数点以下部の分解能１／
Ｍに応じた個数Ｍをもって巡回式にカウントするカウン
タと、前記カウンタのカウント数に応じて前記シフトレ
ジスタの出力信号のビットを選択し、この選択されたビ
ットのシフトレジスタ出力信号を帰還周波数信号として
前記位相比較器に与える信号セレクタとを有し、小数点
分周により発生する位相誤差を補償した帰還周波数信号
と前記基準周波数信号との位相差がゼロになることによ
ってループがロックすることを特徴とする。

【００１８】この小数点分周式周波数シンセサイザで
は、微分器によって電圧制御発振器の出力信号を微分
し、この微分信号に基づいてディレイ回路が可変分周器
による小数点以下部の分解能に応じた個数の遅延信号を
生成し、信号合成器が遅延信号を論理積合成して上述の
逓倍信号と等価の論理和合成信号を発生する。シフトレ
ジスタが論理和合成信号をクロック信号として入力する
度に可変分周器の出力信号を論理和合成信号の一周期幅
ずつ遅延させ、カウンタのカウント数に応じて信号セレ
クタがシフトレジスタの出力信号のビットを選択し、こ
の選択されたビットのシフトレジスタ出力信号を帰還周
波数信号として位相比較器に与える。これにより小数点
分周により発生する位相誤差を含まない帰還周波数信号
が位相比較器に与えられることになり、電圧制御発振器
のスプリアスの発生が抑制される。

【００１９】つぎの発明による小数点分周式周波数シン
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部Ｎ（但し、Ｎは整数）またはＮ＋１
に切換えることにより、整数部Ｎに小数点以下部ｎ＝ｍ
／Ｍ（但し、ｍ，Ｍは共に整数、１／Ｍ：分解能、ｍ：
小数点以下の設定）を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、前記
電圧制御発振器の出力信号を入力し、この出力信号を前
記可変分周器による小数点以下部の分解能１／Ｍにより
決まる逓倍数Ｍで逓倍した逓倍信号を発生する逓倍回路
と、前記可変分周器の出力信号を前記小数点以下部の分
解能１／Ｍに応じた個数Ｍをもって巡回式にカウントす
るカウンタと、前記逓倍信号と前記可変分周器の出力信
号とを入力し、前記可変分周器の出力信号を入力する度
に前記カウンタのカウント値に応じた前記逓倍信号の所
定周期幅のイネーブル信号を発生するイネーブル信号発
生回路と、前記可変分周器の出力信号と前記イネーブル
信号との論理積信号を帰還周波数信号として前記位相比
較器に与える論理積回路とを有し、小数点分周により発
生する位相誤差を補償した帰還周波数信号と前記基準周
波数信号との位相差がゼロになることによってループが
ロックすることを特徴とする。

【００２０】この小数点分周式周波数シンセサイザで
は、逓倍回路が電圧制御発振器の出力信号を可変分周器
による小数点以下部の分解能により決まる逓倍数で逓倍
した逓倍信号を発生し、イネーブル信号発生回路が可変
分周器の出力信号を入力する度にカウンタのカウント値
に応じた逓倍信号の所定周期幅のイネーブル信号を発生
し、論理積回路により可変分周器の出力信号とイネーブ
ル信号との論理積信号を帰還周波数信号として位相比較
器に与える。これにより小数点分周により発生する位相
誤差を含まない帰還周波数信号が位相比較器に与えられ
ることになり、電圧制御発振器のスプリアスの発生が抑
制される。

【００２１】つぎの発明による小数点分周式周波数シン
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部Ｎ（但し、Ｎは整数）またはＮ＋１
に切換えることにより、整数部Ｎに小数点以下部ｎ＝ｍ
／Ｍ（但し、ｍ，Ｍは共に整数、１／Ｍ：分解能、ｍ：
小数点以下の設定）を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、前記
可変分周器の出力信号を入力し、この出力信号を前記可
変分周器による小数点以下部の分解能１／Ｍにより決ま
る段数Ｍをもって多段に遅延させるディレイ回路と、前
記ディレイ回路の所定段数の出力信号を前記小数点以下
部の分解能１／Ｍに応じた個数Ｍをもって巡回式にカウ
ントするカウンタと、前記カウンタのカウント数に応じ
て前記ディレイ回路の出力信号の段数を選択し、この選
択された段数のディレイ回路出力信号を帰還周波数信号
として前記位相比較器に与える信号セレクタとを有し、
小数点分周により発生する位相誤差を補償した帰還周波
数信号と前記基準周波数信号との位相差がゼロになるこ
とによってループがロックすることを特徴とする。

【００２２】この小数点分周式周波数シンセサイザで
は、ディレイ回路が可変分周器の出力信号を小数点以下
部の分解能により決まる段数をもって遅延させ、カウン
タのカウント数に応じてディレイ回路の出力信号の段数
を選択し、この選択された段数のディレイ回路出力信号
を帰還周波数信号として位相比較器に与える。これによ
り小数点分周により発生する位相誤差を含まない帰還周
波数信号が位相比較器に与えられることになり、電圧制
御発振器のスプリアスの発生が抑制される。

【００２３】つぎの発明による小数点分周式周波数シン
セサイザは、電圧制御発振器の出力信号の周波数の分周
数を規則的に整数部Ｎ（但し、Ｎは整数）またはＮ＋１
に切換えることにより、整数部Ｎに小数点以下部ｎ＝ｍ
／Ｍ（但し、ｍ，Ｍは共に整数、１／Ｍ：分解能、ｍ：
小数点以下の設定）を加えた値を分周数として前記電圧
制御発振器の出力信号を分周した周波数の帰還周波数信
号を可変分周器によって生成し、この帰還周波数信号と
基準周波数信号との位相差を位相比較器により検出し、
この位相差に応じて電圧制御発振器の出力信号の周波数
を制御し、基準周波数と帰還周波数との差がゼロになる
ことによりループがロックするフェイズロックループを
用いた小数点分周式周波数シンセサイザにおいて、前記
可変分周器による小数点以下部の分解能１／Ｍにより決
まるカウント値をもって巡回式にカウントし、前記基準
周波数信号と前記可変分周器の出力信号とが同位相にな
るカウント値毎に前記基準周波数信号と前記可変分周器
の出力信号の前記位相比較器に対する入力を許可するゲ
ート回路を有し、前記カウント値である位相誤差情報が
ゼロのときのみ前記基準周波数信号と前記可変分周器の
出力信号の位相差を比較し、その比較の結果がゼロにな
ることによりループがロックすることを特徴とする。

【００２４】この小数点分周式周波数シンセサイザで
は、ゲート回路の動作により、基準周波数信号と可変分
周器の出力信号とが同位相になるときにのみ基準周波数
信号と可変分周器の出力信号が位相比較器に入力され、
位相誤差が発生していない信号によってのみ位相比較器
が動作し、基準周波数信号の位相と可変分周器の出力信
号の位相とが一致するときにのみ周期的に小数点分周を
含むフェイズロックループを行う。

【００２５】

【発明の実施の形態】以下に添付の図を参照してこの発
明の実施の形態を詳細に説明する。なお、以下に説明す
るこの発明の実施の形態において上述の従来例と同一構
成の部分は、上述の従来例に付した符号と同一の符号を
付してその説明を省略する。

【００２６】（実施の形態１）図１はこの発明による小
数点分周式周波数シンセサイザの実施の形態１を示して
いる。この小数点分周式周波数シンセサイザは、位相比
較器（ＰＣ）１とローパスフィルタ（ＬＰＦ）２と電圧
制御発振器（ＶＣＯ）３と可変分周器４と分周数切換回
路５に加えて、逓倍回路６と、カウンタ７と、Ｍビット
のシフトレジスタ８と、信号セレクタ９を有している。

【００２７】逓倍回路６は、電圧制御発振器３の出力信
号（ＦＯ）を入力し、この出力信号（ＦＯ）を可変分周
器４による小数点以下部の分解能により決まる逓倍数で
逓倍した逓倍信号を発生する。例えば、分解能が１／４
の場合、４逓倍になる。

【００２８】カウンタ７は、シフトレジスタ８の所定ビ
ットの出力信号を小数点以下部の分解能に応じた個数を
もって巡回式にカウントし、そのカウント値は位相誤差
情報となる。ここで、カウンタ７は、シフトレジスタ遅
延が最大のシフトレジスタ出力の立ち下がりで、分周数
の小数点以下部ｎ＝ｍ／Ｍの分子ｍずつカウントアップ
し、０、１、２、３を巡回出力する。

【００２９】シフトレジスタ８は、逓倍信号をクロック
信号として入力し、可変分周器４の出力信号を入力する
度に可変分周器４の出力信号（ＦＶａ）を逓倍信号の一
周期幅ずつ遅延させる。

【００３０】信号セレクタ９は、カウンタ７のカウント
数に応じてシフトレジスタ８の出力信号のビットを選択
し、この選択されたビットのシフトレジスタ出力信号を
帰還周波数信号として位相比較器１に与える。

【００３１】次に図２を参照して実施の形態１の動作に
ついて、分周数Ｎ＋１／Ｍ＝Ｎ＋１／４の場合を例に取
って説明する。

【００３２】逓倍回路６が電圧制御発振器３の出力信号
（ＦＯ）を４逓倍（Ｍ逓倍）した逓倍信号を発生する。
可変分周器４が出力する周波数信号（ＦＶａ）の位相誤
差ｅは、電圧制御発振器３の発振周波数ＦＯ（出力信
号）と可変分周器４の分周数（分周比）の小数点以下部
の設定値に依存し、発振周波数ＦＯのＭ倍の周波数の一
周期幅であり、逓倍信号の一周期幅に等しい。

【００３３】シフトレジスタ８が逓倍信号をクロック信
号として入力することで、シフトレジスタ８は、可変分
周器４の出力信号（ＦＶａ）を逓倍信号の一周期幅ずつ
遅延させ、各々逓倍信号の一周期幅遅延、二周期幅遅
延、三周期幅遅延の出力信号を生成する。

【００３４】信号セレクタ９がカウンタ７のカウント数
（カウント出力）に応じてシフトレジスタ８の出力信号
のビットを選択し、この選択されたビットのシフトレジ
スタ出力信号を帰還周波数信号（セクタ出力）（ＦＶ
ｂ）として位相比較器１に与える。

【００３５】これにより小数点分周により発生する位相
誤差ｅ〜３ｅを含まない帰還周波数信号ＦＶｂが位相比
較器１に与えられることになり、外部フイルタなどを要
することなく電圧制御発振器３のスプリアスの発生が抑
制される。

【００３６】また、この場合には、電圧制御発振器３の
出力を直接逓倍した信号を使用して帰還周波数信号の位
相誤差補償を行うから、電圧制御発振器３の発振周波数
が変化しても追従できる利点がある。

【００３７】（実施の形態２）図３はこの発明による小
数点分周式周波数シンセサイザの実施の形態２を示して
いる。尚、図３において、図１に対応する部分は図１に
付した符号と同一の符号を付けてその説明を省略する。

【００３８】この実施の形態では、電圧制御発振器３
は、可変分周器４による小数点以下部の分解能により決
まるＭ倍で発振し、実施の形態１における逓倍信号と等
価の周波数信号（ＶＣＯ出力信号）を出力する。

【００３９】電圧制御発振器３の後段にはプリスケーラ
１０が設けられており、プリスケーラ１０が電圧制御発
振器３の出力信号を１／Ｍで分周し、正規の出力信号
（ＦＯ）を生成する。プリスケーラ１０の出力信号（Ｆ
Ｏ）は可変分周器４に与えられる。

【００４０】シフトレジスタ８は、電圧制御発振器４の
出力信号をクロック信号として入力し、可変分周器３の
出力信号（ＦＶａ）を電圧制御発振器３の出力信号の一
周期幅ずつ遅延させる。

【００４１】次に実施の形態２の動作について、分周数
Ｎ＋１／Ｍ＝Ｎ＋１／４の場合を例に取って説明する。

【００４２】電圧制御発振器３がＭ倍発振し、シフトレ
ジスタ８が電圧制御発振器３の出力信号をクロック信号
として入力することで、シフトレジスタ８は、可変分周
器４の出力信号（ＦＶａ）をＶＣＯ出力信号の一周期幅
ずつ遅延させ、各々ＶＣＯ出力信号の一周期幅遅延、二
周期幅遅延、三周期幅遅延の出力信号を生成する。

【００４３】信号セレクタ９がカウンタ７のカウント数
に応じてシフトレジスタ８の出力信号のビットを選択
し、この選択されたビットのシフトレジスタ出力信号を
帰還周波数信号ＦＶｂとして位相比較器１に与える。

【００４４】これにより、この実施の形態でも、小数点
分周により発生する位相誤差ｅ〜３ｅを含まない帰還周
波数信号ＦＶｂが位相比較器１に与えられることにな
り、外部フイルタなどを要することなく電圧制御発振器
３のスプリアスの発生が抑制され、実施の形態１とおけ
る場合と同じ効果が得られる。

【００４５】（実施の形態３）図４はこの発明による小
数点分周式周波数シンセサイザの実施の形態３を示して
いる。尚、図４において、図１に対応する部分は図１に
付した符号と同一の符号を付けてその説明を省略する。

【００４６】この実施の形態では、小数点分周式周波数
シンセサイザは、位相比較器（ＰＣ）１とローパスフィ
ルタ（ＬＰＦ）２と電圧制御発振器（ＶＣＯ）３と可変
分周器４と分周数切換回路５に加えて、カウンタ７と、
Ｍビットのシフトレジスタ８と、信号セレクタ９と、微
分器１１と、ディレイ素子１２と、信号合成器であるＯ
Ｒ素子１３を有している。

【００４７】微分器１１は電圧制御発振器３の出力信号
（ＦＯ）を微分してパルス信号を出力する。ディレイ素
子１２は微分器１１が出力する微分信号により可変分周
器４による小数点以下部の分解能に応じた個数の遅延信
号を生成する。

【００４８】ＯＲ素子（信号合成器）１３は、ディレイ
素子１２が出力する遅延信号を論理和合成し、実施の形
態１における逓倍信号と同等の信号を生成する。

【００４９】シフトレジスタ８は、ＯＲ素子１３によっ
て合成された論理和合成信号をクロック信号として入力
し、可変分周器４の出力信号（ＦＶａ）を論理和合成信
号の一周期幅ずつ遅延させる。

【００５０】なお、カウンタ７と信号セレクタ９は、実
施の形態１におけるものと同じである。

【００５１】次に実施の形態３の動作について、分周数
Ｎ＋１／Ｍ＝Ｎ＋１／４の場合を例に取って説明する。

【００５２】図５に論理和合成におけるタイミングチャ
ートを示す。微分器１１が電圧制御発振器３の出力信号
（ＦＯ）を微分することで、パルス信号ＳＯが生成され
る。このパルス信号ＳＯをディレイ素子１２が遅延さ
せ、可変分周器４による小数点以下部の分解能に応じた
個数の遅延信号（ＳＤａ，ＳＤｂ，ＳＤｃ）を生成す
る。微分器１１の出力信号ＳＯとディレイ素子１２の出
力信号（ＳＤａ，ＳＤｂ，ＳＤｃ）をＯＲ素子１３によ
って論理和合成することで、ＦＯの整数倍のパルス信号
を生成することができ、実施の形態１の逓倍信号と同等
の論理和合成信号が得られる。

【００５３】シフトレジスタ８が論理積合成信号をクロ
ック信号として入力することで、シフトレジスタ８は、
可変分周器４の出力信号（ＦＶａ）を論理積合成信号の
一周期幅ずつ遅延させ、各々論理積合成信号の一周期幅
遅延、二周期幅遅延、三周期幅遅延の出力信号を生成す
る。

【００５４】この場合も、信号セレクタ９がカウンタ７
のカウント数に応じてシフトレジスタ８の出力信号のビ
ットを選択し、この選択されたビットのシフトレジスタ
出力信号を帰還周波数信号ＦＶｂとして位相比較器１に
与える。

【００５５】これにより、この実施の形態でも、小数点
分周により発生する位相誤差ｅ〜３ｅを含まない帰還周
波数信号ＦＶｂが位相比較器１に与えられることにな
り、外部フイルタなどを要することなく電圧制御発振器
３のスプリアスの発生が抑制され、実施の形態１とおけ
る場合と同じ効果が得られる。

【００５６】（実施の形態４）図６はこの発明による小
数点分周式周波数シンセサイザの実施の形態４を示して
いる。尚、図６において、図１に対応する部分は図１に
付した符号と同一の符号を付けてその説明を省略する。

【００５７】この実施の形態では、小数点分周式周波数
シンセサイザは、位相比較器（ＰＣ）１とローパスフィ
ルタ（ＬＰＦ）２と電圧制御発振器（ＶＣＯ）３と可変
分周器４と分周数切換回路５に加えて、逓倍回路６と、
カウンタ７と、イネーブル信号発生回路１４と、論理積
回路であるＡＮＤ素子１５とを有している。

【００５８】逓倍回路６は実施の形態１におけるものと
同じであり、電圧制御発振器３の出力信号（ＦＯ）を入
力し、この出力信号（ＦＯ）を可変分周器４による小数
点以下部の分解能により決まる逓倍数で逓倍した逓倍信
号を発生する。

【００５９】カウンタ７は可変分周器４の出力信号（Ｆ
Ｖａ）を小数点以下部の分解能に応じた個数をもって巡
回式にカウントする。

【００６０】イネーブル信号発生回路１４は、逓倍信号
と可変分周器４の出力信号（ＦＶａ）とを入力し、可変
分周器４の出力信号（ＦＶａ）を入力する度にカウンタ
７のカウント値に応じた逓倍信号の所定周期幅のイネー
ブル信号を発生する。

【００６１】ＡＮＤ素子１５は、可変分周器４の出力信
号（ＦＶａ）とイネーブル信号との論理積信号を帰還周
波数信号として位相比較器１に与える。

【００６２】次に実施の形態４の動作について図７を参
照して、分周数Ｎ＋１／Ｍ＝Ｎ＋１／４の場合を例に取
って説明する。

【００６３】逓倍回路６が電圧制御発振器３の出力信号
（ＦＯ）を４逓倍（Ｍ逓倍）した逓倍信号を発生する。

【００６４】イネーブル信号発生回路１４は、可変分周
器４の出力信号（ＦＶａ）を入力する度にカウンタ７の
カウント値に応じた逓倍信号の所定周期幅のイネーブル
信号を発生する。この場合、イネーブル信号は、カウン
タ出力１、２、３に応じて逓倍信号の一周期幅、二周期
幅、三周期幅の信号になる。

【００６５】イネーブル信号はＡＮＤ素子１５に入力さ
れ、ＡＮＤ素子１５はイネーブル信号と可変分周器４の
出力信号（ＦＶａ）との論理積をとってハイレベル信号
（論理積信号）を帰還周波数信号（ＦＶｂ）として位相
比較器１に与える。

【００６６】これにより可変分周器４の出力信号（ＦＶ
ａ）にイネーブル信号によってマスクがかけられたよう
になり、小数点分周により発生する位相誤差を含まない
帰還周波数信号（ＦＶｂ）が位相比較器１に与えられる
ことになり、外部フイルタなどを要することなく電圧制
御発振器３のスプリアスの発生が抑制される。

【００６７】なお、可変分周器４の出力信号（ＦＶａ）
にイネーブル信号によってマスクがかけらることによ
り、帰還周波数信号（ＦＶｂ）のパルス幅は狭まるが、
位相比較器１は２入力の立ち上がりエッジをもって位相
比較を行うから、不都合を生じることはない。

【００６８】（実施の形態５）図８、図９はこの発明に
よる小数点分周式周波数シンセサイザの実施の形態５を
示している。尚、図８、図９において、図１に対応する
部分は図１に付した符号と同一の符号を付けてその説明
を省略する。

【００６９】この実施の形態では、小数点分周式周波数
シンセサイザは、位相比較器１とローパスフィルタ２と
電圧制御発振器３と可変分周器４と分周数切換回路５に
加えて、カウンタ７と、信号セレクタ９と、ディレイ回
路１６とを有している。

【００７０】カウンタ７はディレイ回路１６の所定段数
の出力信号を前記小数点以下部の分解能に応じた個数を
もって巡回式にカウントする。

【００７１】信号セレクタ９はカウンタ７のカウント数
に応じてディレイ回路１６の出力信号の段数を選択し、
この選択された段数の出力信号を帰還周波数信号（ＦＶ
ｂ）として位相比較器１に与える。

【００７２】ディレイ回路１６は、可変分周器４の出力
信号（ＦＶａ）を入力し、この出力信号（ＦＶａ）を可
変分周器４による小数点以下部の分解能により決まる段
数をもって遅延させる。

【００７３】図９はディレイ回路１６の具体例を示して
いる。ディレイ回路１６は、互いに直列に配置された３
個のディレイ素子１６ａ、１６ｂ、１６ｃを有し、一段
目のディレイ素子１６ａの前段部と、各段のディレイ素
子１６ａ、１６ｂ、１６ｃの後段部より各々信号を取り
出す信号出力端子１７ａ〜１７ｄを備えている。ディレ
イ素子１６ａ、１６ｂ、１６ｃは各々一素子当たり、電
圧制御発振器３の中間発振周波数のＭ倍、ここでは４倍
の周波数の一周期分を遅延させる。

【００７４】これによりカウンタ７のカウント数０、
１、２、３に応じて信号出力端子１７ａ〜１７ｄが信号
セレクタ９によって順次選択されることにより、信号セ
レクタ９が位相比較器１に与える帰還周波数信号（ＦＶ
ｂ）は位相誤差を含まない周波数信号になる。

【００７５】これにより小数点分周により発生する位相
誤差を含まない帰還周波数信号（ＦＶｂ）が位相比較器
１に与えられることになり、外部フイルタなどを要する
ことなく電圧制御発振器３のスプリアスの発生が抑制さ
れる。

【００７６】この実施の形態は、電圧制御発振器３の発
振周波数範囲が発振周波数と比較して極めて低い場合に
有効であり、逓倍回路６を必要としないので、回路構成
をより一層小型化できる。

【００７７】（実施の形態６）図１０はこの発明による
小数点分周式周波数シンセサイザの実施の形態６を示し
ている。尚、図１０において、図１に対応する部分は図
１に付した符号と同一の符号を付けてその説明を省略す
る。

【００７８】この実施の形態では、位相比較器１に対す
る基準周波数信号（ＦＲａ）の入力部と可変分周器４の
出力信号（ＦＶａ）の入力部に各々選択的に通過を許す
ゲート回路１８、１９が設けられている。

【００７９】図１１に示すように、ゲート回路１８、１
９は、可変分周器４による小数点以下部の分解能により
決まるカウント値をもって巡回式にカウントし、換言す
ればカウンタ７のカウント値（位相誤差情報）を入力
し、基準周波数信号（ＦＲａ）と可変分周器４の出力信
号（ＦＶａ）とが同位相になるカウント値毎に、基準周
波数信号（ＦＲｃ）と可変分周器４の出力信号（ＦＶ
ｃ）を位相比較器１に入力する。

【００８０】この実施の形態では、基準周波数信号（Ｆ
Ｒａ）と可変分周器４の出力信号（ＦＶａ）とが同位相
になるときにのみ、ゲート回路１８、１９が基準周波数
信号（ＦＲｃ）と可変分周器４の出力信号（ＦＶｃ）を
位相比較器１に入力する。これにより位相誤差が発生し
ていない信号によってのみ位相比較器１が動作し、基準
周波数信号（ＦＲａ）の位相と可変分周器４の出力信号
（ＦＶａ）の位相とが一致するときにのみ周期的に小数
点分周を含むフェイズロックループが行われ、外部フイ
ルタなどを要することなく電圧制御発振器３のスプリア
スの発生が抑制される。

【００８１】

【発明の効果】以上の説明から理解される如く、この発
明による小数点分周式周波数シンセサイザにおいては、
シフトレジスタが逓倍信号をクロック信号として入力す
ることで可変分周器の出力信号を逓倍信号の一周期幅ず
つ遅延させ、カウンタのカウント数に応じて信号セレク
タにより選択されたビットのシフトレジスタ出力信号を
帰還周波数信号として位相比較器に与えるから、小数点
分周により発生する位相誤差を含まない帰還周波数信号
が位相比較器に与えられることになり、外部フィルタな
どを必要とすることなく半導体集積回路内で電圧制御発
振器のスプリアスの発生が抑制され、位相誤差がない所
要の周波数合成精度を維持して電子機器を小型化でき
る。なお、外部でスプリアス抑制用のフィルタなどを用
いれば、従来と同等の大きさでより精度が高いものが得
られる。

【００８２】つぎの発明による小数点分周式周波数シン
セサイザにおいては、シフトレジスタが逓倍信号と等価
の電圧制御発振器の出力信号をクロック信号して入力す
る度に可変分周器の出力信号を電圧制御発振器の出力信
号の一周期幅ずつ遅延させ、信号セレクタにより選択さ
れたビットのシフトレジスタ出力信号を帰還周波数信号
として位相比較器に与えるから、小数点分周により発生
する位相誤差を含まない帰還周波数信号が位相比較器に
与えられることになり、外部フィルタなどを必要とする
ことなく半導体集積回路内で電圧制御発振器のスプリア
スの発生が抑制され、位相誤差がない所要の周波数合成
精度を維持して電子機器を小型化できる。

【００８３】つぎの発明による小数点分周式周波数シン
セサイザにおいては、シフトレジスタが論理和合成信号
をクロック信号として入力する度に可変分周器の出力信
号を論理和合成信号の一周期幅ずつ遅延させ、カウンタ
のカウント数に応じて信号セレクタによって選択された
ビットのシフトレジスタ出力信号を帰還周波数信号とし
て位相比較器に与えるから、小数点分周により発生する
位相誤差を含まない帰還周波数信号が位相比較器に与え
られることになり、外部フィルタなどを必要とすること
なく半導体集積回路内で電圧制御発振器のスプリアスの
発生が抑制され、位相誤差がない所要の周波数合成精度
を維持して電子機器を小型化できる。

【００８４】つぎの発明による小数点分周式周波数シン
セサイザにおいては、イネーブル信号発生回路が可変分
周器の出力信号を入力する度にカウンタのカウント値に
応じた逓倍信号の所定周期分のイネーブル信号を発生
し、論理積回路により可変分周器の出力信号とイネーブ
ル信号との論理積信号を帰還周波数信号として位相比較
器に与えるから、小数点分周により発生する位相誤差を
含まない帰還周波数信号が位相比較器に与えられること
になり、外部フィルタなどを必要とすることなく半導体
集積回路内で電圧制御発振器のスプリアスの発生が抑制
され、位相誤差がない所要の周波数合成精度を維持して
電子機器を小型化できる。

【００８５】つぎの発明による小数点分周式周波数シン
セサイザにおいては、ディレイ回路が可変分周器の出力
信号を小数点以下部の分解能により決まる段数をもって
遅延させ、カウンタのカウント数に応じてディレイ回路
の出力信号の段数を選択し、この選択された段数のディ
レイ回路出力信号を帰還周波数信号として位相比較器に
与えるから、小数点分周により発生する位相誤差を含ま
ない帰還周波数信号が位相比較器に与えられることにな
り、外部フィルタなどを必要とすることなく半導体集積
回路内で電圧制御発振器のスプリアスの発生が抑制さ
れ、位相誤差がない所要の周波数合成精度を維持して電
子機器を小型化できる。

【００８６】つぎの発明による小数点分周式周波数シン
セサイザにおいては、ゲート回路の動作により、基準周
波数信号と可変分周器の出力信号とが同位相になるとき
にのみ基準周波数信号と可変分周器の出力信号が位相比
較器に入力され、位相誤差が発生していない信号によっ
てのみ位相比較器が動作し、基準周波数信号の位相と可
変分周器の出力信号の位相とが一致するときにのみ周期
的に小数点分周を含むフェイズロックループを行うか
ら、外部フィルタなどを必要とすることなく半導体集積
回路内で電圧制御発振器のスプリアスの発生が抑制さ
れ、電子機器を小型化できる。

【図面の簡単な説明】

【図１】 この発明による小数点分周式周波数シンセサ
イザの実施の形態１を示すブロック線図である。

【図２】 実施の形態１における各信号の波形などを示
すタイミングチャートである。

【図３】 この発明による小数点分周式周波数シンセサ
イザの実施の形態２を示すブロック線図である。

【図４】 この発明による小数点分周式周波数シンセサ
イザの実施の形態３を示すブロック線図である。

【図５】 実施の形態３における論理和合成を示すタイ
ミングチャートである。

【図６】 この発明による小数点分周式周波数シンセサ
イザの実施の形態４を示すブロック線図である。

【図７】 実施の形態４における各信号の波形などを示
すタイミングチャートである。

【図８】 この発明による小数点分周式周波数シンセサ
イザの実施の形態５を示すブロック線図である。

【図９】 実施の形態５で使用されるディレイ回路の具
体例を示すブロック線図である。

【図１０】 この発明による小数点分周式周波数シンセ
サイザの実施の形態６を示すブロック線図である。

【図１１】 実施の形態６における各信号の波形などを
示すタイミングチャートである。

【図１２】 従来の小数点分周式周波数シンセサイザを
示すブロック線図である。

【図１３】 従来の小数点分周式周波数シンセサイザに
おける各信号の波形などを示すタイミングチャートであ
る。

【符号の説明】

１ 位相比較器，２ ローパスフィルタ，３ 電圧制御
発振器，４ 可変分周器，５ 分周数切換回路，６ 逓
倍回路，７ カウンタ，８ シフトレジスタ，９ 信号
セレクタ，１０ プリスケーラ，１１ 微分器，１２
ディレイ素子，１３ ＯＲ素子，１４ イネーブル信号
発生回路，１５ ＡＮＤ素子，１６ ディレイ回路，１
８，１９ ゲート回路

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 電圧制御発振器の出力信号の周波数の分
   周数を規則的に整数部Ｎ（但し、Ｎは整数）またはＮ＋
   １に切換えることにより、整数部Ｎに小数点以下部ｎ＝
   ｍ／Ｍ（但し、ｍ，Ｍは共に整数、１／Ｍ：分解能、
   ｍ：小数点以下の設定）を加えた値を分周数として前記
   電圧制御発振器の出力信号を分周した周波数の帰還周波
   数信号を可変分周器によって生成し、この帰還周波数信
   号と基準周波数信号との位相差を位相比較器により検出
   し、この位相差に応じて電圧制御発振器の出力信号の周
   波数を制御し、基準周波数と帰還周波数との差がゼロに
   なることによりループがロックするフェイズロックルー
   プを用いた小数点分周式周波数シンセサイザにおいて、 前記電圧制御発振器の出力信号を入力し、この出力信号
   を前記可変分周器による小数点以下部の分解能１／Ｍに
   より決まる逓倍数Ｍで逓倍した逓倍信号を発生する逓倍
   回路と、 前記逓倍信号をクロック信号として入力し、前記可変分
   周器の出力信号を前記逓倍信号の一周期幅ずつ遅延させ
   るシフトレジスタと、 前記シフトレジスタの所定ビットの出力信号を前記小数
   点以下部の分解能１／Ｍに応じた個数Ｍをもって巡回式
   にカウントするカウンタと、 前記カウンタのカウント数に応じて前記シフトレジスタ
   の出力信号のビットを選択し、この選択されたビットの
   シフトレジスタ出力信号を帰還周波数信号として前記位
   相比較器に与える信号セレクタとを有し、 小数点分周により発生する位相誤差を補償した帰還周波
   数信号と前記基準周波数信号との位相差がゼロになるこ
   とによってループがロックすることを特徴とする小数点
   分周式周波数シンセサイザ。
2. 【請求項２】 電圧制御発振器の出力信号の周波数の分
   周数を規則的に整数部Ｎ（但し、Ｎは整数）またはＮ＋
   １に切換えることにより、整数部Ｎに小数点以下部ｎ＝
   ｍ／Ｍ（但し、ｍ，Ｍは共に整数、１／Ｍ：分解能、
   ｍ：小数点以下の設定）を加えた値を分周数として前記
   電圧制御発振器の出力信号を分周した周波数の帰還周波
   数信号を可変分周器によって生成し、この帰還周波数信
   号と基準周波数信号との位相差を位相比較器により検出
   し、この位相差に応じて電圧制御発振器の出力信号の周
   波数を制御し、基準周波数と帰還周波数との差がゼロに
   なることによりループがロックするフェイズロックルー
   プを用いた小数点分周式周波数シンセサイザにおいて、 前記電圧制御発振器を前記可変分周器による小数点以下
   部の分解能１／Ｍにより決まる倍数Ｍで発振させ、これ
   をプリスケーラによって前記倍数の逆数をなす分周数１
   ／Ｍで分周した出力信号を前記可変分周器に与え、 前記電圧制御発振器の出力信号をクロック信号として入
   力し、前記可変分周器の出力信号を前記電圧制御発振器
   の出力信号の一周期幅ずつ遅延させるシフトレジスタ
   と、 前記シフトレジスタの所定ビットの出力信号を前記小数
   点以下部の分解能１／Ｍに応じた個数Ｍをもって巡回式
   にカウントするカウンタと、 前記カウンタのカウント数に応じて前記シフトレジスタ
   の出力信号のビットを選択し、この選択されたビットの
   シフトレジスタ出力信号を帰還周波数信号として前記位
   相比較器に与える信号セレクタとを有し、 小数点分周により発生する位相誤差を補償した帰還周波
   数信号と前記基準周波数信号との位相差がゼロになるこ
   とによってループがロックすることを特徴とする小数点
   分周式周波数シンセサイザ。
3. 【請求項３】 電圧制御発振器の出力信号の周波数の分
   周数を規則的に整数部Ｎ（但し、Ｎは整数）またはＮ＋
   １に切換えることにより、整数部Ｎに小数点以下部ｎ＝
   ｍ／Ｍ（但し、ｍ，Ｍは共に整数、１／Ｍ：分解能、
   ｍ：小数点以下の設定）を加えた値を分周数として前記
   電圧制御発振器の出力信号を分周した周波数の帰還周波
   数信号を可変分周器によって生成し、この帰還周波数信
   号と基準周波数信号との位相差を位相比較器により検出
   し、この位相差に応じて電圧制御発振器の出力信号の周
   波数を制御し、基準周波数と帰還周波数との差がゼロに
   なることによりループがロックするフェイズロックルー
   プを用いた小数点分周式周波数シンセサイザにおいて、 電圧制御発振器の出力信号を微分してパルス信号を出力
   する微分器と、 前記微分器が出力するパルス信号により前記可変分周器
   による小数点以下部の分解能１／Ｍに応じた個数Ｍの遅
   延信号を生成するディレイ回路と、 前記ディレイ回路の遅延信号を論理和合成する信号合成
   器と、 前記論理和合成信号をクロック信号として入力し、前記
   可変分周器の出力信号を前記論理和合成信号の一周期幅
   ずつ遅延させるシフトレジスタと、 前記シフトレジスタの所定ビットの出力信号を前記小数
   点以下部の分解能１／Ｍに応じた個数Ｍをもって巡回式
   にカウントするカウンタと、 前記カウンタのカウント数に応じて前記シフトレジスタ
   の出力信号のビットを選択し、この選択されたビットの
   シフトレジスタ出力信号を帰還周波数信号として前記位
   相比較器に与える信号セレクタとを有し、 小数点分周により発生する位相誤差を補償した帰還周波
   数信号と前記基準周波数信号との位相差がゼロになるこ
   とによってループがロックすることを特徴とする小数点
   分周式周波数シンセサイザ。
4. 【請求項４】 電圧制御発振器の出力信号の周波数の分
   周数を規則的に整数部Ｎ（但し、Ｎは整数）またはＮ＋
   １に切換えることにより、整数部Ｎに小数点以下部ｎ＝
   ｍ／Ｍ（但し、ｍ，Ｍは共に整数、１／Ｍ：分解能、
   ｍ：小数点以下の設定）を加えた値を分周数として前記
   電圧制御発振器の出力信号を分周した周波数の帰還周波
   数信号を可変分周器によって生成し、この帰還周波数信
   号と基準周波数信号との位相差を位相比較器により検出
   し、この位相差に応じて電圧制御発振器の出力信号の周
   波数を制御し、基準周波数と帰還周波数との差がゼロに
   なることによりループがロックするフェイズロックルー
   プを用いた小数点分周式周波数シンセサイザにおいて、 前記電圧制御発振器の出力信号を入力し、この出力信号
   を前記可変分周器による小数点以下部の分解能１／Ｍに
   より決まる逓倍数Ｍで逓倍した逓倍信号を発生する逓倍
   回路と、 前記可変分周器の出力信号を前記小数点以下部の分解能
   １／Ｍに応じた個数Ｍをもって巡回式にカウントするカ
   ウンタと、 前記逓倍信号と前記可変分周器の出力信号とを入力し、
   前記可変分周器の出力信号を入力する度に前記カウンタ
   のカウント値に応じた前記逓倍信号の所定周期幅のイネ
   ーブル信号を発生するイネーブル信号発生回路と、 前記可変分周器の出力信号と前記イネーブル信号との論
   理積信号を帰還周波数信号として前記位相比較器に与え
   る論理積回路とを有し、 小数点分周により発生する位相誤差を補償した帰還周波
   数信号と前記基準周波数信号との位相差がゼロになるこ
   とによってループがロックすることを特徴とする小数点
   分周式周波数シンセサイザ。
5. 【請求項５】 電圧制御発振器の出力信号の周波数の分
   周数を規則的に整数部Ｎ（但し、Ｎは整数）またはＮ＋
   １に切換えることにより、整数部Ｎに小数点以下部ｎ＝
   ｍ／Ｍ（但し、ｍ，Ｍは共に整数、１／Ｍ：分解能、
   ｍ：小数点以下の設定）を加えた値を分周数として前記
   電圧制御発振器の出力信号を分周した周波数の帰還周波
   数信号を可変分周器によって生成し、この帰還周波数信
   号と基準周波数信号との位相差を位相比較器により検出
   し、この位相差に応じて電圧制御発振器の出力信号の周
   波数を制御し、基準周波数と帰還周波数との差がゼロに
   なることによりループがロックするフェイズロックルー
   プを用いた小数点分周式周波数シンセサイザにおいて、 前記可変分周器の出力信号を入力し、この出力信号を前
   記可変分周器による小数点以下部の分解能１／Ｍにより
   決まる段数Ｍをもって多段に遅延させるディレイ回路
   と、 前記ディレイ回路の所定段数の出力信号を前記小数点以
   下部の分解能１／Ｍに応じた個数Ｍをもって巡回式にカ
   ウントするカウンタと、 前記カウンタのカウント数に応じて前記ディレイ回路の
   出力信号の段数を選択し、この選択された段数のディレ
   イ回路出力信号を帰還周波数信号として前記位相比較器
   に与える信号セレクタとを有し、 小数点分周により発生する位相誤差を補償した帰還周波
   数信号と前記基準周波数信号との位相差がゼロになるこ
   とによってループがロックすることを特徴とする小数点
   分周式周波数シンセサイザ。
6. 【請求項６】 電圧制御発振器の出力信号の周波数の分
   周数を規則的に整数部Ｎ（但し、Ｎは整数）またはＮ＋
   １に切換えることにより、整数部Ｎに小数点以下部ｎ＝
   ｍ／Ｍ（但し、ｍ，Ｍは共に整数、１／Ｍ：分解能、
   ｍ：小数点以下の設定）を加えた値を分周数として前記
   電圧制御発振器の出力信号を分周した周波数の帰還周波
   数信号を可変分周器によって生成し、この帰還周波数信
   号と基準周波数信号との位相差を位相比較器により検出
   し、この位相差に応じて電圧制御発振器の出力信号の周
   波数を制御し、基準周波数と帰還周波数との差がゼロに
   なることによりループがロックするフェイズロックルー
   プを用いた小数点分周式周波数シンセサイザにおいて、 前記可変分周器による小数点以下部の分解能１／Ｍによ
   り決まるカウント値をもって巡回式にカウントし、前記
   基準周波数信号と前記可変分周器の出力信号とが同位相
   になるカウント値毎に前記基準周波数信号と前記可変分
   周器の出力信号の前記位相比較器に対する入力を許可す
   るゲート回路を有し、前記カウント値である位相誤差情報がゼロのときのみ前
   記基準周波数信号と前記可変分周器の出力信号の位相差
   を比較し、その比較の結果がゼロになることによりルー
   プがロックする ことを特徴とする小数点分周式周波数シ
   ンセサイザ。