JP3360928B2 - 固体撮像素子の作製方法 - Google Patents
固体撮像素子の作製方法Info
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- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Photovoltaic Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、固体撮像素子の作製方
法に関するものである。
法に関するものである。
【０００２】
【従来の技術】現在、半導体ＬＳＩ技術と薄膜技術の驚
異的な進歩によって、多機能の三次元集積回路の実現が
可能となっており、並列的な画像処理機能を果たす半導
体集積回路と、この上面に積層された高感度の光電変換
膜とを備えるハイブリッド半導体素子が注目されつつあ
る。
異的な進歩によって、多機能の三次元集積回路の実現が
可能となっており、並列的な画像処理機能を果たす半導
体集積回路と、この上面に積層された高感度の光電変換
膜とを備えるハイブリッド半導体素子が注目されつつあ
る。
【０００３】この例としては、アバランシェ増倍機能を
有するアモルファスセレン（ａ−Ｓｅ）膜を画素電極上
に積層した固体撮像素子が挙げられる。ここで、アモル
ファスセレン半導体からなる光導電膜をアバランシェ増
幅モードで動作させる場合、膜には１×１０6〜１×１
０7 Ｖ／ｃｍの高電界が加わる。例えば、２μｍのセレ
ン膜には約２４０Ｖの高電圧を印加する必要がある。
有するアモルファスセレン（ａ−Ｓｅ）膜を画素電極上
に積層した固体撮像素子が挙げられる。ここで、アモル
ファスセレン半導体からなる光導電膜をアバランシェ増
幅モードで動作させる場合、膜には１×１０6〜１×１
０7 Ｖ／ｃｍの高電界が加わる。例えば、２μｍのセレ
ン膜には約２４０Ｖの高電圧を印加する必要がある。
【０００４】このとき、セレン膜の表面に大きな段差や
凸凹があると、平均電界よりかなり大きな電界が局部に
印加され、局所的なブレークダウンが発生する。したが
って、この固体撮像素子を撮像管に使用した場合、画面
上で白いきず或いはスポットが目立ち、画質が劣化する
ことになる。
凸凹があると、平均電界よりかなり大きな電界が局部に
印加され、局所的なブレークダウンが発生する。したが
って、この固体撮像素子を撮像管に使用した場合、画面
上で白いきず或いはスポットが目立ち、画質が劣化する
ことになる。
【０００５】さらに、結晶シリコンを基板とする固体撮
像素子の場合は、画質の問題だけでなく、数百ボルトの
高電圧がブレークダウン発生部を通じてＭＯＳスイッチ
のソース−ドレイン間、或いはソース−基板間を貫通
し、信号線或いは結晶シリコン基板を通じて基板全体に
印加され、全基板上の素子を破壊してしまう危険性があ
る。
像素子の場合は、画質の問題だけでなく、数百ボルトの
高電圧がブレークダウン発生部を通じてＭＯＳスイッチ
のソース−ドレイン間、或いはソース−基板間を貫通
し、信号線或いは結晶シリコン基板を通じて基板全体に
印加され、全基板上の素子を破壊してしまう危険性があ
る。
【０００６】この様な問題点を解決するため光導電膜を
平坦化しつつ固体撮像素子を作製する方法としては、１
９９３年電子情報通信学会春季大会、Ｃ−５４５の「固
体撮像素子表面の超平坦化技術」が提案されている。図
１５は、この技術で用いる固体撮像素子の画素断面構造
を示した図である。図１５のように、この固体撮像素子
はＡＭＩ(Amplified MOS Imager)にアモルファスセレン
光導電膜５０を積層したものである。
平坦化しつつ固体撮像素子を作製する方法としては、１
９９３年電子情報通信学会春季大会、Ｃ−５４５の「固
体撮像素子表面の超平坦化技術」が提案されている。図
１５は、この技術で用いる固体撮像素子の画素断面構造
を示した図である。図１５のように、この固体撮像素子
はＡＭＩ(Amplified MOS Imager)にアモルファスセレン
光導電膜５０を積層したものである。
【０００７】この方法は、ＡＭＩの最上部に、ＳｉＯ2
からなる絶縁膜５２と、この絶縁膜５２に近い硬度の合
金からなるコンタクト電極５３とを積層し、これらの上
面をダイヤモンド研磨機を使って研磨して平坦化した
後、この研磨面上に画素電極５１を形成して固体撮像素
子を形成する方法である。この方法によれば、画素電極
５１の堆積面の最大凸凹差を５００オームストロング程
度まで減らすことができ、これに応じて、セレン光導電
膜５０の凹凸も低減することができる。
からなる絶縁膜５２と、この絶縁膜５２に近い硬度の合
金からなるコンタクト電極５３とを積層し、これらの上
面をダイヤモンド研磨機を使って研磨して平坦化した
後、この研磨面上に画素電極５１を形成して固体撮像素
子を形成する方法である。この方法によれば、画素電極
５１の堆積面の最大凸凹差を５００オームストロング程
度まで減らすことができ、これに応じて、セレン光導電
膜５０の凹凸も低減することができる。
【０００８】また、この他に、特公昭６２−４４６９５
に記載される方法がある。この方法では、半導体基板上
にスイッチ用ＭＯＳやトランジスタ等を形成した後、こ
の基体上に砒素を５重量％、セレンを５０重量％以上含
有する約３μｍのＳｅ−Ａｓ層を形成する。次いで、窒
素ガス雰囲気中で、Ｓｅ−Ａｓ非晶質膜のガラス転移点
（１１０℃）以上の温度にて、基板に５分間の熱処理を
施し、Ｓｅ−Ａｓ非晶質膜を軟化して平坦化する。
に記載される方法がある。この方法では、半導体基板上
にスイッチ用ＭＯＳやトランジスタ等を形成した後、こ
の基体上に砒素を５重量％、セレンを５０重量％以上含
有する約３μｍのＳｅ−Ａｓ層を形成する。次いで、窒
素ガス雰囲気中で、Ｓｅ−Ａｓ非晶質膜のガラス転移点
（１１０℃）以上の温度にて、基板に５分間の熱処理を
施し、Ｓｅ−Ａｓ非晶質膜を軟化して平坦化する。
【０００９】
【発明が解決しようとする課題】研磨による平坦化の場
合、コンタクト電極を構成する合金は絶縁膜の硬度とほ
ぼ同じ硬度を有し、かつ、半導体加工プロセスや他の金
属とのコンタクトに適するものでなければならない。し
かし、これらの要求を全て満足する合金を作製すること
は極めて困難である。さらに、各画素電極間の間隙上で
光導電膜が部分的に薄くなりやすく、光導電膜に少なく
とも数百オングストローム程度の段差が生じてしまう。
合、コンタクト電極を構成する合金は絶縁膜の硬度とほ
ぼ同じ硬度を有し、かつ、半導体加工プロセスや他の金
属とのコンタクトに適するものでなければならない。し
かし、これらの要求を全て満足する合金を作製すること
は極めて困難である。さらに、各画素電極間の間隙上で
光導電膜が部分的に薄くなりやすく、光導電膜に少なく
とも数百オングストローム程度の段差が生じてしまう。
【００１０】また、熱処理による平坦化によれば画素電
極間の間隙上の段差を平坦化することができるが、画素
電極のエッジに対応した凹凸がわずかに平滑化されるに
過ぎず、平坦化が不十分だった。さらに、熱処理後のす
べてのプロセス温度が１００℃以下に制限されてしま
い、堆積や処理の温度が１００℃を越えるアバランシェ
光電変換膜或いは超格子構造の受光、発光膜を形成する
ことができないという問題点もあった。
極間の間隙上の段差を平坦化することができるが、画素
電極のエッジに対応した凹凸がわずかに平滑化されるに
過ぎず、平坦化が不十分だった。さらに、熱処理後のす
べてのプロセス温度が１００℃以下に制限されてしま
い、堆積や処理の温度が１００℃を越えるアバランシェ
光電変換膜或いは超格子構造の受光、発光膜を形成する
ことができないという問題点もあった。
【００１１】本発明は、上記の問題点を解決するために
なされたもので、極めて平坦な光導電膜等の半導体層を
備える固体撮像素子を作製できるうえ、アバランシェ光
電変換膜や超格子構造の受光膜をキャリアを発生させる
半導体層として形成できる等、適用範囲の広い固体撮像
素子の作製方法を提供することを目的とする。
なされたもので、極めて平坦な光導電膜等の半導体層を
備える固体撮像素子を作製できるうえ、アバランシェ光
電変換膜や超格子構造の受光膜をキャリアを発生させる
半導体層として形成できる等、適用範囲の広い固体撮像
素子の作製方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の問題点を解決する
ために、本発明の第一のタイプの作製方法は、（ａ）基
板上に複数の画素電極を形成する第一の工程と、（ｂ）
各画素電極に接続された複数のスイッチを含むスイッチ
アレイ層を積層する第二の工程と、（ｃ）基板を除去す
る第三の工程と、（ｄ）第三の工程により露出した画素
電極の表面を含む面上に、光または電子の入射によりキ
ャリアを発生させる半導体層を含むキャリア生成膜を形
成する第四の工程と、（ｅ）キャリア生成膜上に導電層
を積層する第五の工程とを備えている。
ために、本発明の第一のタイプの作製方法は、（ａ）基
板上に複数の画素電極を形成する第一の工程と、（ｂ）
各画素電極に接続された複数のスイッチを含むスイッチ
アレイ層を積層する第二の工程と、（ｃ）基板を除去す
る第三の工程と、（ｄ）第三の工程により露出した画素
電極の表面を含む面上に、光または電子の入射によりキ
ャリアを発生させる半導体層を含むキャリア生成膜を形
成する第四の工程と、（ｅ）キャリア生成膜上に導電層
を積層する第五の工程とを備えている。
【００１３】ここで、第二の工程は、まず、絶縁層を積
層し、次いで、この絶縁層の上に複数のスイッチを形成
することによりスイッチアレイ層を積層する工程であっ
てもよい。
層し、次いで、この絶縁層の上に複数のスイッチを形成
することによりスイッチアレイ層を積層する工程であっ
てもよい。
【００１４】また、第三の工程は、基板をエッチングや
研磨等により除去する工程とすることができる。
研磨等により除去する工程とすることができる。
【００１５】次に、本発明の第二のタイプの作製方法
は、（ａ）基板上に中間層を形成する第一の工程と、
（ｂ）中間層上に複数の画素電極を形成する第二の工程
と、（ｃ）画素電極上に、各画素電極に接続された複数
のスイッチを含むスイッチアレイ層を積層する第三の工
程と、（ｄ）中間層をエッチングから画素電極を保護す
るエッチング停止層として利用し、基板をエッチングに
より除去する第四の工程と、（ｅ）エッチングにより露
出した中間層の表面上に、光または電子の入射によりキ
ャリアを発生させる半導体層を含むキャリア生成膜を形
成する第五の工程と、（ｆ）キャリア生成膜上に導電層
を積層する第六の工程とを備えている。
は、（ａ）基板上に中間層を形成する第一の工程と、
（ｂ）中間層上に複数の画素電極を形成する第二の工程
と、（ｃ）画素電極上に、各画素電極に接続された複数
のスイッチを含むスイッチアレイ層を積層する第三の工
程と、（ｄ）中間層をエッチングから画素電極を保護す
るエッチング停止層として利用し、基板をエッチングに
より除去する第四の工程と、（ｅ）エッチングにより露
出した中間層の表面上に、光または電子の入射によりキ
ャリアを発生させる半導体層を含むキャリア生成膜を形
成する第五の工程と、（ｆ）キャリア生成膜上に導電層
を積層する第六の工程とを備えている。
【００１６】ここで、第一の工程は、中間層を半導体層
へのキャリアの注入を阻止する材料を用いて形成する工
程であると良い。
へのキャリアの注入を阻止する材料を用いて形成する工
程であると良い。
【００１７】なお、第一、第二のタイプの作製方法で
は、基板材料として結晶シリコンやガラス、金属等を用
いることができる。
は、基板材料として結晶シリコンやガラス、金属等を用
いることができる。
【００１８】また、第一、第二のタイプの作製方法で
は、スイッチアレイ層を積層した後、基板を除去するに
先だって、基板の表面を露出させながら画素電極および
スイッチアレイ層を保護する素子保護容器にこの基板を
収容して固定する工程をさらに備えると良い。
は、スイッチアレイ層を積層した後、基板を除去するに
先だって、基板の表面を露出させながら画素電極および
スイッチアレイ層を保護する素子保護容器にこの基板を
収容して固定する工程をさらに備えると良い。
【００１９】
【作用】本発明の第一のタイプの作製方法において、基
板上に形成され、基板の除去により露出する面は、基板
表面の平坦度に応じた平坦な面となる。本作製方法で
は、この平坦面上にキャリア生成膜を形成するので、極
めて平坦な半導体層を形成することができる。
板上に形成され、基板の除去により露出する面は、基板
表面の平坦度に応じた平坦な面となる。本作製方法で
は、この平坦面上にキャリア生成膜を形成するので、極
めて平坦な半導体層を形成することができる。
【００２０】また、半導体層は一般的な公知方法により
作製できるので、使用する半導体材料の種類が制限され
ることもない。したがって、本作製方法は適用範囲が広
い。
作製できるので、使用する半導体材料の種類が制限され
ることもない。したがって、本作製方法は適用範囲が広
い。
【００２１】また、本発明の第二のタイプの作製方法に
おいて、基板上に形成され、基板のエッチングにより露
出する中間層の表面は、基板表面の平坦度に応じた平坦
な面となる。本作製方法では、この中間層の表面がなす
平坦面上にキャリア生成膜を形成するので、極めて平坦
な半導体層を形成することができる。
おいて、基板上に形成され、基板のエッチングにより露
出する中間層の表面は、基板表面の平坦度に応じた平坦
な面となる。本作製方法では、この中間層の表面がなす
平坦面上にキャリア生成膜を形成するので、極めて平坦
な半導体層を形成することができる。
【００２２】また、第一のタイプと同様に半導体層は一
般的な公知方法により作製できるので、使用する半導体
材料の種類が制限されることもない。したがって、本作
製方法は適用範囲が広い。
般的な公知方法により作製できるので、使用する半導体
材料の種類が制限されることもない。したがって、本作
製方法は適用範囲が広い。
【００２３】さらに、半導体層へのキャリアの注入を阻
止する材料を用いて中間層を形成すると、この中間層は
エッチング停止層としての機能に加えて、暗電流を抑え
るキャリア注入阻止層としての機能を備えることにな
る。したがって、キャリア注入阻止層を備える固体撮像
素子を作製する場合、キャリア注入阻止層のみを独立に
形成する工程を省略でき、作製工程を簡略化することが
できる。
止する材料を用いて中間層を形成すると、この中間層は
エッチング停止層としての機能に加えて、暗電流を抑え
るキャリア注入阻止層としての機能を備えることにな
る。したがって、キャリア注入阻止層を備える固体撮像
素子を作製する場合、キャリア注入阻止層のみを独立に
形成する工程を省略でき、作製工程を簡略化することが
できる。
【００２４】また、第一、第二のタイプの作製方法にお
いて、基板上にスイッチアレイ層を積層した後、素子保
護容器に基板を収容してから基板のエッチングを行う
と、エッチングの際の画素電極やスイッチアレイ層の損
傷を容易に防ぐことができる。
いて、基板上にスイッチアレイ層を積層した後、素子保
護容器に基板を収容してから基板のエッチングを行う
と、エッチングの際の画素電極やスイッチアレイ層の損
傷を容易に防ぐことができる。
【００２５】
【実施例】以下、添付図面を参照しながら本発明の実施
例を詳細に説明する。なお、図面の説明において同一の
要素には同一の符号を付し、重複する説明を省略する。
例を詳細に説明する。なお、図面の説明において同一の
要素には同一の符号を付し、重複する説明を省略する。
【００２６】図１は、第一の工程を示す断面図である。
図１のように、まず、鏡面研磨された結晶シリコン基板
１（ｎ型１１０面）を用意し、これを洗浄した後、一般
的なプラズマＣＶＤ装置を用いてｐ+ 型ａ−ＳｉＣ：Ｈ
からなる約１００オングストロームのエッチング停止層
２を堆積する。この停止層２は、後の工程で硝酸が含ま
れるシリコンエッチャントを用いて基板１のエッチング
を行ったときに、エッチングが画素電極まで進行するの
を防止する作用を有する。
図１のように、まず、鏡面研磨された結晶シリコン基板
１（ｎ型１１０面）を用意し、これを洗浄した後、一般
的なプラズマＣＶＤ装置を用いてｐ+ 型ａ−ＳｉＣ：Ｈ
からなる約１００オングストロームのエッチング停止層
２を堆積する。この停止層２は、後の工程で硝酸が含ま
れるシリコンエッチャントを用いて基板１のエッチング
を行ったときに、エッチングが画素電極まで進行するの
を防止する作用を有する。
【００２７】なお、シリコン基板１の表面の最大凹凸
は、鏡面研磨により、５〜１０オングストローム程度に
することができる。
は、鏡面研磨により、５〜１０オングストローム程度に
することができる。
【００２８】また、ｐ+ 型ａ−ＳｉＣ：Ｈからなる停止
層２は、完成した固体撮像素子において、画素電極から
半導体層への電子注入を阻止する電子注入阻止層として
も働く。層が薄すぎると上記した２つの作用がなくな
り、厚すぎると一部の電圧がｐ+ 型ａ−ＳｉＣ：Ｈ層に
加わって光導電膜のバイアス電圧がそれだけ下がり、所
定の電圧でアバランシェ増倍が起こらない。したがっ
て、停止層２の厚さは、５０〜２００オングストローム
程度であるのが好ましい。
層２は、完成した固体撮像素子において、画素電極から
半導体層への電子注入を阻止する電子注入阻止層として
も働く。層が薄すぎると上記した２つの作用がなくな
り、厚すぎると一部の電圧がｐ+ 型ａ−ＳｉＣ：Ｈ層に
加わって光導電膜のバイアス電圧がそれだけ下がり、所
定の電圧でアバランシェ増倍が起こらない。したがっ
て、停止層２の厚さは、５０〜２００オングストローム
程度であるのが好ましい。
【００２９】次いで、スパッタ装置を用い、停止層２の
上面に約４００オングストロームのＣｒ層を堆積し、そ
の後、ドライエッチングによりＣｒ層に溝を形成して、
平面形状が略正方形の画素電極３を複数形成する（図
１）。なお、各画素電極間の間隔を調整することで、開
口率を約９５％とすることができる。
上面に約４００オングストロームのＣｒ層を堆積し、そ
の後、ドライエッチングによりＣｒ層に溝を形成して、
平面形状が略正方形の画素電極３を複数形成する（図
１）。なお、各画素電極間の間隔を調整することで、開
口率を約９５％とすることができる。
【００３０】次に、図２〜図５は、画素電極３上にスイ
ッチアレイ層を積層する第二工程を示す断面図である。
この第二工程では、まず、図２のように、プラズマＣＶ
Ｄ装置を用いてａ−ＳｉＮからなる層間絶縁膜４を約
０．７μｍ堆積する。これにより、各画素電極間の間隙
に絶縁性のａ−ＳｉＮが介在するようになる。
ッチアレイ層を積層する第二工程を示す断面図である。
この第二工程では、まず、図２のように、プラズマＣＶ
Ｄ装置を用いてａ−ＳｉＮからなる層間絶縁膜４を約
０．７μｍ堆積する。これにより、各画素電極間の間隙
に絶縁性のａ−ＳｉＮが介在するようになる。
【００３１】続いて、一般的な作製方法により、公知の
逆スタガータイプのＴＦＴ（薄膜トランジスタ）を積層
する。以下、作製方法を簡単に説明する。
逆スタガータイプのＴＦＴ（薄膜トランジスタ）を積層
する。以下、作製方法を簡単に説明する。
【００３２】まず、図２のように、層間絶縁膜４の上
に、厚さが約０．３μｍのＡｌ膜をスパッタ装置により
堆積し、ゲート電極５を形成する。続いて、ゲート電極
５を陽極酸化させた後、プラズマＣＶＤ装置を用いて、
ゲート電極５を被覆する約０．３μｍのゲート絶縁膜６
を、層間絶縁膜４の上面に堆積させる。
に、厚さが約０．３μｍのＡｌ膜をスパッタ装置により
堆積し、ゲート電極５を形成する。続いて、ゲート電極
５を陽極酸化させた後、プラズマＣＶＤ装置を用いて、
ゲート電極５を被覆する約０．３μｍのゲート絶縁膜６
を、層間絶縁膜４の上面に堆積させる。
【００３３】なお、後でソースコンタクトホールを形成
する関係上、ゲート絶縁膜６の材料は層間絶縁膜４と同
じａ−ＳｉＮとする（図２）。
する関係上、ゲート絶縁膜６の材料は層間絶縁膜４と同
じａ−ＳｉＮとする（図２）。
【００３４】次に、図３のように、プラズマＣＶＤ装置
を用いてゲート絶縁膜６の上にａ−Ｓｉ：Ｈからなるチ
ャネル層７を堆積し、連続してチャネル層７の上面にａ
−ＳｉＮからなる約０．１μｍのパシベーション膜８を
堆積する。
を用いてゲート絶縁膜６の上にａ−Ｓｉ：Ｈからなるチ
ャネル層７を堆積し、連続してチャネル層７の上面にａ
−ＳｉＮからなる約０．１μｍのパシベーション膜８を
堆積する。
【００３５】次に、パシベーション膜８、チャネル層７
の一部をエッチングし、その後、プラズマＣＶＤ装置で
ｎ+ 型ａ−Ｓｉ：Ｈからなるコンタクト層９を堆積する
（図３）。
の一部をエッチングし、その後、プラズマＣＶＤ装置で
ｎ+ 型ａ−Ｓｉ：Ｈからなるコンタクト層９を堆積する
（図３）。
【００３６】次いで、図４のように、ドライエッチング
によりゲート絶縁膜６および層間絶縁膜４を貫通する画
素電極３とのコンタクトホールを形成してから、スパッ
タ装置を用いて、厚さが約０．７μｍのＡｌ層を、図３
のゲート絶縁膜６およびコンタクト層９の上面に堆積す
る（図４）。
によりゲート絶縁膜６および層間絶縁膜４を貫通する画
素電極３とのコンタクトホールを形成してから、スパッ
タ装置を用いて、厚さが約０．７μｍのＡｌ層を、図３
のゲート絶縁膜６およびコンタクト層９の上面に堆積す
る（図４）。
【００３７】続いて、図５のように、ドライエッチング
によりパシベーション膜８の上部のＡｌ層およびコンタ
クト層９を除去する。これにより、Ａｌ層が分断され、
ドレイン１０およびソース１１が形成され、逆スタガー
タイプＴＦＴが形成される。次いで、ポリイミドからな
る約２μｍのパシベーション膜１２をＴＦＴ上に形成
し、ＴＦＴを保護する（図５）。
によりパシベーション膜８の上部のＡｌ層およびコンタ
クト層９を除去する。これにより、Ａｌ層が分断され、
ドレイン１０およびソース１１が形成され、逆スタガー
タイプＴＦＴが形成される。次いで、ポリイミドからな
る約２μｍのパシベーション膜１２をＴＦＴ上に形成
し、ＴＦＴを保護する（図５）。
【００３８】以上の第二工程により、図１の画素電極３
上に、層間絶縁膜４および各画素電極３に接続された逆
スタガータイプＴＦＴからなるＴＦＴスイッチアレイ層
２１が積層され、ＴＦＴアレイ素子２０が作製される。
上に、層間絶縁膜４および各画素電極３に接続された逆
スタガータイプＴＦＴからなるＴＦＴスイッチアレイ層
２１が積層され、ＴＦＴアレイ素子２０が作製される。
【００３９】次に、作製の便宜のため、このＴＦＴアレ
イ素子２０に必要な電子回路を接続した後、外部機器と
の接続用ピンが複数取り付けられたパッケージ内に固定
する。以下、この第三工程について説明する。図６〜図
９は、この第三工程を示す断面図である。
イ素子２０に必要な電子回路を接続した後、外部機器と
の接続用ピンが複数取り付けられたパッケージ内に固定
する。以下、この第三工程について説明する。図６〜図
９は、この第三工程を示す断面図である。
【００４０】図６は、第三工程を示す第一の断面図であ
り、外形が略円筒状のセラミック製パッケージ３０内に
収容されたＴＦＴアレイ素子２０を示している。この図
のように、エッチング停止層２上において、スイッチア
レイ層２１の周辺にゲートコントロールを行う垂直走査
用のＩＣチップ（図示せず）と、信号増幅用のプリアン
プアレイ及び水平走査用のマルチプレクサＩＣチップか
らなる信号読み出しチップ２２を固定し、それぞれにス
イッチアレイ層２１から引き出されるゲート線及び信号
線をボンディングする。
り、外形が略円筒状のセラミック製パッケージ３０内に
収容されたＴＦＴアレイ素子２０を示している。この図
のように、エッチング停止層２上において、スイッチア
レイ層２１の周辺にゲートコントロールを行う垂直走査
用のＩＣチップ（図示せず）と、信号増幅用のプリアン
プアレイ及び水平走査用のマルチプレクサＩＣチップか
らなる信号読み出しチップ２２を固定し、それぞれにス
イッチアレイ層２１から引き出されるゲート線及び信号
線をボンディングする。
【００４１】次いで、基板１をセラミックからなる円盤
状の仮固定蓋３１上に載置してから、この仮固定蓋３１
にパッケージ３０を取り付け、固定する。そして、信号
読み出しチップ２２の出力線を接続用ピン３３にボンデ
ィングする。同様に、垂直走査回路を含むＩＣチップ
も、図示しない接続用ピンに接続する（図６）。もちろ
ん、垂直走査回路や信号読み出し回路は基板１上に形成
されていてもよい。
状の仮固定蓋３１上に載置してから、この仮固定蓋３１
にパッケージ３０を取り付け、固定する。そして、信号
読み出しチップ２２の出力線を接続用ピン３３にボンデ
ィングする。同様に、垂直走査回路を含むＩＣチップ
も、図示しない接続用ピンに接続する（図６）。もちろ
ん、垂直走査回路や信号読み出し回路は基板１上に形成
されていてもよい。
【００４２】次に、図７のように、紫外線硬化樹脂３５
をパッケージ３０内に充填し、その後、ガラス製の代替
基板３２をパッケージ３０に取り付けて紫外線硬化樹脂
３５を封入する（図７）。
をパッケージ３０内に充填し、その後、ガラス製の代替
基板３２をパッケージ３０に取り付けて紫外線硬化樹脂
３５を封入する（図７）。
【００４３】続いて、図８のように、パッケージ３０に
取り付けられた代替基板３２の上方から、スイッチアレ
イ素子２０の中心領域に向けて紫外線を照射する。これ
により、樹脂３５が部分的に硬化されるので、スイッチ
アレイ素子２０が仮固定される（図８）。
取り付けられた代替基板３２の上方から、スイッチアレ
イ素子２０の中心領域に向けて紫外線を照射する。これ
により、樹脂３５が部分的に硬化されるので、スイッチ
アレイ素子２０が仮固定される（図８）。
【００４４】次いで、図９のように、仮固定蓋３１を取
り外してから、代替基板３２の全面に紫外線を照射し、
樹脂３５を全て硬化させ、スイッチアレイ素子２０を完
全に固定する（図９）。
り外してから、代替基板３２の全面に紫外線を照射し、
樹脂３５を全て硬化させ、スイッチアレイ素子２０を完
全に固定する（図９）。
【００４５】なお、以上の作業では、紫外線硬化樹脂３
５の代わりに、熱硬化樹脂を用いることも可能であり、
このときは、加熱により樹脂を硬化させてスイッチアレ
イ素子２０を固定する。
５の代わりに、熱硬化樹脂を用いることも可能であり、
このときは、加熱により樹脂を硬化させてスイッチアレ
イ素子２０を固定する。
【００４６】次に、エッチングにより基板１を除去する
第四の作製工程について説明する。図１０、図１１は、
この第四工程を示す断面図である。まず、図１０のよう
に、パッケージ３０等のエッチングにより除去しない部
分にレジスト材料を塗布して保護した後、シリコン基板
１の中心部分を硝酸を含むシリコンエッチャントでエッ
チングして完全に除去する。このとき、エッチングの進
行はエッチング停止層２で停止され、硝酸による画素電
極３の腐蝕が防止される（図１０）。
第四の作製工程について説明する。図１０、図１１は、
この第四工程を示す断面図である。まず、図１０のよう
に、パッケージ３０等のエッチングにより除去しない部
分にレジスト材料を塗布して保護した後、シリコン基板
１の中心部分を硝酸を含むシリコンエッチャントでエッ
チングして完全に除去する。このとき、エッチングの進
行はエッチング停止層２で停止され、硝酸による画素電
極３の腐蝕が防止される（図１０）。
【００４７】なお、一般に、エッチャントは画素電極材
料や基板材料との関連から選択されるので、電極に損傷
を与えないエッチャントを選択することにより、エッチ
ング停止層２を省略することも可能である。但し、本実
施例では、エッチング停止層２に電子注入阻止層として
の機能を持たせることで作製工程の簡略化を図ってお
り、そのためにエッチング停止層２を形成することにし
ている。
料や基板材料との関連から選択されるので、電極に損傷
を与えないエッチャントを選択することにより、エッチ
ング停止層２を省略することも可能である。但し、本実
施例では、エッチング停止層２に電子注入阻止層として
の機能を持たせることで作製工程の簡略化を図ってお
り、そのためにエッチング停止層２を形成することにし
ている。
【００４８】次に、図１１のように、エッチングにより
露出したエッチング停止層２の表面を洗浄した後、マス
クを施しながらこの表面上にａ−Ｓｅ（アモルファスセ
レン）膜２３を蒸着装置を用いて堆積させる。ここで、
ａ−Ｓｅ膜２３は、光や電子の入射によりキャリアを生
成する半導体層であり、しかもアバランシェ増倍作用を
有している。
露出したエッチング停止層２の表面を洗浄した後、マス
クを施しながらこの表面上にａ−Ｓｅ（アモルファスセ
レン）膜２３を蒸着装置を用いて堆積させる。ここで、
ａ−Ｓｅ膜２３は、光や電子の入射によりキャリアを生
成する半導体層であり、しかもアバランシェ増倍作用を
有している。
【００４９】このように、本実施例では、最大凹凸が５
〜１０オングストローム程度の基板１上に形成し、エッ
チングにより露出させたエッチング停止層２上に光導電
膜２３を形成することで、光導電膜２３の最大凹凸を５
〜２０オングストローム程度に抑えることができる。し
たがって、光導電膜２３を備える固体撮像素子は、素子
の全エリアにわたって均一な動作を行う。例えば、バイ
アス電圧が印加されたときは、光導電膜の凹凸に起因す
る局所的なブレークダウンの発生が抑えられ、画質の局
所的な劣化を低減できる。
〜１０オングストローム程度の基板１上に形成し、エッ
チングにより露出させたエッチング停止層２上に光導電
膜２３を形成することで、光導電膜２３の最大凹凸を５
〜２０オングストローム程度に抑えることができる。し
たがって、光導電膜２３を備える固体撮像素子は、素子
の全エリアにわたって均一な動作を行う。例えば、バイ
アス電圧が印加されたときは、光導電膜の凹凸に起因す
る局所的なブレークダウンの発生が抑えられ、画質の局
所的な劣化を低減できる。
【００５０】次に、スパッタ装置を用いて、このａ−Ｓ
ｅ膜２３の表面にＩＴＯ（Ｓｎドープのインジウム）か
らなる透明電極２４を約０．１μｍ堆積させる。以上に
より、エッチング停止層２の一方の表面上にスイッチア
レイ層２１が積層され、他方の表面上にａ−Ｓｅ膜２３
および透明電極２４が積層された本実施例の固体撮像素
子が作製される。
ｅ膜２３の表面にＩＴＯ（Ｓｎドープのインジウム）か
らなる透明電極２４を約０．１μｍ堆積させる。以上に
より、エッチング停止層２の一方の表面上にスイッチア
レイ層２１が積層され、他方の表面上にａ−Ｓｅ膜２３
および透明電極２４が積層された本実施例の固体撮像素
子が作製される。
【００５１】そして、透明電極２４をパッケージ３０に
取り付けられた接続用ピン３４の電極にワイヤボンディ
ングにより接続する。この接続用ピン３４は、ａ−Ｓｅ
膜２３にバイアス電圧を印加する外部電源との接続を行
うものである。以上の様にして、本実施例のを含む固体
撮像デバイスが完成する（図１１）。
取り付けられた接続用ピン３４の電極にワイヤボンディ
ングにより接続する。この接続用ピン３４は、ａ−Ｓｅ
膜２３にバイアス電圧を印加する外部電源との接続を行
うものである。以上の様にして、本実施例のを含む固体
撮像デバイスが完成する（図１１）。
【００５２】上記実施例によれば、エッチング停止層２
が電子注入阻止層としても機能するので、電子注入阻止
層をあらためて形成する必要がなく、それゆえ、効率良
く電子注入阻止層を備える固体撮像素子を作製すること
ができる。
が電子注入阻止層としても機能するので、電子注入阻止
層をあらためて形成する必要がなく、それゆえ、効率良
く電子注入阻止層を備える固体撮像素子を作製すること
ができる。
【００５３】次に、図１２は、上記のように作製した固
体撮像素子の画素電極３及びこの画素電極３に接続され
たＴＦＴスイッチの配置を示す部分平面図である。な
お、この図には、スイッチアレイ層２１に含まれる絶縁
膜、チャネル層、コンタクト層、パシベーション膜は図
示されていない。
体撮像素子の画素電極３及びこの画素電極３に接続され
たＴＦＴスイッチの配置を示す部分平面図である。な
お、この図には、スイッチアレイ層２１に含まれる絶縁
膜、チャネル層、コンタクト層、パシベーション膜は図
示されていない。
【００５４】図１２のように、本実施例では、ソースコ
ンタクトホールを通じて画素電極３とＴＦＴスイッチの
ソース１１とが接触している。ここで、例えば、垂直操
作回路からφj 行のゲート電極５にを介して駆動パルス
電圧が印加されると、φj 行の各画素電極３に蓄積され
たキャリアが図示しないチャネル層を通じて各列のドレ
イン１０に移動する。各列のドレイン１０に移動したキ
ャリアは、信号読み出しチップ２２に配設された水平操
作回路によって順次に取り出される。このときキャリア
電流は、各列のドレイン１０に接続されたプリアンプに
よって増幅される。以上により、固体撮像素子としての
動作が達成されることになる。
ンタクトホールを通じて画素電極３とＴＦＴスイッチの
ソース１１とが接触している。ここで、例えば、垂直操
作回路からφj 行のゲート電極５にを介して駆動パルス
電圧が印加されると、φj 行の各画素電極３に蓄積され
たキャリアが図示しないチャネル層を通じて各列のドレ
イン１０に移動する。各列のドレイン１０に移動したキ
ャリアは、信号読み出しチップ２２に配設された水平操
作回路によって順次に取り出される。このときキャリア
電流は、各列のドレイン１０に接続されたプリアンプに
よって増幅される。以上により、固体撮像素子としての
動作が達成されることになる。
【００５５】なお、本実施例では、各ＴＦＴの駆動パル
スが層間絶縁膜（図示せず）を通じて画素電極３に誘導
するノイズを最少限まで抑えるべく、各画素電極に対応
するＴＦＴスイッチを、出力が先に読み出される隣の行
の画素電極上に設けた。また、各画素に対応するＴＦＴ
スイッチがエッチングによって互いに分離しているの
で、仮に一つの画素の所でブレークダウンが生じても、
隣のスイッチまで広がる危険性がない。
スが層間絶縁膜（図示せず）を通じて画素電極３に誘導
するノイズを最少限まで抑えるべく、各画素電極に対応
するＴＦＴスイッチを、出力が先に読み出される隣の行
の画素電極上に設けた。また、各画素に対応するＴＦＴ
スイッチがエッチングによって互いに分離しているの
で、仮に一つの画素の所でブレークダウンが生じても、
隣のスイッチまで広がる危険性がない。
【００５６】続いて、第二の実施例について説明する。
図１３は、本実施例で作製した固体撮像素子の断面図で
ある。これは、電子打ち込み増倍型の固体撮像素子であ
る。
図１３は、本実施例で作製した固体撮像素子の断面図で
ある。これは、電子打ち込み増倍型の固体撮像素子であ
る。
【００５７】図１３の固体撮像素子の作製方法は、以下
の点で第一実施例と異なる。すなわち、第二実施例で
は、エッチング停止層２の材料としてＳｂ2 Ｓ3 を用い
ている。また、本実施例では、アバランシェ増倍作用を
有するａ−Ｓｅ膜２３上に、外部からａ−Ｓｅ膜２３へ
のホール注入を阻止するホール注入阻止層２５をＣｅＯ
2 を材料として蒸着装置により堆積させ、次いで、Ａｌ
電極２６を堆積させている。
の点で第一実施例と異なる。すなわち、第二実施例で
は、エッチング停止層２の材料としてＳｂ2 Ｓ3 を用い
ている。また、本実施例では、アバランシェ増倍作用を
有するａ−Ｓｅ膜２３上に、外部からａ−Ｓｅ膜２３へ
のホール注入を阻止するホール注入阻止層２５をＣｅＯ
2 を材料として蒸着装置により堆積させ、次いで、Ａｌ
電極２６を堆積させている。
【００５８】なお、Ｓｂ2 Ｓ3 からなるエッチング停止
層２は、第１実施例と同様に、画素電極３からの電子の
注入を防ぐ電子注入阻止層として働く。したがって、本
実施例で作製される固体撮像素子は、キャリア注入阻止
層として電子注入阻止層（エッチング停止層を兼ね
る。）とホール注入阻止層２５とを備えている。
層２は、第１実施例と同様に、画素電極３からの電子の
注入を防ぐ電子注入阻止層として働く。したがって、本
実施例で作製される固体撮像素子は、キャリア注入阻止
層として電子注入阻止層（エッチング停止層を兼ね
る。）とホール注入阻止層２５とを備えている。
【００５９】図１４は、図１３の固体撮像素子を使用し
た例として、図１３の固体撮像素子を含む２次元素子４
８を用いたＸ線ＩＩ管４０を示した図である。このＩＩ
管４０の作用を簡単に説明すると、ＩＩ管４０に入射し
たＸ線は、まず、入射窓４１を透過して蛍光面４２に入
射する。これにより、蛍光面４２から可視光が出射して
光電面４３に入射する。可視光の入射により光電面４３
から光電子が出射されると、光電子のビームはフォーカ
ス電極４４〜４６が印加する電界により加速、集束され
て、アノード４７付近に配設された２次元素子４８に到
達する。
た例として、図１３の固体撮像素子を含む２次元素子４
８を用いたＸ線ＩＩ管４０を示した図である。このＩＩ
管４０の作用を簡単に説明すると、ＩＩ管４０に入射し
たＸ線は、まず、入射窓４１を透過して蛍光面４２に入
射する。これにより、蛍光面４２から可視光が出射して
光電面４３に入射する。可視光の入射により光電面４３
から光電子が出射されると、光電子のビームはフォーカ
ス電極４４〜４６が印加する電界により加速、集束され
て、アノード４７付近に配設された２次元素子４８に到
達する。
【００６０】このようにして光電子が図１４の固体撮像
素子のＡｌ電極２６に入射すると、光電子はＡｌ電極２
６およびホール注入阻止層２５を透過してａ−Ｓｅ膜２
３に入射する。これにより、ａ−Ｓｅ膜２３でアバラン
シェ増倍作用に基づく電子打ち込み増倍が生じるので、
入射Ｘ線画像の画像増強が可能となる。
素子のＡｌ電極２６に入射すると、光電子はＡｌ電極２
６およびホール注入阻止層２５を透過してａ−Ｓｅ膜２
３に入射する。これにより、ａ−Ｓｅ膜２３でアバラン
シェ増倍作用に基づく電子打ち込み増倍が生じるので、
入射Ｘ線画像の画像増強が可能となる。
【００６１】なお、本発明は、上記実施例に限られるも
のではなく、様々な変形が可能である。例えば、上記実
施例のＴＦＴのチャネル層を、ａ−Ｓｉ：Ｈ以外のアモ
ルファスシリコン系材料を用いて形成しても良いし、ポ
リシリコンやセレン化カドミウムを用いて形成しても良
い。
のではなく、様々な変形が可能である。例えば、上記実
施例のＴＦＴのチャネル層を、ａ−Ｓｉ：Ｈ以外のアモ
ルファスシリコン系材料を用いて形成しても良いし、ポ
リシリコンやセレン化カドミウムを用いて形成しても良
い。
【００６２】また、上記実施例のＴＦＴの代わりに、ア
モルファスシリコン系材料からなるＰＮまたはＰＩＮ薄
膜ダイオードスイッチを形成しても良い。また、上記実
施例のａ−Ｓｅ膜の代わりに、アモルファスシリコン系
若しくはアモルファスセレン系の半導体材料からなり光
電流増倍機能を有する薄膜や、ａ−ＳｉＣ（アモルファ
スシリコンカーバイド）系若しくはａ−ＳｉＮ（アモル
ファスシリコンナイトライド）系の半導体材料からなる
超格子構造の受光膜を形成しても良い。
モルファスシリコン系材料からなるＰＮまたはＰＩＮ薄
膜ダイオードスイッチを形成しても良い。また、上記実
施例のａ−Ｓｅ膜の代わりに、アモルファスシリコン系
若しくはアモルファスセレン系の半導体材料からなり光
電流増倍機能を有する薄膜や、ａ−ＳｉＣ（アモルファ
スシリコンカーバイド）系若しくはａ−ＳｉＮ（アモル
ファスシリコンナイトライド）系の半導体材料からなる
超格子構造の受光膜を形成しても良い。
【００６３】
【発明の効果】以上、詳細に説明した通り、本発明の第
一のタイプの作製方法では、基板の除去により露出した
画素電極の表面を含む面上に半導体層を含むキャリア生
成膜を積層するので、極めて平坦な半導体層を備える固
体撮像素子を作製することができる。
一のタイプの作製方法では、基板の除去により露出した
画素電極の表面を含む面上に半導体層を含むキャリア生
成膜を積層するので、極めて平坦な半導体層を備える固
体撮像素子を作製することができる。
【００６４】また、使用する半導体材料の種類が制限さ
れることもないので、アバランシェ光電変換膜や超格子
構造の受光膜を半導体層として形成できる等、本発明の
作製方法は適用範囲が広い。
れることもないので、アバランシェ光電変換膜や超格子
構造の受光膜を半導体層として形成できる等、本発明の
作製方法は適用範囲が広い。
【００６５】また、本発明の第二のタイプの作製方法で
は、基板上に形成され、中間層をエッチング停止層とし
た基板のエッチングにより露出する中間層の表面上にキ
ャリア生成膜を積層するので、極めて平坦な半導体層を
形成することができる。
は、基板上に形成され、中間層をエッチング停止層とし
た基板のエッチングにより露出する中間層の表面上にキ
ャリア生成膜を積層するので、極めて平坦な半導体層を
形成することができる。
【００６６】また、第一のタイプと同様に、使用する半
導体材料の種類が制限されることもないので、アバラン
シェ光電変換膜や超格子構造の受光膜を半導体層として
形成できる等、本発明の作製方法は適用範囲が広い。
導体材料の種類が制限されることもないので、アバラン
シェ光電変換膜や超格子構造の受光膜を半導体層として
形成できる等、本発明の作製方法は適用範囲が広い。
【００６７】さらに、半導体層へのキャリア注入を阻止
する材料を用いて中間層を形成すると、キャリア注入阻
止層を形成する工程を省略して、作製工程を簡略化でき
るので、固体撮像素子の作製に要する労力を削減でき
る。したがって、生産性を高め、コストを削減すること
も可能となる。
する材料を用いて中間層を形成すると、キャリア注入阻
止層を形成する工程を省略して、作製工程を簡略化でき
るので、固体撮像素子の作製に要する労力を削減でき
る。したがって、生産性を高め、コストを削減すること
も可能となる。
【００６８】また、第一、第二のタイプの作製方法にお
いて、基板上にスイッチアレイ層を積層した後、素子保
護容器に基板を収容してから基板のエッチングを行う
と、エッチングの際における画素電極やスイッチアレイ
層の損傷を容易に防ぐことができる。これにより、生産
性を高め、歩留まりを向上させることが可能となる。
いて、基板上にスイッチアレイ層を積層した後、素子保
護容器に基板を収容してから基板のエッチングを行う
と、エッチングの際における画素電極やスイッチアレイ
層の損傷を容易に防ぐことができる。これにより、生産
性を高め、歩留まりを向上させることが可能となる。
【００６９】さらに、本発明により作製された固体撮像
素子は、上記のように極めて平坦な半導体層を備えてい
るため、局所的なブレークダウンが生じにくく、それゆ
え、撮像管等の撮像装置に使用した場合、画質の劣化を
抑えることができる。
素子は、上記のように極めて平坦な半導体層を備えてい
るため、局所的なブレークダウンが生じにくく、それゆ
え、撮像管等の撮像装置に使用した場合、画質の劣化を
抑えることができる。
【図１】第一実施例の第一工程を示す断面図である。
【図２】第一実施例の第二工程を示す第一の断面図であ
る。
る。
【図３】第二工程を示す第二の断面図である。
【図４】第二工程を示す第三の断面図である。
【図５】第二工程を示す第四の断面図である。
【図６】第一実施例の第三工程を示す第一の断面図であ
る。
る。
【図７】第三工程を示す第二の断面図である。
【図８】第三工程を示す第三の断面図である。
【図９】第三工程を示す第四の断面図である。
【図１０】第一実施例の第四工程を示す第一の断面図で
ある。
ある。
【図１１】第四工程を示す第二の断面図である。
【図１２】第一実施例で作製した固体撮像素子の部分平
面図である。
面図である。
【図１３】第二実施例で作製した固体撮像素子の断面図
である。
である。
【図１４】図１３の固体撮像素子を用いたＸ線ＩＩ管を
示した図である。
示した図である。
【図１５】従来方法を説明するための図である。
１…シリコン基板、２…エッチング停止層、３…Ｃｒ画
素電極、４…層間絶縁膜、５…ゲート電極、６…ゲート
絶縁膜、７…チャネル層、８…パシベーション膜、９…
コンタクト層、１０…ドレイン、１１…ソース、１２…
パシベーション膜、２０…スイッチアレイ素子、２１…
スイッチアレイ層、２２…信号読み出しチップ、２３…
ａ−Ｓｅ膜、２４…ＩＴＯ透明電極。
素電極、４…層間絶縁膜、５…ゲート電極、６…ゲート
絶縁膜、７…チャネル層、８…パシベーション膜、９…
コンタクト層、１０…ドレイン、１１…ソース、１２…
パシベーション膜、２０…スイッチアレイ素子、２１…
スイッチアレイ層、２２…信号読み出しチップ、２３…
ａ−Ｓｅ膜、２４…ＩＴＯ透明電極。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平１−291460（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/146
Claims (5)
- 【請求項１】 基板上に複数の画素電極を形成する第一
の工程と、 前記各画素電極に接続された複数のスイッチを含むスイ
ッチアレイ層を積層する第二の工程と、 前記基板を除去する第三の工程と、 前記第三の工程により露出した前記画素電極の表面を含
む面上に、光または電子の入射によりキャリアを発生さ
せる半導体層を含むキャリア生成膜を形成する第四の工
程と、 前記キャリア生成膜上に導電層を積層する第五の工程
と、 を備える固体撮像素子の作製方法。 - 【請求項２】 前記第二の工程は、まず、絶縁層を積層
し、次いで、この絶縁層の上に前記複数のスイッチを形
成することにより前記スイッチアレイ層を積層する工程
であることを特徴とする請求項１記載の固体撮像素子の
作製方法。 - 【請求項３】 基板上に中間層を形成する第一の工程
と、 前記中間層上に複数の画素電極を形成する第二の工程
と、 前記画素電極上に、前記各画素電極に接続された複数の
スイッチを含むスイッチアレイ層を積層する第三の工程
と、 前記中間層をエッチングから前記画素電極を保護するエ
ッチング停止層として利用し、前記基板をエッチングに
より除去する第四の工程と、 前記エッチングにより露出した前記中間層の表面上に、
光または電子の入射によりキャリアを発生させる半導体
層を含むキャリア生成膜を形成する第五の工程と、 前記キャリア生成膜上に導電層を積層する第六の工程
と、 を備える固体撮像素子の作製方法。 - 【請求項４】 前記第一の工程は、前記中間層を、前記
半導体層へのキャリアの注入を阻止する材料を用いて形
成する工程であることを特徴とする請求項３記載の固体
撮像素子の作製方法。 - 【請求項５】 前記スイッチアレイ層を積層した後、前
記基板を除去するに先だって、この基板の表面を露出さ
せながら前記画素電極および前記スイッチアレイ層を保
護する素子保護容器にこの基板を収容して固定する工程
をさらに備えることを特徴とする請求項１または３記載
の固体撮像素子の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09882494A JP3360928B2 (ja) | 1994-05-12 | 1994-05-12 | 固体撮像素子の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09882494A JP3360928B2 (ja) | 1994-05-12 | 1994-05-12 | 固体撮像素子の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07307449A JPH07307449A (ja) | 1995-11-21 |
| JP3360928B2 true JP3360928B2 (ja) | 2003-01-07 |
Family
ID=14230054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09882494A Expired - Fee Related JP3360928B2 (ja) | 1994-05-12 | 1994-05-12 | 固体撮像素子の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3360928B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101860919B1 (ko) * | 2011-12-16 | 2018-06-29 | 엘지전자 주식회사 | 태양 전지 및 이의 제조 방법 |
| US10090344B2 (en) * | 2015-09-07 | 2018-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Imaging device, method for operating the same, module, and electronic device |
-
1994
- 1994-05-12 JP JP09882494A patent/JP3360928B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07307449A (ja) | 1995-11-21 |
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