KR100226744B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
피모스(PMOS)를 제조시 누설 전류를 감소시키고 소자의 동작을 원할하게 하기에 적당한 반도체 소자의 제조방법에 대한 것으로, 그 제조방법은 기판에 활성영역과 필드절연막을 형성하는 단계, 활성영역상에 게이트 산화막과 게이트 전극을 적층하여 형성하는 단계, 게이트 전극 양측의 기판에 저농도 소오스/드레인 영역을 형성하는 단계, 게이트 전극 측면에 사이드 웰을 형성하는 단계, 게이트 전극 및 사이드 웰 양측의 기판에 인듐 이온을 형성하는 단계, 게이트 전극 및 상기 사이드 웰 양측의 기판에 고농도 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 모스 트랜지스터에 대한 것으로 특히 피모스(PMOS)제조에 적당한 반도체 소자의 제조방법에 대한 것이다.
이하 종래 반도체 소자의 제조방법을 설명하면 다음과 같다.
먼저 활성영역과 필드산화막이 형성된 기판상의 소정 영역에 산화막과 폴리실리콘을 차례로 증착하고 게이트 형성 마스크를 이용하여 선택적으로 패터닝하여 게이트 산화막과 게이트 전극을 형성한다. 이후에 게이트 전극 양측의 기판에 B+나 BF2+이온을 주입하여 저농도 소오스/드레인 영역을 형성한다. 그리고 게이트 전극 양측에 사이드 웰을 형성한 후 상기 게이트 전극과 사이드 웰을 마스크로 기판에 아세닉 이온(As+)을 주입한다.
이어서 상기 게이트 전극 양측에 고농도 B+나 BF2+이온을 주입하여 고농도 소오스/드레인 영역을 형성하여 LDD 소오스/드레인 구조를 형성한다.
이후에 소오스/드레인 영역에 콘택 배선 공정을 하면 TiAs를 형성하게 되고 이것은 PMOS에서 사이드 웰로 Si가 디퓨전되는 것을 막아주게 된다. 그리고 사이드 웰 상에서 TiSi2가 생성되는 것을 막아주기 때문에 게이트 전극과 소오스/드레인 간의 쇼트 문제를 막아주게 된다.
상기와 같은 반도체 소자의 제조방법은 다음과 같은 문제가 있다.
첫째, PMOS의 소오스/드레인 영역에 N형의 아세닉(As+)이온을 주입하기 때문에 P형의 이온과 카운트 도핑이 될 수 있어서 P형의 소오스/드레인과 N형의 기판과의 PN정션이 잘 이루어지지 않아서 누설전류가 생기는 원인이 되어 구동 전류가 감소될 수 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 전류의 누설을 줄여 소자의 동작을 원활하게 하기에 적당한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
제1a, 1b도는 본 발명 반도체 소자의 제조방법을 나타낸 공정단면도
〈도면의 주요부분에 대한 부호의 설명〉
1 : 기판 2 : 필드산화막
3 : 게이트 산화막 4 : 게이트 전극
5 : 저농도 소오스/드레인 영역 6 : 사이드 웰
7 : 인듐 이온 영역 8 : 고농도 소오스/드레인 영역
상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 제조방법은 기판에 활성영역과 필드절연막을 형성하는 단계, 상기 활성영역상에 게이트 산화막과 게이트 전극을 적층하여 형성하는 단계, 상기 게이트 전극 양측의 기판에 저농도 소오스/드레인 영역을 형성하는 단계, 상기 게이트 전극 측면에 사이드 웰을 형성하는 단계, 상기 게이트 전극 및 상기 사이드 웰 양측의 기판에 고농도 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명 반도체 소자의 제조방법을 설명하면 다음과 같다.
도1a 내지 1d는 본 발명 반도체 소자의 제조방법을 나타낸 공정단면도 이다.
본 발명 반도체 소자의 제조방법은 먼저 도1a에 도시한 바와 같이 기판(1)상에 활성영역과 필드산화막(2)을 형성하고 상기 전면에 산화막과 폴리 실리콘을 증착하고 게이트 마스크를 이용하여 산화막과 폴리 실리콘을 패터닝하여 게이트 산화막(3)과 게이트 전극(4)을 형성한다. 이후에 게이트 전극(4)양측의 기판(1)에 저농도의 B+나 BF2+이온을 주입하여 저농도 소오스/드레인 영역(5)을 형성한다.
도1b에 도시한 바와같이 전면에 화학 기상 증착법으로 산화막을 형성한 후 이방성 식각하여 게이트 측면에 사이드 웰(6)을 형성한다.
도1c에 도시한 바와 같이 사이드 웰(6)과 게이트 전극(4)을 마스크로 이용하여 기판(1)에 P형의 인듐(In+) 이온을 주입한다.
도1d에 도시한 바와 같이 상기 사이드 웰(6)과 게이트 전극(4)을 마스크로 이용하여 고농도의 B+나 BF2+이온을 주입하여 고농도 소오스/드레인 영역(8)을 형성하여 본 발명에 따른 LDD구조의 반도체 소자를 완성한다.
상기의 공정 후 콘택 배선을 형성하여 콘택 표면에서 실리사이드가 형성될때 이전에 소오스/드레인 영역에 형성한 P형의 인듐(In+) 이온에 의해 소오스/드레인 영역이 비정질화되고 이것은 B+나 BF2+이온을 주입하여 고농도의 소오스/드레인 영역을 형성시 채널링 현상을 막아주는 역활을 한다.(여기서 인듐 이온은 차후에 어닐링을 통하여 정질화될 수 있을 정도의 농도를 갖도록 주입하여 준다.)
또한 무거운 인듐(In+)이온은 PN 졍션부분에 베리어를 형성하고, 이 베리어의 형성으로 콘택 배선 형성시 생성되는 살리사이드를 통해 실리콘이 메탈로 디퓨젼되는 것을 막아 줄수도 있고, 사이드 웰(6)상으로 TiSi2가 생성되는 것도 막아주어 게이트 전극(4)과 소오스/드레인 영역간의 스트도 막아 줄 수 있다.
상기와 같이 제조되는 본 발명 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 고농도 소오스/드레인 이온을 주입하기 전에 인듐(In+)이온을 주입하므로 베리어막을 형성하여 벌크로의 디퓨전을 막아주어 종래의 아세닉을 사용하것 보다 누설 전류를 줄일 수 있어서 소자의 구동 전류가 감소되는 것을 줄이므로써 소자의 구동 특성을 개선 할수 있다.
둘째, 콘택 배선 형성시 발생되는 실리사이드 공정 중 사이드 웰에서 실리사이드가 형성되는 것을 막아서 소오스/드레인과 게이트 전극간의 쇼트 문제를 해결할 수 있으므로 소자의 신뢰성을 높일 수 있다.
Claims (1)
- 소오스/드레인 콘택 배선시의 실리사이드 공정을 포함하는 PMOS 반도체 소자의 제조 공정에 있어서, 기판에 활성 영역과 필드 절연막을 형성하는 단계; 상기 활성 영역상에 게이트 산화막을 구비한 게이트 전극을 적층하여 형성하는 단계; 상기 게이트 전극 양측의 기판에 저농도 소오스/드레인 영역을 형성하는 단계; 상기 게이트 전극 측면에 사이드 월을 형성하는 단계; 상기 게이트 전극 및 사이드 월 양측의 기판에 인듐 이온을 주입하는 단계; 상기 게이트 전극 및 상기 사이드 월 양측의 기판에 고농도 소오스/드레인영역을 형성하는 단계를 포함하고 이루어져 후속되는 배선 콘택시의 실리사이드화 공정에서 인듐 이온 주입층이 기판의 Si 이온이 배선쪽으로 확산되는 것을 막는 것을 특징으로 하는 반도체 소자의 제조 방법.
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