JP3032458B2

JP3032458B2 - 電界効果トランジスタの製造方法

Info

Publication number: JP3032458B2
Application number: JP8014967A
Authority: JP
Inventors: 智哉宇田
Original assignee: 松下電子工業株式会社
Priority date: 1996-01-31
Filing date: 1996-01-31
Publication date: 2000-04-17
Anticipated expiration: 2016-01-31
Also published as: JPH09213713A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、化合物半導体を
用いた電界効果トランジスタ、特に、通信用機器やコン
ピュータなどに用いられる高速化合物半導体ＩＣ用の電
界効果トランジスタの製造方法に関するものである。

【０００２】

【従来の技術】従来、ＧａＡｓなどの化合物半導体を用
いた電界効果トランジスタ（以下ＦＥＴと呼ぶ）の製造
工程では、ゲート・ソースおよびゲート・ドレイン間の
寄生ソース・ドレイン抵抗を低減し、かつゲート・ソー
スおよびゲート・ドレイン間の耐圧を大きくするため、
高融点金属ゲートを用いたＬＤＤ（ＬｉｇｈｔｌｙＤ
ｏｐｅｄＤｒａｉｎ）高融点金属ゲートセルフアライ
メントプロセスが広く用いられている。

【０００３】以下、その製造方法について図６を参照し
ながら説明する。まず、図６（ａ）に示すように、半絶
縁性ＧａＡｓ基板１１上にフォトレジストを塗布し、フ
ォトリソグラフィー工程を使用した選択イオン注入を行
い、チャネル層（ｎ層１２）を形成する。次に、ｎ層１
２上に高融点金属膜を堆積した後、フォトリソグラフィ
ー工程を使用してＡｌなどからなるエッチングマスクを
形成する。次に、図６（ｂ）に示すように、ドライエッ
チングにより高融点金属ゲート電極１３をｎ層１２上に
形成する。次に、図６（ｃ）に示すように、フォトレジ
ストを塗布し、フォトリソグラフィー工程を使用した選
択イオン注入を行い、ｎ層１２に比べて注入量および注
入深さが大きいｎ’層１６を形成する。この時、高融点
金属ゲート電極１３は、イオン注入に対するマスクの役
割も兼ねており、ｎ層１２およびｎ’層１６の位置が自
己整合的に形成される。次に、図６（ｄ）に示すよう
に、ＳｉＯ₂などの絶縁膜（スルー膜１４）を堆積した
後、図６（ｅ）に示すように、フォトレジストを塗布
し、フォトリソグラフィー工程を使用した選択イオン注
入を行い、ＦＥＴのソース・ドレイン領域（ｎ⁺層１
８）を形成する。この時、高融点金属ゲート電極１３
は、イオン注入に対するマスクの役割も兼ねており、
ｎ’層１６およびｎ⁺層１８の位置が自己整合的に形成
される。次に、図６（ｆ）に示すように、ＳｉＯ₂など
の絶縁膜（保護膜２１）を堆積し、その膜を保護膜とし
てアニール工程を行い、注入イオンを活性化しＦＥＴの
活性層を形成する。次に、図６（ｇ）に示すように、ｎ
⁺層１８上にソース・ドレイン電極１９を形成する。

【０００４】しかし、こうして作製したＦＥＴはゲート
・ソース側ｎ⁺層間隔とゲート・ドレイン側ｎ⁺層間隔が
等しく、三端子動作時にＦＥＴのゲート・ドレイン間に
はゲート・ソース間よりも高い電界が印加されるため、
こうして作製したＦＥＴはゲート・ドレイン間の耐圧が
低い。ＦＥＴのゲート・ドレイン間耐圧を向上させ、か
つソース抵抗を低減するためには、ゲート・ドレイン側
ｎ⁺層間隔をゲート・ソース側ｎ⁺層間隔よりも長くした
非対称構造とすることが必要である。

【０００５】そこで、ゲート・ドレイン側ｎ⁺層間隔を
ゲート・ソース側ｎ⁺層間隔よりも長くする方法とし
て、フォトリソグラフィー工程を使用した選択イオン注
入による非対称ｎ⁺層形成プロセスが用いられる。以
下、その製造方法について図７を参照しながら説明す
る。

【０００６】まず、図７（ａ）に示すように、半絶縁性
ＧａＡｓ基板１１上にフォトレジストを塗布し、フォト
リソグラフィー工程を使用した選択イオン注入を行い、
チャネル層（ｎ層１２）を形成する。次に、ｎ層１２上
に高融点金属膜を形成した後、フォトリソグラフィー工
程を使用してＡｌなどからなるエッチングマスクを形成
する。次に、図７（ｂ）に示すように、ドライエッチン
グにより高融点金属ゲート電極１３をｎ層１２上に形成
する。次に、図７（ｃ）に示すように、フォトレジスト
を塗布し、フォトリソグラフィー工程を使用した選択イ
オン注入を行い、ｎ層１２に比べて注入量および注入深
さが大きいｎ’層１６を形成する。次に、図７（ｄ）に
示すように、ＳｉＯ₂などの絶縁膜（スルー膜１４）を
堆積した後、図７（ｅ）に示すように、フォトレジスト
を塗布した後フォトリソグラフィー工程によりゲート電
極１３上およびドレイン側のゲート電極１８近傍にのみ
レジストマスク１５を形成し、選択イオン注入を行うこ
とにより、ＦＥＴのソース・ドレイン領域（ｎ⁺層１
８）を形成する。この時、ドレイン側のゲート電極１３
近傍には注入されないため、ゲート・ドレイン側ｎ⁺層
間隔をゲート・ソース側ｎ⁺層間隔よりも長くなるよう
にｎ⁺層１８が形成される。次に、図７（ｆ）に示すよ
うに、ＳｉＯ₂などの絶縁膜（保護膜２１）を堆積し、
その膜を保護膜としてアニール工程を行い、注入イオン
を活性化しＦＥＴの活性層を形成する。次に、図７
（ｇ）に示すように、ｎ⁺層１８上にソース・ドレイン
電極１９を形成する。

【０００７】この製造方法によると、ゲート・ドレイン
側ｎ⁺層間隔をゲート・ソース側ｎ⁺層間隔よりも長くす
ることが可能となる。

【０００８】

【発明が解決しようとする課題】しかし、上記従来のよ
うなフォトリソグラフィー工程を使用した選択イオン注
入による非対称ｎ⁺層形成プロセスでは以下のような問
題点があった。

【０００９】この製造方法では非対称ｎ⁺層を形成する
際に、ＦＥＴのドレイン側のゲート電極１３近傍にはイ
オン注入されないようにフォトリソグラフィーによりゲ
ート電極１３上およびドレイン側のゲート電極１３近傍
にのみレジストマスク１５を形成し、そのレジストマス
ク１５をマスクとして選択イオン注入を行うことによ
り、ｎ⁺層１８を形成している。従って、ゲート・ドレ
イン側ｎ⁺層間隔はレジストマスク１５のパターン寸法
により決定される。しかし、フォトリソグラフィー工程
での位置合わせの精度は±０. １μｍ程度であるため、
位置合わせずれ及びレジストパターン寸法のばらつきに
より、ゲート・ドレイン側ｎ⁺層間隔がばらつき、ゲー
ト・ドレイン間耐圧が変動する恐れがある。

【００１０】また、ＵＶ光を用いたフォトリソグラフィ
ーでは０. ５μｍ以下のパターン形成は困難であるた
め、ゲート・ドレイン側ｎ⁺層間隔を０. ５μｍ以下に
することができない。そのため、図８に示すように、対
称ｎ⁺層構造ＦＥＴに比べて、ドレイン抵抗が大きく増
加し、相互コンダクタンスが低減して、特に大信号動作
させる高出力用ＦＥＴには適さない。

【００１１】本発明は前記の点に鑑みてなされたもので
あり、その目的は、ゲート・ドレイン側ｎ⁺層間隔を再
現性良く形成し、ゲート・ドレイン間耐圧および相互コ
ンダクタンスが高くかつ再現性の良いＦＥＴの製造方法
を提供することにある。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
めに、請求項１、２、３、４、５、６、７、８および９
に記載される電界効果トランジスタの製造方法に関する
手段を講じている。

【００１３】請求項１の発明が講じた手段は、活性層領
域が形成された基板上にゲート電極を形成する第１の工
程と、前記ゲート電極を含む前記基板上に第１の絶縁膜
を形成する第２の工程と、前記活性層領域のソース側と
なる領域の前記第１の絶縁膜を選択的に除去する第３の
工程と、前記ゲート電極及び前記第１の絶縁膜をマスク
としてイオン注入を行う第４の工程と、前記基板上に第
２の絶縁膜を形成する第５の工程と、前記ゲート電極及
び前記第１の絶縁膜及び前記第２の絶縁膜をマスクとし
てイオン注入を行う第６の工程とを備えた方法である。

【００１４】請求項２の発明が講じた手段は、活性層領
域が形成された基板上にゲート電極を形成する第１の工
程と、前記ゲート電極をマスクとしてイオン注入を行う
第２の工程と、前記ゲート電極を含む前記基板上に第１
の絶縁膜を形成する第３の工程と、前記活性層領域のソ
ース側となる領域の前記第１の絶縁膜を選択的に除去す
る第４の工程と、前記基板上に第２の絶縁膜を形成する
第５の工程と、前記ゲート電極及び前記第１の絶縁膜及
び前記第２の絶縁膜をマスクとしてイオン注入を行う第
６の工程とを備えた方法である。

【００１５】請求項３の発明が講じた手段は、活性層領
域が形成された基板上にゲート電極を形成する第１の工
程と、前記ゲート電極をマスクとしてイオン注入を行う
第２の工程と、前記ゲート電極を含む前記基板上に第１
の絶縁膜を形成する第３の工程と、前記基板上に第２の
絶縁膜を形成する第４の工程と、前記活性層領域のソー
ス側となる領域の前記第２の絶縁膜を選択的に除去する
第５の工程と、前記ゲート電極及び前記第１の絶縁膜及
び前記第２の絶縁膜をマスクとしてイオン注入を行う第
６の工程とを備えた方法である。

【００１６】請求項４の発明が講じた手段は、請求項１
または２の発明において、前記ゲート電極を含む前記基
板上に第１の絶縁膜を形成する工程の後に、ドライエッ
チングにより前記ゲート電極の側壁に前記第１の絶縁膜
からなるサイドウォールを形成する工程をさらに備えた
方法である。

【００１７】請求項５の発明が講じた手段は、請求項３
の発明において、前記ゲート電極を含む前記基板上に第
１の絶縁膜を形成する工程の後に、ドライエッチングに
より前記ゲート電極の側壁に前記第１の絶縁膜からなる
サイドウォールを形成する工程をさらに備えた方法であ
る。

【００１８】請求項６の発明が講じた手段は、請求項１
または２または４の発明において、前記ゲート電極及び
前記第１の絶縁膜及び前記第２の絶縁膜をマスクとして
イオン注入を行う第６の工程の後に、前記第１の絶縁膜
及び前記第２の絶縁膜を保護膜としてアニールを行う第
７の工程をさらに備えた方法である。

【００１９】請求項７の発明が講じた手段は、請求項３
の発明において、前記ゲート電極及び前記第１の絶縁膜
及び前記第２の絶縁膜をマスクとしてイオン注入を行う
第６の工程の後に、前記第１の絶縁膜及び前記第２の絶
縁膜を保護膜としてアニールを行う第７の工程をさらに
備えた方法である。

【００２０】請求項８の発明が講じた手段は、請求項４
または６の発明において、前記第１の絶縁膜をＳｉＮ膜
とし、前記第２の絶縁膜をＳｉＯ₂膜とした方法であ
る。

【００２１】請求項９の発明が講じた手段は、請求項５
または７の発明において、前記第１の絶縁膜をＳｉＯ₂
膜とし、前記第２の絶縁膜をＳｉＮ膜またはＷＳｉＮ膜
とした方法である。

【００２２】

【００２３】

【００２４】

【００２５】

【発明の実施の形態】以下、この発明のＦＥＴの製造方
法の実施例について図面を参照しながら説明する。

【００２６】（第１実施例）まず、第１実施例につい
て、図１を参照しながら説明する。図１は第１実施例に
よるＦＥＴの各製造工程における構造を示す断面図であ
る。

【００２７】まず、図１（ａ）に示すように、基板とし
て半絶縁性ＧａＡｓ基板１１を用い、その半絶縁性Ｇａ
Ａｓ基板１１上にフォトレジストをマスクとして加速電
圧２０ｋｅＶ、ドーズ量１．０×１０¹³ｃｍ^-2程度でＳ
ｉイオンを注入し、チャネル層（ｎ層１２）を形成す
る。

【００２８】次に、図１（ｂ）に示すように、半絶縁性
ＧａＡｓ基板１１表面にゲート金属として膜厚２００ｎ
ｍ程度のＷＳｉ膜を堆積した後、Ａｌなどをマスクとし
たＲＩＥによる異方性ドライエッチングにより、ゲート
電極１３を形成する。

【００２９】次に、図１（ｃ）に示すように、ゲート電
極１３を含む半絶縁性ＧａＡｓ基板１１上に第１のスル
ー膜１４として膜厚２００ｎｍ程度のＳｉＮ膜を堆積す
る。

【００３０】次に、図１（ｄ）に示すように、ｎ層１２
のドレイン側領域上のみを覆うようにレジストマスク１
５を形成し、ＲＩＥを用いたドライエッチングによりＳ
ｉＮ膜（第１のスルー膜１４）をエッチングして、ｎ層
１２のソース側領域上を露出させる。

【００３１】次に、図１（ｅ）に示すように、半絶縁性
ＧａＡｓ基板１１上にフォトレジストをマスクとして加
速電圧３０ｋｅＶ、ドーズ量３．０×１０¹²ｃｍ^-2程度
でＳｉイオンを注入し、ｎ’層１６を形成する。

【００３２】次に、図１（ｆ）に示すように、第２のス
ルー膜１７として膜厚３００ｎｍ程度のＳｉＯ₂膜を堆
積する。

【００３３】次に、図１（ｇ）に示すように、第１のス
ルー膜１４および第２のスルー膜１７を通して半絶縁性
ＧａＡｓ基板１１上にフォトレジストをマスクとして加
速電圧１５０ｋｅＶ、ドーズ量５．０×１０¹³ｃｍ^-2程
度でＳｉイオンを注入し、ｎ ⁺層１８を形成した後、第
１のスルー膜１４および第２のスルー膜１７を保護膜と
して、８００℃、１５分程度のアニールを行い、イオン
注入層を活性化させる。

【００３４】次に、図１（ｈ）に示すように、ＡｕＧｅ
／Ｎｉ／Ａｕ層からなるソース・ドレイン電極１９を形
成する。

【００３５】本実施例では、図１（ｄ）に示すように、
ｎ層１２のソース側領域上の第１のスルー膜１４である
ＳｉＮ膜を選択的に除去した後、図１（ｆ）に示すよう
に、第２のスルー膜１７としてＳｉＯ₂膜を堆積し、図
１（ｇ）に示すように、第１のスルー膜１４および第２
のスルー膜１７を通してＳｉイオン注入によりｎ⁺層１
８を形成しているので、ゲート・ソース側ｎ⁺層間隔は
第２のスルー膜厚によって自己整合的に決定され、ゲー
ト・ドレイン側ｎ⁺層間隔は第１および第２のスルー膜
厚の合計によって自己整合的に決定される。従って、フ
ォトリソグラフィの位置合わせずれ及びフォトレジスト
パターン寸法のばらつきにより、ゲート・ドレイン側ｎ
⁺層間隔がばらつくことがなくなり、ゲート・ドレイン
間耐圧の再現性が向上する。

【００３６】また、図１（ｇ）に示すように、ｎ⁺層形
成の際にレジストマスクを用いていないため、ゲート・
ドレイン側ｎ⁺層間隔を０. ５μｍ以下にすることがで
き、図８に示すように、相互コンダクタンスを低減させ
ることなく、ゲート・ドレイン間耐圧を高く保つことが
できる。

【００３７】また、図１（ｇ）に示すように、第１のス
ルー膜１４および第２のスルー膜１７をアニール用の保
護膜として用いることにより、ソース側領域は第２のス
ルー膜１７であるＳｉＯ₂膜のみを保護膜としてアニー
ルされ、ドレイン側領域は第１のスルー膜１４であるＳ
ｉＮ膜および第２のスルー膜１７であるＳｉＯ₂膜を保
護膜としてアニールされるため、ドレイン側領域の活性
化がソース側領域に比べて悪くなるため、ゲート・ドレ
イン間耐圧をより高くすることができる。

【００３８】（第２実施例）次に、第２実施例につい
て、図２を参照しながら説明する。図２は第２実施例に
よるＦＥＴの各製造工程における構造を示す断面図であ
る。

【００３９】まず、図２（ａ）および図２（ｂ）に示す
工程では、上記第１実施例における図１（ａ）および図
１（ｂ）に示す工程と同様の工程を行う。

【００４０】次に、図２（ｃ）に示すように、半絶縁性
ＧａＡｓ基板１１上にフォトレジストをマスクとして加
速電圧３０ｋｅＶ、ドーズ量３．０×１０¹²ｃｍ^-2程度
でＳｉイオンを注入し、ｎ’層１６を形成する。

【００４１】次に、図２（ｄ）および図２（ｅ）に示す
工程では、上記第１実施例における図１（ｃ）および図
１（ｄ）に示す工程と同様の工程を行う。

【００４２】その後、図２（ｆ）から図２（ｈ）に示す
ように、上記第１実施例における図１（ｆ）から図１
（ｈ）に示す工程と同様の工程を行う。

【００４３】本実施例によるＦＥＴは、上記第１実施例
によるＦＥＴと基本構造は同じであり、同様の効果を発
揮することができる。さらに本実施例によるＦＥＴは、
ドレイン側にもｎ’層１６が形成されているため、上記
第１実施例によるＦＥＴに比べてドレイン抵抗を低減
し、大きい相互コンダクタンスを得ることができ、より
高速動作が可能であるという利点がある。

【００４４】（第３実施例）次に、第３実施例につい
て、図３を参照しながら説明する。図３は第３実施例に
よるＦＥＴの各製造工程における構造を示す断面図であ
る。

【００４５】まず、図３（ａ）から図３（ｃ）に示す工
程では、上記第２実施例における図２（ａ）から図２
（ｃ）に示す工程と同様の工程を行う。

【００４６】次に、図３（ｄ）に示すように、ゲート電
極１３を含む半絶縁性ＧａＡｓ基板１１上に第１のスル
ー膜１４として膜厚２００ｎｍ程度のＳｉＯ₂膜を堆積
する。

【００４７】次に、図３（ｅ）に示すように、第２のス
ルー膜１７として膜厚３００ｎｍ程度のＳｉＮ膜を堆積
する。

【００４８】次に、図３（ｆ）に示すように、ｎ層１２
のドレイン側領域上のみを覆うようにレジストマスク１
５を形成し、ＲＩＥを用いたドライエッチングによりＳ
ｉＮ膜（第２のスルー膜１７）のみをエッチングして、
ｎ層１２のソース側領域上のＳｉＯ₂膜（第１のスルー
膜１４）を露出させる。

【００４９】その後、図３（ｇ）および図３（ｈ）に示
すように、上記第１実施例における図１（ｇ）および図
１（ｈ）に示す工程と同様の工程を行う。

【００５０】本実施例では、図３（ｆ）に示すように、
ｎ層１２のソース側領域上の第２のスルー膜１７である
ＳｉＮ膜を選択的に除去した後、図３（ｇ）に示すよう
に、第１のスルー膜１４および第２のスルー膜１７を通
してＳｉイオン注入によりｎ ⁺層１８を形成しているの
で、ゲート・ソース側ｎ⁺層間隔は第１のスルー膜厚に
よって自己整合的に決定され、ゲート・ドレイン側ｎ⁺
層間隔は第１および第２のスルー膜厚の合計によって自
己整合的に決定される。従って、本実施例によるＦＥＴ
は、上記第２実施例によるＦＥＴと基本構造は同じであ
り、同様の効果を発揮することができる。さらに本実施
例では、図３（ｆ）に示すように、ソース側領域上の第
２のスルー膜１７であるＳｉＮ膜を選択的に除去する工
程で、第１のスルー膜１４および第２のスルー膜１７が
形成されたゲート電極１３上にレジストマスク１５を形
成するため、上記第１実施例および第２実施例に比べて
ゲート電極１３上のスルー膜のパターン寸法が大きくな
っており、レジストマスク１５形成時のずれに対するマ
ージンが大きく、より微細なゲートを用いるプロセスに
も使用することができるという利点がある。

【００５１】なお本実施例では、第２のスルー膜１７と
してＳｉＮ膜を用いたが、ＷＳｉＮ膜を用いても同様の
効果が得られる。

【００５２】（第４実施例）次に、第４実施例につい
て、図４を参照しながら説明する。図４は第４実施例に
よるＦＥＴの各製造工程における構造を示す断面図であ
る。

【００５３】まず、図４（ａ）から図４（ｄ）に示す工
程では、上記第２実施例における図２（ａ）から図２
（ｄ）に示す工程と同様の工程を行う。

【００５４】次に、図４（ｅ）に示すように、エッチン
グマスクを用いずにＲＩＥによる第１のスルー膜１４で
あるＳｉＮ膜の異方性エッチングを行い、ゲート電極１
３の側壁にＳｉＮ膜からなるサイドウォール２０を形成
する。

【００５５】次に、図４（ｆ）に示すように、ｎ層１２
のドレイン側領域上のみを覆うようにレジストマスク１
５形成し、ＲＩＥを用いたドライエッチングによりソー
ス側のサイドウォール２０選択的に除去する。

【００５６】その後、図４（ｇ）から図４（ｉ）に示す
ように、上記第２実施例における図２（ｆ）から図２
（ｈ）に示す工程と同様の工程を行う。

【００５７】本実施例では、図４（ｆ）に示すように、
ソース側のサイドウォール２０を選択的に除去した後、
図４（ｇ）に示すように、第２のスルー膜１７としてＳ
ｉＯ ₂膜を堆積し、図４（ｈ）に示すように、第１のス
ルー膜１４からなるサイドウォール２０および第２スル
ー膜１７を通してＳｉイオン注入によりｎ⁺層１８を形
成しているので、ゲート・ソース側ｎ⁺層間隔は第２の
スルー膜厚によって自己整合的に決定され、ゲート・ド
レイン側ｎ⁺層間隔は第１および第２のスルー膜厚の合
計によって自己整合的に決定される。従って、本実施例
によるＦＥＴは、上記第２実施例によるＦＥＴと基本構
造は同じであり、同様の効果を発揮することができる。

【００５８】（第５実施例）次に、第５実施例につい
て、図５を参照しながら説明する。図５は第５実施例に
よるＦＥＴの各製造工程における構造を示す断面図であ
る。

【００５９】まず、図５（ａ）から図５（ｄ）に示す工
程では、上記第３実施例における図３（ａ）から図３
（ｄ）に示す工程と同様の工程を行う。

【００６０】次に、図５（ｅ）に示すように、エッチン
グマスクを用いずにＲＩＥによる第１のスルー膜１４で
あるＳｉＯ₂膜の異方性エッチングを行い、ゲート電極
１３の側壁にＳｉＯ₂膜からなるサイドウォール２０を
形成する。

【００６１】次に、図５（ｆ）に示すように、上記第３
実施例における図３（ｅ）に示す工程と同様の工程を行
う。

【００６２】次に、図５（ｇ）に示すように、ドレイン
側領域上のみを覆うようにレジストマスク１５を形成
し、ＲＩＥを用いたドライエッチングによりソース側領
域上のＳｉＮ膜（第２のスルー膜１７）のみを選択的に
除去する。

【００６３】次に、図５（ｈ）に示すように、サイドウ
ォール２０および第２のスルー膜１７を通して半絶縁性
ＧａＡｓ基板１１上にフォトレジストをマスクとして加
速電圧１５０ｋｅＶ、ドーズ量５．０×１０¹³ｃｍ^-2程
度でＳｉイオンを注入し、ｎ ⁺層１８を形成する。次
に、第２のスルー膜１７を除去後、保護膜２１として膜
厚１００ｎｍ程度のＳｉＮ膜を堆積し、８００℃、１５
分程度のアニールを行い、イオン注入層を活性化させ
る。

【００６４】その後、図５（ｉ）に示すように、上記第
３実施例における図３（ｈ）に示す工程と同様の工程を
行う。

【００６５】本実施例では、図５（ｇ）に示すように、
ソース側の第２のスルー膜１７を選択的に除去した後、
図５（ｈ）に示すように、第１のスルー膜１４からなる
サイドウォール２０および第２のスルー膜１７を通して
Ｓｉイオン注入によりｎ⁺層１８を形成しているので、
ゲート・ソース側ｎ⁺層間隔は第１のスルー膜厚によっ
て自己整合的に決定され、ゲート・ドレイン側ｎ⁺層間
隔は第１および第２のスルー膜厚の合計によって自己整
合的に決定される。従って、本実施例によるＦＥＴは、
上記第３実施例によるＦＥＴと基本構造は同じであり、
同様の効果を発揮することができる。

【００６６】

【発明の効果】以上説明したように、各請求項の発明に
よれば、下記の効果を発揮することができる。

【００６７】請求項１、２、３、４、５の発明によれ
ば、第１のスルー膜１４および第２のスルー膜１７を通
してＳｉイオン注入によりｎ+層１８を形成することに
より、ドレイン側ｎ⁺層をゲートに対して自己整合的に
形成することができ、ゲート・ドレイン間耐圧の再現性
が向上する。

【００６８】また、ｎ⁺層形成の際にレジストマスクを
用いていないため、ゲート・ドレイン側ｎ⁺層間隔を０.
５μｍ以下にすることができ、図８に示すように、相
互コンダクタンスを低減させることなく、ゲート・ドレ
イン間耐圧を高く保つことができる。

【００６９】請求項６および７の発明によれば、第１の
スルー膜１４および第２のスルー膜１７をアニール用の
保護膜として用い、ソース側とドレイン側で異なった保
護膜を用いてアニールすることにより、ドレイン側領域
の活性化がソース側領域に比べて悪くなり、ゲート・ド
レイン間耐圧をより高くすることができる。

【００７０】請求項８の発明によれば、第１のスルー膜
１４をＳｉＮ膜とし、第２のスルー膜１７をＳｉＯ₂膜
とすることにより、ソース側領域は第２のスルー膜１７
であるＳｉＯ₂膜のみを保護膜としてアニールされ、ド
レイン側領域は第１のスルー膜１４であるＳｉＮ膜およ
び第２のスルー膜１７であるＳｉＯ₂膜を保護膜として
アニールされるため、ドレイン側領域の活性化がソース
側領域に比べて悪くなるため、ゲート・ドレイン間耐圧
をより高くすることができる。

【００７１】請求項９の発明によれば、第１のスルー膜
１４をＳｉＯ₂膜とし、第２のスルー膜１７をＳｉＮ膜
またはＷＳｉＮ膜とすることにより、ソース側領域は第
１のスルー膜１４であるＳｉＯ₂膜のみを保護膜として
アニールされ、ドレイン側領域は第１のスルー膜１４で
あるＳｉＯ₂膜および第２のスルー膜１７であるＳｉＮ
膜またはＷＳｉＮ膜を保護膜としてアニールされるた
め、ドレイン側領域の活性化がソース側領域に比べて悪
くなるため、ゲート・ドレイン間耐圧をより高くするこ
とができる。

【００７２】また、ソース側の第２のスルー膜を選択的
に除去する工程において、フッ素系ガスを用いたＲＩＥ
によるドライエッチングにより、ＳｉＯ₂膜とＳｉＮ膜
またはＷＳｉＮ膜とのエッチレートの差を利用して、第
２のスルー膜１７であるＳｉＮ膜またはＷＳｉＮ膜を選
択的に除去することができる。

【００７３】

【図面の簡単な説明】

【図１】第１実施例による電界効果トランジスタの各製
造工程における構造を示す断面図

【図２】第２実施例による電界効果トランジスタの各製
造工程における構造を示す断面図

【図３】第３実施例による電界効果トランジスタの各製
造工程における構造を示す断面図

【図４】第４実施例による電界効果トランジスタの各製
造工程における構造を示す断面図

【図５】第５実施例による電界効果トランジスタの各製
造工程における構造を示す断面図

【図６】従来の電界効果トランジスタの各製造工程にお
ける構造を示す断面図

【図７】従来の電界効果トランジスタの各製造工程にお
ける構造を示す断面図

【図８】ゲート・ドレイン側ｎ⁺層間隔とゲート・ソー
ス側ｎ⁺層間隔の差に対する、ゲート・ドレイン間耐圧
と相互コンダクタンスの依存性を示す図

【符号の説明】

１１基板（半絶縁性ＧａＡｓ基板）１２ｎ層１３ゲート電極１４第１のスルー膜１５レジストマスク１６ｎ’層１７第２のスルー膜１８ｎ⁺層１９ソース・ドレイン電極２０サイドウォール２１保護膜

Claims

(57)【特許請求の範囲】

【請求項１】活性層領域が形成された基板上にゲート
電極を形成する第１の工程と、前記ゲート電極を含む前
記基板上に第１の絶縁膜を形成する第２の工程と、前記
活性層領域のソース側となる領域の前記第１の絶縁膜を
選択的に除去する第３の工程と、前記ゲート電極及び前
記第１の絶縁膜をマスクとしてイオン注入を行う第４の
工程と、前記基板上に第２の絶縁膜を形成する第５の工
程と、前記ゲート電極及び前記第１の絶縁膜及び前記第
２の絶縁膜をマスクとしてイオン注入を行う第６の工程
を含むことを特徴とする電界効果トランジスタの製造方
法。
【請求項２】活性層領域が形成された基板上にゲート
電極を形成する第１の工程と、前記ゲート電極をマスク
としてイオン注入を行う第２の工程と、前記ゲート電極
を含む前記基板上に第１の絶縁膜を形成する第３の工程
と、前記活性層領域のソース側となる領域の前記第１の
絶縁膜を選択的に除去する第４の工程と、前記基板上に
第２の絶縁膜を形成する第５の工程と、前記ゲート電極
及び前記第１の絶縁膜及び前記第２の絶縁膜をマスクと
してイオン注入を行う第６の工程を含むことを特徴とす
る電界効果トランジスタの製造方法。
【請求項３】活性層領域が形成された基板上にゲート
電極を形成する第１の工程と、前記ゲート電極をマスク
としてイオン注入を行う第２の工程と、前記ゲート電極
を含む前記基板上に第１の絶縁膜を形成する第３の工程
と、前記基板上に第２の絶縁膜を形成する第４の工程
と、前記活性層領域のソース側となる領域の前記第２の
絶縁膜を選択的に除去する第５の工程と、前記ゲート電
極及び前記第１の絶縁膜及び前記第２の絶縁膜をマスク
としてイオン注入を行う第６の工程を含むことを特徴と
する電界効果トランジスタの製造方法。
【請求項４】前記ゲート電極を含む前記基板上に第１
の絶縁膜を形成する工程の後に、ドライエッチングによ
り前記ゲート電極の側壁に前記第１の絶縁膜からなるサ
イドウォールを形成する工程を含むことを特徴とする請
求項１または２に記載の電界効果トランジスタの製造方
法。
【請求項５】前記ゲート電極を含む前記基板上に第１
の絶縁膜を形成する工程の後に、ドライエッチングによ
り前記ゲート電極の側壁に前記第１の絶縁膜からなるサ
イドウォールを形成する工程を含むことを特徴とする請
求項３に記載の電界効果トランジスタの製造方法。
【請求項６】前記ゲート電極及び前記第１の絶縁膜及
び前記第２の絶縁膜をマスクとしてイオン注入を行う第
６の工程の後に、前記第１の絶縁膜及び前記第２の絶縁
膜を保護膜としてアニールを行う第７の工程を含むこと
を特徴とする請求項１または２または４に記載の電界効
果トランジスタの製造方法。
【請求項７】前記ゲート電極及び前記第１の絶縁膜及
び前記第２の絶縁膜をマスクとしてイオン注入を行う第
６の工程の後に、前記第１の絶縁膜及び前記第２の絶縁
膜を保護膜としてアニールを行う第７の工程を含むこと
を特徴とする請求項３に記載の電界効果トランジスタの
製造方法。
【請求項８】前記第１の絶縁膜がＳｉＮ膜であり、前
記第２の絶縁膜がＳｉＯ₂膜であることを特徴とする請
求項４または６に記載の電界効果トランジスタの製造方
法。
【請求項９】前記第１の絶縁膜がＳｉＯ₂膜であり、
前記第２の絶縁膜がＳｉＮ膜またはＷＳｉＮ膜であるこ
とを特徴とする請求項３または５または７に記載の電界
効果トランジスタの製造方法。