JP3359567B2 - 電荷増幅ビットラインセンスアンプを有する半導体メモリ装置 - Google Patents
電荷増幅ビットラインセンスアンプを有する半導体メモリ装置Info
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Description
ンセンスアンプを有する半導体メモリ装置に係り、詳細
には低い電源電圧において動作する電荷増幅ビットライ
ンセンスアンプを有する半導体メモリ装置に関する。
ccess Memory)の集積度が増加するに伴い、電力消耗
を低減し、素子の信頼性を確保するために用いられる内
部電源電圧も低下している。
の傾向は次の様に整理される。
を用い、チップの大きさを減少させるためビットライン
に連結されるセルの数が増加することになり、セル電荷
がビットラインに伝達される際に生成するビットライン
信号の電圧が小さくなる。
信号が200mV〜300mVであったが、ギガビット(Gi
gabit)級DRAMでは100mV程度に減少することに
なる。ビットライン信号が非常に小さくなると、センス
アンプのオフセット電圧により安定した動作が保障され
ず高速動作にも限界がある。
の回路図である。ワードラインWLi(1≦i≦n)が
活性化され、セルキャパシタCsに貯蔵された電荷をビ
ットラインに伝達すれば、ビットラインBLと/BLの
間にはビットライン信号ΔVblの電圧差が発生すること
になり、SAP信号(一定時間後にビットラインセンス
アンプを構成するpMOSラッチのソース電極にビット
ラインプリチャージ電圧Vblpを印加することにより電
圧Vddとなる、pMOSラッチを動作させるための信
号)とSAN信号(ビットラインセンスアンプを構成す
るnMOSラッチのソース電極にビットラインプリチャ
ージ電圧Vblpを印加することにより電圧Vssとなる、
nMOSラッチを動作させるための信号)がそれぞれ電
圧VddとVssとなりセンシング及びリライトが行われ
る。プリチャージング時はビットライン等化信号BLeq
が活性化され、ビットライン等をビットラインプリチャ
ージ電圧Vblpにプリチャージする。
なるセルを用いるDRAMメモリでは、ビットライン信
号ΔVblが次のような式で求められる。
タルキャパシタンス、Cs:セルキャパシタCsのキャパ
シタンス) ΔVbl=(Vdd/2)×(1/1+β) ビットライン信号ΔVblは、前記式から分かるように、
電源電圧Vddとキャパシタンス比率βにより決定され
る。よって、低電圧DRAMでは電源電圧Vddが小さい
ため、キャパシタンス比率βを減少させてこそビットラ
イン信号の大きさをそのまま保持することができる。D
RAMの集積度が増加する際にビットラインに連結され
たセルの数が変化しない場合、セルキャパシタンスCs
は20〜25fFに変化せず、ビットラインキャパシタ
ンスCblはスケーリング(Scaling)され減少するの
で、ビットライン信号ΔVblの大きさが保持される。
DRAMではチップサイズを減少させるため、ビットラ
インに連結されたセルの数を増加させなければならない
ので、電源電圧Vddがスケーリングダウン(Scaling Do
wn)するに伴いビットライン信号ΔVblも減少する。ビ
ットライン信号があまり小さくなると、ビットラインセ
ンスアンプのオフセット電圧により安定したセンシング
(Sensing)動作が難しく、センシングスピードも減少
する。
ットライン信号をそのままセンシングするので小さいビ
ットライン信号では誤動作の問題点があった。
れた電荷がビットラインに伝達され、ビットライン信号
が生じてからこれを電荷アンプで増幅した後、センスア
ンプを動作させることにより、安定した速やかなセンシ
ングが行われ、よって、低い電圧で動作するメモリに適
したビットラインセンスアンプを提供することである。
多数個のメモリセルからなるセルアレイブロックと、真
のビットライン、又は補数ビットラインに伝達されたセ
ル電荷を感知増幅するビットラインセンスアンプ、及び
前記真のビットライン、又は補数ビットラインに伝達さ
れたセル電荷を電荷共有により十分な電位差に増幅させ
た後、前記ビットラインセンスアンプに伝送する電荷増
幅ビットラインセンスアンプとを備え、この電荷増幅ビ
ットラインセンスアンプは、真のビットラインと補数ビ
ットラインとの間に設けられた第1トランジスタ、第2
トランジスタおよび第3トランジスタから構成され、前
記第1トランジスタのソースは第3トランジスタのソー
スと共有され、ドレインは補数ビットラインに、ゲート
は真のビットラインにそれぞれ接続され、前記第2トラ
ンジスタのソースは第3トランジスタのドレインと共有
され、ドレインは真のビットラインに、ゲートは補数ビ
ットラインにそれぞれ接続され、前記第3トランジスタ
のゲートは制御信号ラインと接続されていることを特徴
としている。
置によれば、多数個のメモリセルでなるセルアレイブロ
ックと、真のビットライン、又は補数ビットラインに伝
達されたセル電荷を感知増幅するビットラインセンスア
ンプを備える半導体メモリ装置において、前記真のビッ
トライン、又は補数ビットラインに伝達されたセル電荷
を電荷共有により十分な電位差に増幅させた後、前記ビ
ットラインセンスアンプに伝送する電荷増幅ビットライ
ンセンスアンプをさらに備える。
ル電荷をビットラインセンスアンプでセンシングする前
に、十分な電位差で電荷アンプにより増幅させた後セン
シングすることにより、低い電源電圧で安定した速やか
なセンシング動作を行うことができる。
明に係る電荷増幅ビットラインセンスアンプを有する半
導体メモリ装置の実施の形態を詳細に説明する。
明の電荷アンプ21の概念図である。セルアレイとビッ
トラインセンスアンプの間に電荷アンプ(Charge Ampli
fier)21があり、セル電荷がビットラインBLに伝達
され、生成したビットライン信号ΔVblを増幅する。電
荷アンプ21は、二つのトランジスタM1、M2と一つ
のキャパシタCx(以下、電荷アンプキャパシタとい
う。)で構成されるが、トランジスタM1とトランジス
タM2はクロス−カップルドラッチ構造になっており、
共通ソース電極Aは、制御信号ラインQXLとキャパシ
タCxによりカップリングされている。
パシタCsに貯蔵された電荷がビットラインBLに伝達
されると、電圧Vblpでプリチャージされていたビット
ライン電圧はVblp+ΔVblに変化する。
−coupled latch)の共通ソース電極であるノードA
は、プリチャージング状態で‘Vblp'と‘Vss'の間の
一定電圧でプリチャージされており、ビットライン電圧
が‘Vblp+ΔVbl'に変化した後、制御信号QXが‘ハ
イ(Vdd)'から‘ロー(Vss)'に変化すると、電荷ア
ンプキャパシタCxによりカップリングされているノー
ドAの電圧も低下することになる。従って、クロス カ
ップルド ラッチを構成するトランジスタM2が先ず
‘ターンオン'され、ビットライン/BLとノードAの
間に電荷共有が発生し、ビットライン信号ΔVblが増幅
される。ΔVblが負の場合にはトランジスタM1が先ず
‘ターンオン'され、ビットラインBLとノードAの間
に電荷共有が発生する。
した図であり、制御信号QXとのカップリングによりノ
ードAの電圧が低下しながらビットライン/BLと電荷
共有が生じ、ビットライン信号ΔVblがmΔVbl(m>
1)に増幅される。
における電荷増幅ビットラインセンスアンプ(21+1
2)の回路構成図で、真のビットラインBLと補数ビッ
トライン/BLの間にドレイン、ゲート、ソースがそれ
ぞれ補数ビットライン/BL、真のビットラインBL、
ノードAに接続された第1トランジスタM2と、前記真
のビットラインBLと補数ビットライン/BLの間にド
レイン、ゲート、ソースがそれぞれ真のビットラインB
L、補数ビットライン/BL、ノードAに接続された第
2トランジスタM1と、前記ノードAと制御信号ライン
QXLの間にカップリングされた電荷アンプキャパシタ
Cxで構成される。前記第1及び第2トランジスタM1
及びM2はnMOSトランジスタであり、前記電荷アン
プキャパシタCxはセルキャパシタCsと同一構造に同時
に作製されることを特徴とする。
構成するトランジスタM1、M2のソース電極にのノー
ドA(又はA1、A2)とカップリングされた電荷アン
プキャパシタCx(又はMOSキャパシタMx)の制御信
号であり、ワードラインWLiを活性化するための昇圧
された電圧(Vpp)から電源電圧(Vdd)に変化して電
荷増幅動作を行わせることを特徴とする。
態では、セルアレイブロック11とビットラインセンス
アンプ12の間に電荷アンプ21がある。電荷アンプ2
1の電荷アンプキャパシタCxはセルキャパシタCsを作
製する際、同時に作製可能である。
における電荷増幅ビットラインセンスアンプの回路構成
図であり、前記第1の実施の形態の電荷アンプキャパシ
タCxの代りにMOSトランジスタMxのゲートキャパシ
タンスでキャパシタ(以下、MOSキャパシタMxとい
う。)を構成したものである。MOSトランジスタのみ
で構成されるため、工程上、困難なく具現可能である。
における電荷増幅ビットラインセンスアンプの回路構成
図であり、真のビットラインBLと補数ビットライン/
BLの間にドレイン、ゲート、ソースがそれぞれ補数ビ
ットライン/BL、真のビットラインBL、ノードA2
に接続されたnMOSトランジスタM2と、前記真のビ
ットラインBLと補数ビットライン/BLの間にドレイ
ン、ゲート、ソースがそれぞれ真のビットラインBL、
補数ビットライン/BL、ノードA1に接続されたnM
OSトランジスタM1と、ドレイン、ゲート、ソースが
それぞれ前記ノードA1、制御信号ラインQXL、ノー
ドA2に接続されたnMOSトランジスタMxで構成さ
れる。
るMOSキャパシタMxの連結が図2(b)と異なり、
トランジスタM1、M2のソース電極がMOSキャパシ
タMxのソース、ドレインと共有されるためレイアウト
面積を減少させることができる。
パシタMxが常にターンオンしなければノードAと制御
信号ラインQXLがカップリングされるため、制御信号
QXが‘Vpp'から‘Vdd'に(又は‘Vdd'から‘Vbl
p'に)変化すればよい。
に係る電荷増幅ビットラインセンスアンプの回路構成図
である。図2とは別に、セルアレイブロック11と電荷
アンプ31の間にビットラインスイッチM3、M4があ
る。電荷アンプ31が動作する際、ビットラインとノー
ドAの間に電荷共有が生じるため、ビットラインのキャ
パシタンスが小さいほど電荷増幅が大きくなる。
ΔVblが生じてからビットラインスイッチM3、M4が
‘ターンオン'した後、電荷アンプ31が動作すれば/
SBとノードAの間に電荷共有となるため、ビットライ
ン信号の電荷増幅にさらに効果的である。(何故かとい
えば、(電極/SBのキャパシタンスC/sb)<(電極
/BLのキャパシタンスC/bl)である。)図2(a)
と同様に、電荷アンプキャパシタCxはセルキャパシタ
Csを作製する際、同時に作製可能である。
インセンスアンプの第5の実施の形態である。この場合
は、電荷アンプ31の電荷アンプキャパシタCxの代り
にMOSトランジスタのゲートキャパシタンスでMOS
キャパシタMxを構成する。MOSトランジスタのみで
構成されるため、工程上、困難なく具現可能である。
インセンスアンプの第6の実施の形態である。電荷アン
プ31のキャパシタを構成するMOSキャパシタMxの
連結が図4(b)と異なる。トランジスタM1、M2の
ソース電極がMOSトランジスタMxのソース、ドレイ
ンと共有されるのでレイアウト面積を減少させることが
できる。
パシタMxが常に‘ターンオン'しなければノードAと制
御信号ラインQXLがカップリングされるので、制御信
号QXが‘Vpp'から‘Vdd'に(又は‘Vdd'から‘Vb
lp'に)変化すればよい。
ンスアンプのアレイ構成例を示す図である。ここでは、
電荷アンプ41は、図4(c)に示す電荷アンプ31の
構造になっている。ビットラインスイッチM3とM4を
調整する信号であるBLS信号と制御信号QXはセンス
アンプアレイで共有され、電荷アンプ31が共に動作す
る。なお、図中に示すY1は、共通カラムデコーダから
出力される出力信号であり、信号Y1によりビットライ
ンセンスアンプを選択してデータバスに連結する。
のビットラインセンスアンプアレイと等しく構成するこ
とができる。特に、電荷アンプ31はトランジスタ間の
ミスマッチ(Mismatch)により受ける影響が少ないよう
に、レイアウト及びサイズに細心の注意が必要である。
2(a)〜(c)に示す第1から第3の実施の形態に係
る電荷増幅ビットラインセンスアンプに適用されるタイ
ミング図である。ビットライン等化信号BLeq信号によ
り真のビットラインBLと補数ビットライン/BLが電
圧VblpでプリチャージされていながらワードラインW
Lが‘Vpp'で活性化されると、セルが連結されたビッ
トラインBLの電圧がセルの電荷によりΔVblほど変化
する。
‘Vss'に変化すると補数ビットライン/BLとノード
Aの間に電荷共有が生じビットライン信号がmΔVblに
増幅される。電荷増幅されたビットライン信号は、SA
P信号とSAN信号がそれぞれ‘Vdd'と‘Vss'に活性
化されながら、ビットラインセンスアンプによりセンシ
ング及びリライト(rewrite)動作が行われる。
す電荷増幅ビットラインセンスアンプに適用されるタイ
ミング図である。ビットライン等化信号BLeqによりビ
ットラインBL、/BLが‘Vblp'にプリチャージされ
ていながらワードラインWLが‘Vpp'(昇圧された電
圧)で活性化されると、セルが連結されたビットライン
BLの電圧がΔVblほど変化する。
4を調整する信号であるBLS信号によりビットライン
スイッチM3、M4が‘ターンオフ'され制御信号QX
が‘Vdd'から‘Vss'に変化すると、電極/SBとノー
ドAの間に電荷共有が生じビットライン信号がmΔVbl
(m>1)増幅される。
号とSAN信号がそれぞれ‘Vdd’と‘Vss’に活
性化されながらビットラインセンスアンプによりセンシ
ングされた後、BLS信号によりビットラインスイッチ
M3、M4が‘ターンオン'され、セルにリライト(rew
rite)動作が行われる。
ットラインセンスアンプによれば、ビットラインに伝達
されたセル電荷をビットラインセンスアンプでセンシン
グする前に、十分な電位差で電荷アンプにより増幅させ
た後センシングすることにより、低い電源電圧で安定し
た速やかなセンシング動作を行い、さらに、ビットライ
ンに連結されたセルの数を増加させることができ、チッ
プの大きさを減少させることができる。
は本発明の電荷増幅ビットラインセンスアンプの一例を
示すものであり、本発明の趣旨を逸脱しない範囲内での
修正、変更、付加等が可能である。
トラインに伝達されたセル電荷をビットラインセンスア
ンプでセンシングする前に、十分な電位差で電荷アンプ
により増幅させた後センシングすることにより、低い電
源電圧で安定した速やかなセンシング動作を行うことが
可能である。さらに、ビットラインに連結されたセルの
数を増加させることができ、チップの大きさを減少させ
ることができる。さらに、第1及び第2トランジスタの
ソース電極が、第3トランジスタのソース、ドレインと
共有されるためレイアウト面積を減少させることができ
る。
よりビットライン信号ΔVblが生じてから、スイッチン
グ素子がONとなった後、電荷アンプ31が動作すれば
/SBとノードAの間に電荷共有となるため、ビットラ
イン信号の電荷増幅にさらに効果的である。
図であり、(b)は、本発明に係る電荷アンプの動作波
形図である。
荷増幅ビットラインセンスアンプの回路構成図であり、
(b)は、第2の実施の形態による電荷増幅ビットライ
ンセンスアンプの回路構成図であり、(c)は、第3の
実施の形態による電荷増幅ビットラインセンスアンプの
回路構成図である。
トラインセンスアンプに適用されるタイミング図であ
る。
荷増幅ビットラインセンスアンプの回路構成図であり、
(b)は、第5の実施の形態による電荷増幅ビットライ
ンセンスアンプの回路構成図であり、(c)は、第6の
実施の形態による電荷増幅ビットラインセンスアンプの
回路構成図である。
トラインセンスアンプに適用されるタイミング図であ
る。
アレイ構成を示す図である。
る。
アンプ 21、22、31、32、41 電荷アンプ M1、M2 トランジスタ M3、M4 ビットラインスイッ
チ Mx MOSキャパシタ Cx 電荷アンプキャパ
シタ Cs セルキャパシタ
Claims (5)
- 【請求項1】 多数個のメモリセルからなるセルアレイ
ブロックと、真のビットライン、又は補数ビットライン
に伝達されたセル電荷を感知増幅するビットラインセン
スアンプ、及び 前記真のビットライン、又は補数ビットラインに伝達さ
れたセル電荷を電荷共有により十分な電位差に増幅させ
た後、前記ビットラインセンスアンプに伝送する電荷増
幅ビットラインセンスアンプとを備え、 この電荷増幅ビットラインセンスアンプは、真のビット
ラインと補数ビットラインとの間に設けられた第1トラ
ンジスタ、第2トランジスタおよび第3トランジスタか
ら構成され、 前記第1トランジスタのソースは第3トランジスタのソ
ースと共有され、ドレインは補数ビットラインに、ゲー
トは真のビットラインにそれぞれ接続され、 前記第2トランジスタのソースは第3トランジスタのド
レインと共有され、ドレインは真のビットラインに、ゲ
ートは補数ビットラインにそれぞれ接続され、 前記第3トランジスタのゲートは制御信号ラインと接続
されていること を特徴とする半導体メモリ装置。 - 【請求項2】 前記セルアレイブロックと、電荷増幅ビ
ットラインセンスアンプの間の真のビットラインと補数
ビットラインにそれぞれ接続され、その連結をスイッチ
ングするためのスイッチング素子をさらに備えたことを
特徴とする請求項1記載の半導体メモリ装置。 - 【請求項3】 前記スイッチング素子は、nMOSトラ
ンジスタであることを特徴とする請求項2記載の半導体
メモリ装置。 - 【請求項4】 前記第1〜第3トランジスタは、nMO
Sトランジスタであることを特徴とする請求項1記載の
半導体メモリ装置。 - 【請求項5】 前記制御信号ラインに伝達された制御信
号は、ワードラインを活性化させる昇圧電圧から電源電
圧に遷移し、電荷増幅動作を可能にすることを特徴とす
る請求項1記載の半導体メモリ装置。
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