JPH0381232B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 本発明は、DRAM（dynamic random access
memory）を備え、且つ、CMOS
（complementary metal oxide semiconductor）
トランジスタを用いたセンス増幅器を備えた半導
体記憶装置に於いて、書き込み時に於ける高レベ
ルと低レベルの中間の電位にイコライズされたビ
ツト線電位をビツト線に印加し、全セル・アレイ
に於ける半分のビツト線対に現れるメモリ・セル
出力をｐチヤネル型トランジスタからなるダイナ
ミツク・フリツプ・フロツプ回路にて、そして、
残り半分のビツト線対に現れるメモリ・セル出力
をｎチヤネル型トランジスタからなるダイナミツ
ク・フリツプ・フロツプ回路にて略同時にセンス
し、そのセンス動作から所定時間を経過した後、
全セル・アレイに於ける半分のビツト線対をｎチ
ヤネル型トランジスタからなるダイナミツク・フ
リツプ・フロツプ回路にて、そして、残り半分の
ビツト線対をｐチヤネル型トランジスタからなる
ダイナミツク・フリツプ・フロツプ回路にてリス
トアすることに依り、センス時に於けるビツト線
のノイズを相殺してセル・プレート電位を安定化
し、従つて、バンプ・ノイズの発生を抑制し、実
質的にセンス感度を向上するようにしたものであ
る。

〔産業上の利用分野〕

本発明は、CMOSトランジスタで構成された
センス増幅器で読み出しが行われるDRAMを有
する半導体記憶装置の改良に関する。

〔従来の技術〕

従来、DRAMに於ける周辺回路は、ｎチヤネ
ル型MOSトランジスタで構成されることが多か
つたが、近年、DRAMの集積度が向上するにつ
れてCMOSトランジスタを用いる傾向にある。

その理由としては、CMOSトランジスタを用
いることに依り、周辺回路の構成が簡単になるこ
とが挙げられる。

即ち、ダイナミツク動作する回路をプリ・チヤ
ージする場合、CMOSトランジスタを構成する
ｐチヤネル型トランジスタに利用して行うと、充
分に高速で、且つ、電源電圧に等しい電圧までプ
リ・チヤージすることができる。

従つて、従来のように、ブート・ストラツプ回
路などに依り電源電圧以上に昇圧したクロツク信
号を用いる必要も無くなる。

その結果、回路内部で用いられる電圧は、高々
電源電圧程度であつて、回路を構成するトランジ
スタに異常に高い電圧が印加されることはなくな
り、従つて、ホツト・エレクトロン効果に依る劣
化が少なくなる。また、ブート・ストラツプ回路
などを必要としないから、回路の構成が簡単にな
る。

前記したように、種々な利点を狙つてDRAM
の周辺回路がCMOSトランジスタで構成される
ようになつたことから、センス増幅器もCMOS
トランジスタ化されるようになつた。そのように
すると、従来、複雑な回路であることから大きな
占有面積を必要としていたアクテイブ・リストア
回路がフリツプ・フロツプ型の単なるラツチ回路
で済む為、僅か２個のトランジスタで構成するこ
とができる。

第６図はCMOSトランジスタで構成したセン
ス増幅器の公知例を表す要部回路説明図である。

図に於いて、Ｑ１及びＱ２はセンス・ラツチ回
路を構成するトランジスタ、Ｑ３はセンス・ラツ
チ回路を活性化する為のトランジスタ、Ｑ４及び
Ｑ５はアクテイブ・リストア回路を構成するｐチ
ヤネル型トランジスタ、Ｑ６及びＱ７はビツト線
プリ・チヤージ用ｐチヤネル型トランジスタ、
MCはメモリ・セル、DCはダミー・セル、BL及
びはビツト線、WL及びはワード線、Vcc
は正側電源レベル、φ_pはプリ・チヤージ用クロ
ツク信号、φ_LEはリストア用クロツク信号をそれ
ぞれ示している。

この回路に於ける動作の概略を説明すると次の
通りである。

クロツク信号φ_pが入力されるとトランジスタ
Ｑ６及びＱ７が導通し、ビツト線BL及びが正
側電源レベルVccにプリ・チヤージされる。

選択されたワード線WL及びの駆動に依つ
てメモリ・セルMC及びダミー・セルDCからセ
ル読み出し電圧がビツト線BL及びに与えられ
る。この電圧はメモリ・セル（或いはダミー・セ
ル）の容量とビツト線の容量との比で決まり、通
常、メモリ・セル側で200〔mV〕程度である。従
つて、データ“０”の読み出しの際、ビツト線
BLは正側電源レベルVccより約200〔mV〕程度降
下し、そして、ダミー・セル側では約100〔mV〕
程度降下する。

トランジスタＱ４及びＱ５は、その閾値電圧が
約−１〔Ｖ〕程度のｐチヤネル型トランジスタで
あるから、セル電圧がビツト線BL及びに現れ
た時点では、何れも非導通の状態にある。

クロツク信号φ_LEが入力されてトランジスタＱ
３がオンとなり、トランジスタＱ１及びＱ２が活
性化されると、ビツト線BL及び上の電圧は、
より低い電圧の方のビツト線に於けるそれが速く
降下し、セル出力が増幅される。即ち、図示例の
場合、ビツト線BL側が低電位となり、トランジ
スタＱ１の導通で接地電位に降下する。

これと同時に、トランジスタＱ４及びＱ５のう
ち、ゲートが低電位にバイアスされるトランジス
タＱ５が導通し、ビツト線に於ける電位を正
側電源レベルVccまで引き上げるリストア動作を
なし、そして、トランジスタＱ４はビツト線
が正側電源レベルVccまで上昇するのでカツト・
オフされる。

このように、トランジスタＱ４及びＱ５はアク
テイブ・リストアの為の特別なクロツク信号なし
にリストア動作をすることができる。

ところで、前記第６図に関して説明したセンス
増幅器では、ビツト線BL及びにプリ・チヤー
ジする電圧はVccであることが必要であり、近
年、多用される傾向にある1/2Vccにすることは
できない。

その理由は、ｎチヤネル型トランジスタＱ１及
びＱ２からなるセンス・ラツチ回路を動作させて
おき、ビツト線BL及びを1/2Vccにプリ・チ
ヤージすると、トランジスタＱ４及びＱ５のゲー
トが1/2Vccになるのでターン・オンし、また、
ｎチヤネル型トランジスタＱ１及びＱ２からなる
センス・ラツチ回路を動作させると、瞬間的にア
クテイブ・リストア回路とセンス・ラツチ回路と
が導通状態になり、正側電源レベルVcc供給ライ
ンから接地ラインに無駄な電流が流れてしまうか
らである。

そのような場合に備えて、第７図に見られるよ
うなセンス増幅器も提案されている。

第７図はセンス・ラツチ回路の近傍のみを表す
要部回路説明図であり、第６図に関して説明した
部分と同部分は同記号で指示してある。

この従来例では、アクテイブ・リストア回路を
構成するトランジスタＱ４及びＱ５と正側電源レ
ベルVcc供給ラインとの間にｐチヤネル型トラン
ジスタＱ８を介挿し、そのトランジスタＱ８はゲ
ートに遅延したクロツク信号_LEが印加されるこ
とで導通するようになつている。このクロツク信
号_LEの遅延は10〜20〔ns〕程度である。

このようにすると、ビツト線BL及びBLを1/2
Vccにプリ・チヤージしても前記のような不都合
は発生しない。

〔発明が解決しようとする問題点〕

前記のように、CMOSトランジスタで構成さ
れたセンス増幅器では、当初、ビツト線BL及び
BLが高レベルにプリ・チヤージされていて、セ
ンス動作に依り、必ず一方のビツト線が電位降下
するようになつている。

第８図は第７図について説明したセンス増幅器
の動作を表すタイミング・チヤートである。

図から明らかなように、当初、ビツト線BL及
びは1/2Vccである2.5〔Ｖ〕にプリ・チヤージ
されている。次に、ワード線WLの電位が立ち上
がるとビツト線BL及びにはセル電圧が現れ
る。次に、時刻ｔ１にクロツク信号φ_LEが入力さ
れてセンス・ラツチ回路が動作するとビツト線
BLの電位を降下してくる。尚、この時、ビツト
線側も若干降下する。次に、時刻ｔ２に遅延
されたクロツク信号_LEが入力されてアクテイ
ブ・リストア回路が動作するとビツト線BLの電
位は雑音の影響で若干上昇してから降下するよう
になり、また、ビツト線の電位はそのまま上
昇してVccである５〔Ｖ〕に達する。

さて、このようなCMOSトランジスタで構成
されたセンス増幅器の動作に於いて、クロツク信
号φ_LEが入力された時刻ｔ１から遅延クロツク信
号_LEが入力される時刻ｔ２までのそれには問題
がある。

即ち、メモリ・セル・アレイには、ビツト線、
メモリ・キヤパシタに於ける共通電極としてのセ
ル・プレート・ワード線などが形成されていて、
このうち、ビツト線とセル・プレートとは寄生容
量を介して結合している。

また、従来、セル・プレートの電位は接地レベ
ルVssにあるものが多く、この場合は比較的安定
であつたが、近年、メモリ・キヤパシタに於ける
電界の絶対値を緩和する為に1/2Vccにバイアス
することが行われるようになり、その場合、電位
はかなり不安定なものとなる。

従つて、前記のように、時刻ｔ１乃至ｔ２に於
いて、ビツト線の電位が降下した場合、ビツト線
と寄生容量を介して結合しているセル・プレート
の電位は局所的且つ瞬間的に変動することとなつ
て、第８図に破線で示してあるように、所謂、バ
ンプ・ノイズとして読み出し動作に誤りを発生さ
せる原因となる。即ち、バンプ・ノイズが発生す
ると、書き込み時と読み出し時に於けるセル・プ
レート電圧の相違に依つて、その分だけ読み出し
電圧が減少し、場合によつては逆のデータとして
センスされてしまう。また、メモリ・セル・アレ
イがCMOS構造のウエルの中へ入れられた場合
に於いて、前記の経過でセル・プレート電圧が変
化すると、それと強く容量結合しているウエルの
電位が過渡的に変化し、これに依つて部分的にウ
エル内のpn結合が順方向バイアスされる状態が
生じてラツチ・アツプを起こす原因となる。

因に、前記のような場合、セル・プレートの電
位が2.5〔Ｖ〕であつたものが、ビツト線に於ける
電位の降下の影響を受けて、２〔Ｖ〕程度にまで
低下することが実測されている。

本発明は、メモリ・セル・アレイのセンス時に
ダイナミツク・フリツプ・フロツプ回路を構成す
るCMOSトランジスタに於けるｐチヤネル型ト
ランジスタとｎチヤネル型トランジスタを適宜使
い別け、そして、メモリ・セル・アレイを半分に
分け且つ同時にセンス及びリストアを行うことに
依りノイズを相殺し、ビツト線に於ける電位変化
がセル・プレートの電位に悪影響を及ぼさないよ
うにする。

〔問題点を解決するための手段〕

本発明では、CMOSトランジスタを用いたセ
ンス増幅器を備えた半導体記憶装置に於いて、書
き込み時に於ける高レベルと低レベルの中間の電
位にイコライザされた電位をビツト線に印加し、
全セル・アレイに於ける半分のビツト線対に現れ
るメモリ・セル出力をｐチヤネル型トランジスタ
からなるダイナミツク・フリツプ・フロツプ回路
にて、そして、残り半分のビツト線対に現れるメ
モリ・セル出力をｎチヤネル型トランジスタから
なるダイナミツク・フリツプ・フロツプ回路にて
略同時にセンスし、そのセンス動作の後で全セ
ル・アレイに於ける半分のビツト線対をｎチヤネ
ル型トランジスタからなるダイナミツク・フリツ
プ・フロツプ回路にて、そして、残り半分のビツ
ト線対をｐチヤネル型トランジスタからなるダイ
ナミツク・フリツプ・フロツプ回路にてリストア
するようにしている。

〔作用〕

前記手段に依ると、センス時に於けるビツト線
のノイズを相殺してセル・プレート電位を安定化
することができ、従つて、バンプ・ノイズの発生
を抑制することが可能となり、実質的にセンス感
度が向上する。

〔実施例〕

第１図は本発明一実施例の要部回路説明図を表
している。

図に於いて、Ｑ１１乃至Ｑ１８はセンス増幅器
を構成するトランジスタ、Ｑ１９はセンス・ラツ
チ回路を活性化する為のトランジスタ、Ｑ２０及
びＱ２１は正側電源電圧供給用トランジスタ、Ｑ
２２はアクテイブ・リストア回路を活性化する為
のトランジスタ、Ｑ２３及び２４はビツト線短絡
用トランジスタ、MC１及びMC２はメモリ・セ
ル、BL１及び１は一対のビツト線、BL２及
び２は一対のビツト線、WLはワード線、φ_LE
及び_LEはリストア用クロツク信号、φ_S及び_Sは
センス増幅器駆動用クロツク信号、Vccは正側電
源レベル、φ_EQはイコライズ用クロツク信号をそ
れぞれ示している。

図から明らかなように、センス増幅器はｎチヤ
ネル型トランジスタＱ１１及びＱ１２とｐチヤネ
ル型トランジスタＱ１３及びＱ１４のCMOSト
ランジスタで構成されたものとｎチヤネル型トラ
ンジスタＱ１５及びＱ１６とｐチヤネル型トラン
ジスタＱ１７及びＱ１８で構成されたものの二組
が示され、また、ビツト線もBL１及び１のペ
アとBL２及び２のペアの二組が示されてい
る。

センス増幅器は両方のビツト線ペアに対してマ
スク・パターン的には同じものを用いているが、
両方のセンス増幅器の駆動波形のタイミングを変
えてある為、一方のセンス増幅器に於けるｎチヤ
ネル型トランジスタＱ１１及びＱ１２がセンス・
ラツチ回路として動作し、ｐチヤネル型トランジ
スタＱ１３及びＱ１４がアクテイブ・リストア回
路として動作するのに対し、他方のセンス増幅器
に於いては、ｐチヤネル型トランジスタＱ１７及
びＱ１８がセンス・ラツチ回路として動作し、ｎ
チヤネル型トランジスタＱ１５及びＱ１６はアク
テイブ・リストア回路として動作するものであ
る。

本発明に於けるセンス増幅器では、センス・ラ
ツチ回路とアクテイブ・リストア回路とを同時に
駆動することはできない。その理由は、第１図に
見られる実施例のように、ビツト線BL１，
１，BL２，２を1/2Vccにプリ・チヤージす
る場合、この状態でｐチヤネル型トランジスタと
ｎチヤネル型トランジスタの両方を駆動すると、
両トランジスタとも導通する為、電源から接地に
突き抜け電流が流れ、無駄な消費電力となるから
である。従つて、本発明では、第２図に見られる
一方のセンス増幅器では、ｎチヤネル型トランジ
スタ側を先に駆動してビツト線の微小電位差を増
幅すると共に他方のセンス増幅器ではｐチヤネル
型トランジスタ側を先に駆動して増幅を行うよう
にする。

第２図は第１図に見られる実施例を駆動する電
圧の波形を表すタイミング・チヤートであり、第
１図に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとし、縦軸には電圧
Ｖを、横軸には時間ｔをそれぞれ採つてある。

図に於いて、ｔ１及びｔ２は時刻、はロ
ウ・アドレス・ストローブ（row address
strobe）信号をそれぞれ示している。

第１図に見られる半導体記憶装置の動作を第２
図を参照しつつ説明する。

先ず、ビツト線BL１，１，BL２，２は
読み出し後に於けるそれぞれの高低両レベルの電
位を有している状態にある。

ロウ・アドレス・ストローブ信号の立ち
上がりでメモリ・セル・アレイはリセツト状態に
なる。

イコライズ用クロツク信号φ_EQが入力されると
全ビツト線は1/2Vccにリセツトされ、次の読み
出し待機状態になる。

前記のようにロウ・アドレス・ストローブ信号
RASの活性化に引き続き、読み出したい番地の
ワード線WLが駆動されるとビツト線にメモリ・
セル出力が現れ、ビツト線対に微小電位差が現れ
る。

時刻ｔ１ではセンス増幅器が駆動される。即
ち、このとき、クロツク信号φ_S及び_Sがそれぞれ
立ち上がり或いは立ち下がる。クロツク信号φ_Sは
トランジスタＱ１９をオンとし、ｎチヤネル型ト
ランジスタＱ１１及びＱ１２からなるセンス・ラ
ツチ回路を活性化させ、ビツト線BL１及び１
に於ける電位を増幅する。この場合、動作の初期
に於いては、ビツト線BL１及び１の両方に於
ける電位が降下する期間が存在し、やがてそれ等
の間の電位差は広がるようになる。従つて、この
期間に於いては、ビツト線BL１及び１ともセ
ル・プレート及び基板に対して負に向かう容量結
合雑音を与える。また、クロツク信号_Sの降下に
依つてトランジスタＱ２１がオンとなり、ｐチヤ
ネル型トランジスタＱ１７及びＱ１８からなるセ
ンス・ラツチ回路が活性化され、ビツト線BL２
及び２に於ける電位差は増幅され、そのセン
ス動作の初期にはセル・プレート及び基板に対し
て正に向かう容量結合雑音を与える。

前記のような動作をするので、トランジスタＱ
１１，Ｑ１２及びトランジスタＱ１７，Ｑ１８の
特性を相補的に揃えておけば、ビツト線BL１及
び１がセル・プレートや基板に与える雑音を
ビツト線BL２及び２がそれ等に与える雑音で
相殺することができる。

時刻ｔ２ではクロツク信号φ_LE及び_LEが立ち下
がり或いは立ち上がり、リストア動作が行われ、
それぞれビツト線の電位を高低のレベルに確定さ
せるが、この場合にも、正方向にリストアするビ
ツト線群と負方向にリストアされるビツト線群に
依つて雑音が相殺されることになる。

第３図は本発明を実施したセンス増幅器のレイ
アウトを表す要部説明図であり、第１図及び第２
図に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。

図に於いて、n′はｎチヤネル型トランジスタか
らなるラツチ回路、p′はｐチヤネル型トランジス
タからなるラツチ回路、MCAはメモリ・セル・
アレイ、BLCは共通ビツト線、BLPはビツト線
対、CDはコラム・デコーダ、NWはｎ型ウエル
をそれぞれ示している。

CMOSトランジスタの場合、ウエルを用いて
一方の導電型のトランジスタと他方の導電型のト
ランジスタとを分離しなければならず、その際、
レイアウトの無駄を少なくする為、ｐチヤネル型
トランジスタはそれのみを、また、ｎチヤネル型
トランジスタはそれのみをそれぞれ纒めて配置し
た方が、ウエルの端部のアイソレーシヨンに用い
る無駄な領域の発生が少ない。

図示例の場合、折り返し型ビツト線の一端にｎ
チヤネル型トランジスタからなるラツチ回路を、
他端にｐチヤネル型トランジスタからなるラツチ
回路をそれぞれ配置してある。

また、ビツト線は容量比を改善する為に４分割
されている。そして、４分割されたメモリ・セ
ル・アレイMCAの各ブロツク毎に１本のワード
線が選択される。その後、各ブロツク内でｐチヤ
ネル型トランジスタのラツチ回路及びｎチヤネル
型トランジスタのラツチ回路を第２図の如き活性
化クロツク信号φ_S，_S，φ_LE，_LEに依り一斉に活
性化させ、ビツト線対間電位差を増幅する。増幅
後に選択ブロツクのビツト線対データのみ転送ゲ
ート（図示せず）を介してコラムＩ／Ｏゲート側
へ転送する。これ以降のコラム選択系の構成は周
知のものである。

第３図の例ではコラム・ゲート対は２コラムに
対して一つ設けられていて、従つて、コラム・ア
ドレス信号１ビツトをプリ・デコードしてなるコ
ラム選択信号で２コラムの一方をコラムＩ／Ｏゲ
ートに接続するコラム選択スイツチ（図示せず）
が介在している。コラム・ゲートはコラム・デコ
ーダCDに依り制御され、かくして選択セル情報
がデータ・バス上へ転送される。

第３図の例では、４分割ブロツクが並列にセン
ス増幅動作するので、これに依りリフレツシユを
行えばリフレツシユ・サイクルを1/4に減少させ
ることが可能である。然しながら、その反面、４
分割ブロツクでのセンス増幅に依るビツト線充放
電を一斉に行うことに依る消費電力増大の欠点が
ある。この消費電力増大の欠点を解消し、且つ、
主目的であるビツト線容量比の改善効果を達成で
きるレイアウトの例を次に説明する。

第４図は第３図とは異なるセンス増幅器のレイ
アウトを表す要部説明図であり、第３図に於いて
用いた記号と同記号は同部分を表すか或いは同じ
意味を持つものとする。

図に於いて、φ_S１乃至φ_S４はセンス増幅器駆動
用クロツク信号、_S１乃至_S４はφ_S１乃至φ_S４の
相補クロツク信号、φ_LE１乃至φ_LE４はリストア用
クロツク信号、_LE１乃至_LE４はφ_LE１乃至φ_LE４
の相補クロツク信号を示している。尚、センス増
幅器駆動用クロツク信号は、各ブロツクへワー
ド・アドレスに応じて選択的に与えられ、また、
リストア用クロツク信号は各ブロツクヘワード・
アドレスに応じて選択的に与えられ、更にまた、
本実施例では、一時にワード線１本のみが駆動さ
れる。

さて、ビツト線が分割されていると、その各分
割ビツト線のうち、駆動されるワード線の属する
区間のメモリ・セル・アレイに於けるビツト線対
のみが共通ビツト線に接続されるようにブロツク
選択手段を設ければ、センス増幅器全部を動作さ
せることなく、駆動されるワード線が属するブロ
ツクのセンス増幅器のみ駆動すれば足りるので低
消費電力化することができる。また、コラムＩ／
Ｏゲート及びコラム・デコーダを分割メモリ・セ
ル・アレイの一端に配置することができるから、
各分割メモリ・セル・アレイ毎にコラム・デコー
ダを配置するようなことは不要になり、占有面積
の節減を図ることができる。

第３図及び第４図の何れの実施例の場合も、ビ
ツト線対は各一組おきにｐチヤネル型トランジス
タ、ｎチヤネル型トランジスタのそれぞれのラツ
チ回路を先行して駆動するので、電位が上昇する
ビツト線と降下するビツト線で雑音を相殺するこ
とができる。

この雑音相殺効果をより完全にするには、各ラ
ツチ回路でのｐチヤネル型トランジスタとｎチヤ
ネル型トランジスタの伝達コンダクタンスg_nを
等しくして、ビツト線での電位変化速度を上昇側
と下降側とで等しくすると良い。その為には、各
ラツチ回路でのｐチヤネル型トランジスタのゲー
ト幅をｎチヤネル型トランジスタのそれより大と
し、キヤリヤ移動度の相違に依る特性の相違を補
償する必要がある。このように両トランジスタの
ゲート幅を相違させて伝達コンダクタンスg_nを
揃えたセンス増幅器のレイアウト・パターンの例
を次に説明する。

第５図は本発明一実施例に於けるセンス増幅器
近傍の具体的レイアウト・パターンを例示する要
部平面説明図を表し、第１図乃至第４図に於いて
用いた記号と同記号は同部分を表すか或いは同じ
意味を持つものとする。尚、このレイアウト・パ
ターンは、第１図のようにセンス増幅器をビツト
線対の一端に配置したレイアウトに対応する。

図に於いて、１は活性領域（破線でハツチング
した部分）、２は例えばTiSi₂からなるゲート電極
（実線でハツチングした部分）、３はコンタクト・
ホール、４及び５はAlからなるビツト線対、６
はセンス・ラツチ回路に於けるAlからなるコモ
ン・ソース配線、７はAl配線をそれぞれ示して
いる。尚、図示のビツト線対４及び５は折り返し
型であることは云うまでもない。

第５図のレイアウト・パターンではｐチヤネル
型トランジスタＱ１３，Ｑ１４，Ｑ７，Ｑ１８の
ゲート幅がｎチヤネル型トランジスタＱ１１，Ｑ
１２，Ｑ１５，Ｑ１６のゲート幅よりも大とされ
て、各トランジスタの伝達コンダクタンスg_nが
同等とされている。従つて、センス増幅動作に於
ける先行増幅段階及びリスト段階の何れに於いて
も、ｐチヤネル型トランジスタに依るラツチ回路
とｎチヤネル型トランジスタに依るラツチ回路と
が対称的な電位変化を呈して動作するので、略完
全な雑音相殺効果が得られる。第５図のようなゲ
ート幅を変化させたレイアウト・パターンでは、
ビツト線配列方向には寸法変化の必要がなく配列
ビツチ整合上の問題はない。

更に、ビツト線の電圧変化速度は各ラツチ回路
でのトランジスタの利得だけでなく、ラツチ回路
活性化用のトランジスタＱ１９〜Ｑ２２の利得も
関係するので、それ等の伝達コンダクタンスg_n
も等しくなるようにｐチヤネル型トランジスタＱ
２０及びＱ２１のゲート幅をｎチヤネル型トラン
ジスタＱ２２及びＱ１９のそれより大としておく
ことが望ましい。

〔発明の効果〕

本発明の半導体記憶装置では、書き込み時に於
ける高レベルと低レベルの中間の電位にイコライ
ズされたビツト線電位が印加されるビツト線と、
全セル・アレイに於ける半分のビツト線対に現れ
るメモリ・セル出力をセンスするｐチヤネル型ト
ランジスタからなるダイナミツク・フリツプ・フ
ロツプ回路及び残り半分のビツト線対に現れるメ
モリ・セル出力を前記センスと略同時にセンスす
るｎチヤネル型トランジスタからなるダイナミツ
ク・フリツプ・フロツプ回路と、前記センス動作
後に全セル・アレイに於ける半分のビツト線対を
リストアするｎチヤネル型トランジスタからなる
ダイナミツク・フリツプ・フロツプ回路及び残り
半分のビツト線対をリストアするｐチヤネル型ト
ランジスタからなるダイナミツク・フリツプ・フ
ロツプ回路とを備える構成を採つている。

このようにすることに依り、センス時のビツト
線ノイズが相殺されてセル・プレート電位が安定
になり、バンプ・ノイズが現れないので、従来の
半導体記憶装置に於けるようなデータ“１”に関
するメモリ・セル出力が低下するなどの欠点は解
消され、実質的なセンス感度が向上する。また、
CMOSトランジスタを用いている為、メモリ・
セル・アレイをウエル中に形成したような場合、
通常、ウエルの電位を安定化させるのは容易でな
いが、本発明では、セル・プレート及び基板（ウ
エル）の電位に雑音の影響がないことに依り、ウ
エル電位安定化の為の配線を大幅に低減すること
ができるから、集積度向上の面からも有利であ
る。

【図面の簡単な説明】

第１図は本発明一実施例の要部回路説明図、第
２図は第１図に見られる回路を駆動する電圧の波
形を示すタイミング・チヤート、第３図は本発明
一実施例のレイアウトを示す要部説明図、第４図
は本発明に於ける他の実施例のレイアウトを示す
要部説明図、第５図は本発明一実施例に於けるセ
ンス増幅器近傍の具体的レイアウト・パターンを
例示する要部平面説明図、第６図は従来例の要部
回路説明図、第７図は改良された従来例の要部回
路説明図、第８図は第７図に見られる回路を駆動
する電圧の波形を示すタイミング・チヤートをそ
れぞれ表している。 図に於いて、Ｑ１１乃至Ｑ１８はセンス増幅器
を構成するトランジスタ、Ｑ１９はセンス・ラツ
チ回路を活性化する為のトランジスタ、Ｑ２０及
びＱ２１は正側電源電圧供給用トランジスタ、Ｑ
２２はアクテイブ・リストア回路を活性化する為
のトランジスタ、Ｑ２３及びＱ２４はセンス直前
までビツト線を短絡しておく為のビツト線短絡用
トランジスタ、MC１及びMC２はメモリ・セル、
BL１及び１は一対のビツト線、BL２及び
２は一対のビツト線、WLはワード線、φ_LE及び
φ_LEはリストア用クロツク信号、φ_S及び_Sはセン
ス増幅器駆動用クロツク信号、Vccは正側電源レ
ベル、φ_EQはイコライズ用クロツク信号をそれぞ
れ示している。

Claims (1)

1. 【特許請求の範囲】 １ 書き込み時に於ける高レベルと低レベルの中
   間の電位にイコライズされたビツト線電位が印加
   されるビツト線と、 全セル・アレイに於ける半分のビツト線対に現
   れるメモリ・セル出力をセンスするｐチヤネル型
   トランジスタからなるダイナミツク・フリツプ・
   フロツプ回路及び残り半分のビツト線対に現れる
   メモリ・セル出力を前記センスと略同時にセンス
   するｎチヤネル型トランジスタからなるダイナミ
   ツク・フリツプ・フロツプ回路と、 前記センス動作後に全セル・アレイに於ける半
   分のビツト線対をリストアするｎチヤネル型トラ
   ンジスタからなるダイナミツク・フリツプ・フロ
   ツプ回路及び残り半分のビツト線対を同じくリス
   トアするｐチヤネル型トランジスタからなるダイ
   ナミツク・フリツプ・フロツプ回路と を備えてなることを特徴とする半導体記憶装置。 ２ 前記センスを行うダイナミツク・フリツプ・
   フロツプ回路に於けるｐチヤネル型トランジスタ
   のゲート幅が同じくｎチヤネル型トランジスタの
   それに比較して大きく形成されてなることを特徴
   とする特許請求の範囲第１項記載の半導体記憶装
   置。