JPH07161850A - 不揮発性半導体集積回路装置 - Google Patents
不揮発性半導体集積回路装置Info
- Publication number
- JPH07161850A JPH07161850A JP5308937A JP30893793A JPH07161850A JP H07161850 A JPH07161850 A JP H07161850A JP 5308937 A JP5308937 A JP 5308937A JP 30893793 A JP30893793 A JP 30893793A JP H07161850 A JPH07161850 A JP H07161850A
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate
- drain
- impurity
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 積層ゲート型不揮発性メモリセルで、低電圧
(≦5V)書き込みが可能であり、かつドレインディス
ターブ耐性の高いメモリセルを製造する。 【構成】 P型シリコン基板1上に、第1ゲート絶縁膜
3、浮遊ゲート電極4b、第2ゲート絶縁膜5、制御ゲ
ート電極6aからなる積層ゲート構造を形成し、ソース
領域10sはこの積層ゲートと離れて形成し、ドレイン
領域10dはこの積層ゲートと自己整合的に形成し、か
つ、このドレイン領域はn+ 拡散層10dとn- 拡散層
7の二重構造をなしている。ソース側のオフセット部に
高電界が生じ、低電圧書き込みが可能となり、ドレイン
側の二段階濃度分布により、ドレイン側での電界強度が
緩和され、ディスターブ耐性が向上する。
(≦5V)書き込みが可能であり、かつドレインディス
ターブ耐性の高いメモリセルを製造する。 【構成】 P型シリコン基板1上に、第1ゲート絶縁膜
3、浮遊ゲート電極4b、第2ゲート絶縁膜5、制御ゲ
ート電極6aからなる積層ゲート構造を形成し、ソース
領域10sはこの積層ゲートと離れて形成し、ドレイン
領域10dはこの積層ゲートと自己整合的に形成し、か
つ、このドレイン領域はn+ 拡散層10dとn- 拡散層
7の二重構造をなしている。ソース側のオフセット部に
高電界が生じ、低電圧書き込みが可能となり、ドレイン
側の二段階濃度分布により、ドレイン側での電界強度が
緩和され、ディスターブ耐性が向上する。
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に不揮発性メモリ半導体集積回路装置に関す
る。
関し、特に不揮発性メモリ半導体集積回路装置に関す
る。
【0002】
【従来の技術】書き込み・消去が可能な不揮発性記憶素
子として、半導体基板表面上のソースとドレインとの間
に形成されるチャネル上に、第1のゲート絶縁膜を介し
て浮遊ゲートを設け、さらにその上に第2のゲート絶縁
膜を介して浮遊ゲートと容量接合する制御ゲートを形成
した電界効果トランジスタ(EPROM)が知られてい
る。この記憶素子では、浮遊ゲートの電荷蓄積状態の相
違によるしきい値電圧の相違をデータの“0”,“1”
として記憶する。
子として、半導体基板表面上のソースとドレインとの間
に形成されるチャネル上に、第1のゲート絶縁膜を介し
て浮遊ゲートを設け、さらにその上に第2のゲート絶縁
膜を介して浮遊ゲートと容量接合する制御ゲートを形成
した電界効果トランジスタ(EPROM)が知られてい
る。この記憶素子では、浮遊ゲートの電荷蓄積状態の相
違によるしきい値電圧の相違をデータの“0”,“1”
として記憶する。
【0003】この記憶素子に情報を書き込む場合には、
制御ゲートを正の高電位にして基板表面にチャネルを形
成し、ドレインに正の電圧を印加する。この時、チャネ
ル内を走行する電子は、チャネル上に発生した高電界に
よりエネルギーを受け、絶縁膜によるポテンシャル障壁
を越えて浮遊ゲートに注入される。このように浮遊ゲー
トに電子が注入された状態を書き込み状態とする。この
書き込み動作において、書き込み電圧を低くすることは
きわめて重要である。例えば、電気的に書き込みを行い
電気的に全ビットを一括消去するフラッシュメモリの市
場において、現在の12V/5V二電源から5V単一電
源化または3V単一電源化への移行に対する強い要求が
あるが、そのためには書き込み動作における低電圧化が
必要である。
制御ゲートを正の高電位にして基板表面にチャネルを形
成し、ドレインに正の電圧を印加する。この時、チャネ
ル内を走行する電子は、チャネル上に発生した高電界に
よりエネルギーを受け、絶縁膜によるポテンシャル障壁
を越えて浮遊ゲートに注入される。このように浮遊ゲー
トに電子が注入された状態を書き込み状態とする。この
書き込み動作において、書き込み電圧を低くすることは
きわめて重要である。例えば、電気的に書き込みを行い
電気的に全ビットを一括消去するフラッシュメモリの市
場において、現在の12V/5V二電源から5V単一電
源化または3V単一電源化への移行に対する強い要求が
あるが、そのためには書き込み動作における低電圧化が
必要である。
【0004】従来、このような低電圧書き込みを実現す
るための半導体記憶素子として、ソースとゲートとにオ
フセット領域のある浮遊ゲート型電界効果トランジスタ
が提案されている(例えば、IEDM Tech.Di
g.,pp.584−587,1986、IEEE E
lectron Device Letters,vo
l.EDL−7,p.540−542、IEDM Te
ch.Dig.pp.315−318,1991、IE
EE Electron Device Letter
s,vol.13,pp.456−467,199
2)。この素子はその動作によりSource−Sid
e Injection EPROM(以下、SIEP
ROMと略す)と呼ばれている。
るための半導体記憶素子として、ソースとゲートとにオ
フセット領域のある浮遊ゲート型電界効果トランジスタ
が提案されている(例えば、IEDM Tech.Di
g.,pp.584−587,1986、IEEE E
lectron Device Letters,vo
l.EDL−7,p.540−542、IEDM Te
ch.Dig.pp.315−318,1991、IE
EE Electron Device Letter
s,vol.13,pp.456−467,199
2)。この素子はその動作によりSource−Sid
e Injection EPROM(以下、SIEP
ROMと略す)と呼ばれている。
【0005】図9に、SIEPROMの構造断面図を示
す。図9では、n+ ドレイン領域10d、n+ ソース領
域10sに挟まれて半導体基板1の表面に形成されたチ
ャネル領域A上に、第1ゲート絶縁膜3を介し、浮遊ゲ
ート電極4bがドレイン領域10dにオーバーラップ
し、かつソース領域10sに対してオフセット領域Bを
有した位置に形成され、浮遊ゲート電極4b上に第2ゲ
ート絶縁膜5を介して制御ゲート電極6aが形成されて
いる。この素子では、オフセット領域Bが高抵抗である
ため、制御ゲート電極6aおよびドレイン領域10dに
印加する電圧が比較的低くても、ソース側のチャネル上
に強い電界集中が起こり、この高電界によりエネルギー
を得たホットエレクトロンを浮遊ゲート電極4bに注入
することができる。
す。図9では、n+ ドレイン領域10d、n+ ソース領
域10sに挟まれて半導体基板1の表面に形成されたチ
ャネル領域A上に、第1ゲート絶縁膜3を介し、浮遊ゲ
ート電極4bがドレイン領域10dにオーバーラップ
し、かつソース領域10sに対してオフセット領域Bを
有した位置に形成され、浮遊ゲート電極4b上に第2ゲ
ート絶縁膜5を介して制御ゲート電極6aが形成されて
いる。この素子では、オフセット領域Bが高抵抗である
ため、制御ゲート電極6aおよびドレイン領域10dに
印加する電圧が比較的低くても、ソース側のチャネル上
に強い電界集中が起こり、この高電界によりエネルギー
を得たホットエレクトロンを浮遊ゲート電極4bに注入
することができる。
【0006】具体的には、例えば、P型シリコン基板表
面に膜厚10nmの第1ゲート酸化膜、膜厚200nm
の浮遊ゲート電極、膜厚20nmの第2ゲート酸化膜、
膜厚250nmの制御ゲート電極を形成したのち、ドレ
イン側はゲート電極と自己整合的に、ソース側はゲート
電極とソース電極間にオフセット長(以下、LOFF と略
す)0.15μmを設けて、ソース・ドレイン同時に加
速電圧70keV、注入密度3×1015cm2 で砒素を
イオン注入し、900℃,30分の熱拡散により形成し
て、SIEPROM構造を形成できる。図10に、こう
して形成したゲート長(以下、Lと略す)0.6μm、
ゲート幅(以下、Wと略す)0.8μm、LOFF =0.
2μmのSIEPROMの書き込み特性を、通常のEP
ROM(LOFF =0)と比較して示す。書き込み電圧V
CG=12V,VD =3Vにおいて、通常EPROMでは
書き込みを行うことが不可能であるのに対し、SIEP
ROMでは書き込み時間(以下、tW と略す)10μs
の書き込みを実現している。
面に膜厚10nmの第1ゲート酸化膜、膜厚200nm
の浮遊ゲート電極、膜厚20nmの第2ゲート酸化膜、
膜厚250nmの制御ゲート電極を形成したのち、ドレ
イン側はゲート電極と自己整合的に、ソース側はゲート
電極とソース電極間にオフセット長(以下、LOFF と略
す)0.15μmを設けて、ソース・ドレイン同時に加
速電圧70keV、注入密度3×1015cm2 で砒素を
イオン注入し、900℃,30分の熱拡散により形成し
て、SIEPROM構造を形成できる。図10に、こう
して形成したゲート長(以下、Lと略す)0.6μm、
ゲート幅(以下、Wと略す)0.8μm、LOFF =0.
2μmのSIEPROMの書き込み特性を、通常のEP
ROM(LOFF =0)と比較して示す。書き込み電圧V
CG=12V,VD =3Vにおいて、通常EPROMでは
書き込みを行うことが不可能であるのに対し、SIEP
ROMでは書き込み時間(以下、tW と略す)10μs
の書き込みを実現している。
【0007】前記SIEPROMセルを基本単位とする
メモリアレイは、セルを行列上に配列し、各セルをワー
ド線とビット線との両信号線を選ぶことによって選択で
きるように構成すればよい。例えば、図11のようにメ
モリアレイを構成することができる(以下の例では、チ
ップサイズを縮小するためにソース線S1 とS2 ,S3
とS4 ,・・・を共通にする構成も可能である)。ここ
で、セル22を選択し読み出すには、選択ワード線W2
を5V、選択ビットB2 を1V、その他の非選択ワード
線W1 ,W3 ,W4 ,・・・および非選択ビット線
B1 ,B3 ,B4 ,・・・を接地することにより行え
る。すなわち、非選択セルトランジスタはオフであるた
め、選択セルについては、1)浮遊ゲートに電子のない
消去状態(VT <2V)ではビット線B2 に電流が流
れ、2)浮遊ゲートに電子が蓄積された書き込み状態
(VT >6V)ではビット線B2 に電流が流れないこと
から、それぞれデータ“0”および“1”の判定を行う
ことができる。また、セル22を選択し書き込みを行う
には、選択ワード線W2 を12V、選択ビット線B2 を
5Vに昇圧し、その他の非選択ワード線W1 ,W3 ,W
4 ,・・・および非選択ビット線B1 ,B3 ,B4 ,・
・・を接地することにより行うことができる。
メモリアレイは、セルを行列上に配列し、各セルをワー
ド線とビット線との両信号線を選ぶことによって選択で
きるように構成すればよい。例えば、図11のようにメ
モリアレイを構成することができる(以下の例では、チ
ップサイズを縮小するためにソース線S1 とS2 ,S3
とS4 ,・・・を共通にする構成も可能である)。ここ
で、セル22を選択し読み出すには、選択ワード線W2
を5V、選択ビットB2 を1V、その他の非選択ワード
線W1 ,W3 ,W4 ,・・・および非選択ビット線
B1 ,B3 ,B4 ,・・・を接地することにより行え
る。すなわち、非選択セルトランジスタはオフであるた
め、選択セルについては、1)浮遊ゲートに電子のない
消去状態(VT <2V)ではビット線B2 に電流が流
れ、2)浮遊ゲートに電子が蓄積された書き込み状態
(VT >6V)ではビット線B2 に電流が流れないこと
から、それぞれデータ“0”および“1”の判定を行う
ことができる。また、セル22を選択し書き込みを行う
には、選択ワード線W2 を12V、選択ビット線B2 を
5Vに昇圧し、その他の非選択ワード線W1 ,W3 ,W
4 ,・・・および非選択ビット線B1 ,B3 ,B4 ,・
・・を接地することにより行うことができる。
【0008】
【発明が解決しようとする課題】しかし、従来のSIE
PROMによりメモリセルアレイを構成し、前記書き込
み動作を行う場合、次のような問題が生ずる。すなわ
ち、書き込み時に選択ビット線上の非選択ビットセルの
ドレインに対し書き込み電圧VD (=5V)がストレス
として印加されることである。この電圧ストレスによ
り、1)浮遊ゲートに蓄積された電子がFowler−
Nordheimトンネリング電流としてドレインに放
出される、2)ドレイン近傍でホットホールが生じ、浮
遊ゲートに注入される、3)ドレイン近傍でバンド間ト
ンネリングにより電子・正孔が生じ、このホールが浮遊
ゲートに注入される、等の現象が生じ、その結果浮遊ゲ
ートに蓄積された電子が減少してしまう。言い替えれ
ば、書き込み時に選択ビット線上の非選択ビットのデー
タ“1”が誤消去され“0”になるという現象が生じる
(以下、この現象を書き込みドレインディスターブと呼
ぶ)。このドレインディスターブが生じると、同一ビッ
ト線上に配置できるセル数およびデータ書換回数が制限
されてしまうという問題が生じる。特に、フラッシュメ
モリとしての応用を考えた場合、ワード線方向にセクタ
の構成を行うと、1)小規模消去ブロック構成となる、
または、2)選択トランジスタを設けた副ビット線を導
入する、等複雑な回路設計やプロセスの増大が要求さ
れ、結果としてデバイスの価格を高くしてしまうという
問題を引き起こす。
PROMによりメモリセルアレイを構成し、前記書き込
み動作を行う場合、次のような問題が生ずる。すなわ
ち、書き込み時に選択ビット線上の非選択ビットセルの
ドレインに対し書き込み電圧VD (=5V)がストレス
として印加されることである。この電圧ストレスによ
り、1)浮遊ゲートに蓄積された電子がFowler−
Nordheimトンネリング電流としてドレインに放
出される、2)ドレイン近傍でホットホールが生じ、浮
遊ゲートに注入される、3)ドレイン近傍でバンド間ト
ンネリングにより電子・正孔が生じ、このホールが浮遊
ゲートに注入される、等の現象が生じ、その結果浮遊ゲ
ートに蓄積された電子が減少してしまう。言い替えれ
ば、書き込み時に選択ビット線上の非選択ビットのデー
タ“1”が誤消去され“0”になるという現象が生じる
(以下、この現象を書き込みドレインディスターブと呼
ぶ)。このドレインディスターブが生じると、同一ビッ
ト線上に配置できるセル数およびデータ書換回数が制限
されてしまうという問題が生じる。特に、フラッシュメ
モリとしての応用を考えた場合、ワード線方向にセクタ
の構成を行うと、1)小規模消去ブロック構成となる、
または、2)選択トランジスタを設けた副ビット線を導
入する、等複雑な回路設計やプロセスの増大が要求さ
れ、結果としてデバイスの価格を高くしてしまうという
問題を引き起こす。
【0009】本発明の目的は、低電圧書き込みが可能で
あり、かつドレインディスターブ耐性の高い不揮発性半
導体記憶装置を提供することにある。
あり、かつドレインディスターブ耐性の高い不揮発性半
導体記憶装置を提供することにある。
【0010】
【課題を解決するための手段】本発明は、P型の主表面
を有する半導体基板と、この主表面上に形成されたN型
のドレイン領域・ソース領域と、このドレイン領域・ソ
ース領域との間に形成されたチャネル領域と、このチャ
ネル領域上に順次形成された第1の絶縁膜の浮遊ゲー
ト、第2の絶縁膜の制御ゲートとを有する不揮発性半導
体記憶装置において、前記ソース領域は浮遊ゲートまた
は制御ゲートと重ならないようチャネル領域内に間隔
(オフセット)を設けて形成され、前記ドレイン領域
は、前記浮遊ゲートまたは前記制御ゲートに対して自己
整合的に形成され、かつ、前記ドレイン領域は、n+ 不
純物領域と、このn+ 不純物領域のチャネル領域側に隣
接しかつこのn+ 不純物濃度より低濃度のn- 不純物領
域とから形成されていることを特徴とする。
を有する半導体基板と、この主表面上に形成されたN型
のドレイン領域・ソース領域と、このドレイン領域・ソ
ース領域との間に形成されたチャネル領域と、このチャ
ネル領域上に順次形成された第1の絶縁膜の浮遊ゲー
ト、第2の絶縁膜の制御ゲートとを有する不揮発性半導
体記憶装置において、前記ソース領域は浮遊ゲートまた
は制御ゲートと重ならないようチャネル領域内に間隔
(オフセット)を設けて形成され、前記ドレイン領域
は、前記浮遊ゲートまたは前記制御ゲートに対して自己
整合的に形成され、かつ、前記ドレイン領域は、n+ 不
純物領域と、このn+ 不純物領域のチャネル領域側に隣
接しかつこのn+ 不純物濃度より低濃度のn- 不純物領
域とから形成されていることを特徴とする。
【0011】本発明によれば、前記ドレイン領域のチャ
ネル領域側に隣接された低濃度n-不純物領域をLDD
(Lightly Doped Drain)構造とす
ることができる。
ネル領域側に隣接された低濃度n-不純物領域をLDD
(Lightly Doped Drain)構造とす
ることができる。
【0012】また本発明によれば、前記ドレイン領域の
チャネル領域側に隣接された低濃度n- 不純物領域をD
DD(Double Diffused Drain)
構造とすることができる。
チャネル領域側に隣接された低濃度n- 不純物領域をD
DD(Double Diffused Drain)
構造とすることができる。
【0013】また、本発明の不揮発性半導体記憶装置の
製造方法は、表面部にP型領域を有する半導体基板に素
子分離構造体を形成して素子形成領域を区画する工程
と、前記素子形成領域の前記半導体基板表面を被覆して
第1ゲート絶縁膜を形成し第1導体膜を堆積し前記第1
導体膜を前記素子形成領域とその近傍上に残してパター
ニングして浮遊ゲート用導体膜を形成する工程と、前記
浮遊ゲート用導体膜を被覆して第2ゲート絶縁膜を形成
し第2導体膜を堆積したのち前記第2導体膜,第2ゲー
ト絶縁膜および浮遊ゲート用導体膜をパターニングして
前記素子形成領域の中央部を横断する積層ゲート構造体
を形成する工程と、前記積層ゲート構造体の設けられて
いない前記素子形成領域の一方であるドレイン領域に所
定のイオンを注入してn- 不純物領域を形成する工程
と、前記積層ゲート構造体の前記ソース領域側と前記ド
レイン領域側とにスペーサを形成しイオン注入を行いN
型のn+ 不純物ソース領域とn+ 不純物ドレイン領域を
形成する工程と、を含むことを特徴とする。
製造方法は、表面部にP型領域を有する半導体基板に素
子分離構造体を形成して素子形成領域を区画する工程
と、前記素子形成領域の前記半導体基板表面を被覆して
第1ゲート絶縁膜を形成し第1導体膜を堆積し前記第1
導体膜を前記素子形成領域とその近傍上に残してパター
ニングして浮遊ゲート用導体膜を形成する工程と、前記
浮遊ゲート用導体膜を被覆して第2ゲート絶縁膜を形成
し第2導体膜を堆積したのち前記第2導体膜,第2ゲー
ト絶縁膜および浮遊ゲート用導体膜をパターニングして
前記素子形成領域の中央部を横断する積層ゲート構造体
を形成する工程と、前記積層ゲート構造体の設けられて
いない前記素子形成領域の一方であるドレイン領域に所
定のイオンを注入してn- 不純物領域を形成する工程
と、前記積層ゲート構造体の前記ソース領域側と前記ド
レイン領域側とにスペーサを形成しイオン注入を行いN
型のn+ 不純物ソース領域とn+ 不純物ドレイン領域を
形成する工程と、を含むことを特徴とする。
【0014】
【作用】上述した手段によれば、メモリアレイの書き込
み動作時に選択ビット線上の非選択ビット線、すなわ
ち、ドレインに書き込み電圧VD がストレスとして印加
されるに対しても、ドレイン側のN型不純物濃度分布を
最適化することにより、ドレイン端近傍でのポテンシャ
ル勾配を緩やかにでき、その結果、浮遊ゲートに蓄積さ
れた電子を減少させるドレインディスターブの発生を抑
制することが可能となる。その結果、回路設計上複雑な
工夫をすることなく、大容量フラッシュメモリを構成す
ることが可能となる。
み動作時に選択ビット線上の非選択ビット線、すなわ
ち、ドレインに書き込み電圧VD がストレスとして印加
されるに対しても、ドレイン側のN型不純物濃度分布を
最適化することにより、ドレイン端近傍でのポテンシャ
ル勾配を緩やかにでき、その結果、浮遊ゲートに蓄積さ
れた電子を減少させるドレインディスターブの発生を抑
制することが可能となる。その結果、回路設計上複雑な
工夫をすることなく、大容量フラッシュメモリを構成す
ることが可能となる。
【0015】また、本発明の半導体記憶装置の製造方法
は、製造プロセス上従来技術との整合性が高く、新たに
マスク工程を追加することなく、ドレイン側にはLDD
構造を形成し、ソース側にはオフセット領域を形成する
製造が安定して行える。
は、製造プロセス上従来技術との整合性が高く、新たに
マスク工程を追加することなく、ドレイン側にはLDD
構造を形成し、ソース側にはオフセット領域を形成する
製造が安定して行える。
【0016】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【0017】図1は本発明の不揮発性半導体記憶装置の
一実施例を示す図であり、(a)は部分平面図、(b)
は断面図である。この実施例は、ボロン濃度2×1015
cm-3のP型シリコン基板1(あるいはn- 型シリコン
基板にPウェルを形成したものでもよく、その場合はP
ウェルの表面部の濃度が2×1015cm-3)の表面部に
選択的に形成されたN型のドレイン領域10dとソース
領域10sとで挟まれたP型シリコン基板1の表面を第
1ゲート絶縁膜3(厚さ10nmの酸化シリコン膜)を
介して選択的に被覆する浮遊ゲート電極4bおよび浮遊
ゲート電極4b表面に第2ゲート絶縁膜5(厚さ20n
mの酸化シリコン膜)を介して被着された制御ゲート電
極6aを有し、ソース領域10sと浮遊ゲート電極4b
直下部との間にオフセット領域が設けられた不揮発性半
導体記憶装置において、前述の浅いn+ 拡散層からなる
ドレイン領域10dは、それを取り囲むように形成され
たn- 拡散層7との二重構造をなしている。なお、例え
ば、LOFF =0.15μmとし、n- 拡散層7を加速電
圧70keV,注入密度5×1014cm-2で燐をイオン
注入後、980℃,45分の熱拡散により形成し、続い
て、ソース領域10sとドレイン領域のn+ 拡散層10
dを、加速電圧50keV,注入密度5×1015cm-2
で砒素をイオン注入後、850℃,30分の熱拡散によ
り形成した。なお図1において、11は層間絶縁膜、1
2はコンタクト孔、13は引出し電極である。
一実施例を示す図であり、(a)は部分平面図、(b)
は断面図である。この実施例は、ボロン濃度2×1015
cm-3のP型シリコン基板1(あるいはn- 型シリコン
基板にPウェルを形成したものでもよく、その場合はP
ウェルの表面部の濃度が2×1015cm-3)の表面部に
選択的に形成されたN型のドレイン領域10dとソース
領域10sとで挟まれたP型シリコン基板1の表面を第
1ゲート絶縁膜3(厚さ10nmの酸化シリコン膜)を
介して選択的に被覆する浮遊ゲート電極4bおよび浮遊
ゲート電極4b表面に第2ゲート絶縁膜5(厚さ20n
mの酸化シリコン膜)を介して被着された制御ゲート電
極6aを有し、ソース領域10sと浮遊ゲート電極4b
直下部との間にオフセット領域が設けられた不揮発性半
導体記憶装置において、前述の浅いn+ 拡散層からなる
ドレイン領域10dは、それを取り囲むように形成され
たn- 拡散層7との二重構造をなしている。なお、例え
ば、LOFF =0.15μmとし、n- 拡散層7を加速電
圧70keV,注入密度5×1014cm-2で燐をイオン
注入後、980℃,45分の熱拡散により形成し、続い
て、ソース領域10sとドレイン領域のn+ 拡散層10
dを、加速電圧50keV,注入密度5×1015cm-2
で砒素をイオン注入後、850℃,30分の熱拡散によ
り形成した。なお図1において、11は層間絶縁膜、1
2はコンタクト孔、13は引出し電極である。
【0018】図2は本実施例によるSIEPROMの書
き込みドレインディスターブを示すグラフである。L=
0.6μm、W=0.8μm、LOFF =0.15μmの
素子にVCG=VS =0V;VD =5Vのストレスを印加
したときの書き込み状態にあるメモリセルのしきい値電
圧VTMの変化の実測値を示す。単純シングルドレイン構
造の従来SIEPROMが100msで1Vのしきい値
変化(VTM=6V→5V)を起こしているのに対し、本
実施例のSIEPROMでは、105 s以上のドレイン
ディスターブ耐性を持っている。ワード線方向にセクタ
を構成し、tw=10μs、データ書換回数106 回以
上を前提としたフラッシュメモリのアレイを設計する場
合、同一ビット線上に構成できるセル数を104 個にす
ることが可能である。このように、本実施例におけるセ
ルでは、ゲートディスターブ耐性が著しく向上し、その
アレイ構成の自由度を増大させることができる。
き込みドレインディスターブを示すグラフである。L=
0.6μm、W=0.8μm、LOFF =0.15μmの
素子にVCG=VS =0V;VD =5Vのストレスを印加
したときの書き込み状態にあるメモリセルのしきい値電
圧VTMの変化の実測値を示す。単純シングルドレイン構
造の従来SIEPROMが100msで1Vのしきい値
変化(VTM=6V→5V)を起こしているのに対し、本
実施例のSIEPROMでは、105 s以上のドレイン
ディスターブ耐性を持っている。ワード線方向にセクタ
を構成し、tw=10μs、データ書換回数106 回以
上を前提としたフラッシュメモリのアレイを設計する場
合、同一ビット線上に構成できるセル数を104 個にす
ることが可能である。このように、本実施例におけるセ
ルでは、ゲートディスターブ耐性が著しく向上し、その
アレイ構成の自由度を増大させることができる。
【0019】次に本発明の不揮発性半導体記憶装置の製
造方法の実施例について図面を参照して説明する。ま
ず、図3に示すように不純物濃度2×1015cm-3のP
型シリコン基板1(あるいはP- 型シリコン基板にPウ
ェルを形成したものでもよい)を用意し、素子分離構造
体としてトレンチやフィールド酸化膜2を形成して素子
形成領域を区画し、素子形成領域上に第1ゲート絶縁膜
3、第1導体膜4を順次成長する。例えば、第1ゲート
絶縁膜3は厚さ10nmの窒化酸化シリコン膜、第1導
体膜4は不純物をドープした厚さ200nmのポリシリ
コン膜を使うことができる。
造方法の実施例について図面を参照して説明する。ま
ず、図3に示すように不純物濃度2×1015cm-3のP
型シリコン基板1(あるいはP- 型シリコン基板にPウ
ェルを形成したものでもよい)を用意し、素子分離構造
体としてトレンチやフィールド酸化膜2を形成して素子
形成領域を区画し、素子形成領域上に第1ゲート絶縁膜
3、第1導体膜4を順次成長する。例えば、第1ゲート
絶縁膜3は厚さ10nmの窒化酸化シリコン膜、第1導
体膜4は不純物をドープした厚さ200nmのポリシリ
コン膜を使うことができる。
【0020】次に、図4に示すように、第1導体膜4を
パターニングして素子形成領域とその近傍を覆う浮遊ゲ
ート用導体膜4aとした後に、第2ゲート絶縁膜5を成
長し、続いて、第2導体膜6を成長する。ここで、第2
ゲート絶縁膜5としては、例えば、厚さ20nmのON
O三層膜(酸化シリコン膜/窒化シリコン膜/酸化シリ
コン膜)を使い、第2導体膜6としては、厚さ250n
mのタングステンポリサイド膜(タングステンシリサイ
ド膜/ポリシリコン膜)を使うことができる。
パターニングして素子形成領域とその近傍を覆う浮遊ゲ
ート用導体膜4aとした後に、第2ゲート絶縁膜5を成
長し、続いて、第2導体膜6を成長する。ここで、第2
ゲート絶縁膜5としては、例えば、厚さ20nmのON
O三層膜(酸化シリコン膜/窒化シリコン膜/酸化シリ
コン膜)を使い、第2導体膜6としては、厚さ250n
mのタングステンポリサイド膜(タングステンシリサイ
ド膜/ポリシリコン膜)を使うことができる。
【0021】次に、図5に示すように、第2導体膜6、
第2ゲート絶縁膜5、浮遊ゲート用導体膜4aを順次異
方性ドライエッチングにてパターニングすることによ
り、浮遊ゲート電極4b、第2ゲート絶縁膜5および制
御ゲート電極6aからなる積層ゲート構造体を形成す
る。この積層ゲート構造体は素子形成領域の中央部を横
断し、制御ゲート電極6aは制御ゲート電極配線と連結
した形に加工されるのが普通である。続いて、感光性レ
ジスト膜Cを基板表面全面に塗布した後、光リソグラフ
ィーによりドレイン領域上を開孔し、砒素イオン(As
+ )を加速エネルギー50keV,密度5×1013cm
-2で注入し、感光性レジスト膜Cを剥離した後、850
℃,30分の熱拡散によりn- 不純物領域8を形成す
る。
第2ゲート絶縁膜5、浮遊ゲート用導体膜4aを順次異
方性ドライエッチングにてパターニングすることによ
り、浮遊ゲート電極4b、第2ゲート絶縁膜5および制
御ゲート電極6aからなる積層ゲート構造体を形成す
る。この積層ゲート構造体は素子形成領域の中央部を横
断し、制御ゲート電極6aは制御ゲート電極配線と連結
した形に加工されるのが普通である。続いて、感光性レ
ジスト膜Cを基板表面全面に塗布した後、光リソグラフ
ィーによりドレイン領域上を開孔し、砒素イオン(As
+ )を加速エネルギー50keV,密度5×1013cm
-2で注入し、感光性レジスト膜Cを剥離した後、850
℃,30分の熱拡散によりn- 不純物領域8を形成す
る。
【0022】次に、図6に示すように、酸化シリコン膜
9を成長する。酸化シリコン膜9は、例えば、段差被覆
性のよい化学気相成長法(CVD)により形成すること
ができる。
9を成長する。酸化シリコン膜9は、例えば、段差被覆
性のよい化学気相成長法(CVD)により形成すること
ができる。
【0023】次に、図7に示すように、半導体基板1表
面に形成された酸化シリコン膜9を異方性ドライエッチ
ングにより全面エッチングすることにより、浮遊ゲート
電極4b・第2ゲート絶縁膜5・制御ゲート電極6aの
側壁にポリシリコンのサイドウォール9aを形成する。
面に形成された酸化シリコン膜9を異方性ドライエッチ
ングにより全面エッチングすることにより、浮遊ゲート
電極4b・第2ゲート絶縁膜5・制御ゲート電極6aの
側壁にポリシリコンのサイドウォール9aを形成する。
【0024】最後に、図8に示すように、砒素イオン
(As+ )を加速エネルギー70keV,密度5×10
15cm-2でイオン注入し、次いで、窒素雰囲気中で90
0℃,30分の熱処理を行い、n+ 不純物によるソース
領域10s・ドレイン領域10dを形成する。
(As+ )を加速エネルギー70keV,密度5×10
15cm-2でイオン注入し、次いで、窒素雰囲気中で90
0℃,30分の熱処理を行い、n+ 不純物によるソース
領域10s・ドレイン領域10dを形成する。
【0025】この製造方法によれば、従来技術との整合
性の高いプロセスで、かつ、新たなマスク工程を追加す
ることなく、ドレイン側にはLDD構造が形成され、ソ
ース側にはオフセット領域が形成される半導体記憶装置
の製造が安定して行える。また、製造プロセス上ソース
領域の不純物分布とドレイン側の不純物分布とを独立し
て行っているので、メモリセル設計の自由度もきわめて
高い。
性の高いプロセスで、かつ、新たなマスク工程を追加す
ることなく、ドレイン側にはLDD構造が形成され、ソ
ース側にはオフセット領域が形成される半導体記憶装置
の製造が安定して行える。また、製造プロセス上ソース
領域の不純物分布とドレイン側の不純物分布とを独立し
て行っているので、メモリセル設計の自由度もきわめて
高い。
【0026】
【発明の効果】以上説明したように本発明は、浮遊ゲー
トを有する不揮発性半導体記憶素子において、ソース領
域を浮遊ゲートと重ならないようチャネル領域内にオフ
セットを設けて形成し、かつ、ドレイン領域にはn- 拡
散層とn+ 拡散層とを設けて不純物濃度分布を最適化
し、ドレインディスターブ耐性の高く、低電圧・高速書
き込みの行える設計自由度の高いSIEPROMを、安
定に製造できる。
トを有する不揮発性半導体記憶素子において、ソース領
域を浮遊ゲートと重ならないようチャネル領域内にオフ
セットを設けて形成し、かつ、ドレイン領域にはn- 拡
散層とn+ 拡散層とを設けて不純物濃度分布を最適化
し、ドレインディスターブ耐性の高く、低電圧・高速書
き込みの行える設計自由度の高いSIEPROMを、安
定に製造できる。
【図1】本発明の不揮発性半導体記憶装置の実施例の構
造断面図である。
造断面図である。
【図2】図1に示した不揮発性半導体記憶装置の書き込
みドレインディスターブ耐性を示す図である。
みドレインディスターブ耐性を示す図である。
【図3】本発明の不揮発性半導体記憶装置の製造方法の
実施例の工程断面図である。
実施例の工程断面図である。
【図4】本発明の不揮発性半導体記憶装置の製造方法の
実施例の工程断面図である。
実施例の工程断面図である。
【図5】本発明の不揮発性半導体記憶装置の製造方法の
実施例の工程断面図である。
実施例の工程断面図である。
【図6】本発明の不揮発性半導体記憶装置の製造方法の
実施例の工程断面図である。
実施例の工程断面図である。
【図7】本発明の不揮発性半導体記憶装置の製造方法の
実施例の工程断面図である。
実施例の工程断面図である。
【図8】本発明の不揮発性半導体記憶装置の製造方法の
実施例の工程断面図である。
実施例の工程断面図である。
【図9】従来の半導体記憶素子(SIEPROM)を示
す図である。
す図である。
【図10】図9に示した半導体記憶素子の書き込み特性
を示す図である。
を示す図である。
【図11】図9に示した半導体記憶素子を基本単位とす
るメモリアレイを示す図である。
るメモリアレイを示す図である。
1 半導体基板 2 素子分離構造体(フィールド酸化膜またはトレンチ
分離酸化膜) 3 第1ゲート絶縁膜 4 第1導電膜 4a 浮遊ゲート用導体膜 4b 浮遊ゲート電極 5 第2ゲート絶縁膜 6 第2導電膜 6a 制御ゲート電極 7 n- 拡散層(DDD) 8 n- 拡散層(LDD) 9 酸化シリコン膜 9a 酸化シリコン膜側壁(スペーサ) 10d ドレイン領域(n+ 拡散層) 10s ソース領域(n+ 拡散層) 11 層間絶縁膜 12 コンタクト孔 13 引き出し電極 A チャネル領域 B オフセット領域 C 感光性レジスト
分離酸化膜) 3 第1ゲート絶縁膜 4 第1導電膜 4a 浮遊ゲート用導体膜 4b 浮遊ゲート電極 5 第2ゲート絶縁膜 6 第2導電膜 6a 制御ゲート電極 7 n- 拡散層(DDD) 8 n- 拡散層(LDD) 9 酸化シリコン膜 9a 酸化シリコン膜側壁(スペーサ) 10d ドレイン領域(n+ 拡散層) 10s ソース領域(n+ 拡散層) 11 層間絶縁膜 12 コンタクト孔 13 引き出し電極 A チャネル領域 B オフセット領域 C 感光性レジスト
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成6年10月14日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】請求項1
【補正方法】変更
【補正内容】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0010
【補正方法】変更
【補正内容】
【0010】
【課題を解決するための手段】本発明は、P型の主表面
を有する半導体基板と、この主表面上に形成されたN型
のドレイン領域・ソース領域と、このドレイン領域・ソ
ース領域との間に形成されたチャネル領域と、このチャ
ネル領域上に順次形成された第1の絶縁膜・浮遊ゲート
・第2の絶縁膜・制御ゲートを有する不揮発性半導体記
憶装置において、 前記ソース領域は浮遊ゲートまたは制御ゲートと重なら
ないようチャネル領域内に間隔(オフセット)を設けて
形成され、前記ドレイン領域は、前記浮遊ゲートまたは
前記制御ゲートに対して自己整合的に形成され、かつ、
前記ドレイン領域は、n+ 不純物領域と、このn+ 不純
物領域のチャネル領域側に隣接しかつこのn+ 不純物濃
度より低濃度のn- 不純物領域とから形成されているこ
とを特徴とする。
を有する半導体基板と、この主表面上に形成されたN型
のドレイン領域・ソース領域と、このドレイン領域・ソ
ース領域との間に形成されたチャネル領域と、このチャ
ネル領域上に順次形成された第1の絶縁膜・浮遊ゲート
・第2の絶縁膜・制御ゲートを有する不揮発性半導体記
憶装置において、 前記ソース領域は浮遊ゲートまたは制御ゲートと重なら
ないようチャネル領域内に間隔(オフセット)を設けて
形成され、前記ドレイン領域は、前記浮遊ゲートまたは
前記制御ゲートに対して自己整合的に形成され、かつ、
前記ドレイン領域は、n+ 不純物領域と、このn+ 不純
物領域のチャネル領域側に隣接しかつこのn+ 不純物濃
度より低濃度のn- 不純物領域とから形成されているこ
とを特徴とする。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/115
Claims (4)
- 【請求項1】P型の主表面を有する半導体基板と、この
主表面上に形成されたN型のドレイン領域・ソース領域
と、このドレイン領域・ソース領域との間に形成された
チャネル領域と、このチャネル領域上に順次形成された
第1の絶縁膜の浮遊ゲート、第2の絶縁膜の制御ゲート
とを有する不揮発性半導体記憶装置において、 前記ソース領域は浮遊ゲートまたは制御ゲートと重なら
ないようチャネル領域内に間隔(オフセット)を設けて
形成され、前記ドレイン領域は、前記浮遊ゲートまたは
前記制御ゲートに対して自己整合的に形成され、かつ、
前記ドレイン領域は、n+ 不純物領域と、このn+ 不純
物領域のチャネル領域側に隣接しかつこのn+ 不純物濃
度より低濃度のn- 不純物領域とから形成されているこ
とを特徴とする不揮発性半導体集積回路装置。 - 【請求項2】前記ドレイン領域のチャネル領域側に隣接
された低濃度n- 不純物領域がLDD構造であることを
特徴とする請求項1記載の不揮発性半導体集積回路装
置。 - 【請求項3】前記ドレイン領域のチャネル領域側に隣接
された低濃度n- 不純物領域がDDD構造であることを
特徴とする請求項1記載の不揮発性半導体集積回路装
置。 - 【請求項4】表面部にP型領域を有する半導体基板に素
子分離構造体を形成して素子形成領域を区画する工程
と、 前記素子形成領域の前記半導体基板表面を被覆して第1
ゲート絶縁膜を形成し第1導体膜を堆積し前記第1導体
膜を前記素子形成領域とその近傍上に残してパターニン
グして浮遊ゲート用導体膜を形成する工程と、 前記浮遊ゲート用導体膜を被覆して第2ゲート絶縁膜を
形成し第2導体膜を堆積したのち前記第2導体膜,第2
ゲート絶縁膜および浮遊ゲート用導体膜をパターニング
して前記素子形成領域の中央部を横断する積層ゲート構
造体を形成する工程と、 前記積層ゲート構造体の設けられていない前記素子形成
領域の一方であるドレイン領域に所定のイオンを注入し
てn- 不純物領域を形成する工程と、 前記積層ゲート構造体の前記ソース領域側と前記ドレイ
ン領域側とにスペーサを形成しイオン注入を行いN型の
n+ 不純物ソース領域とn+ 不純物ドレイン領域を形成
する工程と、 を含むことを特徴とする不揮発性半導体集積回路装置の
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5308937A JP2901473B2 (ja) | 1993-12-09 | 1993-12-09 | 不揮発性半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5308937A JP2901473B2 (ja) | 1993-12-09 | 1993-12-09 | 不揮発性半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07161850A true JPH07161850A (ja) | 1995-06-23 |
JP2901473B2 JP2901473B2 (ja) | 1999-06-07 |
Family
ID=17987067
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5308937A Expired - Fee Related JP2901473B2 (ja) | 1993-12-09 | 1993-12-09 | 不揮発性半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2901473B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1548831A1 (en) * | 2002-08-30 | 2005-06-29 | Spansion LLC | Semiconductor storage device and its manufacturing method |
JP2009123842A (ja) * | 2007-11-13 | 2009-06-04 | Ricoh Co Ltd | 半導体装置 |
US7821057B2 (en) | 2006-07-03 | 2010-10-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method thereof |
JP2015159145A (ja) * | 2014-02-21 | 2015-09-03 | 旭化成エレクトロニクス株式会社 | 不揮発性記憶素子及び不揮発性記憶装置 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102623455A (zh) * | 2011-01-27 | 2012-08-01 | 北京兆易创新科技有限公司 | 一种非易失性存储单元及其制造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01304784A (ja) * | 1988-06-02 | 1989-12-08 | Seiko Instr Inc | 半導体不揮発性メモリの製造方法 |
JPH02114674A (ja) * | 1988-10-25 | 1990-04-26 | Seiko Instr Inc | 半導体不揮発性メモリの動作方法 |
-
1993
- 1993-12-09 JP JP5308937A patent/JP2901473B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01304784A (ja) * | 1988-06-02 | 1989-12-08 | Seiko Instr Inc | 半導体不揮発性メモリの製造方法 |
JPH02114674A (ja) * | 1988-10-25 | 1990-04-26 | Seiko Instr Inc | 半導体不揮発性メモリの動作方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1548831A1 (en) * | 2002-08-30 | 2005-06-29 | Spansion LLC | Semiconductor storage device and its manufacturing method |
EP1548831A4 (en) * | 2002-08-30 | 2008-05-21 | Fujitsu Ltd | SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME |
US7821057B2 (en) | 2006-07-03 | 2010-10-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method thereof |
JP2009123842A (ja) * | 2007-11-13 | 2009-06-04 | Ricoh Co Ltd | 半導体装置 |
JP2015159145A (ja) * | 2014-02-21 | 2015-09-03 | 旭化成エレクトロニクス株式会社 | 不揮発性記憶素子及び不揮発性記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2901473B2 (ja) | 1999-06-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5629541A (en) | Semiconductor memory device constituted by single transistor type non-volatile cells and facilitated for both electrical erasing and writing of data | |
US6101128A (en) | Nonvolatile semiconductor memory and driving method and fabrication method of the same | |
US5402374A (en) | Non-volatile semiconductor memory device and memory circuit using the same | |
US5776810A (en) | Method for forming EEPROM with split gate source side injection | |
US5284785A (en) | Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and methods for making and using the same | |
JP3200497B2 (ja) | 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法 | |
US6157575A (en) | Nonvolatile memory device and operating method thereof | |
JP2848223B2 (ja) | 不揮発性半導体記憶装置の消去方法及び製造方法 | |
JPH0897309A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
US6248629B1 (en) | Process for fabricating a flash memory device | |
US5523249A (en) | Method of making an EEPROM cell with separate erasing and programming regions | |
US5565371A (en) | Method of making EPROM with separate erasing and programming regions | |
US5576232A (en) | Fabrication process for flash memory in which channel lengths are controlled | |
US6611459B2 (en) | Non-volatile semiconductor memory device | |
JP2901473B2 (ja) | 不揮発性半導体集積回路装置 | |
USRE37199E1 (en) | Method of making nonvolatile semiconductor memory | |
JP3198682B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JPH06125094A (ja) | 不揮発性記憶素子およびこの素子の製造方法ならびにこの素子を利用した不揮発性記憶装置およびその駆動方法 | |
US6171907B1 (en) | Method for fabricating tunnel window in EEPROM cell with reduced cell pitch | |
JP2829208B2 (ja) | 半導体集積回路装置およびその製造方法 | |
JPH07202046A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP3462526B2 (ja) | 不揮発性記憶装置及びその製造方法 | |
KR940011811B1 (ko) | 불휘발성 반도체 메모리장치 및 그 제조방법 | |
JP3133462B2 (ja) | 不揮発性半導体記憶装置 | |
JPH06326324A (ja) | 不揮発性半導体記憶装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970701 |
|
LAPS | Cancellation because of no payment of annual fees |