JP3357693B2 - エミュレーションメモリのマッピング回路及びエミュレーションシステム - Google Patents
エミュレーションメモリのマッピング回路及びエミュレーションシステムInfo
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- JP3357693B2 JP3357693B2 JP30861792A JP30861792A JP3357693B2 JP 3357693 B2 JP3357693 B2 JP 3357693B2 JP 30861792 A JP30861792 A JP 30861792A JP 30861792 A JP30861792 A JP 30861792A JP 3357693 B2 JP3357693 B2 JP 3357693B2
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Description
【０００１】
【産業上の利用分野】この発明は、インサーキットエミ
ュレータにおけるエミュレーションメモリのマッピング
回路に関し、特にメモリを高速にアクセスするターゲッ
トプロセッサに対応したエミュレーションメモリに最適
なマッピング回路に使用されるものである。
ュレータにおけるエミュレーションメモリのマッピング
回路に関し、特にメモリを高速にアクセスするターゲッ
トプロセッサに対応したエミュレーションメモリに最適
なマッピング回路に使用されるものである。
【０００２】
【従来の技術】インサーキットエミュレータでは、ター
ゲットプロセッサがアクセスするメモリの代用として、
エミュレーションメモリを提供している。このようなエ
ミュレーションメモリにおいては、プロセッサが本来ア
クセスするメモリの構成にできるだけ近づけるために、
任意のアドレスをエミュレーションメモリに割り当てる
マッピング処理が行なわれている。
ゲットプロセッサがアクセスするメモリの代用として、
エミュレーションメモリを提供している。このようなエ
ミュレーションメモリにおいては、プロセッサが本来ア
クセスするメモリの構成にできるだけ近づけるために、
任意のアドレスをエミュレーションメモリに割り当てる
マッピング処理が行なわれている。
【０００３】図３は上述したマッピング処理を行うマッ
ピング回路及びその周辺の構成を示す図である。
ピング回路及びその周辺の構成を示す図である。
【０００４】図３において、マッピング回路５１は、エ
ミュレーションメモリ５２の全アドレス空間のうちの１
つのアドレス領域、例えば１ページだけをマッピングす
るものである。ターゲットプロセッサ５３がメモリ（図
示せず）をアクセスすると、そのアドレス信号の上位側
と、マッピング回路５１に設けられたレジスタ５４に外
部から設定されたマッピングアドレスとが比較され、両
者が一致した場合には、ターゲットプロセッサ５３のメ
モリアクセスがエミュレーションメモリ５２に割り当て
られたものとして、ヒット信号（ＨＩＴ＃）がエミュレ
ーションメモリ５２のイネーブル信号として、マッピン
グ回路５１からエミュレーションメモリ５２に与えられ
る。これにより、エミュレーションメモリ５２はアクセ
ス可能状態となり、ターゲットプロセッサ５３から出力
されたアドレス信号の下位側でエミュレーションメモリ
５２がアクセスされる。
ミュレーションメモリ５２の全アドレス空間のうちの１
つのアドレス領域、例えば１ページだけをマッピングす
るものである。ターゲットプロセッサ５３がメモリ（図
示せず）をアクセスすると、そのアドレス信号の上位側
と、マッピング回路５１に設けられたレジスタ５４に外
部から設定されたマッピングアドレスとが比較され、両
者が一致した場合には、ターゲットプロセッサ５３のメ
モリアクセスがエミュレーションメモリ５２に割り当て
られたものとして、ヒット信号（ＨＩＴ＃）がエミュレ
ーションメモリ５２のイネーブル信号として、マッピン
グ回路５１からエミュレーションメモリ５２に与えられ
る。これにより、エミュレーションメモリ５２はアクセ
ス可能状態となり、ターゲットプロセッサ５３から出力
されたアドレス信号の下位側でエミュレーションメモリ
５２がアクセスされる。
【０００５】図４は図３に示すマッピング回路におい
て、上述した比較動作を行う比較回路の具体的な回路構
成を示す図である。
て、上述した比較動作を行う比較回路の具体的な回路構
成を示す図である。
【０００６】図４において、比較回路５５では、ターゲ
ットプロセッサ５３から出力されたアドレス信号の上位
側ｎビット（Ａ0 〜Ａn-1 ）と、レジスタ５４に設定さ
れたマッピングアドレスのそれぞれが排他的否定論理和
（ＥＸ−ＮＯＲ）ゲート５６により比較され、それぞれ
のＥＸ−ＮＯＲゲート５６による比較結果がすべて一致
したことが否定論理積（ＮＡＮＤ）ゲート５７によって
検出されると、ヒット信号がイネーブル信号（ＣＳ＃）
として出力される。
ットプロセッサ５３から出力されたアドレス信号の上位
側ｎビット（Ａ0 〜Ａn-1 ）と、レジスタ５４に設定さ
れたマッピングアドレスのそれぞれが排他的否定論理和
（ＥＸ−ＮＯＲ）ゲート５６により比較され、それぞれ
のＥＸ−ＮＯＲゲート５６による比較結果がすべて一致
したことが否定論理積（ＮＡＮＤ）ゲート５７によって
検出されると、ヒット信号がイネーブル信号（ＣＳ＃）
として出力される。
【０００７】このような比較回路５５を備えたマッピン
グ回路５１にあっては、マッピングアドレスがエミュレ
ーションメモリ５２の１ページ分だけしかレジスタ５４
に設定されていないので、複数のページをマッピング処
理することはできない。このため、複数のページをマッ
ピング処理するためには、図４に示す構成を複数用意し
なければならない。したがって、このような場合には、
エミュレーションメモリ及びマッピング回路における回
路面積の利用効率が極めて悪くなるとともに、回路規模
が増大することになる。
グ回路５１にあっては、マッピングアドレスがエミュレ
ーションメモリ５２の１ページ分だけしかレジスタ５４
に設定されていないので、複数のページをマッピング処
理することはできない。このため、複数のページをマッ
ピング処理するためには、図４に示す構成を複数用意し
なければならない。したがって、このような場合には、
エミュレーションメモリ及びマッピング回路における回
路面積の利用効率が極めて悪くなるとともに、回路規模
が増大することになる。
【０００８】そこで、エミュレーションメモリの回路規
模を増大させることなく、複数のページをマッピング処
理するマッピング回路５８としては、例えば図５及び図
５に示すマッピング回路５８の具体的な構成を示す図６
に示すようなものがある。
模を増大させることなく、複数のページをマッピング処
理するマッピング回路５８としては、例えば図５及び図
５に示すマッピング回路５８の具体的な構成を示す図６
に示すようなものがある。
【０００９】図５及び図６において、マッピングようと
する複数のそれぞれのページに対応した比較回路５９の
レジスタ６０に、マッピングアドレス設定回路６１によ
ってそれぞれのページに対応して設定されたマッピング
アドレスと、アドレス信号の上位側がそれぞれの比較回
路５９により比較される。比較回路５９のいずれかが一
致したことがプライオリティエンコーダ６２により検出
されると、ヒット信号（ＨＩＴ＃）エミュレーションメ
モリ５２に与えられる。また、一致した比較回路５９に
対応して選択されるエミュレーションメモリ５２のペー
ジを示すアドレス信号の上位側（ａ0 ，ａ1 ）がページ
選択アドレスとしてエミュレーションメモリ５２に与え
られる。
する複数のそれぞれのページに対応した比較回路５９の
レジスタ６０に、マッピングアドレス設定回路６１によ
ってそれぞれのページに対応して設定されたマッピング
アドレスと、アドレス信号の上位側がそれぞれの比較回
路５９により比較される。比較回路５９のいずれかが一
致したことがプライオリティエンコーダ６２により検出
されると、ヒット信号（ＨＩＴ＃）エミュレーションメ
モリ５２に与えられる。また、一致した比較回路５９に
対応して選択されるエミュレーションメモリ５２のペー
ジを示すアドレス信号の上位側（ａ0 ，ａ1 ）がページ
選択アドレスとしてエミュレーションメモリ５２に与え
られる。
【００１０】このような構成にあっては、複数のページ
の選択をプライオリティエンコーダ６２により行なって
いるので、エミュレーションメモリ５２を複数用意する
ことなく、回路面積を有効に利用することができる。
の選択をプライオリティエンコーダ６２により行なって
いるので、エミュレーションメモリ５２を複数用意する
ことなく、回路面積を有効に利用することができる。
【００１１】しかしながら、図６に示す構成にあって
は、ヒット信号ならびにページ選択アドレス（ａ0 ，ａ
1 ）を得るためには、すなわち、エミュレーションメモ
リ５２がアクセスされるためには、比較回路５９に加え
てプライオリティエンコーダ６２の処理時間が必要とな
る。
は、ヒット信号ならびにページ選択アドレス（ａ0 ，ａ
1 ）を得るためには、すなわち、エミュレーションメモ
リ５２がアクセスされるためには、比較回路５９に加え
てプライオリティエンコーダ６２の処理時間が必要とな
る。
【００１２】例えば、比較回路５９を図４に示すよう
に、ＥＸ−ＮＯＲゲート５６とＮＡＮＤゲート５７とで
構成した場合に、ＥＸ−ＮＯＲゲート５６の遅延時間が
論理ゲート２段分に相当するものとすると、ヒット信号
を得るためには、比較回路５９において論理ゲート３段
分の遅延時間と、プライオリティエンコーダ６２におい
て最低論理ゲート１段分の遅延時間の合計論理ゲート４
段分の遅延時間が必要となる。
に、ＥＸ−ＮＯＲゲート５６とＮＡＮＤゲート５７とで
構成した場合に、ＥＸ−ＮＯＲゲート５６の遅延時間が
論理ゲート２段分に相当するものとすると、ヒット信号
を得るためには、比較回路５９において論理ゲート３段
分の遅延時間と、プライオリティエンコーダ６２におい
て最低論理ゲート１段分の遅延時間の合計論理ゲート４
段分の遅延時間が必要となる。
【００１３】このため、エミュレーションメモリ５２の
アクセス時間が長くなり、ターゲットプロセッサにおけ
るメモリアクセスの高速化に対応することが極めて困難
になっていた。
アクセス時間が長くなり、ターゲットプロセッサにおけ
るメモリアクセスの高速化に対応することが極めて困難
になっていた。
【００１４】
【発明が解決しようとする課題】以上説明したように、
図３ならびに図４に示す従来のマッピング回路の構成に
あっては、エミュレーションメモリの複数のペーシをマ
ッピングしようとすると、回路面積の利用効率が悪化
し、構成の大型化を招いていた。
図３ならびに図４に示す従来のマッピング回路の構成に
あっては、エミュレーションメモリの複数のペーシをマ
ッピングしようとすると、回路面積の利用効率が悪化
し、構成の大型化を招いていた。
【００１５】一方、図５ならびに図６に示す従来のマッ
ピング回路の構成にあっては、構成の大型化は回避され
るが、エミュレーションメモリのアクセススピードが遅
くなるという不具合を招いていた。
ピング回路の構成にあっては、構成の大型化は回避され
るが、エミュレーションメモリのアクセススピードが遅
くなるという不具合を招いていた。
【００１６】すなわち、いずれの構成にあっても、構成
の大型化ならびにアクセススピードの遅れをともに回避
することはできなかった。
の大型化ならびにアクセススピードの遅れをともに回避
することはできなかった。
【００１７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、構成の小型化
ならびにエミュレーションメモリのアクセススピードの
高速化をともに満足させることができるエミュレーショ
ンメモリのマッピング回路を提供することにある。
たものであり、その目的とするところは、構成の小型化
ならびにエミュレーションメモリのアクセススピードの
高速化をともに満足させることができるエミュレーショ
ンメモリのマッピング回路を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、ターゲットプロセッ
サから与えられるアドレスを受けて、該アドレスをバッ
ファ出力又は反転出力する複数のバッファインバータ回
路と、前記バッファインバータ回路のバッファ出力又は
反転出力を受けて、該バッファ出力又は反転出力を論理
演算する複数の第１の論理ゲートと、前記第１の論理ゲ
ートの出力を受けて、エミュレーションメモリを選択し
てアクセス可能状態とする第１の選択信号を生成出力す
る第２の論理ゲートと、前記第１の論理ゲートの出力を
受けて、前記ターゲットプロセッサから与えられるアド
レスの内、前記エミュレーションメモリにマッピングさ
れるマッピングアドレスに対応して予め設定された前記
エミュレーションメモリのアドレス領域を選択指定する
第２の選択信号を生成出力する第３の論理ゲートとを備
え、前記第１の論理ゲートに与えられる前記バッファイ
ンバータ回路のバッファ出力又は反転出力の組み合わせ
がプログラマブルに変更されるＰＬＤ（プログラマブル
・ロジック・デバイス）と、前記ターゲットプロセッサ
のメモリアクセスに対して、前記エミュレーションメモ
リにマッピングされるマッピングアドレスを変更する場
合に、前記エミュレーションメモリに新たにマッピング
されるマッピングアドレスを入力する入力回路と、前記
入力回路から与えられるマッピングアドレスを、前記第
１の論理ゲートに与えられる前記バッファインバータ回
路の出力又は反転出力の組み合わせを決める接続情報に
変換する変換回路と、前記変換回路によって得られた接
続情報にしたがって、前記第１の論理ゲートに与えられ
る前記バッファインバータ回路の出力又は反転出力の組
み合わせを変更するＰＬＤ書き込み回路とを有すること
を特徴とする。
に、課題を解決する第１の手段は、ターゲットプロセッ
サから与えられるアドレスを受けて、該アドレスをバッ
ファ出力又は反転出力する複数のバッファインバータ回
路と、前記バッファインバータ回路のバッファ出力又は
反転出力を受けて、該バッファ出力又は反転出力を論理
演算する複数の第１の論理ゲートと、前記第１の論理ゲ
ートの出力を受けて、エミュレーションメモリを選択し
てアクセス可能状態とする第１の選択信号を生成出力す
る第２の論理ゲートと、前記第１の論理ゲートの出力を
受けて、前記ターゲットプロセッサから与えられるアド
レスの内、前記エミュレーションメモリにマッピングさ
れるマッピングアドレスに対応して予め設定された前記
エミュレーションメモリのアドレス領域を選択指定する
第２の選択信号を生成出力する第３の論理ゲートとを備
え、前記第１の論理ゲートに与えられる前記バッファイ
ンバータ回路のバッファ出力又は反転出力の組み合わせ
がプログラマブルに変更されるＰＬＤ（プログラマブル
・ロジック・デバイス）と、前記ターゲットプロセッサ
のメモリアクセスに対して、前記エミュレーションメモ
リにマッピングされるマッピングアドレスを変更する場
合に、前記エミュレーションメモリに新たにマッピング
されるマッピングアドレスを入力する入力回路と、前記
入力回路から与えられるマッピングアドレスを、前記第
１の論理ゲートに与えられる前記バッファインバータ回
路の出力又は反転出力の組み合わせを決める接続情報に
変換する変換回路と、前記変換回路によって得られた接
続情報にしたがって、前記第１の論理ゲートに与えられ
る前記バッファインバータ回路の出力又は反転出力の組
み合わせを変更するＰＬＤ書き込み回路とを有すること
を特徴とする。
【００１９】第２の手段は、プログラムの実行によりア
ドレスを出力してメモリをアクセスするターゲットプロ
セッサと、前記ターゲットプロセッサがアクセスするメ
モリを代行するエミュレーションメモリと、前記第１の
手段のマッピング回路とを有することを特徴とする。
ドレスを出力してメモリをアクセスするターゲットプロ
セッサと、前記ターゲットプロセッサがアクセスするメ
モリを代行するエミュレーションメモリと、前記第１の
手段のマッピング回路とを有することを特徴とする。
【００２０】
【作用】前記第１の手段は、バッファインバータ回路
と、第１の論理ゲート及び第２の論理ゲートの３段の論
理ゲートを介して生成される信号によりエミュレーショ
ンメモリを活性化し、バッファインバータ回路、第１の
論理ゲート及び第３の論理ゲートを介して生成される信
号によりマッピングされたエミュレーションメモリのア
ドレス領域を選択指定し、マッピングアドレスにしたが
って、第１の論理ゲートの出力に与えられるバッファイ
ンバータ回路の出力の組み合わせをプログラマブルに設
定することにより、マッピングされるエミュレーション
メモリのアドレス領域を任意に設定するようにしてい
る。
と、第１の論理ゲート及び第２の論理ゲートの３段の論
理ゲートを介して生成される信号によりエミュレーショ
ンメモリを活性化し、バッファインバータ回路、第１の
論理ゲート及び第３の論理ゲートを介して生成される信
号によりマッピングされたエミュレーションメモリのア
ドレス領域を選択指定し、マッピングアドレスにしたが
って、第１の論理ゲートの出力に与えられるバッファイ
ンバータ回路の出力の組み合わせをプログラマブルに設
定することにより、マッピングされるエミュレーション
メモリのアドレス領域を任意に設定するようにしてい
る。
【００２１】前記第２の手段は、ターゲットプロセッサ
がアクセスするメモリのアドレスを、前記第１の手段の
マッピング回路によりエミュレーションメモリにマッピ
ングするようにしている。
がアクセスするメモリのアドレスを、前記第１の手段の
マッピング回路によりエミュレーションメモリにマッピ
ングするようにしている。
【００２２】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００２３】図１はこの発明の一実施例に係わるエミュ
レーションメモリのマッピング回路を含むシステムの構
成を示す図である。
レーションメモリのマッピング回路を含むシステムの構
成を示す図である。
【００２４】図１において、エミュレーションシステム
は、ＰＬＤ（プログラマブル・ロジック・デバイス）
１、マッピングアドレス入力回路２、接続情報変換回路
３及びＰＬＤ書き込み回路４を備えたマッピング回路
と、このマッピング回路によってマッピングされるエミ
ュレーションメモリ５と、このエミュレーションメモリ
５をアクセスするターゲットプロセッサ６とから構成さ
れている。
は、ＰＬＤ（プログラマブル・ロジック・デバイス）
１、マッピングアドレス入力回路２、接続情報変換回路
３及びＰＬＤ書き込み回路４を備えたマッピング回路
と、このマッピング回路によってマッピングされるエミ
ュレーションメモリ５と、このエミュレーションメモリ
５をアクセスするターゲットプロセッサ６とから構成さ
れている。
【００２５】ＰＬＤ１は、ターゲットプロセッサ６から
出力されるアドレス信号のうち、上位側の８ビットのア
ドレス信号を入力端子Ｉ０〜Ｉ７で受け、また、ターゲ
ットプロセッサ６からアドレス信号の内容が有効である
ということで出力されるアドレスストローブ信号（ＡＳ
＃）を入力端子Ｉ８で受け、エミュレーションメモリ５
を選択してアクセス可能状態とするイネーブル信号（Ｃ
Ｓ＃）を出力端子Ｏ０からエミュレーションメモリ５に
出力し、エミュレーションメモリ５のすべてのアドレス
空間のうちマッピングされた４つのアドレス領域をそれ
ぞれ選択指定するページ番号（ａ0 ，ａ1 ）を出力端子
Ｏ１，Ｏ２からエミュレーションメモリ５に出力する。
出力されるアドレス信号のうち、上位側の８ビットのア
ドレス信号を入力端子Ｉ０〜Ｉ７で受け、また、ターゲ
ットプロセッサ６からアドレス信号の内容が有効である
ということで出力されるアドレスストローブ信号（ＡＳ
＃）を入力端子Ｉ８で受け、エミュレーションメモリ５
を選択してアクセス可能状態とするイネーブル信号（Ｃ
Ｓ＃）を出力端子Ｏ０からエミュレーションメモリ５に
出力し、エミュレーションメモリ５のすべてのアドレス
空間のうちマッピングされた４つのアドレス領域をそれ
ぞれ選択指定するページ番号（ａ0 ，ａ1 ）を出力端子
Ｏ１，Ｏ２からエミュレーションメモリ５に出力する。
【００２６】ＰＬＤ１は、例えば図２に示すように、論
理ゲートの組み合せによって構成される。
理ゲートの組み合せによって構成される。
【００２７】図２において、ＰＬＤ１は、アドレス信号
の上位側８ビット及びアドレスストローブ信号を受け
て、バッファ出力又は反転出力するバッファインバータ
１１と、バッファインバータ１１の出力を組み合せて受
けるＡＮＤゲート１２ａ〜１２ｄと、ＡＮＤゲート１２
ａ〜１２ｄのそれぞれの出力Ｈ０〜Ｈ３を受けて、イネ
ーブル信号を生成する否定論理和（ＮＯＲ）ゲート１３
と、ＡＮＤゲート１２ｂ，１２ｄの出力Ｈ１，Ｈ３を受
けて、ページ番号ａ0 を生成するＯＲゲート１４と、Ａ
ＮＤゲート１２ｃ，１２ｄの出力Ｈ２，Ｈ３を受けて、
ページ番号ａ1 を生成するＯＲゲート１５とから構成さ
れている。
の上位側８ビット及びアドレスストローブ信号を受け
て、バッファ出力又は反転出力するバッファインバータ
１１と、バッファインバータ１１の出力を組み合せて受
けるＡＮＤゲート１２ａ〜１２ｄと、ＡＮＤゲート１２
ａ〜１２ｄのそれぞれの出力Ｈ０〜Ｈ３を受けて、イネ
ーブル信号を生成する否定論理和（ＮＯＲ）ゲート１３
と、ＡＮＤゲート１２ｂ，１２ｄの出力Ｈ１，Ｈ３を受
けて、ページ番号ａ0 を生成するＯＲゲート１４と、Ａ
ＮＤゲート１２ｃ，１２ｄの出力Ｈ２，Ｈ３を受けて、
ページ番号ａ1 を生成するＯＲゲート１５とから構成さ
れている。
【００２８】また、それぞれのバッファインバータ１１
とＡＮＤゲート１２ａ〜１２ｄとの接続配線は、プログ
ラマブルに変更可能に構成され、様々の組み合せが実現
できるように構成されている。
とＡＮＤゲート１２ａ〜１２ｄとの接続配線は、プログ
ラマブルに変更可能に構成され、様々の組み合せが実現
できるように構成されている。
【００２９】図１に戻って、マッピングアドレス入力回
路２は、ターゲットプロセッサ６がメモリアクセスした
際に、エミュレーションメモリ５に割り当てられるマッ
ピングアドレスを入力する回路である。この回路２に入
力されたマッピングアドレスは、接続情報変換回路３に
与えられる。
路２は、ターゲットプロセッサ６がメモリアクセスした
際に、エミュレーションメモリ５に割り当てられるマッ
ピングアドレスを入力する回路である。この回路２に入
力されたマッピングアドレスは、接続情報変換回路３に
与えられる。
【００３０】接続情報変換回路３は、マッピングアドレ
ス入力回路２から与えられたマッピングアドレスを、図
２に示すＡＮＤゲート１２ａ〜１２ｄの入力の組み合せ
を決める情報、すなわちそれぞれのバッファインバータ
１１とＡＮＤゲート１２ａ〜１２ｄの接続配線を決める
接続情報に変換する。したがって、接続情報変換回路３
は、与えられたマッピングアドレスに対応したページ番
号（ａ0 ，ａ1 ）が生成されるようにＰＬＤ１の接続配
線が設定されるべく接続情報を生成する。生成された接
続情報は、ＰＬＤ書き込み回路４に与えられる。
ス入力回路２から与えられたマッピングアドレスを、図
２に示すＡＮＤゲート１２ａ〜１２ｄの入力の組み合せ
を決める情報、すなわちそれぞれのバッファインバータ
１１とＡＮＤゲート１２ａ〜１２ｄの接続配線を決める
接続情報に変換する。したがって、接続情報変換回路３
は、与えられたマッピングアドレスに対応したページ番
号（ａ0 ，ａ1 ）が生成されるようにＰＬＤ１の接続配
線が設定されるべく接続情報を生成する。生成された接
続情報は、ＰＬＤ書き込み回路４に与えられる。
【００３１】ＰＬＤ書き込み回路４は、接続情報変換回
路３から与えられる接続情報にしたがって、ＰＬＤ１の
それぞれのバッファインバータ１１とＡＮＤゲート１２
ａ〜１２ｄの接続配線（書き込み）を行う回路である。
ＰＬＤ書き込み回路４は、書き込みを行う時には、予め
ターゲットプロセッサ６にバス権を要求し、バス権が許
可された後に書き込みを行なう。ＰＬＤ書き込み回路４
としては、例えば文献「別冊 トランジスタ技術 ＳＰ
ＥＣＩＡＬ Ｎｏ．２３ Ｐ１１４ ＣＱ出版社 １９
９０」に記載されたＰＡＬライタがある。
路３から与えられる接続情報にしたがって、ＰＬＤ１の
それぞれのバッファインバータ１１とＡＮＤゲート１２
ａ〜１２ｄの接続配線（書き込み）を行う回路である。
ＰＬＤ書き込み回路４は、書き込みを行う時には、予め
ターゲットプロセッサ６にバス権を要求し、バス権が許
可された後に書き込みを行なう。ＰＬＤ書き込み回路４
としては、例えば文献「別冊 トランジスタ技術 ＳＰ
ＥＣＩＡＬ Ｎｏ．２３ Ｐ１１４ ＣＱ出版社 １９
９０」に記載されたＰＡＬライタがある。
【００３２】このような構成において、ＰＬＤ１が例え
ば図２に示すようにプログラミングされている場合に
は、ＡＮＤゲート１２ａ〜１２ｄの出力Ｈ０〜Ｈ３は、
ＰＬＤ１の入力端子Ｉ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ
５，Ｉ６，Ｉ７，Ｉ８が以下の組み合せになった時に、
“１”レベルとなる。
ば図２に示すようにプログラミングされている場合に
は、ＡＮＤゲート１２ａ〜１２ｄの出力Ｈ０〜Ｈ３は、
ＰＬＤ１の入力端子Ｉ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ
５，Ｉ６，Ｉ７，Ｉ８が以下の組み合せになった時に、
“１”レベルとなる。
【００３３】 Ｈ０（Ｉ０，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，Ｉ７，Ｉ８） ＝（１，１，０，１，１，１，１，０，０） Ｈ１（Ｉ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，Ｉ７，Ｉ８） ＝（１，１，０，１，０，１，１，０，０） Ｈ２（Ｉ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，Ｉ７，Ｉ８） ＝（１，０，０，０，１，０，０，１，０） Ｈ３（Ｉ０，Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，Ｉ７，Ｉ８） ＝（０，０，１，１，０，１，０，１，０） したがって、出力Ｈ０〜Ｈ３の中で“１”を出力するも
のはいずれか１つとなる。また、ＮＯＲゲート１３は、
出力Ｈ０〜Ｈ３のいずれかが“１”となった時にイネー
ブル信号として“０”を出力し、ＯＲゲート１４は出力
Ｈ１又はＨ３が“１”となった時に“１”レベルを出力
し、ＯＲゲート１５は出力Ｈ２又はＨ３が“１”レベル
になった時に“１”レベルを出力する。
のはいずれか１つとなる。また、ＮＯＲゲート１３は、
出力Ｈ０〜Ｈ３のいずれかが“１”となった時にイネー
ブル信号として“０”を出力し、ＯＲゲート１４は出力
Ｈ１又はＨ３が“１”となった時に“１”レベルを出力
し、ＯＲゲート１５は出力Ｈ２又はＨ３が“１”レベル
になった時に“１”レベルを出力する。
【００３４】ここで、アドレス信号の上位側８ビットが
（１，１，０，１，１，１，１，０）になった場合に
は、（Ｈ０，Ｈ１，Ｈ２，Ｈ３）＝（１，０，０，
０，）となり、（Ｏ０，Ｏ１，Ｏ２）＝（０，０，０）
が出力され、イネーブル信号が有効になることによりエ
ミュレーションメモリ５にアクセスが行なわれ、エミュ
レーションメモリ５では、（ａ０，ａ１）＝（０，０）
ａ２〜ａｋをターゲットプロセッサ６のアドレス信号の
下位側とするメモリに対してアクセスが行なわれる。
（１，１，０，１，１，１，１，０）になった場合に
は、（Ｈ０，Ｈ１，Ｈ２，Ｈ３）＝（１，０，０，
０，）となり、（Ｏ０，Ｏ１，Ｏ２）＝（０，０，０）
が出力され、イネーブル信号が有効になることによりエ
ミュレーションメモリ５にアクセスが行なわれ、エミュ
レーションメモリ５では、（ａ０，ａ１）＝（０，０）
ａ２〜ａｋをターゲットプロセッサ６のアドレス信号の
下位側とするメモリに対してアクセスが行なわれる。
【００３５】また、このいずれの組み合わせにも該当し
ない場合は、Ｏ０が有効とならないために、エミュレー
ションメモリ５に対するアクセスが行なわれないことに
なる。
ない場合は、Ｏ０が有効とならないために、エミュレー
ションメモリ５に対するアクセスが行なわれないことに
なる。
【００３６】また、マッピングアドレスが変更になった
場合には、例えばＨ０が有効となるアドレスの上位の組
合せ、（１，１，０，１，１，１，１，０）が（０，
１，０，１，１，１，１，０）に変更になった場合は、
プログラミングによりＰＬＤ１の内部の構成を変更する
ことになる。具体的には、図２に示すところの、Ｉ０の
出力そのままのものがＨ０の入力として用いられている
が、これをＩ０を反転した出力のものに切り替えるた
め、この箇所の配線を変更する。
場合には、例えばＨ０が有効となるアドレスの上位の組
合せ、（１，１，０，１，１，１，１，０）が（０，
１，０，１，１，１，１，０）に変更になった場合は、
プログラミングによりＰＬＤ１の内部の構成を変更する
ことになる。具体的には、図２に示すところの、Ｉ０の
出力そのままのものがＨ０の入力として用いられている
が、これをＩ０を反転した出力のものに切り替えるた
め、この箇所の配線を変更する。
【００３７】このため、インサーキットエミュレータの
中でエミュレーションメモリ５のマッピングを開始する
アドレスを変更する際には、マッピングのアドレスに関
する情報を各ＡＮＤゲート１２ａ〜１２ｄとバッファイ
ンバータ１１の間の接続情報を変更し、例えば、マッピ
ングアドレスの一部を変更する場合には、先に述べた配
線の変更に応じた接続情報をＰＬＤ１へ出力する。
中でエミュレーションメモリ５のマッピングを開始する
アドレスを変更する際には、マッピングのアドレスに関
する情報を各ＡＮＤゲート１２ａ〜１２ｄとバッファイ
ンバータ１１の間の接続情報を変更し、例えば、マッピ
ングアドレスの一部を変更する場合には、先に述べた配
線の変更に応じた接続情報をＰＬＤ１へ出力する。
【００３８】図２に示したように、このマッピング回路
は、全体をＰＬＤ１個で構成することが可能であり、し
かも、ＰＬＤ内部では、バッファインバータ１１、ＡＮ
Ｄゲート１２ａ〜１２ｄ、ＯＲ／ＮＯＲゲート１３〜１
５の３段にて出力を確定することが出来るので、従来よ
りも１段は、短縮して出力を確定することが可能であ
る。
は、全体をＰＬＤ１個で構成することが可能であり、し
かも、ＰＬＤ内部では、バッファインバータ１１、ＡＮ
Ｄゲート１２ａ〜１２ｄ、ＯＲ／ＮＯＲゲート１３〜１
５の３段にて出力を確定することが出来るので、従来よ
りも１段は、短縮して出力を確定することが可能であ
る。
【００３９】したがって、このようにエミュレーション
メモリのマッピング回路を構成することにより、比較的
短い時間にて、マッピングアドレス、イネーブル信号を
出力することが可能となる。
メモリのマッピング回路を構成することにより、比較的
短い時間にて、マッピングアドレス、イネーブル信号を
出力することが可能となる。
【００４０】しかも、また、従来ならば複数の組合せ論
理回路素子を用いていたものが、ＰＬＤによっては、複
数のマッピング回路を１論理回路素子にて構成可能とな
るので、全体を小型化することができ、全体を小型化す
ることによって、さらにアクセス時間を短縮することも
期待できる。
理回路素子を用いていたものが、ＰＬＤによっては、複
数のマッピング回路を１論理回路素子にて構成可能とな
るので、全体を小型化することができ、全体を小型化す
ることによって、さらにアクセス時間を短縮することも
期待できる。
【００４１】
【発明の効果】以上説明したように、この発明によれ
ば、３段の論理ゲートを介して生成される信号により、
ターゲットプロセッサがマッピング回路によりマッピン
グされたエミュレーションメモリをアクセスするように
したので、ターゲットプロセッサがエミュレーションメ
モリを従来に比べて高速にアクセスすることが可能とな
る。
ば、３段の論理ゲートを介して生成される信号により、
ターゲットプロセッサがマッピング回路によりマッピン
グされたエミュレーションメモリをアクセスするように
したので、ターゲットプロセッサがエミュレーションメ
モリを従来に比べて高速にアクセスすることが可能とな
る。
【００４２】また、バッファインバータ回路と第１〜第
３の論理ゲートによりマッピング回路を構成したので、
マッピング回路を小型化することができる。
３の論理ゲートによりマッピング回路を構成したので、
マッピング回路を小型化することができる。
【００４３】さらに、マッピングアドレスに従ってエミ
ュレーションメモリのマッピングされるアドレス領域を
プログラマブルに設定するようにしたので、マッピング
されるアドレス領域を容易に変更可能とすることができ
る。
ュレーションメモリのマッピングされるアドレス領域を
プログラマブルに設定するようにしたので、マッピング
されるアドレス領域を容易に変更可能とすることができ
る。
【図１】この発明の一実施例に係わるマッピング回路を
含むエミュレーションシステムの構成を示す図である。
含むエミュレーションシステムの構成を示す図である。
【図２】図１に示すマッピング回路におけるＰＬＤの一
実施例を示す図である。
実施例を示す図である。
【図３】従来のマッピング回路を備えたエミュレーショ
ンシステムの構成を示す図である。
ンシステムの構成を示す図である。
【図４】図３に示すマッピング回路の一従来構成を示す
図である。
図である。
【図５】従来のマッピング回路を備えたエミュレーショ
ンシステムの他の構成を示す図である。
ンシステムの他の構成を示す図である。
【図６】図５に示すマッピング回路の一従来構成を示す
図である。
図である。
１ ＰＬＤ ２ マッピングアドレス入力回路 ３ 接続情報変換回路 ４ ＰＬＤ書き込み回路 ５ エミュレーションメモリ ６ ターゲットプロセッサ １１ バッファインバータ １２ａ〜１２ｄ ＡＮＤゲート １３ ＮＯＲゲート １４，１５ ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22
Claims (2)
- 【請求項１】 ターゲットプロセッサから与えられるア
ドレスを受けて、該アドレスをバッファ出力又は反転出
力する複数のバッファインバータ回路と、 前記バッファインバータ回路のバッファ出力又は反転出
力を受けて、該バッファ出力又は反転出力を論理演算す
る複数の第１の論理ゲートと、 前記第１の論理ゲートの出力を受けて、エミュレーショ
ンメモリを選択してアクセス可能状態とする第１の選択
信号を生成出力する第２の論理ゲートと、 前記第１の論理ゲートの出力を受けて、前記ターゲット
プロセッサから与えられるアドレスの内、前記エミュレ
ーションメモリにマッピングされるマッピングアドレス
に対応して予め設定された前記エミュレーションメモリ
のアドレス領域を選択指定する第２の選択信号を生成出
力する第３の論理ゲートとを備え、前記第１の論理ゲー
トに与えられる前記バッファインバータ回路のバッファ
出力又は反転出力の組み合わせがプログラマブルに変更
されるＰＬＤ（プログラマブル・ロジック・デバイス）
と、 前記ターゲットプロセッサのメモリアクセスに対して、
前記エミュレーションメモリにマッピングされるマッピ
ングアドレスを変更する場合に、前記エミュレーション
メモリに新たにマッピングされるマッピングアドレスを
入力する入力回路と、 前記入力回路から与えられるマッピングアドレスを、前
記第１の論理ゲートに与えられる前記バッファインバー
タ回路の出力又は反転出力の組み合わせを決める接続情
報に変換する変換回路と、 前記変換回路によって得られた接続情報にしたがって、
前記第１の論理ゲートに与えられる前記バッファインバ
ータ回路の出力又は反転出力の組み合わせを変更するＰ
ＬＤ書き込み回路とを有することを特徴とするエミュレ
ーションメモリのマッピング回路。 - 【請求項２】 プログラムの実行によりアドレスを出力
してメモリをアクセスするターゲットプロセッサと、 前記ターゲットプロセッサがアクセスするメモリを代行
するエミュレーションメモリと、 前記請求項１記載のマッピング回路とを有することを特
徴とするエミュレーションシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30861792A JP3357693B2 (ja) | 1992-11-18 | 1992-11-18 | エミュレーションメモリのマッピング回路及びエミュレーションシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30861792A JP3357693B2 (ja) | 1992-11-18 | 1992-11-18 | エミュレーションメモリのマッピング回路及びエミュレーションシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06161807A JPH06161807A (ja) | 1994-06-10 |
| JP3357693B2 true JP3357693B2 (ja) | 2002-12-16 |
Family
ID=17983207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30861792A Expired - Fee Related JP3357693B2 (ja) | 1992-11-18 | 1992-11-18 | エミュレーションメモリのマッピング回路及びエミュレーションシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3357693B2 (ja) |
-
1992
- 1992-11-18 JP JP30861792A patent/JP3357693B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06161807A (ja) | 1994-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |