JP3352080B2 - 波形発生装置 - Google Patents
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Description
生装置、及びこの波形発生装置を使用する半導体デバイ
ス試験装置に関する。
えば半導体デバイスを試験する半導体デバイス試験装置
に使用されている。半導体デバイスの代表例である半導
体集積回路(大規模集積回路(LSI)を含む:以下、
ICと称す)を試験するための従来の半導体デバイス試
験装置(以下、JCテスタと称す)の一例を図26に示
す。このICテスタは、大ざっぱに言うと、パターン発
生器PGと、タイミング発生器20と、波形整形回路F
Cと、ドライバDRと、レベル比較器LCPと、論理比
較器CPとによって構成されている。
は図示しない主制御器によって制御される。この主制御
器は、一般に、コンピュータシステムによって構成され
ており、利用者(ユーザ)が作成した試験プログラムに
従ってパターン発生器PG、タイミング発生器20等を
制御する。
のデータの設定を行う。各種のデータが設定された後、
ICの試験が開始される。主制御器がパターン発生器P
Gに試験開始命令を出すことにより、パターン発生器P
Gはパターンの発生を開始する。パターン発生器PGは
主制御器の制御に従って試験パターンデータ(論理デー
タ)PATを波形整形回路FCに、また、試験周期信号
PS(Period-Start)及びタイミング信号TSをタイミ
ング発生器20に供給する。
供給される周期信号PSに所定の遅延量を付加するため
に、互いに異なる複数のタイミング(位相)遅延データ
TDを予め格納した遅延データメモリ11が内蔵されて
おり、タイミング発生器20は、供給されたタイミング
信号TSによって指定された遅延データメモリ11のア
ドレスにあるタイミング遅延データの遅延量だけ、周期
信号PSを遅延させて出力する。この遅延された周期信
号PSはタイミングパルスTPOとして波形整形回路F
Cに供給され、また、比較クロックパルス(ストローブ
パルス)STRBとして論理比較器CPに供給される。
れる試験パターンデータPATとタイミング発生器20
から供給されるタイミングパルスTPOとに基づいて、
所望の実波形を持つ試験パターン信号FCOを生成す
る。この試験パターン信号FCOはドライバDRによっ
て増幅された後、入力信号Siとして被試験IC(以
下、DUTと称す)19に印加される。
であるIC)である場合や、システムLSI(1つのチ
ップにロジック部分とメモリ部分が混在している大規模
集積回路)のメモリ部分を試験する場合等においては、
上記試験パターン信号SiはDUT19の所定のメモリ
セルに記憶され、その後の読み出しサイクルにおいてそ
の記憶内容が読み出される。これに対し、DUT19が
ロジックIC(ロジック部分が主要であるIC)である
場合や、システムLSIのロジック部分を試験する場合
等においては、上記試験パターン信号Siを論理演算し
た結果が応答信号SoとしてDUT19から読み出され
る。
較器LCPにおいて比較基準電圧源(図示せず)から与
えられる基準電圧と比較され、所定の論理レベルを有し
ているか否か、即ち、H論理(高論理)の電圧SH、又
はL論理(低論理)の電圧SLを有しているか否かが判
定される。所定の論理レベルを有している場合には応答
信号は論理信号SH又はSLとして論理比較器CPに送
られ、ここでパターン発生器PGから出力される期待値
パターン信号EPと比較され、DUT19が正常な応答
信号を出力したか否かが判定される。
とが不一致であると、DUT19のメモリ部分が試験さ
れている場合や、DUT19がメモリICである場合等
には、その応答信号が読み出されたDUT19のアドレ
スのメモリセルが不良であると判定され、そのことを示
すフェイル信号FAILが論理比較器CPから発生され
る。通常、このフェイル信号FAILが発生されると、
図示しない不良解析メモリのデータ入力端子に印加され
ているフェイルデータ(一般には論理“1”信号)の書
き込みが可能化され、そのときに不良解析メモリに与え
られたアドレス信号によって特定された不良解析メモリ
のアドレスにこのフェイルデータが記憶される。一般に
は、DUT19に印加されたアドレス信号と同じアドレ
ス信号が不良解析メモリに印加されるので、フェイルデ
ータはDUT19のアドレスと同じ不良解析メモリのア
ドレスに記憶される。
一致すると、その応答信号が読み出されたDUT19の
アドレスのメモリセルは正常であると判定され、そのこ
とを示すパス信号PASSが発生される。このパス信号
PASSは通常は不良解析メモリに記憶されない。
ェイルデータが読み出され、例えば試験されたDUT1
9の不良メモリセルの救済が可能か否かが判定される。
テムLSIのロジック部分を試験する場合等において
は、期待値パターン信号EPと応答信号(SH又はS
L)とが不一致であると、不一致が発生した試験パター
ン信号、その試験パターン信号の発生アドレス、DUT
19の不一致ピンの出力論理データ、そのときの期待値
パターンデータ等が不良解析メモリに記憶され、試験終
了後に不良発生のメカニズムの原因解析、LSIの評価
等に利用される。
パターン信号の波形の立ち上がりのタイミング及び立ち
下がりのタイミングをそれぞれ規定するタイミングパル
スTPOや、論理比較器CPにおいて期待値パターン信
号EPと応答信号との論理比較のタイミングを規定する
ストローブパルス(クロックパルス)STRB等のタイ
ミング信号を発生する。
期はユーザが作成した試験プログラムに記載されてお
り、ユーザが意図した動作周期とタイミングでDUP1
9に試験パターン信号を印加してこのDUT19を動作
させ、DUT19が正常に動作するか否かを試験できる
ように構成されている。
整形回路FCとによって構成されているので、まず、タ
イミング発生器20の幾つかの具体例について説明す
る。
ブロック図であり、図28はその動作を説明するための
タイミングチャートである。この第1のタイミング発生
器20は、上述したように複数のタイミング遅延データ
TDが予め格納されている遅延データメモリ(レジス
タ)11と、nビット並列のダウンカウンタである遅延
カウンタ12と、ナンド回路13と、アンド回路14
と、可変遅延回路15と、データ変換テーブル15aと
を備えている。
定され、試験周期Ttが基準クロック周期Tの10倍の
100ns(Tt=10×T=100ns)に設定さ
れ、遅延データメモリ11に予め格納された複数のタイ
ミング遅延データTDの内の1つである3×T+(1/
2)×T=35nsがパターン発生器PGからのタイミ
ング信号TSによって指定された場合に、このタイミン
グ発生器20がタイミングパルスTPOを出力する動作
について説明する。
に示す基準クロック周期T=10nsの基準クロックR
EFCKが外部から与えられ、また、ロード端子Ldに
は、図28Bに示す試験周期Tt=100nsの試験周
期信号(周期スタート信号)PSが与えられる。一方、
遅延データメモリ11からはタイミング遅延データTD
(3×T+(1/2)×T)の内、整数の遅延係数
“3”が遅延カウンタ12のデータ入力端子diに与え
られ、また、小数点以下の端数の遅延係数“1/2”が
データ変換テーブル(メモリ)15aに与えられる。遅
延カウンタ12に与えられた整数の遅延係数“3”はそ
の内部にプリセットされる。
Ldに印加されると、基準クロックREFCKが供給さ
れるたびに内部データ“3”を“1”ずつ減算して、n
ビットの出力端子に“2”→“1”→“0”の順でこれ
ら10進数を表す2進データを出力する。遅延カウンタ
12の出力端子はナンド回路13の入力端子に接続され
ているので、遅延カウンタ12のnビットの出力が全て
0になったことをナンド回路13が検出すると、その出
力端子に、図28Cに示すように、3Tの時間だけ遅れ
て、時間Tだけ論理Hレベルとなるアナログ遅延スター
ト信号ADS(Analog Delay Start)を出力する。
4の一方の入力端子に供給され、このアンド回路14を
可能化する。アンド回路14の他方の入力端子には基準
クロックREFCKが供給されるので、基準クロックR
EFCKの周期Tの1/2の時間幅(持続時間)を持
つ、図28Dに示すアナログ遅延スタート信号ADS’
がアンド回路14より出力され、可変遅延回路15に入
力される。
に供給された端数の遅延係数“1/2”は、このテーブ
ル15aによって制御信号(セレクト信号)に変換さ
れ、可変遅延回路15の制御端子Sに与えられる。可変
遅延回路15は制御信号により制御され、遅延係数“1
/2”に対応する時間(1/2)×Tだけ入力されたア
ナログ遅延スタート信号ADS’を遅延させて、図28
Eに示すように、タイミングパルスTPOを発生する。
かくして、この第1のタイミング発生器20からは、タ
イミング信号TSによって指定された遅延データメモリ
11のタイミング遅延データTD=3×T+(1/2)
×Tだけ遅延したタイミングパルスTPOが発生される
ことになる。
タ変換テーブル15aの一例を図29Bに示す。可変遅
延回路15は入力端子INと出力端子OUTとの間に縦
続接続された3つのマルチプレクサMUX0、MUX
1、MUX2を備えており、この可変遅延回路15の入
力端子INにはアンド回路14からの出力信号ADS’
が与えられ、これらマルチプレクサMUX0、MUX
1、MUX2の制御端子Sにはデータ変換テーブル15
aからのセレクト信号S0、S1、S2がそれぞれ与え
られる。データ変換テーブル15aは、図29Bから容
易に理解できるように、端数の遅延係数が“1/2”
(遅延時間T/2に対応する)のときには、S0=0、
S1=0、S2=1のセレクト信号をマルチプレクサM
UX0、MUX1、MUX2の制御端子Sにそれぞれ印
加する。マルチプレクサMUX0、MUX1、MUX2
はセレクト信号が“0”のときには入力端子Aを選択
し、セレクト信号が“1”のときには入力端子Bを選択
するように構成されている。よって、この場合にはマル
チプレクサMUX2のみが入力端子Bを選択し、アンド
回路14からの出力信号ADS’をその遅延回路(遅延
時間がT/2に設定されている)を通じて遅延させる。
よって、アンド回路14からの出力信号ADS’はT/
2の時間だけ遅延されて出力端子OUTからタイミング
パルスTPOとして出力される。
ブロック図であり、図31はその動作を説明するための
タイミングチャートである。この第2のタイミング発生
器20は、上記第1の具体例と同様に、複数のタイミン
グ遅延データTDが予め格納されている遅延データメモ
リ(レジスタ)11と、nビット並列のダウンカウンタ
である遅延カウンタ12と、ナンド回路13と、アンド
回路14と、可変遅延回路15と、データ変換テーブル
15aとを備えると共に、遅延データメモリ11の出力
信号と基準クロック周期Tより小さい(Tを含まない)
の端数データFDとを加算する演算回路16と、アンド
回路14においてナンド回路13の出力信号と基準クロ
ックREFCKとを確実に一致させるために基準クロッ
クREFCKの位相を調整(遅延)させる遅延回路17
とをさらに設け、演算回路16において遅延データメモ
リ11の出力信号と基準クロック周期T未満の端数デー
タFDとを加算し、この加算結果の内、基準クロック周
期T以上(Tを含む)の整数の遅延時間を表す整数遅延
係数Saを遅延カウンタ12のデータ入力端子diに与
え、基準クロック周期T未満の端数の遅延時間を表す端
数遅延係数Sbをデータ変換テーブル15aに与えるよ
うに構成したものである。換言すれば、この第2のタイ
ミング発生器20は試験周期Ttに小数点以下の端数が
ある場合にも対処できるように構成されている点で図2
8に示した第1のタイミング発生器と相違している。
定され、試験周期Ttが5×T+(3/4)×Tns
(Tt=57.5ns)に設定され、遅延データメモリ
11に予め格納された複数のタイミング遅延データTD
の内の1つである3×T+(1/2)×T=35nsが
パターン発生器PGからのタイミング信号TSによって
指定された場合に、このタイミング発生器20がタイミ
ングパルスTPOを出力する動作について説明する。
に示す基準クロック周期T=10nsの基準クロックR
EFCKが外部から与えられ、また、ロード端子Ldに
は、図31Bに示す試験周期Tt=57.5nsの試験
周期信号(周期スタート信号)PSが与えられる。一
方、遅延データメモリ11からの図31Cに示すタイミ
ング遅延データTD(3×T+(1/2)×T)と、基
準クロック周期T未満の端数時間を表わす図31Dに示
す端数データFDとが演算回路16において加算され、
この加算結果の内、基準クロック周期T以上の整数の遅
延時間を表す、図31Eに示す整数遅延係数Saが遅延
カウンタ12のデータ入力端子diに与えられ、また、
基準クロック周期T未満の端数の遅延時間を表す、図3
1Fに示す端数遅延係数Sbがデータ変換テーブル(メ
モリ)15aに与えられる。遅延カウンタ12に与えら
れた整数遅延係数Saはその内部にプリセットされる。
トサイクルT0を試験周期Ttの内の整数部分の周期5
Tに設定し、基準クロック周期T未満の端数をゼロにす
る。よって、スタートサイクルT0における端数データ
(Period-fractional data)FD−0はゼロに設定さ
れ、試験周期Ttの残りの端数時間(3/4)Tは次の
第2サイクルT1に繰り入れられる。
るタイミング遅延データTD=(3+1/2)Tと、端
数データFD−0=0(T)とを加算し、その加算結果
(3+1/2)Tの内、整数部分の遅延時間3Tを表す
整数遅延係数“3”(Sa=3)を遅延カウンタ12の
データ入力端子diに、端数部分の遅延時間(1/2)
Tを表す端数遅延係数1/2(Sb=1/2)をデータ
変換テーブル15aに与える。
の立ち上がりエッジがロード端子Ldに印加されると、
基準クロックREFCKが供給されるたびに内部データ
“3”を“1”ずつ減算して、nビットの出力端子に
“2”→“1”→“0”の順でこれら10進数を表す2
進データを出力する。遅延カウンタ12の出力端子はナ
ンド回路13の入力端子に接続されているので、遅延カ
ウンタ12のnビットの出力が全て0になったことをナ
ンド回路13が検出すると、ナンド回路13はその出力
端子に、図31Gに示すように、スタート試験周期信号
PS−0の立ち上がりエッジから3Tの時間だけ遅れ
て、時間Tだけ論理Hレベルとなるアナログ遅延スター
ト信号ADSを出力する。
4の一方の入力端子に供給され、このアンド回路14を
可能化する。アンド回路14の他方の入力端子には遅延
回路17によって位相が調整された基準クロックREF
CKが供給されるので、基準クロックREFCKの周期
Tの1/2の時間幅(持続時間)を持つ、図31Hに示
すアナログ遅延スタート信号ADS’がアンド回路14
より出力され、可変遅延回路15に入力される。
れた端数遅延係数“1/2”は、このテーブル15aに
よってセレクト信号に変換され、可変遅延回路15の制
御端子Sに与えられる。可変遅延回路15及びデータ変
換テーブル15aは図29に示したものが使用できるの
で、その詳細説明を省略するが、可変遅延回路15は端
数遅延係数“1/2”に対応する時間(1/2)Tだけ
入力されたアナログ遅延スタート信号ADS’を遅延さ
せて、図31Iに示すタイミングパルスTPO−0を発
生する。このように、タイミングパルスTPO−0はス
タート試験周期信号PS−0の立ち上がりエッジから
(3+1/2)Tの時間経過した時点において発生され
るから、スタートサイクルT0においては、タイミング
信号TSによって指定された遅延データメモリ11のタ
イミング遅延データTD=(3+1/2)Tだけ遅延し
たタイミングパルスTPO−0が発生される。
繰り入れられた端数時間(3/4)Tを第2試験周期T
tに加えた時間(5+3/4)T+(3/4)T=(6
+1/2)Tとなるが、端数時間(1/2)Tを次の第
3サイクルT2に繰り入れ、第2サイクルT1を整数時
間の周期6Tに設定する。従って、この第2サイクルT
1においては端数データFDは(3/4)Tとなる。
は、遅延データメモリ11より与えられるタイミング遅
延データTD=(3+1/2)Tと、端数データFD−
1=(3/4)Tとを加算し、その加算結果(4+1/
4)Tの内、整数部分の遅延時間4Tを表す整数遅延係
数“4”(Sa=4)を遅延カウンタ12のデータ入力
端子diに、端数部分(1/4)Tの遅延時間を表す端
数遅延係数1/4(Sb=1/4)をデータ変換テーブ
ル15aに与える。
ち上がりエッジがロード端子Ldに印加されると、基準
クロックREFCKが供給されるたびに内部データ
“4”を“1”ずつ減算して、nビットの出力端子に
“3”→“2”→“1”→“0”の順でこれら10進数
を表す2進データを出力する。その結果、遅延カウンタ
12の出力端子には、図31Gに示すように、第2試験
周期信号PS−1の立ち上がりエッジから4Tの時間だ
け遅れて、時間Tだけ論理Hレベルとなるアナログ遅延
スタート信号ADSが出力される。
4の一方の入力端子に供給され、このアンド回路14を
可能化する。アンド回路14の他方の入力端子には遅延
回路17によって位相が調整された基準クロックREF
CKが供給されるので、基準クロックREFCKの周期
Tの1/2の持続時間を持つ、図31Hに示すアナログ
遅延スタート信号ADS’がアンド回路14より出力さ
れ、可変遅延回路15に入力される。
なように、端数遅延係数1/4に対応するセレクト信号
はS0=0、S1=1、S2=0となるから、マルチプ
レクサMUX1のみが入力端子Bを選択する。よって、
可変遅延回路15は端数遅延係数“1/4”に対応する
時間(1/4)×Tだけ入力されたアナログ遅延スター
ト信号ADS’を遅延させて、図31Iに示すタイミン
グパルスTPO−1を発生する。このタイミングパルス
TPO−1は第2試験周期信号PS−1の立ち上がりエ
ッジから(4+1/4)Tの時間経過した時点で発生さ
れるが、第2試験周期信号PS−1の立ち上がりエッジ
は(3/4)Tの時間だけスタート試験周期側に入り込
んでいるので、第2試験周期の開始時点からは(4+1
/4)T−(3/4)T=(3+1/2)Tの時間経過
した時点で発生されることになる。かくして、この第2
サイクルT1においても、タイミング信号TSによって
指定された遅延データメモリ11のタイミング遅延デー
タTD=(3+1/2)Tだけ遅延したタイミングパル
スTPO−1が発生されることになる。
入れられた端数時間(1/2)Tを試験周期Ttに加え
た時間(5+3/4)T+(1/2)T=(6+1/
4)Tとなるが、端数時間(1/4)Tを次の第4サイ
クルT3に繰り入れ、整数時間の周期6Tに設定する。
従って、この第3サイクルT2においては端数データF
Dは(1/2)Tとなる。
遅延データメモリ11より与えられるタイミング遅延デ
ータTD=(3+1/2)Tと、端数データFD−2=
(1/2)Tとを加算する。その加算結果は(3+1/
2+1/2)T=4Tとなり、端数がないので、整数部
分の遅延時間4Tを表す整数遅延係数“4”(Sa=
4)のみが遅延カウンタ12のデータ入力端子diに与
えられる。
であるので省略するが、遅延カウンタ12はその出力端
子に、図31Gに示すように、第3試験周期信号PS−
2の立ち上がりエッジから4Tの時間だけ遅れて、時間
Tだけ論理Hレベルとなるアナログ遅延スタート信号A
DSを出力し、アンド回路14の一方の入力端子に供給
する。よって、アンド回路14からは、図31Hに示す
アナログ遅延スタート信号ADS’が出力され、可変遅
延回路15に入力される。
ト信号ADS’を遅延させることなく出力するから、図
31Iに示すタイミングパルスTPO−2が発生され
る。このタイミングパルスTPO−2は、第3試験周期
信号PS−2の立ち上がりエッジが第2試験周期側に
(1/2)Tの時間だけ入り込んでいるので、第3試験
周期の開始時点からは{4T−(1/2)T}=(3+
1/2)T経過した時点で発生される。かくして、この
第3サイクルT2においても、タイミング信号TSによ
って指定された遅延データメモリ11のタイミング遅延
データTD=(3+1/2)Tだけ遅延したタイミング
パルスTPO−2が発生されることになる。
て、上述した動作と同様の動作が繰り返される。
ブロック図であり、図33はその動作を説明するための
タイミングチャートである。この第3のタイミング発生
器20は、図30に示した上記第2の具体例のタイミン
グ発生器20を2台用意し、これら2台のタイミング発
生器20A及び20Bをインターリーブ動作させ(順次
に切り換えて動作させ)、両タイミング発生器20A及
び20Bの可変遅延回路15A及び15Bから交互に出
力されるタイミングパルスTPOA及びTPOBをオア
回路21において合算するように構成されている。従っ
て、両タイミング発生器20A及び20Bは上記第2の
具体例のタイミング発生器と同じ構成を有するので、第
1のタイミング発生器20Aの対応する部分及び素子に
は同じ参照符号に“A”を付けて示し、第2のタイミン
グ発生器20Bの対応する部分及び素子には同じ参照符
号に“B”を付けて示し、必要のない限り、それらの説
明を省略する。
0ns(T=10ns)に設定され、試験周期Ttが5
×T+(3/4)×Tns(Tt=57.5ns)に設
定され、両タイミング発生器20A及び20Bの遅延デ
ータメモリ11A及び11Bにそれぞれ予め格納された
複数のタイミング遅延データTDの内の1つである3×
T+(1/2)×T=35nsがパターン発生器PGか
らのタイミング信号TSによって指定された場合につい
て、両タイミング発生器20A及び20Bの動作を簡単
に説明する。
12A及び12B(12Bは図示せず)のクロック端子
CKには、図33Aに示す基準クロック周期T=10n
sの基準クロックREFCKが外部から与えられ、ま
た、遅延データメモリ11A及び11Bには同じアドレ
ス信号TSが与えられる。しかしながら、両タイミング
発生器20A及び20Bはインタリーブ動作されるの
で、両遅延カウンタのロード端子Ldに供給される試験
周期信号(周期スタート信号)PSA及びPSBは、図
33B及びGに示すように、2試験周期毎に(2×Tt
=(11+1/2)Tの時間毎に)与えられ、また、演
算回路16A及び16Bに入力される基準クロック周期
T未満の端数データFDA及びFDBも、図33C及び
Hに示すように、2試験周期毎に与えられる。
イミング発生器20AがスタートサイクルT0、第3サ
イクルT2、第5サイクルT4、・・・と奇数周期にお
いて動作され、第2のタイミング発生器20Bが第2サ
イクルT1、第4サイクルT3、第6サイクルT5、・
・・と偶数周期において動作されるので、試験周期信号
PSAは奇数周期T0、T2、T4、・・・の開始時に
遅延カウンタ12Aのロード端子Ldに順次に供給さ
れ、試験周期信号PSBは偶数周期T1、T3、T5、
・・・の開始時に遅延カウンタ12B(図示せず)のロ
ード端子Ldに順次に供給される。同様に、演算回路1
6Aには奇数周期T0、T2、T4、・・・の端数デー
タFDA(0T、(1/2)T、・・・)が奇数周期の
開始時に順次に入力され、演算回路16Bには偶数周期
T1、T3、T5、・・・の端数データFDB((3/
4)T、(1/4)T、・・・)が偶数周期の開始時に
順次に入力される。
Fに示すように、奇数周期においてのみ、各奇数周期の
開始時点からタイミング遅延データTDに相当する時間
(3T+(1/2)T)経過した時点においてタイミン
グパルスTPOAを発生し、第2のタイミング発生器2
0Bは、図33Kに示すように、偶数周期においての
み、各偶数周期の開始時点からタイミング遅延データT
Dに相当する時間(3T+(1/2)T)経過した時点
においてタイミングパルスTPOBを発生するから、オ
ア回路21から出力される全体のタイミング発生器20
のタイミングパルスTTPOは、図33Lに示すよう
に、各試験周期の開始時点からタイミング遅延データT
Dに相当する時間(3T+(1/2)T)だけ遅延され
たタイミングパルスとなる。よって、両タイミング発生
器20A及び20Bを、上記図30に示した第2の具体
例のタイミング発生器と同じ速度で動作させれば、2倍
の速度でタイミングパルスを発生することができる。ま
た、インタリーブ数(順次に切り換えて動作させるタイ
ミング発生器の数)を多くすれば、そのインタリーブ数
倍の速度でタイミングパルスを発生することができる。
ンデータPATとタイミング発生器20から供給される
タイミングパルスTPOとによって、所望の実波形を持
つ試験パターン信号FCOを生成する波形整形回路FC
を含む波形発生装置の幾つかの具体例について説明す
る。
“1”のデータ(波形)の両側のデータ(波形)が必ず
“0”であるか、或いは論理値“0”のデータ(波形)
の両側のデータ(波形)が必ず“1”である波形をSB
C(surrounded by complement)波形と呼んでいる。図
34は、このSBC波形の試験パターン信号や、NRZ
(nonreturn to zero)波形、或いはRZ(return to z
ero)波形の試験パターン信号を発生することができる
波形発生装置の第1の具体例を示すブロック図であり、
図35はその動作を説明するためのタイミングチャート
である。発生された試験パターン信号FCOはDUT1
9に印加される。
置は、第1〜第3の3つのタイミング発生器TGA、T
GB及びTGCと、SBC波形、NRZ波形或いはRZ
波形のいずれかを指定する波形モード選択信号WM及び
パターン発生器PGからの試験パターンデータPATが
それぞれ入力されるメモリ回路41と、これらタイミン
グ発生器TGA、TGB及びTGCから供給されるタイ
ミングパルスとメモリ回路41から供給されるパターン
データとによってSBC波形、NRZ波形或いはRZ波
形を生成する波形整形回路FCとを備えている。
のブロック内に可変遅延回路VDのみを図示するが、図
30に示した第2具体例のタイミング発生器20と同じ
回路構成のものでよく、上述したようにパターン発生器
PGから供給される試験周期信号PS及びタイミング信
号TSと、基準クロック周期T未満の端数データFDと
に基づいて、タイミングパルスTPOA、TPOB及び
TPOCをそれぞれ発生する。なお、各可変遅延回路V
Dは第2具体例のタイミング発生器20の可変遅延回路
15に対応する。
トAND1〜AND6と、これらアンドゲートAND1
〜AND6の出力信号をそれぞれ遅延させる第1〜第6
の6つの可変遅延回路33〜38と、第1、第3及び第
5の遅延回路33、35及び37の論理和を取る第1の
オアゲート39と、第2、第4及び第6の遅延回路3
4、36及び38の論理和を取る第2のオアゲート40
と、第1のオアゲート39の出力信号がセット端子に、
第2のオアゲート40の出力信号がリセット端子に供給
されるS−R(セット−リセット)フリップフロップ2
6とにより構成されている。
をS−Rフリップフロップ26のセットパルスSsとリ
セットパルスSrのいずれにも使用できるようにするた
め、それぞれのタイミング発生器の出力側に2つのアン
ドゲートを設けている。第1のタイミング発生器TGA
のタイミングパルスTPOAは第1及び第2のアンドゲ
ートAND1及びAND2の一方の入力端子に共通に供
給され、第2のタイミング発生器TGBのタイミングパ
ルスTPOBは第3及び第4のアンドゲートAND3及
びAND4の一方の入力端子に共通に供給され、第3の
タイミング発生器TGCのタイミングパルスTPOCは
第5及び第6のアンドゲートAND5及びAND6の一
方の入力端子に共通に供給される。そして、各タイミン
グ発生器から出力されるセット用のタイミングパルスは
第1のオアゲート39に与えられ、リセット用のタイミ
ングパルスは第2のオアゲート40に与えられる。
イネーブル(enable)状態又はディスエーブル(disabl
e)状態に制御する制御データを出力するゲート制御テ
ーブル41aを備えており、波形モード選択信号WMと
試験パターンデータPATとが入力されると、波形モー
ド選択信号WMによって指定された波形に対応する制御
データD1〜D6を対応するアンドゲートAND1〜A
ND6の他方の入力端子に供給する。図示の例では、D
1がAND1に、D2がAND2に、D3がAND3
に、D4がAND4に、D5がAND5に、D6がAN
D6に供給される。
験パターンデータPATの論理値が“0”である場合に
は、図36においてスラッシュの左側に示す制御データ
が指定された波形に応じて出力され、論理値が“1”で
ある場合には、スラッシュの右側に示す制御データが指
定された波形に応じて出力され、対応するアンドゲート
AND1〜AND6の他方の入力端子に与えられる。図
36のゲート制御テーブル41aにおいて、制御データ
“ON”はアンドゲートのイネーブル状態を表わし、制
御データ“OFF”はアンドゲートのディスエーブル状
態を表わす。
し、試験パターンデータPATの論理値が、図35Cに
示すように“0”→“1”→“0”・・・である場合に
は、スタートサイクルT0においては試験パターンデー
タPATの論理値が“0”であるから、図36に示すゲ
ート制御テーブル41aにより、D1がON、D2がO
FF、D3がOFF、D4がON、D5がON、D6が
OFFとなる。よって、第1、第4及び第5のアンドゲ
ートAND1、AND4及びAND5がイネーブル状態
となり、タイミングパルスTPOA、TPOB及びTP
OCがこれらアンドゲートを通過するから、図35Gに
示すようにタイミングパルスTPOA及びTPOCがセ
ットパルスSsとして使用され、図35Hに示すように
タイミングパルスTPOBがリセットパルスSrとして
使用される。第2サイクルT1においては、試験パター
ンデータPATの論理値が“1”であるから、D1がO
FF、D2がON、D3がON、D4がOFF、D5が
OFF、D6がONとなる。よって、第2、第3及び第
6のアンドゲートAND2、AND3及びAND6がイ
ネーブル状態となり、タイミングパルスTPOA、TP
OB及びTPOCがこれらアンドゲートを通過するか
ら、図35Gに示すようにタイミングパルスTPOBの
みがセットパルスSsとして使用され、図35Hに示す
ようにタイミングパルスTPOA及びTPOCがリセッ
トパルスSrとして使用される。第3サイクルはスター
トサイクルと同じであるのでその説明を省略する。な
お、図35のタイミングチャートにおいては、基準クロ
ックREFCKの1周期をTとしたとき、試験周期Tt
は{6+(1/2)}Tに設定されており、よって、ス
タートサイクルT0は6T、第2サイクルT1は7T、
第3サイクルT2は6T、・・・となる。
Iに示すSBC波形の試験パターン信号FCOが出力さ
れる。このSBC波形から容易に理解できるように、各
試験周期Ttにおいて、試験パターンデータPATの論
理値“0”のデータは有効持続時間Tvの論理値“0”
の波形に整形され、かつその両側に持続時間T0の論理
値“1”の波形と持続時間T3の論理値“1”の波形を
有し、試験パターンデータPATの論理値“1”のデー
タは有効持続時間Tvの論理値“1”の波形に整形さ
れ、かつその両側に持続時間T0の論理値“0”の波形
と持続時間T3の論理値“0”の波形を有する。
場合には、2つのタイミング発生器を使用することにな
る。この例では第2及び第3のタイミング発生器TGB
及びTGCを使用するので、第1のタイミング発生器T
GAから出力されるタイミングパルスTPOAを無効に
する必要がある。よって、図36のゲート制御テーブル
41aに示すように、制御データD1及びD2は常にO
FFとされ、第1及び第2のアンドゲートAND1及び
AND2は常時ディスエーブル状態にされる。
た場合には、1つのタイミング発生器のみを使用するの
で、この例では第1のタイミング発生器TGAを使用す
ることにする。よって、第2及び第3のタイミング発生
器TGB及びTGCから出力されるタイミングパルスT
POB及びTPOCを無効にする必要があり、図36の
ゲート制御テーブル41aに示すように、制御データD
3〜D6は常にOFFとされ、第3〜第6のアンドゲー
トAND3〜AND6は常時ディスエーブル状態にされ
る。
試験パターン信号を発生することができる波形発生装置
の第2の具体例を示すブロック図である。この第2の具
体例は、図34に示した第1の具体例の波形発生装置を
2台用意し、これら2台の波形発生装置をインターリー
ブ動作させて、両波形発生装置からタイミングパルスを
交互に発生させ、2倍の速度でタイミングパルスを発生
させるように構成したものである。従って、両波形発生
装置は上記第1の具体例の波形発生装置と同じ構成を有
するので、第1の波形発生装置の対応する部分及び素子
は同じ参照符号のままにし、第2の波形発生装置の対応
する部分及び素子には同じ参照符号にダッシュ(’)を
付けて示す。また、パターン発生器PGから供給される
試験パターンデータPAT、試験周期信号PS及びタイ
ミング信号TSと、基準クロック周期T未満の端数デー
タFDについては、第1の波形発生装置に供給されるも
のには“−A”を付け、第2の波形発生装置に供給され
るものには“−B”を付けて示す。この第2の具体例の
波形発生装置の動作は、上述した第1具体例の波形発生
装置の動作、及び図33を参照してのインタリーブ動作
の説明から容易に理解できるので、ここではその説明を
省略する。
再び参照すると、タイミング発生器TGA、TGB、T
GCから発生されるタイミングパルスTPOA、TPO
B、TPOCはS−Rフリップフロップ26のセット端
子及びリセット端子にそれぞれ同一位相で供給される必
要がある。そのため、アンドゲートAND1〜AND6
の出力側に可変遅延回路33〜38をそれぞれ挿入し
て、これらタイミングパルスTPOA、TPOB、TP
OCの伝搬経路中での遅延時間(伝搬遅延時間)を調整
し(即ち、スキュー(skew)調整を行い)、タイミング
パルスが同一位相でS−Rフリップフロップ26のセッ
ト端子及びリセット端子に到達するようにしている。
用の可変遅延回路33及びタイミング発生器TGAの可
変遅延回路VDを含む伝搬経路Laを伝搬するタイミン
グパルスの伝搬遅延時間の和(T−Tpd)は温度及び
電圧変化によって変動し、その変動量は ΔT1=(T−Tpd)×(Tpdの温度変動係数)×(±温度変化幅) ・・・(1) ΔT2=(T−Tpd)×(Tpdの温度変動係数)×(±電圧変化幅) ・・・(2) と表わすことができる。
3%/℃、ICテスタの環境温度=25±5℃とすれ
ば、 ΔT1=10×0.3×10-2×(±5)(ns) =±0.15(ns)=±150ps となる。他の伝搬経路を伝搬するタイミングパルスも同
様の結果になる。
に示した第2具体例の波形発生装置は各タイミング発生
器の可変遅延回路と対応するスキュー調整用の可変遅延
回路とが縦続接続されているため、合計の伝搬遅延時間
(T−Tpd)が大きくなり、そのため伝搬遅延時間の
温度変動量ΔT1及び電圧変動量ΔT2が大きく、タイ
ミング精度が低下するという欠点があった。
バッファの性能限界により、外部から高い周波数の基準
クロックを入力できないため、動作速度を向上する手法
として図32及び図37に示したように、タイミング発
生器を複数台用意して順次に切り換えて動作させるイン
タリーブ動作(多重化動作)と呼ばれる手法が用いられ
て来た。しかしながら、インタリーブ動作を採用する
と、タイミング発生器を始めとして殆どのモジュール
(素子)をインタリーブ数必要とするから、ハードウェ
アの規模が約インタリーブ数倍となる。特に、図37に
示したインターリーブ動作の波形発生装置ではインタリ
ーブ数が2であるにも拘わらず、6台のタイミング発生
器を必要としている。
VDは、図29Aに示したように、複数個のゲート素子
を縦続接続したゲート遅延を利用するものであり、図2
9Bに示したような論理的遅延時間を制御(セレクト)
信号に変換するデータ変換テーブルを作成するのにかな
りの工数が必要となる。図34に示した波形発生装置で
は3つの可変遅延回路VDを使用するので3つのデータ
変換テーブルを作成する必要があり、図37に示したイ
ンタリーブ動作の波形発生では6つの可変遅延回路VD
を使用するので6つのデータ変換テーブルを作成する必
要がある。さらに高速化するためにインタリーブ数がさ
らに増えると、可変遅延回路の使用数も増加するから、
データ変換テーブルを作成する工数が非常に多くなると
いう欠点があった。
6のセット端子及びリセット端子に与えられるセットパ
ルスSs及びリセットパルスSrはそれぞれ、6つの伝
搬経路を伝搬するタイミングパルスの論理和となるため
に、それぞれの伝搬経路の遅延時間の補正(スキュー調
整)に僅かなバラツキが生じ易く、タイミング精度をさ
らに悪化させるという問題があった。
を解決した波形発生装置及びこの波形発生装置を具備す
る半導体デバイス試験装置を提供することである。
上の互換性を保ちながらタイミング精度を向上させ、か
つハードウェアの規模を簡素化した波形発生装置及びこ
の波形発生装置を具備する半導体デバイス試験装置を提
供することである。
いては、外部より与えられる試験論理データ及び波形モ
ード情報に応じて、複数の遅延データより、少なくとも
1つのセットパルスを生成するための少なくとも1つの
遅延データと、少なくとも1つのリセットパルスを生成
するための少なくとも1つの遅延データとを選択する遅
延データ選択手段と、セットパルス用遅延データの伝搬
経路とリセットパルス用遅延データの伝搬経路に対する
スキュー調整用遅延データをそれぞれ格納するセットパ
ルス用及びリセットパルス用のスキューデータ記憶手段
と、前記セットパルス用遅延データ及び前記リセットパ
ルス用遅延データと、前記セットパルス用及びリセット
パルス用のスキュー調整用遅延データと、外部より与え
られる各試験サイクルにおける端数データとを演算し
て、その演算出力からセットパルス用の整数遅延データ
及び端数遅延データとリセットパルス用の整数遅延デー
タ及び端数遅延データとをそれぞれ出力するセットパル
ス用及びリセットパルス用の演算手段と、前記整数遅延
データに対応する遅延時間だけ試験周期タイミングを遅
らせた少なくとも1つのセットパルス生成用有効フラグ
と少なくとも1つのリセットパルス生成用有効フラグと
を出力すると共に、これらセットパルス生成用有効フラ
グ及びリセットパルス生成用有効フラグにそれぞれ関連
する端数遅延データをそれぞれ出力するセットパルス用
及びリセットパルス用の遅延手段と、前記セットパルス
生成用有効フラグ及びリセットパルス生成用有効フラグ
がそれぞれ入力され、これら有効フラグを、前記関連す
る端数遅延データに基づいて、それぞれ遅延させるセッ
トパルス用及びリセットパルス用の可変遅延手段と、各
試験サイクルごとに前記セットパルス用及びリセットパ
ルス用の可変遅延手段から供給されるセットパルス及び
リセットパルスによってセット及びリセットされた波形
を出力する波形出力手段とを具備する波形発生装置が提
供される。
記複数の遅延データを格納する遅延データメモリをさら
に含み、前記遅延データ選択手段は、外部より与えられ
る試験論理データ及び波形モード情報に応じて、データ
選択情報を発生するセレクトデータメモリと、このセレ
クトデータメモリから供給されるデータ選択情報によっ
て前記遅延データメモリから供給される複数の遅延デー
タから、前記少なくとも1つのセットパルスを生成する
ための少なくとも1つの遅延データと、前記少なくとも
1つのリセットパルスを生成するための少なくとも1つ
の遅延データとを選択するマルチプレクサとによって構
成されている。
と、現在の試験サイクル及び前の試験サイクルの試験論
理データと、セットパルス及びリセットパルス有効フラ
グとに対応するデータ選択情報が格納されていることが
好ましい。
現在の試験サイクル及び前の試験サイクルの試験論理デ
ータとに対応するデータ選択情報が格納されているセレ
クトデータメモリと、このセレクトデータメモリから入
力されるデータ選択情報、及び前記遅延データメモリか
ら入力される複数の遅延データから、前記セットパルス
生成用の少なくとも1つの遅延データ及び前記リセット
パルス生成用の少なくとも1つの遅延データと、セット
パルス及びリセットパルス有効フラグを周期信号の前半
又は後半で選択することが可能なマルチプレクサとによ
って構成されていてもよい。
遅延制御信号を出力するセットパルス用及びリセットパ
ルス用のデータ変換手段と、このデータ変換手段から出
力される遅延制御信号に基づいて、入力された前記セッ
トパルス生成用有効フラグ及び前記リセットパルス生成
用有効フラグをそれぞれ遅延させるセットパルス用及び
リセットパルス用の可変遅延回路とによって構成されて
いる。
において試験論理データが“0”、“0”又は“1”、
“1”と連続する場合には、前記波形出力手段にセット
パルス/リセットパルスがそれぞれ連続して入力されな
いように前記データ選択情報が設定されていることが好
ましい。
は、前記セットパルス用の整数遅延データ及び前記リセ
ットパルス用の整数遅延データと、クロックを計数する
カウンタの出力とを演算して、セットパルス用/リセッ
トパルス用カウンタデータ一致期待値を生成し、この一
致期待値と前記カウンタの出力との一致を検出して、前
記セットパルス生成用及び前記リセットパルス生成用の
有効フラグ、及びこれら有効フラグに関連する前記セッ
トパルス用及び前記リセットパルス用端数遅延データを
出力するものでよい。
された遅延データにパルス出力を禁止するオープンフラ
グが与えられている場合と、前記セレクトデータメモリ
から前記マルチプレクサに与えられたデータ選択情報に
セットパルス/リセットパルス有効フラグがない場合に
は、前記セットパルス用及びリセットパルス用の遅延手
段に入力データをロードさせない制御手段が設けられて
いることが好ましい。
験するための半導体デバイス試験装置であって、外部よ
り与えられる試験論理データ及び波形モード情報に応じ
て、複数の遅延データより、少なくとも1つのセットパ
ルスを生成するための少なくとも1つの遅延データと、
少なくとも1つのリセットパルスを生成するための少な
くとも1つの遅延データとを選択する遅延データ選択手
段と、セットパルス用遅延データの伝搬経路とリセット
パルス用遅延データの伝搬経路に対するスキュー調整用
遅延データをそれぞれ格納するセットパルス用及びリセ
ットパルス用のスキューデータ記憶手段と、前記セット
パルス用遅延データ及び前記リセットパルス用遅延デー
タと、前記セットパルス用及びリセットパルス用のスキ
ュー調整用遅延データと、外部より与えられる各試験サ
イクルにおける端数データとを演算して、その演算出力
からセットパルス用の整数遅延データ及び端数遅延デー
タとリセットパルス用の整数遅延データ及び端数遅延デ
ータとをそれぞれ出力するセットパルス用及びリセット
パルス用の演算手段と、前記整数遅延データに対応する
遅延時間だけ試験周期タイミングを遅らせた少なくとも
1つのセットパルス生成用有効フラグと少なくとも1つ
のリセットパルス生成用有効フラグとを出力すると共
に、これらセットパルス生成用有効フラグ及びリセット
パルス生成用有効フラグにそれぞれ関連する端数遅延デ
ータをそれぞれ出力するセットパルス用及びリセットパ
ルス用の遅延手段と、前記セットパルス生成用有効フラ
グ及びリセットパルス生成用有効フラグがそれぞれ入力
され、これら有効フラグを、前記関連する端数遅延デー
タに基づいて、それぞれ遅延させるセットパルス用及び
リセットパルス用の可変遅延手段と、各試験サイクルご
とに前記セットパルス用及びリセットパルス用の可変遅
延手段から供給されるセットパルス及びリセットパルス
によってセット及びリセットされた波形を出力する波形
出力手段と、前記波形出力手段から出力される波形の試
験信号を被試験半導体デバイスに印加する手段とを具備
する半導体デバイス試験装置が提供される。
験装置は前記複数の遅延データを格納する遅延データメ
モリをさらに含み、前記遅延データ選択手段は、外部よ
り与えられる試験論理データ及び波形モード情報に応じ
て、データ選択情報を発生するセレクトデータメモリ
と、このセレクトデータメモリから供給されるデータ選
択情報によって前記遅延データメモリから供給される複
数の遅延データから、前記少なくとも1つのセットパル
スを生成するための少なくとも1つの遅延データと、前
記少なくとも1つのリセットパルスを生成するための少
なくとも1つの遅延データとを選択するマルチプレクサ
とによって構成されている。
と、現在の試験サイクル及び前の試験サイクルの試験論
理データと、セットパルス及びリセットパルス有効フラ
グとに対応するデータ選択情報が格納されていることが
好ましい。
現在の試験サイクル及び前の試験サイクルの試験論理デ
ータとに対応するデータ選択情報が格納されているセレ
クトデータメモリと、このセレクトデータメモリから入
力されるデータ選択情報、及び前記遅延データメモリか
ら入力される複数の遅延データから、前記セットパルス
生成用の少なくとも1つの遅延データ及び前記リセット
パルス生成用の少なくとも1つの遅延データと、セット
パルス及びリセットパルス有効フラグを周期信号の前半
又は後半で選択することが可能なマルチプレクサとによ
って構成されていてもよい。
遅延制御信号を出力するセットパルス用及びリセットパ
ルス用のデータ変換手段と、このデータ変換手段から出
力される遅延制御信号に基づいて、入力された前記セッ
トパルス生成用有効フラグ及び前記リセットパルス生成
用有効フラグをそれぞれ遅延させるセットパルス用及び
リセットパルス用の可変遅延回路とによって構成されて
いる。
において試験論理データが“0”、“0”又は“1”、
“1”と連続する場合には、前記波形出力手段にセット
パルス/リセットパルスがそれぞれ連続して入力されな
いように前記データ選択情報が設定されていることが好
ましい。
は、前記セットパルス用の整数遅延データ及び前記リセ
ットパルス用の整数遅延データと、クロックを計数する
カウンタの出力とを演算して、セットパルス用/リセッ
トパルス用カウンタデータ一致期待値を生成し、この一
致期待値と前記カウンタの出力との一致を検出して、前
記セットパルス生成用及び前記リセットパルス生成用の
有効フラグ、及びこれら有効フラグに関連する前記セッ
トパルス用及び前記リセットパルス用端数遅延データを
出力するものでよい。
ブロック図である。
めのタイミングチャートである。
めのタイミングチャートである。
めのタイミングチャートである。
タメモリとマルチプレクサの具体的な回路構成を示すブ
ロック図である。
データメモリの具体的な回路構成を示すブロック図であ
る。
レジスタと演算回路の具体的な回路構成を示すブロック
図である。
遅延回路内の遅延ステージの具体的な回路構成を示すブ
ロック図である。
延データとの対応関係を示す図である。
ータメモリのアドレス入力とセレクトデータとの対応関
係、並びにこのセレクトデータとマルチプレクサの出力
との対応関係をそれぞれ示す図である。
リのアドレス入力とセレクトデータとの対応関係、並び
にこのセレクトデータとマルチプレクサの出力との対応
関係をそれぞれ示す図である。
動作速度モードでNRZ/RZ波形を発生する場合のタ
イミングチャートである。
動作速度モードでSBC波形を発生する場合のタイミン
グチャートである。
モードでNRZ/RZ波形を発生する場合のタイミング
チャートである。
モードでSBC波形を発生する場合のタイミングチャー
トである。
動作速度モードにおける基本回路を示すブロック図であ
る。
モードにおける基本回路の内の第1及び第2遅延ステー
ジの基本回路を示すブロック図である。
モードにおける基本回路の内の第3及び第4遅延ステー
ジの基本回路を示すブロック図である。
めのタイミングチャートである。
明するためのタイミングチャートである。
明するためのタイミングチャートである。
明するためのタイミングチャートである。
の動作を説明するためのタイミングチャートである。
ク図である。
示すブロック図である。
説明するためのタイミングチャートである。
構成を示す回路図である。
例を示す図である。
を示すブロック図である。
説明するためのタイミングチャートである。
リーブ動作をする場合の回路構成を示すブロック図であ
る。
説明するためのタイミングチャートである。
発生することができる波形発生装置の一例を示すブロッ
ク図である。
を発生するときの動作を説明するためのタイミングチャ
ートである。
されたデータの一例を示す図である。
ブ動作をする場合の回路構成を示すブロック図である。
について図1〜図25を参照して詳細に説明する。
ブロック図である。この波形発生装置は、パターン発生
器PG(図26参照)からのタイミング信号TSが入力
される第1〜第6の6つの遅延データメモリ11−A
1、11−A2、11−B1、11−B2、11−C1
及び11−C2(全体を参照符号11で表わす)と、セ
レクトデータメモリ(イベント変換テーブル)46とマ
ルチプレクサ47とを備えた遅延データ選択回路45
と、タイミングパルスの伝搬経路における遅延時間を調
整するスキュー調整用遅延データSKD及びSKD’が
それぞれ格納された第1及び第2のスキューレジスタ4
8及び48’と、遅延データ選択回路45からの出力信
号SA1/SA2、第1のスキューレジスタ48からの
スキュー調整用遅延データSKD、及び基準クロック周
期T未満の端数時間を表わす端数データFDが供給され
る第1の演算回路49と、遅延データ選択回路45から
の出力信号RA1/RA2、第2のスキューレジスタ4
8’からのスキュー調整用遅延データSKD’及び基準
クロック周期T未満の端数時間を表わす端数データFD
が供給される第2の演算回路49’と、基準クロックR
EFCKの2倍のレートのクロック(倍速クロック)R
EFCK2を計数する第1のカウンタCNT1と、この
カウンタCNT1からの出力信号CNTD−Aが供給さ
れる第5のD形フリップフロップDF5と、第1の演算
回路49からの出力信号Sa及びSb、試験周期信号P
eriod、カウンタCNT1からの出力信号CNTD−A
及びD形フリップフロップDF5からの出力信号CNT
D−Bが供給される第1のカウンタ遅延回路50と、第
2の演算回路49’からの出力信号Ra及びRb、試験
周期信号Period、カウンタCNT1からの出力信号C
NTD−A及びD形フリップフロップDF5からの出力
信号CNTD−Bが供給される第2のカウンタ遅延回路
50’と、第1のカウンタ遅延回路50からの出力信号
MAjを遅延させる第1の可変遅延回路52と、第2の
カウンタ遅延回路50’からの出力信号MAj’を遅延
させる第2の可変遅延回路52’と、第1及び第2の可
変遅延回路52及び52’の遅延量をそれぞれ制御する
第1及び第2のデータ変換テーブル53及び53’と、
第1の可変遅延回路52の出力信号がセット端子Sに供
給され、第2の可変遅延回路52’からの出力信号がリ
セット端子Rに供給されるS−Rフリップフロップ26
とを備えている。
2、11−B1、11−B2、11−C1及び11−C
2には遅延データTMA1、TMA2、TMB1、TM
B2、TMC1及びTMC2がそれぞれ格納されてお
り、パターン発生器PGから供給されるタイミング信号
TSによってこれら遅延データが各メモリから出力され
る。この実施例では、出力される遅延データの大きさ
は、TMA1<TMA2、TMB1<TMB2、TMC
1<TMC2に選定されている。また、SBC波形が指
定されたときには、TMA1<TMB1<TMC1、T
MA2<TMB2<TMC2に選定され、RZ波形が指
定されたときには、TMB1<TMC1、TMB2<T
MC2に選定される。
第1のカウンタ遅延回路50、第1の可変遅延回路52
及び第1のデータ変換テーブル53はS−Rフリップフ
ロップ26のセット端子Sに供給されるタイミングパル
ス(以後、セット用パルスと称す)の生成に関与し、第
2のスキューレジスタ48’、第2の演算回路49’、
第2のカウンタ遅延回路50’、第2の可変遅延回路5
2’及び第2のデータ変換テーブル53’はS−Rフリ
ップフロップ26のリセット端子Rに供給されるタイミ
ングパルス(以後、リセット用パルスと称す)の生成に
関与する。
は、パターン発生器PGからの試験周期信号Period及
び試験パターンデータPATと、発生すべき波形の種類
を指定する波形モード選択信号WMとが入力されると、
この波形モード選択信号WMによって指定された波形に
対応する遅延データを選択するセレクトデータをマルチ
プレクサ47の制御端子に供給する。
給される遅延データTMA1、TMA2、TMB1、T
MB2、TMC1及びTMC2の内から、セレクトデー
タによって指定された遅延データを選択し、第1の演算
回路49にはセット用パルスに関する遅延データSA1
/SA2を供給し、第2の演算回路49’にはリセット
用パルスに関する遅延データRA1/RA2を供給す
る。マルチプレクサ47から出力されるこれら遅延デー
タSA1/SA2、RA1/RA2は発生すべきタイミ
ングパルスの数に応じて増減されるものであり、例えば
2つのセット用パルスを生成する場合にはセレクトデー
タによって2つの遅延データSA1及びSA2が選択さ
れ、同じく、2つのリセット用パルスを生成する場合に
はセレクトデータによって2つの遅延データRA1及び
RA2が選択される。また、1つのセット用パルスを生
成する場合には1つの遅延データSA1又はSA2が選
択され、同じく、1つのリセット用パルスを生成する場
合には1つの遅延データRA1又はRA2が選択され
る。
からのスキュー調整用遅延データSKDと各試験サイク
ルに応じた端数データFDとを加算する第1の演算ユニ
ットALU1と、この第1の演算ユニットALU1の加
算結果とマルチプレクサ47から出力されるセット用パ
ルスの生成に関与する遅延データSA1/SA2とを加
算する第2の演算ユニットALU2とを備えている。第
2の演算ユニットALU2からの加算結果の内、整数部
分の遅延時間を表わす整数遅延係数Saは第1のカウン
タ遅延回路50の演算ユニットALU3の一方の入力端
子に供給され、端数部分の遅延時間を表わす端数遅延係
数Sbは第1のカウンタ遅延回路50の遅延ステージ8
1に供給される。演算ユニットALU3の他方の入力端
子には第1のカウンタCNT1からの出力信号CNTD
−Aが供給され、上記整数遅延係数Saとの加算結果S
Eを遅延ステージ81に供給する。
8’からのスキュー調整用遅延データSKD’と各試験
サイクルに応じた端数データFDとを加算する第1の演
算ユニットALU1’と、この第1の演算ユニットAL
U1’の加算結果とマルチプレクサ47から出力される
リセット用パルスの生成に関与する遅延データRA1/
RA2とを加算する第2の演算ユニットALU2’とを
備えている。第2の演算ユニットALU2’からの加算
結果の内、整数部分の遅延時間を表わす整数遅延係数R
aは第2のカウンタ遅延回路50’の演算ユニットAL
U3’の一方の入力端子に供給され、端数部分の遅延時
間を表わす端数遅延係数Rbは第2のカウンタ遅延回路
50’の遅延ステージ81’に供給される。演算ユニッ
トALU3’の他方の入力端子には第1のカウンタCN
T1からの出力信号CNTD−Aが供給され、上記整数
遅延係数Raとの加算結果REを遅延ステージ81’に
供給する。
/第2の演算回路49/49’から供給される整数遅延
係数Sa/Raに相当する遅延時間だけ試験周期のタイ
ミングを遅らせる少なくとも1つのセット/リセット用
パルス有効フラグMAj/MAj’を出力すると共に、
これらセット/リセット用パルス有効フラグに関連する
セット/リセット用パルス端数遅延データFj/Fj’
(入力された端数遅延係数Sb/Rbに対応する遅延時
間を表わす)を出力する。セット/リセット用パルス有
効フラグMAj/MAj’は第1/第2の可変遅延回路
53/53’にそれぞれ供給され、セット/リセット用
パルス端数遅延データFj/Fj’は第1/第2のデー
タ変換テーブル53/53’にそれぞれ供給される。
ぞれメモリより構成されており、セット/リセット用パ
ルス遅延端数データFj/Fj’が入力されると、これ
らデータに対応する遅延制御信号(セレクト信号)を出
力する。第1/第2の可変遅延回路52/52’は入力
されたセット/リセット用パルス有効フラグMAj/M
Aj’に、遅延制御信号に応じた遅延量を与え、セット
/リセット用パルスとしてS−Rフリップフロップ26
のセット/リセット端子S/Rに供給する。
1/第2の可変遅延回路52/52’より供給されるセ
ット/リセット用パルスによってセット/リセットされ
て、DUT19(図26参照)に印加する所望の波形の
試験パターン信号FCOを出力する。
には、波形モード情報と、現在の試験サイクル及び前の
試験サイクルの試験パターンデータPATに対応するセ
レクトデータが格納されており、このセレクトデータメ
モリ46に波形モード選択信号WMが入力されると、こ
の波形モード選択信号WMによって指定された波形モー
ド情報に対応するセレクトデータがマルチプレクサ47
の制御端子に供給される。
給される遅延データTMA1/A2、TMB1/B2、
TMC1/C2の内から、セレクトデータメモリ46か
らのセレクトデータによって選択されたセット/リセッ
ト用パルスを生成するための遅延データと、セレクトデ
ータに含まれるセット/リセット用パルス有効フラグ、
つまりイネーブル信号をそれぞれ選択する。NRZ波形
が指定された場合のマルチプレクサ47の動作を図2A
のタイミングチャートに示し、SBC波形が指定された
場合のマルチプレクサ47の動作を図2Bのタイミング
チャートに示す。図2Aのタイミングチャートから明瞭
なように、NRZ波形の場合には試験周期信号Period
の前半部分と後半部分において遅延データTDとしてA
1とA2をそれぞれ選択し、かつセット/リセット用パ
ルス有効フラグVFL、つまりイネーブル信号としてA
1EとA2Eをそれぞれ選択している。同様に、図2B
のタイミングチャートから明瞭なように、SBC波形の
場合には試験周期信号Periodの前半部分と後半部分に
おいてセット用パルス遅延データTD−SとしてA1と
C1及びB1と0を、かつセット用パルス有効フラグV
FL−S、つまりイネーブル信号として1と1及び1と
0をそれぞれ選択し、リセット用パルス遅延データTD
−RとしてB1と0及びA1とC1を、かつリセット用
パルス有効フラグVFL−R、つまりイネーブル信号と
して1と0及び1と1を選択している。
て遅延データをそれぞれ選択し、かつセット/リセット
用パルス有効フラグをそれぞれ選択すると、図1に示し
た波形発生装置は倍速モードでの動作が可能となる。
に、隣接する試験周期において試験パターンデータPA
Tの論理値が“0”、“0”或いは“1”、“1”と連
続する場合に、図3F及びGに示すセット/リセット用
パルスSPO/RPOがS−Rフリップフロップ26に
それぞれ連続して入力される(点線の矢印で示すパル
ス)ことを禁止するように、セレクトデータが格納され
ている。その理由は、図3Cに60で、また、図3Dに
61で示すような、倍速クロックREFCK2(=2C
LK)の周期より小さい遅延時間を発生させると、第1
/第2のカウンタ遅延回路50/50’がロジック的に
誤動作するからである(これは近接誤動作と呼ばれ
る)。そのために図4に示す動作例のように、図4E及
びGに示すセット/リセット用パルスの遅延データTD
−S/TD−Rと図4F及びHに示すセット/リセット
用パルス有効フラグ(イネーブル信号)VFL−S/V
FL−Rの場合には図41に示すようにリセット用パル
ス遅延データA1及びセット用パルス遅延データA1に
基づくリセット用パルス及びセット用パルスが発生され
てしまうが、セレクトデータメモリ46から出力される
有効フラグ(イネーブル信号)を、図4K及びMに示す
VFL−S2及びVFL−R2のように、所定の遅延デ
ータA1に対応する部分をゼロとして出力することによ
り、上記遅延データA1に基づくリセット用パルス及び
セット用パルスの出力を禁止することができる。
したように、その演算ユニットALU3/ALU3’に
おいて、第1/第2の演算回路49/49’から供給さ
れる整数遅延係数Sa/Raと第1のカウンタCNT1
からの出力信号CNTD−Aとを加算して、セット/リ
セット用パルスのカウンタデータ一致期待値SE/RE
を生成し、遅延ステージ81/81’に与える。この遅
延ステージ81/81’は縦続接続された複数段の遅延
回路81−1、81−2、・・・、81−n/81’−
1、81’−2、・・・、81’−n(図8参照)によ
って構成されている。遅延ステージ81/81’は、入
力された一致期待値SE/REと第5のD形フリップフ
ロップDF5からの出力信号CNTD−B(カウンタC
NT1の出力信号CNTD−Aを遅延させたもの)との
一致を検出して、最多で2つのセット/リセット用パル
ス有効フラグMAj/MAj’(j=j’=1〜n、n
は遅延ステージの段数)を出力すると同時に、入力され
た端数遅延係数Sb/Rbに基づいて、その有効フラグ
MAj/MAj’に関連するセット/リセット用パルス
端数遅延データFj/Fj’(端数遅延係数Sb/Rb
に対応する遅延時間を表わす)を出力する。
された遅延データにパルス出力を禁止するオープンフラ
グ“open”が与えられている場合と、セレクトデータメ
モリ46からマルチプレクサ47に供給されたセレクト
データSDにセット/リセット用パルス有効フラグ(イ
ネーブル信号)がない場合には、第1/第2のカウンタ
遅延回路50/50’の遅延ステージ81/81’にデ
ータ(一致期待値)SE/RE及び端数遅延係数Sb/
Rbをロードさせない制御手段が設けられている。具体
的には、図7に示すアンドゲートAND100/AND
200がこの制御手段に相当する。
路50/50’からのセット/リセット用パルスの発生
が禁止されるので波形のHレベル/Lレベルの時間長を
変えることが可能になり、種々の波形を得ることができ
る。
例を図5〜図8に示す。図5は主として遅延データメモ
リ11とマルチプレクサ47の具体例を示し、図6は主
としてセレクトデータメモリ46の具体例を示し、図7
は主として第1及び第2のスキューレジスタ48及び4
8’と第1及び第2の演算回路49及び49’の具体例
を示し、そして図8は主として第1及び第2のカウンタ
遅延回路50及び50’の具体例を示す。なお、これら
図面において、DFはD形フリップフロップ、ORはオ
アゲート、WFRは波形情報レジスタ、MUXはマルチ
プレクサ、ALUは演算回路、ANDはアンドゲートE
XORは排他的オアゲート、DLは遅延回路をそれぞれ
示す。
にそれぞれ供給されるセレクトデータS1、S2、S
3、En(イネーブル信号)と、これらマルチプレクサ
MUX1〜MUX4がこのセレクトデータによって選択
する遅延データ(出力データ)との対応関係の一例を図
9に示す。また、図6に示したセレクトデータメモリ
(イベント変換テーブル)46に格納されたデータの一
例と、このデータによって図5に示したマルチプレクサ
47(MUX1〜4)が出力するセット用パルス遅延デ
ータSA1/SA2及びリセット用パルス遅延データR
A1/RA2との対応関係を、ノーマル動作速度モード
の場合を図10に、倍速動作速度モードの場合を図11
に示す。
U2の出力信号Saは第1の演算回路49から出力され
る整数遅延係数であり、Sbは端数遅延係数である。同
じく、第2の演算回路49’の第2の加算回路ALU
2’の出力信号Raは整数遅延係数であり、Rbは端数
遅延係数である。また、第3の演算ユニットALU3の
加算出力SEはSE=Sa+CNTD−Aであり、この
加算出力SEが図8に示した第1のカウンタ遅延回路5
0の遅延ステージ81の各段81−1、81−2、・・
・、81−nのカウンタデータCNTD−Bとの一致期
待値となる。このカウンタデータCNTD−Bは図6に
示すD形フリップフロップDF5から供給される。リセ
ット用パルスに関する第3の演算ユニットALU3’の
加算出力REについても同様である。
号SKSSL1/2はセット用パルスの遅延データTM
A、TMB、TMCに対応するスキューデータを選択す
る信号である。また、D形フリップフロップDF103
の出力信号SKRSL1/2はリセット用パルスの遅延
データTMA、TMB、TMCに対応するスキューデー
タを選択する信号である。
追加した主な理由は、ノーマル動作速度モードにおいて
SBC波形を発生させる場合、又は倍速動作速度モード
においてNRZ/RZ/SBC波形を発生させる場合
に、マルチプレクサ47から出力される遅延データSA
2/RA2に対応して遅延ステージ81/81’におい
て1サイクルのロード遅れが発生するので、その分を減
算した期待値(つまり、1カウント小さい値の期待値)
を得るためである。
おいて、ノーマル動作速度モードでNRZ/RZ波形の
試験パターン信号をS−Rフリップフロップ26から出
力させる場合の遅延ステージ81/81’の入力までの
タイミングチャートを図12に示す。また、ノーマル動
作速度モードでSBC波形の試験パターン信号をS−R
フリップフロップ26から出力させる場合の遅延ステー
ジ81/81’の入力までのタイミングチャートを図1
3及び図14に示す。
生装置において、倍速動作速度モードでNRZ/RZ波
形及びSBC波形の試験パターン信号をS−Rフリップ
フロップ26から出力させる場合の遅延ステージ81/
81’の入力までのタイミングチャートを図15及び図
16にそれぞれ示す。図16に示すSBC波形のタイミ
ングチャートの場合、試験周期信号Periodの立上がり
から次の試験周期信号Periodの立上がりまでの最小間
隔は、2×(REFCKの周期)に設定されている。
POを生成するために、試験周期信号Period(PS)
に与える遅延時間TDは1試験周期Ttよりも小さい場
合が多かった。近年、試験サイクルの高速化が進むにつ
れ、試験周期信号に与える上記遅延時間TDを1試験周
期Tt内に制限するのは困難となっており、実用的では
なくなって来ている。このような実状に鑑み、図5〜図
8に示した具体的回路の波形発生装置では、遅延ステー
ジ81/81’を第nステージまで用意し、ノーマル動
作速度モードでn試験サイクルまで、倍速モードでn/
2試験サイクルまで試験周期信号を遅延できるようにし
ている。
遅延ステージ81の段数を2段(n=2)とした波形発
生装置の基本回路を示すブロック図であり、ノーマル速
度で動作する場合を示す。図17にはセット用パルスに
関連する回路のみを示すが、リセット用パルスに関連す
る回路も同じ構成となる。次に、その動作を説明する。
9の演算ユニットALU2の一方の入力端子に与える。
リア(Clear)信号により“0”がロードされ、その後
通常のインクリメントを続ける。
力されるクリア信号をリタイミングして、後述の発生確
認フラグに関係するD形フリップフロップDF13及び
DF23をクリアする。
ータ選択回路)の出力SAと演算ユニットALU1から
の演算出力SKD+FDa(スキューレジスタ48のス
キューデータSKDと端数データFDaとの加算出力)
とを加算する。
は、演算ユニットALU2から出力されるSA+SKD
+FDaの演算結果の内の基準クロック周期の整数倍と
なる整数遅延データSaと、カウントアップし続けるカ
ウンタCNT1の出力データCNTAとを加算する。
ALU2から出力されるSA+SKD+FDaの演算結
果の内の基準クロック周期未満の端数遅延データSb
を、また、D形フリップフロップDF12は演算ユニッ
トALU3から出力される演算結果Sa’=Sa+CN
TAを試験周期信号Periodでイネーブルされたサイク
ルにおいてそれぞれラッチする。
号Periodが入力されたときにはB入力の固定の“H”
信号を取り込み、それ以外はA入力を選択する。このマ
ルチプレクサMUX11の出力信号をD形フリップフロ
ップDF13が基準クロックごとに取り込む。マルチプ
レクサMUX11→D形フリップフロップDF13→ア
ンドゲートAND13→マルチプレクサMUX11への
ループではD形フリップフロップDF5から出力される
カウンタデータCNTBと、上記整数遅延データSaと
カウンタCNT1の出力データCNTAとの加算値とが
一致したときに、“H”信号を取り込んでいたループに
対してアンドゲートAND11からの出力信号M1によ
りアンドゲートAND13をディスエーブル状態にして
“H”信号の通過を禁止し、そのループの信号を“L”
信号にする。上記ループはループの信号“H”を、まだ
カウンタデータCNTBとの一致が取られていないこと
を示すフラグとして使用し、次の試験周期信号Period
が入力されて新しい“H”信号を取り込むまでに、カウ
ンタCNT1のカウンドデータがもう一周しても、2つ
目の一致パルスを発生させないようにすると共に、マル
チプレクサMUX21以降の次のステージにおいても2
つ目の一致パルスが発生しないように制御するフラグと
なる。
延ステージ81−2のD形フリップフロップDF22に
送られると共に、排他的オアゲートEXOR11により
カウンタデータCNTBと一致を取る回路に送られる。
CNTAとの加算結果(演算ユニットALU3の演算出
力Sa’)をラッチしたD形フリップフロップDF12
のデータと、カウンタCNT1の計数値CNTAをラッ
チしたD形フリップフロップDF5のデータとが一致し
た場合には、排他的オアゲートEXOR11の出力は全
て論理“L”となる。
EXOR11の出力が全て論理“L”になると、D形フ
リップフロップDF13の反転出力Q・からの一致完了
フラグが論理“L”であることを確認して出力M1を論
理“H”にする。つまり、既にアンドゲートAND11
への全ての入力信号が論理“L”に一致してしまってい
ないことを確認して、排他的オアゲートEXOR11の
出力が全て論理“L”になり、かつ一致完了フラグが論
理“L”であると、出力M1を論理“H”にする。
“H”になると、この論理“H”は、 (a)オアゲートOR1を通じて遅延パルススタート信
号としてD形フリップフロップDF6にラッチされる。
り、通過することを禁止されていた端数遅延データSb
が出力信号F1としてこのアンドゲートAND12から
出力され、オアゲートOR2を通じて可変遅延回路52
の遅延付加データとしてD形フリップフロップDF7に
ラッチされる。
D13をディスエーブル状態にし、一致完了フラグであ
るMF1を論理“L”にして一致完了済みにする。
周期信号Periodの入力時に、前の試験周期信号Period
のサイクルにおいて一致完了済み(“L”)であるか否
かを示すフラグ(Flag)として与える。一致完了済み
でない(“H”)場合には、第2サイクルで第2遅延ス
テージ81−2により一致フラグを待機する。
ルチプレクサMUX21の動作を除くと、上記(6)〜
(11)の動作と全て同様となる。
延パルススタート信号をアンドゲートAND1において
基準クロックREFCKでストローブし、このストロー
ブしたパルス信号を可変遅延回路52に供給する。この
とき、D形フリップフロップDF7にラッチされた端数
遅延データが可変遅延回路52に与えられるから、可変
遅延回路52に入力されたパルス信号は端数遅延データ
に対応する遅延時間だけ遅延され、タイミングパルスT
POとして出力される。
U2は第1の演算回路49を構成する。第1及び第2遅
延ステージ81−1及び81−2は第1及び第2試験サ
イクルにおける整数遅延データの一致検出回路と端数遅
延データ取得回路を構成する。
CNTAと、演算ユニットALU3の出力Sa′の内の
整数遅延データSaとを比較し、第1試験サイクルにお
ける一致検出を行って検出パルスM1を出力する。第2
遅延ステージ81−2も同様に、第2試験サイクルにお
ける一致検出を行って、検出パルスM2を出力する。
81−2は、一致検出出力M1、M2に同期して、演算
回路49の出力の端数遅延データSbと対応するデータ
F1、F2を取得して、可変遅延回路52の制御端子に
与える。
成において遅延ステージ81の段数を4段(n=4)と
した波形発生装置の基本回路を示すブロック図であり、
倍速モードで動作する場合を示す。また、図20から図
25はこの基本回路の動作を説明するためのタイミング
チャートである。図18及び図19にはセット用パルス
に関連する回路のみを示すが、リセット用パルスに関連
する回路も同じ構成となる。次に、その動作を説明す
る。
入力端子に供給される遅延データSAはSA1、SA2
であり、基準クロック周期の前半で遅延データSA1
が、後半で遅延データSA2が選択される。第1、第2
遅延ステージ81−1及び81−2は第1試験サイクル
における第1及び第2一致検出回路であり、第3及び第
4遅延ステージ81−3及び81−4は第2試験サイク
ルにおける第1及び第2一致検出回路である。各試験サ
イクルとも一対の第1及び第2一致検出回路から1つの
検出パルスがそれぞれ出力される。
容易に理解できるように、第1及び第2一致検出回路の
いずれか一方からのみ、1つの検出パルスが出力され
る。第1及び第2遅延ステージ(第1試験サイクルにお
ける第1及び第2一致検出回路)81−1及び81−2
はカウンタCNT1(図1参照)の出力CNTD−Aを
D形フリップフロップDF5でラッチしたデータCNT
D−Bと、演算ユニットALU3(図1参照)の出力で
ある一致期待値SE=Sa1’、Sa2’(演算ユニッ
トALU2の出力の整数遅延データSa1、Sa2にそ
れぞれ対応する)とを比較し、第1試験サイクルにおけ
る一致検出を行って、検出パルスを出力する。第3、第
4ステージ(第2サイクル第1,第2一致検出回路)8
1−3,81−4も同様に第2サイクルにおける一致検
出を行って、検出パルスを出力する。
8に示すD形フリップフロップDF92からの出力であ
る整数遅延データ(一致期待値)EXPD1(Sa1’
/Sa2’と同じ)の内のSa1’(=ED1004)
がカウンタ出力データCNTBのデータ#5に等しく、
Sa2’(=ED2005)がカウンタ出力データCN
TBのデータ#D(16進数)に等しい場合を例示して
いる。カウンタ出力データCNTBのデータ#5の発生
時点で第1遅延ステージ(第1試験サイクルにおける第
1一致検出回路)81−1より検出パルスMA1が出力
され、カウンタ出力データCNTBのデータ#Dの発生
時点で第3遅延ステージ(第2試験サイクルにおける第
1一致検出回路)81−3より検出パルスMA3が出力
される。その他の動作は図17に示した具体的回路構成
の波形発生装置の場合と同様であるのでその説明を省略
する。
に関連する各タイミング発生器の可変遅延回路と対応す
るスキュー調整用の可変遅延回路との2つのアナログ的
に構成される遅延回路(いずれも温度変化、電圧変化に
よって遅延時間が変動する)が縦続接続されているのに
対して、上記実施例の波形発生装置では、端数遅延デー
タFjに相当する遅延を与える可変遅延回路52を1つ
設ければよい。よって、遅延時間の温度変動量及び電圧
変動量を従来のほぼ1/2に低減することができ、タイ
ミング精度を向上させることができる。
いられ、同じ構成のタイミング発生回路を2回路分用意
する必要があり、ノーマル速度の動作モードに比べてハ
ードウェアの規模が約2倍となったが、上記実施例の波
形発生装置では、倍速動作モードのときに1つの回路に
より1試験サイクルの前半と後半とで、タイミング発生
動作を行わせるようにしたので、インターリーブ動作の
ようなハードウェアの増加はない。
波形発生装置では、タイミング発生器を合計で6台必要
としたが、上記実施例の波形発生装置ではセット用パル
ス発生用とリセット用パルス発生用とに各1台あればよ
く、ハードウェアの規模が約1/3となる。
テーブル(ルックアップテーブル)を必要とする可変遅
延回路はセット用パルス発生用とリセット用パルス発生
用とに1個づつの合計2個であるので、図37に示した
従来のインターリーブ動作の波形発生装置の12個に比
べて、データ変換テーブル作成の手間を約1/6に減ら
すことができる。
波形発生装置では、セット用パルス発生用とリセット用
パルス発生用とにそれぞれ6つのタイミングパルスの伝
搬経路を必要とし、これら伝搬経路を伝搬するタイミン
グパルスの論理和を取るために、各伝搬経路の遅延補正
に僅かなバラツキが発生し易く、タイミング精度をさら
に悪化させる問題があった。しかし、上記実施例の波形
発生装置では、セット用パルス発生用とリセット用パル
ス発生用とにそれぞれ1つのタイミングパルスの伝搬経
路しか設けないので、従来のような問題は生じない。
して、供給される2つのデータを加算する加算器や供給
される2つのデータを減算する減算器を使用したが、供
給される2つのデータを乗算する乗算器、或いは、供給
される2つのデータを加算、減算、乗算を組み合わせて
合算する演算ユニットを使用してもよい。
バイスを試験する半導体デバイス試験装置のみならず、
例えば電流又は電圧に応じて所定の作用を行う電気/電
子部品、回路等のデバイスを試験するための各種の試験
装置にも有益に使用できることは言うまでもない。
載したが、この発明の精神及び範囲から逸脱することな
しに、上述した実施例に関して種々の変形、変更及び改
良がなし得ることはこの分野の技術者には明らかであろ
う。従って、この発明は例示の実施例に限定されるもの
ではなく、添付の請求の範囲によって定められるこの発
明の範囲内に入る全てのそのような変形、変更及び改良
をも包含するものである。
Claims (14)
- 【請求項1】外部より与えられる試験論理データ及び波
形モード情報に応じて、複数の遅延データより、少なく
とも1つのセットパルスを生成するための少なくとも1
つの遅延データと、少なくとも1つのリセットパルスを
生成するための少なくとも1つの遅延データとを選択す
る遅延データ選択手段と、 セットパルス用遅延データの伝搬経路とリセットパルス
用遅延データの伝搬経路に対するスキュー調整用遅延デ
ータをそれぞれ格納するセットパルス用及びリセットパ
ルス用のスキューデータ記憶手段と、 前記セットパルス用遅延データ及び前記リセットパルス
用遅延データと、前記セットパルス用及びリセットパル
ス用のスキュー調整用遅延データと、外部より与えられ
る各試験サイクルにおける端数データとを演算して、そ
の演算出力からセットパルス用の整数遅延データ及び端
数遅延データとリセットパルス用の整数遅延データ及び
端数遅延データとをそれぞれ出力するセットパルス用及
びリセットパルス用の演算手段と、 前記整数遅延データに対応する遅延時間だけ試験周期タ
イミングを遅らせた少なくとも1つのセットパルス生成
用有効フラグと少なくとも1つのリセットパルス生成用
有効フラグとを出力すると共に、これらセットパルス生
成用有効フラグ及びリセットパルス生成用有効フラグに
それぞれ関連する端数遅延データをそれぞれ出力するセ
ットパルス用及びリセットパルス用の遅延手段と、 前記セットパルス生成用有効フラグ及びリセットパルス
生成用有効フラグがそれぞれ入力され、これら有効フラ
グを、前記関連する端数遅延データに基づいて、それぞ
れ遅延させるセットパルス用及びリセットパルス用の可
変遅延手段と、 各試験サイクルごとに前記セットパルス用及びリセット
パルス用の可変遅延手段から供給されるセットパルス及
びリセットパルスによってセット及びリセットされた波
形を出力する波形出力手段 とを具備することを特徴とする波形発生装置。 - 【請求項2】前記複数の遅延データを格納する遅延デー
タメモリをさらに含み、 前記遅延データ選択手段は、外部より与えられる試験論
理データ及び波形モード情報に応じて、データ選択情報
を発生するセレクトデータメモリと、このセレクトデー
タメモリから供給されるデータ選択情報によって前記遅
延データメモリから供給される複数の遅延データから、
前記少なくとも1つのセットパルスを生成するための少
なくとも1つの遅延データと、前記少なくとも1つのリ
セットパルスを生成するための少なくとも1つの遅延デ
ータとを選択するマルチプレクサとによって構成されて
いる ことを特徴とする請求の範囲第1項に記載の波形発生装
置。 - 【請求項3】前記セレクトデータメモリには波形モード
情報と、現在の試験サイクル及び前の試験サイクルの試
験論理データと、セットパルス及びリセットパルス有効
フラグとに対応するデータ選択情報が格納されているこ
とを特徴とする請求の範囲第2項に記載の波形発生装
置。 - 【請求項4】前記遅延データ選択手段は、前記波形モー
ド情報と、現在の試験サイクル及び前の試験サイクルの
試験論理データとに対応するデータ選択情報が格納され
ているセレクトデータメモリと、このセレクトデータメ
モリから入力されるデータ選択情報、及び前記遅延デー
タメモリから入力される複数の遅延データから、前記セ
ットパルス生成用の少なくとも1つの遅延データ及び前
記リセットパルス生成用の少なくとも1つの遅延データ
と、セットパルス及びリセットパルス有効フラグを周期
信号の前半又は後半で選択することが可能なマルチプレ
クサとによって構成されている ことを特徴とする請求の範囲第1項に記載の波形発生装
置。 - 【請求項5】前記可変遅延手段は、前記端数遅延データ
に対応する遅延制御信号を出力するセットパルス用及び
リセットパルス用のデータ変換手段と、このデータ変換
手段から出力される遅延制御信号に基づいて、入力され
た前記セットパルス生成用有効フラグ及び前記リセット
パルス生成用有効フラグをそれぞれ遅延させるセットパ
ルス用及びリセットパルス用の可変遅延回路とによって
構成されていることを特徴とする請求の範囲第1項乃至
第4項のいずれか1つに記載の波形発生装置。 - 【請求項6】前記セレクトデータメモリは、隣接する試
験サイクルにおいて試験論理データが“0”、“0”又
は“1”、“1”と連続する場合には、前記波形出力手
段にセットパルス/リセットパルスがそれぞれ連続して
入力されないように前記データ選択情報が設定されてい
ることを特徴とする請求の範囲第2項乃至第4項のいず
れか1つに記載の波形発生装置。 - 【請求項7】前記セットパルス用及びリセットパルス用
の遅延手段は、前記セットパルス用の整数遅延データ及
び前記リセットパルス用の整数遅延データと、クロック
を計数するカウンタの出力とを演算して、セットパルス
用/リセットパルス用カウンタデータ一致期待値を生成
し、この一致期待値と前記カウンタの出力との一致を検
出して、前記セットパルス生成用及び前記リセットパル
ス生成用の有効フラグ、及びこれら有効フラグに関連す
る前記セットパルス用及び前記リセットパルス用端数遅
延データを出力することを特徴とする請求の範囲第1項
乃至第5項のいずれか1つに記載の波形発生装置。 - 【請求項8】前記遅延データメモリから前記マルチプレ
クサに供給された遅延データにパルス出力を禁止するオ
ープンフラグが与えられている場合と、前記セレクトデ
ータメモリから前記マルチプレクサに与えられたデータ
選択情報にセットパルス/リセットパルス有効フラグが
ない場合には、前記セットパルス用及びリセットパルス
用の遅延手段に入力データをロードさせない制御手段が
設けられていることを特徴とする請求の範囲第2項乃至
第4項のいずれか1つに記載の波形発生装置。 - 【請求項9】前記波形出力手段はS−Rフリップフロッ
プであることを特徴とする請求の範囲第1項乃至第8項
のいずれか1つに記載の波形発生装置。 - 【請求項10】半導体デバイスを試験するための半導体
デバイス試験装置であって、 外部より与えられる試験論理データ及び波形モード情報
に応じて、複数の遅延データより、少なくとも1つのセ
ットパルスを生成するための少なくとも1つの遅延デー
タと、少なくとも1つのリセットパルスを生成するため
の少なくとも1つの遅延データとを選択する遅延データ
選択手段と、 セットパルス用遅延データの伝搬経路とリセットパルス
用遅延データの伝搬経路に対するスキュー調整用遅延デ
ータをそれぞれ格納するセットパルス用及びリセットパ
ルス用のスキューデータ記憶手段と、 前記セットパルス用遅延データ及び前記リセットパルス
用遅延データと、前記セットパルス用及びリセットパル
ス用のスキュー調整用遅延データと、外部より与えられ
る各試験サイクルにおける端数データとを演算して、そ
の演算出力からセットパルス用の整数遅延データ及び端
数遅延データとリセットパルス用の整数遅延データ及び
端数遅延データとをそれぞれ出力するセットパルス用及
びリセットパルス用の演算手段と、 前記整数遅延データに対応する遅延時間だけ試験周期タ
イミングを遅らせた少なくとも1つのセットパルス生成
用有効フラグと少なくとも1つのリセットパルス生成用
有効フラグとを出力すると共に、これらセットパルス生
成用有効フラグ及びリセットパルス生成用有効フラグに
それぞれ関連する端数遅延データをそれぞれ出力するセ
ットパルス用及びリセットパルス用の遅延手段と、 前記セットパルス生成用有効フラグ及びリセットパルス
生成用有効フラグがそれぞれ入力され、これら有効フラ
グを、前記関連する端数遅延データに基づいて、それぞ
れ遅延させるセットパルス用及びリセットパルス用の可
変遅延手段と、 各試験サイクルごとに前記セットパルス用及びリセット
パルス用の可変遅延手段から供給されるセットパルス及
びリセットパルスによってセット及びリセットされた波
形を出力する波形出力手段と、 前記波形出力手段から出力される波形の試験信号を被試
験半導体デバイスに印加する手段 とを具備することを特徴とする半導体デバイス試験装
置。 - 【請求項11】前記複数の遅延データを格納する遅延デ
ータメモリをさらに含み、 前記遅延データ選択手段は、外部より与えられる試験論
理データ及び波形モード情報に応じて、データ選択情報
を発生するセレクトデータメモリと、このセレクトデー
タメモリから供給されるデータ選択情報によって前記遅
延データメモリから供給される複数の遅延データから、
前記少なくとも1つのセットパルスを生成するための少
なくとも1つの遅延データと、前記少なくとも1つのリ
セットパルスを生成するための少なくとも1つの遅延デ
ータとを選択するマルチプレクサとによって構成されて
いる ことを特徴とする請求の範囲第10項に記載の半導体デ
バイス試験装置。 - 【請求項12】前記セレクトデータメモリには波形モー
ド情報と、現在の試験サイクル及び前の試験サイクルの
試験論理データと、セットパルス及びリセットパルス有
効フラグとに対応するデータ選択情報が格納されている
ことを特徴とする請求の範囲第11項に記載の半導体デ
バイス試験装置。 - 【請求項13】前記遅延データ選択手段は、前記波形モ
ード情報と、現在の試験サイクル及び前の試験サイクル
の試験論理データとに対応するデータ選択情報が格納さ
れているセレクトデータメモリと、このセレクトデータ
メモリから入力されるデータ選択情報、及び前記遅延デ
ータメモリから入力される複数の遅延データから、前記
セットパルス生成用の少なくとも1つの遅延データ及び
前記リセットパルス生成用の少なくとも1つの遅延デー
タと、セットパルス及びリセットパルス有効フラグを周
期信号の前半又は後半で選択することが可能なマルチプ
レクサとによって構成されている ことを特徴とする請求の範囲第10項に記載の半導体デ
バイス試験装置。 - 【請求項14】前記可変遅延手段は、前記端数遅延デー
タに対応する遅延制御信号を出力するセットパルス用及
びリセットパルス用のデータ変換手段と、このデータ変
換手段から出力される遅延制御信号に基づいて、入力さ
れた前記セットパルス生成用有効フラグ及び前記リセッ
トパルス生成用有効フラグをそれぞれ遅延させるセット
パルス用及びリセットパルス用の可変遅延回路とによっ
て構成されていることを特徴とする請求の範囲第10項
乃至第13項のいずれか1つに記載の半導体デバイス試
験装置。
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