KR102615807B1

KR102615807B1 - 래치회로를 테스트할 수 있는 테스트방법을 제공하는 반도체장치

Info

Publication number: KR102615807B1
Application number: KR1020160106758A
Authority: KR
Inventors: 신태균; 심영보
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-08-23
Filing date: 2016-08-23
Publication date: 2023-12-20
Also published as: KR20180022015A; US20180059181A1; US10288677B2

Abstract

반도체장치는 테스트모드신호 및 선택신호에 응답하여 어드레스를 통해 입력된 패턴신호를 래치하여 래치어드레스를 생성하고, 상기 테스트모드신호 및 상기 선택신호에 응답하여 상기 어드레스를 통해 입력된 패턴신호와 래치어드레스를 비교하여 비교신호를 생성하는 래치비교회로; 및 상기 비교신호에 응답하여 불량플래그신호를 생성하는 불량플래그생성회로를 포함한다.

Description

래치회로를 테스트할 수 있는 테스트방법을 제공하는 반도체장치{SEMICONDUCTOR DEVICE FOR PROVIDING METHOD OF TESTING A LATCH CIRCUIT}

본 발명은 테스트방법을 제공하는 집적회로에 관한 것이다.

반도체장치를 포함한 집적회로는 데이터 및 신호들을 저장하기 위해 래치회로를 포함한다. 래치회로는 클럭에 동기하여 데이터 및 신호들을 래치하여 저장할 수 있고, 기설정된 조건에서 활성화되는 제어신호에 따라 데이터 및 신호들을 래치하여 저장할 수 있다.

반도체장치에 포함된 래치회로는 불량셀에 대한 정보를 포함하여, 리페어 동작 시 불량셀을 리던던시셀로 교체하는데 이용될 수 있다.

본 발명은 래치회로를 테스트할 수 있는 테스트방법을 제공하는 반도체장치를 제공한다.

이를 위해 본 발명은 테스트모드신호 및 선택신호에 응답하여 어드레스를 통해 입력된 패턴신호를 래치하여 래치어드레스를 생성하고, 상기 테스트모드신호 및 상기 선택신호에 응답하여 상기 어드레스를 통해 입력된 패턴신호와 래치어드레스를 비교하여 비교신호를 생성하는 래치비교회로; 및 상기 비교신호에 응답하여 불량플래그신호를 생성하는 불량플래그생성회로를 포함하는 반도체장치를 제공한다.

또한, 본 발명은 내부커맨드에 동기하여 발생되는 동작펄스에 따라 내부코드를 생성하는 내부코드생성회로; 상기 내부코드에 응답하여 선택적으로 인에이블되는 제1 선택신호 및 제2 선택신호를 생성하는 선택신호생성회로; 및 테스트모드신호 및 상기 제1 선택신호에 응답하여 어드레스를 통해 입력된 제1 패턴신호를 래치하여 제1 래치어드레스를 생성하고, 상기 테스트모드신호 및 상기 제1 선택신호에 응답하여 상기 어드레스를 통해 입력된 상기 제1 패턴신호와 상기 제1 래치어드레스를 비교하여 제1 비교신호를 생성하는 래치비교회로를 포함하는 반도체장치를 제공한다.

또한, 본 발명은 테스트모드신호 및 제1 선택신호에 응답하여 어드레스를 통해 입력된 제1 패턴신호를 래치하여 제1 래치어드레스를 생성하는 단계; 상기 테스트모드신호 및 상기 제1 선택신호에 응답하여 상기 어드레스를 통해 입력된 상기 제1 패턴신호와 상기 제1 래치어드레스를 비교하여 제1 비교신호를 생성하는 단계; 상기 테스트모드신호 및 제2 선택신호에 응답하여 상기 어드레스를 통해 입력된 제2 패턴신호를 래치하여 제2 래치어드레스를 생성하는 단계; 및 상기 테스트모드신호 및 상기 제2 선택신호에 응답하여 상기 어드레스를 통해 입력된 상기 제2 패턴신호와 상기 제2 래치어드레스를 비교하여 제2 비교신호를 생성하는 단계를 포함하는 래치회로를 테스트할 수 있는 테스트방법을 제공한다.

본 발명에 의하면 정보를 저장하는 래치회로의 불량을 용이하게 확인할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에서 수행되는 테스트동작을 설명하기 위한 타이밍도이다.
도 3은 도 1에 도시된 반도체장치에서 수행되는 테스트동작을 설명하기 위한 플로우차트이다.
도 4는 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체장치는 커맨드디코더(11), 동작펄스생성회로(12), 지연커맨드생성회로(13), 내부코드생성회로(14), 선택신호생성회로(15), 래치비교회로(16), 불량플래그생성회로(17) 및 출력드라이버(18)를 포함할 수 있다.

커맨드디코더(11)는 커맨드(CMD)를 디코딩하여 내부커맨드(RD)를 생성할 수 있다. 커맨드(CMD)는 메모리컨트롤러, 호스트 및 테스트장치 중 적어도 하나의 외부장치에서 인가될 수 있다. 커맨드(CMD)는 실시예에 따라서 다수의 비트들을 포함한 신호로 구현될 수 있다. 내부커맨드(RD)는 리드동작이 수행되는 경우 인에이블되는 신호일 수 있다. 실시예에 따라서 내부커맨드(RD)는 리드동작 대신 라이트동작, 리프레쉬동작 및 초기화동작 등 다양한 내부동작이 수행되는 경우 인에이블되는 신호로 구현될 수 있다.

동작펄스생성회로(12)는 내부커맨드(RD)에 응답하여 동작펄스(OP_PUL)를 생성할 수 있다. 동작펄스생성회로(12)는 내부동작을 수행하기 위해 내부커맨드(RD)가 인에이블되는 경우 동작펄스(OP_PUL)를 생성할 수 있다. 예를 들어, 동작펄스생성회로(12)는 리드동작을 위해 내부커맨드(RD)가 인에이블되는 경우 내부커맨드(RD)가 인에이블되는 시점에 동기하여 발생되는 동작펄스(OP_PUL)를 생성할 수 있다.

지연커맨드생성회로(13)는 테스트모드신호(TM) 및 내부커맨드(RD)에 응답하여 지연커맨드(CMD_d)를 생성할 수 있다. 지연커맨드생성회로(13)는 테스트모드신호(TM)가 제1 로직레벨인 경우 지연커맨드(CMD_d)의 생성을 차단할 수 있다. 지연커맨드생성회로(13)는 테스트모드신호(TM)가 제2 로직레벨인 경우 내부커맨드(RD)를 지연시켜 지연커맨드(CMD_d)를 생성할 수 있다. 제1 로직레벨은 로직로우레벨이고, 제2 로직레벨은 로직하이레벨로 설정될 수 있다. 제1 로직레벨 및 제2 로직레벨은 실시예에 따라서 다르게 설정될 수 있다.

내부코드생성회로(14)는 리셋펄스(RSTP) 및 동작펄스(OP_PUL)에 응답하여 내부코드(ICD<2:1>)를 생성할 수 있다. 내부코드생성회로(14)는 동작펄스(OP_PUL)에 포함된 펄스가 발생될 때마다 순차적으로 카운팅되는 내부코드(ICD<2:1>)를 생성할 수 있다. 예를 들어, 내부코드생성회로(14)는 동작펄스(OP_PUL)의 첫번째 펄스가 발생하는 경우 '01'로 설정된 내부코드(ICD<2:1>)를 생성하고, 동작펄스(OP_PUL)의 두번째 펄스가 발생하는 경우 '10'로 설정된 내부코드(ICD<2:1>)를 생성하며, 동작펄스(OP_PUL)의 세번째 펄스가 발생하는 경우 '11'로 설정된 내부코드(ICD<2:1>)를 생성할 수 있다. 내부코드(ICD<2:1>)가 '01'로 설정되었다함은 내부코드의 첫번째 비트(ICD<1>)가 로직하이레벨, 내부코드의 두번째 비트(ICD<2>)가 로직로우레벨로 설정된 상태를 의미한다. 내부코드생성회로(14)는 리셋펄스(RSTP)의 펄스가 발생하는 경우 내부코드(ICD<2:1>)를 초기로직레벨조합으로 설정할 수 있다. 내부코드(ICD<2:1>)의 초기로직레벨조합은 '00'으로 설정될 수 있다.

선택신호생성회로(15)는 내부코드(ICD<2:1>)에 응답하여 제1 선택신호(SEL1), 제2 선택신호(SEL2) 및 제3 선택신호(SEL3)를 생성할 수 있다. 선택신호생성회로(15)는 내부코드(ICD<2:1>)의 로직레벨조합에 따라 선택적으로 인에이블되는 제1 선택신호(SEL1), 제2 선택신호(SEL2) 및 제3 선택신호(SEL3)를 생성할 수 있다. 예를 들어, 선택신호생성회로(15)는 내부코드(ICD<2:1>)가 '01'로 생성되는 경우 인에이블되는 제1 선택신호(SEL1)와 디스에이블되는 제2 선택신호(SEL2) 및 제3 선택신호(SEL3)를 생성할 수 있다. 선택신호생성회로(15)는 내부코드(ICD<2:1>)가 '10'으로 생성되는 경우 인에이블되는 제2 선택신호(SEL2)와 디스에이블되는 제1 선택신호(SEL1) 및 제3 선택신호(SEL3)를 생성할 수 있다. 선택신호생성회로(15)는 내부코드(ICD<2:1>)가 '11'로 생성되는 경우 인에이블되는 제3 선택신호(SEL3)와 디스에이블되는 제1 선택신호(SEL1) 및 제2 선택신호(SEL2)를 생성할 수 있다. 제1 선택신호(SEL1), 제2 선택신호(SEL2) 및 제3 선택신호(SEL3)가 인에이블되는 로직레벨은 실시예에 따라서 다르게 설정될 수 있다.

래치비교회로(16)는 제1 래치회로(21), 제1 비교기(22), 제2 래치회로(23), 제2 비교기(24), 제3 래치회로(25) 및 제3 비교기(26)를 포함할 수 있다. 본 실시예에서 제1 래치회로(21), 제2 래치회로(23) 및 제3 래치회로(25)는 리페어 동작을 위해 불량 정보를 저장하는 퓨즈회로로 구현될 수 있다. 제1 래치회로(21), 제2 래치회로(23) 및 제3 래치회로(25)는 실시예에 따라서 반도체장치의 다양한 정보를 저장하도록 구현될 수 있다.

제1 래치회로(21)는 테스트모드신호(TM) 및 제1 선택신호(SEL1)에 응답하여 어드레스(ADD<N:1>)를 래치하여 제1 래치어드레스(LADD1<N:1>)를 생성할 수 있다. 제1 래치회로(21)는 테스트모드신호(TM)가 제1 로직레벨인 상태에서 제1 선택신호(SEL1)가 인에이블되는 경우 어드레스(ADD<N:1>)를 래치하여 제1 래치어드레스(LADD1<N:1>)를 생성할 수 있다. 제1 비교기(22)는 테스트모드신호(TM) 및 제1 선택신호(SEL1)에 응답하여 제1 래치어드레스(LADD1<N:1>) 및 어드레스(ADD<N:1>)를 비교하여 제1 비교신호(COM1B)를 생성할 수 있다. 제1 비교기(22)는 테스트모드신호(TM)가 제2 로직레벨인 상태에서 제1 선택신호(SEL1)가 인에이블되는 경우 제1 래치어드레스(LADD1<N:1>) 및 어드레스(ADD<N:1>)가 동일하지 않은 경우 인에이블되는 제1 비교신호(COM1B)를 생성할 수 있다.

제2 래치회로(23)는 테스트모드신호(TM) 및 제2 선택신호(SEL2)에 응답하여 어드레스(ADD<N:1>)를 래치하여 제2 래치어드레스(LADD2<N:1>)를 생성할 수 있다. 제2 래치회로(23)는 테스트모드신호(TM)가 제1 로직레벨인 상태에서 제2 선택신호(SEL2)가 인에이블되는 경우 어드레스(ADD<N:1>)를 래치하여 제2 래치어드레스(LADD2<N:1>)를 생성할 수 있다. 제2 비교기(24)는 테스트모드신호(TM) 및 제2 선택신호(SEL2)에 응답하여 제2 래치어드레스(LADD2<N:1>) 및 어드레스(ADD<N:1>)를 비교하여 제2 비교신호(COM2B)를 생성할 수 있다. 제2 비교기(24)는 테스트모드신호(TM)가 제2 로직레벨인 상태에서 제2 선택신호(SEL2)가 인에이블되는 경우 제2 래치어드레스(LADD2<N:1>) 및 어드레스(ADD<N:1>)가 동일하지 않은 경우 인에이블되는 제2 비교신호(COM2B)를 생성할 수 있다.

제3 래치회로(25)는 테스트모드신호(TM) 및 제3 선택신호(SEL3)에 응답하여 어드레스(ADD<N:1>)를 래치하여 제3 래치어드레스(LADD3<N:1>)를 생성할 수 있다. 제3 래치회로(25)는 테스트모드신호(TM)가 제1 로직레벨인 상태에서 제3 선택신호(SEL3)가 인에이블되는 경우 어드레스(ADD<N:1>)를 래치하여 제3 래치어드레스(LADD3<N:1>)를 생성할 수 있다. 제3 비교기(26)는 테스트모드신호(TM) 및 제3 선택신호(SEL3)에 응답하여 제3 래치어드레스(LADD3<N:1>) 및 어드레스(ADD<N:1>)를 비교하여 제3 비교신호(COM3B)를 생성할 수 있다. 제3 비교기(26)는 테스트모드신호(TM)가 제2 로직레벨인 상태에서 제3 선택신호(SEL3)가 인에이블되는 경우 제3 래치어드레스(LADD3<N:1>) 및 어드레스(ADD<N:1>)가 동일하지 않은 경우 인에이블되는 제3 비교신호(COM3B)를 생성할 수 있다. 제1 로직레벨은 로직로우레벨이고, 제2 로직레벨은 로직하이레벨로 설정될 수 있다. 제1 로직레벨 및 제2 로직레벨은 실시예에 따라서 다르게 설정될 수 있다. 제1 비교신호(COM1B), 제2 비교신호(COM2B) 및 제3 비교신호(COM3B)가 인에이블되는 논리레벨은 실시예에 따라서 다르게 설정될 수 있다.

불량플래그생성회로(17)는 제1 비교신호(COM1B), 제2 비교신호(COM2B) 및 제3 비교신호(COM3B)에 응답하여 불량플래그(HFLAG)를 생성할 수 있다. 불량플래그생성회로(17)는 제1 비교신호(COM1B), 제2 비교신호(COM2B) 및 제3 비교신호(COM3B) 중 적어도 하나가 인에이블되는 경우 인에이블되는 불량플래그(HFLAG)를 생성할 수 있다. 불량플래그(HFLAG)가 인에이블되는 논리레벨은 실시예에 따라서 다르게 설정될 수 있다.

출력드라이버(18)는 지연커맨드(CMD_d)에 응답하여 불량플래그(HFLAG)를 입출력라인(GIO)으로 출력할 수 있다. 출력드라이버(18)는 테스트모드신호(TM)에 응답하여 내부커맨드(RD)를 지연시켜 지연커맨드(CMD_d)가 생성된 상태에서 불량플래그(HFLAG)를 입출력라인(GIO)을 통해 출력할 수 있다. 불량플래그(HFLAG)는 입출력라인(GIO)을 통해 메모리컨트롤러, 호스트 및 테스트장치 중 적어도 하나의 외부장치로 전달될 수 있다.

이상 살펴본 바와 같이 구성된 반도체장치는 내부에 포함된 래치회로에 불량이 있는지 여부를 테스트하기 위한 테스트방법을 제공한다. 도 2를 참고하여 본 발명의 일 실시예에 따른 테스트방법을 설명하면 다음과 같다.

T11 시점에서 테스트모드신호(TM)가 로직로우레벨인 상태에서 첫번째 내부커맨드(RD)가 생성되면 내부코드(ICD<2:1>)가 '01'로 설정되어 제1 선택신호(SEL1)가 로직하이레벨로 인에이블된다. 테스트모드신호(TM)가 로직로우레벨인 상태에서 제1 선택신호(SEL1)가 로직하이레벨로 인에이블되는 경우 어드레스(ADD<N:1>)를 통해 입력된 제1 패턴신호(PS1)가 제1 래치어드레스(LADD1<N:1>)로 래치된다.

T12 시점에서 테스트모드신호(TM)가 로직로우레벨인 상태에서 두번째 내부커맨드(RD)가 생성되면 내부코드(ICD<2:1>)가 '10'으로 설정되어 제2 선택신호(SEL2)가 로직하이레벨로 인에이블된다. 테스트모드신호(TM)가 로직로우레벨인 상태에서 제2 선택신호(SEL2)가 로직하이레벨로 인에이블되는 경우 어드레스(ADD<N:1>)를 통해 입력된 제2 패턴신호(PS2)가 제2 래치어드레스(LADD2<N:1>)로 래치된다. 본 실시예에서는 제2 래치회로(23)에 불량이 발생되어 제2 래치회로(23)는 제2 패턴신호(PS2)를 래치하여 저장하지 못하고 제4 패턴신호(PS4)를 저장하고 있는 것으로 가정한다.

T13 시점에서 테스트모드신호(TM)가 로직로우레벨인 상태에서 세번째 내부커맨드(RD)가 생성되면 내부코드(ICD<2:1>)가 '11'로 설정되어 제3 선택신호(SEL3)가 로직하이레벨로 인에이블된다. 테스트모드신호(TM)가 로직로우레벨인 상태에서 제3 선택신호(SEL3)가 로직하이레벨로 인에이블되는 경우 어드레스(ADD<N:1>)를 통해 입력된 제3 패턴신호(PS3)가 제3 래치어드레스(LADD3<N:1>)로 래치된다.

T14 시점에서 리셋펄스(RSTP)의 펄스가 발생하면 내부코드(ICD<2:1>)를 초기로직레벨조합인 '00'으로 설정된다.

T15 시점에서 테스트모드신호(TM)는 로직로우레벨에서 로직하이레벨로 천이한다.

T16 시점에서 테스트모드신호(TM)가 로직하이레벨인 상태에서 첫번째 내부커맨드(RD)가 생성되면 내부코드(ICD<2:1>)가 '01'로 설정되어 제1 선택신호(SEL1)가 로직하이레벨로 인에이블된다. 테스트모드신호(TM)가 로직하이레벨인 상태에서 제1 선택신호(SEL1)가 로직하이레벨로 인에이블되는 경우 어드레스(ADD<N:1>)를 통해 입력된 제1 패턴신호(PS1)와 제1 래치어드레스(LADD1<N:1>)를 비교하여 제1 비교신호(COM1B)를 생성한다. 제1 래치어드레스(LADD1<N:1>)가 제1 패턴신호(PS1)를 래치한 상태이므로, 제1 비교신호(COM1B)는 로직하이레벨로 디스에이블된다.

T17 시점에서 테스트모드신호(TM)가 로직하이레벨인 상태에서 두번째 내부커맨드(RD)가 생성되면 내부코드(ICD<2:1>)가 '10'으로 설정되어 제2 선택신호(SEL2)가 로직하이레벨로 인에이블된다. 테스트모드신호(TM)가 로직하이레벨인 상태에서 제2 선택신호(SEL2)가 로직하이레벨로 인에이블되는 경우 어드레스(ADD<N:1>)를 통해 입력된 제2 패턴신호(PS2)와 제2 래치어드레스(LADD2<N:1>)를 비교하여 제2 비교신호(COM2B)를 생성한다. 제2 래치어드레스(LADD2<N:1>)가 제4 패턴신호(PS4)를 래치한 상태이므로, 제2 비교신호(COM2B)는 로직로우레벨로 인에이블된다. 인에이블된 제2 비교신호(COM2B)에 의해 불량플래그(HFLAG)는 로직하이레벨로 인에이블된다.

T18 시점에서 테스트모드신호(TM)가 로직하이레벨인 상태에서 세번째 내부커맨드(RD)가 생성되면 내부코드(ICD<2:1>)가 '11'로 설정되어 제3 선택신호(SEL3)가 로직하이레벨로 인에이블된다. 테스트모드신호(TM)가 로직하이레벨인 상태에서 제3 선택신호(SEL3)가 로직하이레벨로 인에이블되는 경우 어드레스(ADD<N:1>)를 통해 입력된 제3 패턴신호(PS3)와 제3 래치어드레스(LADD3<N:1>)를 비교하여 제3 비교신호(COM3B)를 생성한다. 제3 래치어드레스(LADD3<N:1>)가 제3 패턴신호(PS3)를 래치한 상태이므로, 제3 비교신호(COM3B)는 로직하이레벨로 디스에이블된다.

이상을 정리하면 본 실시예에 따른 반도체장치에서 진행된 테스트에 의해 T17 시점에서부터 T18 시점까지 로직하이레벨로 인에이블되는 불량플래그(HFLAG)가 생성됨을 확인할 수 있다. 테스트장치 등으로 구현된 외부장치에서 불량플래그(HFLAG)를 감지하여 제2 래치회로(23)에 불량이 발생되었음을 확인할 수 있다.

본 실시예에 따른 반도체장치에서 제공되는 테스트방법을 도 3을 참고하여 구체적으로 살펴보면 다음과 같다.

테스트모드신호(TM)가 로직로우레벨로 설정(S11)된 후 순차적으로 발생되는 내부커맨드(RD)에 의해 동작펄스가 생성(S12)된다. 동작펄스에 의해 내부코드가 카운팅되어 생성(S13)되고, 어드레스를 통해 입력되는 패턴신호가 래치어드레스로 래치되어 저장(S14)된다.

테스트모드신호(TM)가 로직하이레벨로 설정(S15)된 후 순차적으로 발생되는 내부커맨드(RD)에 의해 동작펄스가 생성(S16)된다. 동작펄스에 의해 내부코드가 카운팅되어 생성(S17)되고, 어드레스를 통해 입력되는 패턴신호와 래치어드레스에 래치된 패턴신호를 비교하여 비교신호를 생성(S18)하고, 비교신호로부터 생성된 불량플래그를 입출력라인을 통해 출력(S19)한다.

앞서, 도 1에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 4를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.

데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.

메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 4에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.

버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.

입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.

전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.

11: 커맨드디코더 12: 동작펄스생성회로
13: 지연커맨드생성회로 14: 내부코드생성회로
15: 선택신호생성회로 16: 래치비교회로
17: 불량플래그생성회로 18: 출력드라이버
21: 제1 래치회로 22: 제1 비교기
23: 제2 래치회로 24: 제2 비교기
25: 제3 래치회로 26: 제3 비교기

Claims

테스트모드신호 및 선택신호에 응답하여 어드레스를 통해 입력된 패턴신호를 래치하여 래치어드레스를 생성하고, 상기 테스트모드신호 및 상기 선택신호에 응답하여 상기 어드레스를 통해 입력된 패턴신호와 래치어드레스를 비교하여 비교신호를 생성하는 래치비교회로; 및
상기 비교신호에 응답하여 불량플래그신호를 생성하는 불량플래그생성회로를 포함하는 반도체장치.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 래치비교회로는 상기 테스트모드신호가 제1 로직레벨인 상태에서 상기 선택신호가 인에이블되는 경우 상기 어드레스를 통해 입력된 패턴신호를 래치하여 상기 래치어드레스를 생성하는 반도체장치.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제 2 항에 있어서, 상기 래치비교회로는 상기 테스트모드신호가 제2 로직레벨인 상태에서 상기 선택신호가 인에이블되는 경우 상기 어드레스를 통해 입력된 패턴신호와 상기 래치어드레스를 비교하여 상기 비교신호를 생성하는 반도체장치.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 선택신호는 제1 선택신호 및 제2 선택신호를 포함하고, 상기 패턴신호는 제1 패턴신호 및 제2 패턴신호를 포함하며, 상기 래치어드레스는 제1 래치어드레스와 제2 래치어드레스를 포함하고, 상기 비교신호는 제1 비교신호 및 제2 비교신호를 포함하는 반도체장치.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제 4 항에 있어서, 상기 래치비교회로는
상기 테스트모드신호 및 상기 제1 선택신호에 응답하여 상기 어드레스를 통해 입력된 상기 제1 패턴신호를 래치하여 상기 제1 래치어드레스를 생성하고, 상기 테스트모드신호 및 상기 제1 선택신호에 응답하여 상기 어드레스를 통해 입력된 상기 제1 패턴신호와 상기 제1 래치어드레스를 비교하여 상기 제1 비교신호를 생성하며, 상기 테스트모드신호 및 상기 제2 선택신호에 응답하여 상기 어드레스를 통해 입력된 상기 제2 패턴신호를 래치하여 상기 제2 래치어드레스를 생성하고, 상기 테스트모드신호 및 상기 제2 선택신호에 응답하여 상기 어드레스를 통해 입력된 상기 제2 패턴신호와 상기 제2 래치어드레스를 비교하여 상기 제2 비교신호를 생성하는 반도체장치.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제 4 항에 있어서, 상기 래치비교회로는
상기 테스트모드신호 및 상기 제1 선택신호에 응답하여 상기 어드레스를 래치하여 제1 래치어드레스를 생성하는 제1 래치회로를 포함하는 반도체장치.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제 4 항에 있어서, 상기 래치비교회로는
상기 테스트모드신호 및 상기 제1 선택신호에 응답하여 상기 어드레스와 상기 제1 래치어드레스를 비교하여 상기 제1 비교신호를 생성하는 제1 비교기를 포함하는 반도체장치.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제 4 항에 있어서, 상기 래치비교회로는
상기 테스트모드신호 및 상기 제2 선택신호에 응답하여 상기 어드레스를 래치하여 제2 래치어드레스를 생성하는 제2 래치회로를 포함하는 반도체장치.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제 4 항에 있어서, 상기 래치비교회로는
상기 테스트모드신호 및 상기 제2 선택신호에 응답하여 상기 어드레스와 상기 제2 래치어드레스를 비교하여 상기 제2 비교신호를 생성하는 제2 비교기를 포함하는 반도체장치.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 비교신호는 제1 비교신호 및 제2 비교신호를 포함하고, 상기 불량플래그신호는 상기 제1 비교신호 및 상기 제2 비교신호 중 적어도 하나가 인에이블되는 경우 인에이블되는 반도체장치.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제 4 항에 있어서, 상기 제1 비교신호는 상기 어드레스를 통해 입력되는 제1 패턴신호와 상기 제1 래치어드레스가 상이한 경우 인에이블되는 반도체장치.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
커맨드를 디코딩하여 내부동작을 수행하기 위해 인에이블되는 내부커맨드를 생성하는 커맨드디코더를 더 포함하는 반도체장치.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제 12 항에 있어서, 상기 내부동작은 리드동작, 라이트동작 및 리프레쉬동작 중 하나로 설정되는 반도체장치.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제 12 항에 있어서,
상기 내부커맨드에 동기하여 발생되는 동작펄스를 생성하는 동작펄스생성회로를 더 포함하는 반도체장치.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제 14 항에 있어서,
리셋펄스 및 상기 동작펄스에 동기하여 내부코드를 생성하는 내부코드생성회로; 및
상기 내부코드에 응답하여 선택신호를 생성하는 선택신호생성회로를 더 포함하는 반도체장치.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제 12 항에 있어서,
테스트모드신호 및 상기 내부커맨드를 토대로 지연커맨드를 생성하는 지연커맨드생성회로; 및
상기 지연커맨드를 토대로 상기 불량플래그를 입출력라인으로 출력하는 출력드라이버를 포함하되,
상기 지연커맨드생성회로는 상기 테스트모드신호가 제1 로직레벨일 때 상기 지연커맨드의 생성을 차단하고,
상기 지연커맨드생성회로는 상기 테스트모드신호가 제2 로직레벨일 때 상기 내부커맨드를 지연시켜 상기 지연커맨드를 생성하며,
상기 입출력라인은 상기 반도체장치로부터 상기 불량플래그를 외부적으로 전달받는 반도체장치.
내부커맨드에 동기하여 발생되는 동작펄스에 따라 내부코드를 생성하는 내부코드생성회로;
상기 내부코드에 응답하여 선택적으로 인에이블되는 제1 선택신호 및 제2 선택신호를 생성하는 선택신호생성회로; 및
테스트모드신호 및 상기 제1 선택신호에 응답하여 어드레스를 통해 입력된 제1 패턴신호를 래치하여 제1 래치어드레스를 생성하고, 상기 테스트모드신호 및 상기 제1 선택신호에 응답하여 상기 어드레스를 통해 입력된 상기 제1 패턴신호와 상기 제1 래치어드레스를 비교하여 제1 비교신호를 생성하는 래치비교회로를 포함하는 반도체장치.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제 17 항에 있어서, 상기 래치비교회로는
상기 테스트모드신호 및 상기 제1 선택신호에 응답하여 상기 어드레스를 래치하여 상기 제1 래치어드레스를 생성하는 제1 래치회로; 및
상기 테스트모드신호 및 상기 제1 선택신호에 응답하여 상기 어드레스와 상기 제1 래치어드레스를 비교하여 상기 제1 비교신호를 생성하는 제1 비교기를 포함하는 반도체장치.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제 17 항에 있어서, 상기 래치비교회로는 상기 테스트모드신호 및 상기 제2 선택신호에 응답하여 상기 어드레스를 통해 입력된 제2 패턴신호를 래치하여 제2 래치어드레스를 생성하고, 상기 테스트모드신호 및 상기 제2 선택신호에 응답하여 상기 어드레스를 통해 입력된 상기 제2 패턴신호와 상기 제2 래치어드레스를 비교하여 제2 비교신호를 생성하는 반도체장치.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제 19 항에 있어서,
상기 제1 비교신호 및 상기 제2 비교신호에 응답하여 불량플래그신호를 생성하는 불량플래그생성회로를 더 포함하는 반도체장치.
테스트모드신호 및 제1 선택신호에 응답하여 어드레스를 통해 입력된 제1 패턴신호를 래치하여 제1 래치어드레스를 생성하는 단계;
상기 테스트모드신호 및 상기 제1 선택신호에 응답하여 상기 어드레스를 통해 입력된 상기 제1 패턴신호와 상기 제1 래치어드레스를 비교하여 제1 비교신호를 생성하는 단계;
상기 테스트모드신호 및 제2 선택신호에 응답하여 상기 어드레스를 통해 입력된 제2 패턴신호를 래치하여 제2 래치어드레스를 생성하는 단계; 및
상기 테스트모드신호 및 상기 제2 선택신호에 응답하여 상기 어드레스를 통해 입력된 상기 제2 패턴신호와 상기 제2 래치어드레스를 비교하여 제2 비교신호를 생성하는 단계를 포함하는 래치회로를 테스트할 수 있는 테스트방법.