JP3351651B2 - 会話型回路設計装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】（目次） 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 （ａ）本実施例の装置の基本構成の説明（図１〜図３） （ｂ）本実施例のディレイ計算およびパストレースの説
明（図４〜図２０） （ｃ）本実施例の表示手法の説明（図２１〜図２９） （ｄ）本実施例の配線処理の説明（図３０〜図３４） （ｅ）本実施例の配置エラー発生時の対処手法の説明
（図３５） （ｆ）本実施例の再配線処理および再配置処理の説明
（図３６〜図３８） （ｇ）本実施例のマルチウインドウ表示の説明（図３
９，図４０） （ｈ）本実施例の階層レイアウト設計時における仮端子
位置決定手法の説明（図４１〜図４６） （ｉ）本実施例のバンプ付回路の設計時におけるバンプ
および入出力回路の位置決定手法の説明（図４７〜図４
９） 発明の効果

【０００２】

【産業上の利用分野】本発明は、ＬＳＩ等の集積回路や
プリント基板の回路設計を、その回路設計過程をディス
プレイ等の表示部に表示しながら会話形式で行なう会話
型回路設計装置に関する。

【０００３】

【従来の技術】一般に、ＬＳＩやプリント基板等の回路
を設計する際には、論理設計，レイアウト設計（実装設
計）およびスピード解析を行なっている。つまり、ま
ず、設計対象回路に対して要求される機能を実現するた
めの論理設計を行なってから、その論理設計結果に基づ
いて、論理構成要素としてのフリップフロップ等のセル
（素子あるいはゲートという場合もある）の実装的（物
理的）な配置や各セル間の配線を決定するレイアウト設
計を行なう。

【０００４】そして、レイアウト設計後に、その設計結
果として得られた各パス毎に、ディレイ計算に基づくス
ピード解析を行ない、その解析の結果得られたディレイ
の大小をフィードバックし、各パスのディレイを改善す
べく論理設計，レイアウト設計を行ない、トライアンド
エラー方式で各パスが最適なディレイになるまで、上述
した論理設計，レイアウト設計およびスピード解析を繰
り返し実行している。

【０００５】各ステップにおける論理設計，レイアウト
設計およびスピード解析を行なうシステム（ソフトウエ
ア）は、従来、それぞれ会話型論理設計システム，会話
型レイアウト設計システム，会話型スピード解析システ
ムとして別々に存在しており、互いに連係をとって処理
を行なうシステム構成にはなっていない。このため、従
来技術では、フィードバックを伴う逐次的な処理によ
り、回路設計が行なわれている。

【０００６】

【発明が解決しようとする課題】上述した従来の回路設
計手法では、論理設計，レイアウト設計およびスピード
解析がそれぞれ別個のシステム（ソフトウエア）により
行なわれ相互に連係をとることができないため、各処理
を逐次的に繰り返し行なう必要があり、ターンアラウン
ドタイムが長くなって、ＬＳＩやプリント板等の回路を
高速に設計・開発することができない。

【０００７】そこで、論理設計システム，レイアウト設
計システムおよびスピード解析システムを、随時、相互
に連係可能に接続した会話型回路設計装置も提案されて
いる。しかしながら、上記の各システムが単独に存在す
る会話型回路設計装置であっても相互に連携可能に接続
された会話型回路設計装置であっても、下記のような解
決すべき各種課題がある。

【０００８】（１）近年、ＬＳＩ等の集積回路では、そ
の微細化に伴って配線容量が顕在化してきており、回路
上の配線パスを転送される信号の波形に鈍りが生じやす
くなっている。回路内を転送される二値化信号は、理論
的には略ゼロの微小時間内で一方のレベルから他方のレ
ベルへ立ち上がるもしくは立ち下がるものであるが、前
述のように配線容量が大きくなると、その一方のレベル
から他方のレベルへの立ち上がりもしくは立ち下がりの
傾き（SLEW RATE)が大きくなる。この傾きが信号波形の
鈍りであり、鈍りが生じると、一方のレベルから他方の
レベルへ到達するまでに要する時間（Ｔsin)が長くな
り、当然、二値化信号が２つのレベルのいずれであるか
を判定するための閾値に到達するまでの時間も長くな
る。従って、スピード解析に際して、上述のような鈍り
を有する信号が論理構成要素（ゲート，セルあるいは素
子という場合もある）を通過する際のディレイ値（ゲー
トパスディレイ）を従来のごとく一義的に決めている
と、計算上のディレイ値と実際のディレイ値との差が極
めて大きくなり、正確なディレイ計算を行なえないとい
う課題があった。

【０００９】（２）スピード解析によるディレイ計算
は、通常、論理構成要素の配置後や、配置された論理構
成要素間の配線後に行なわれているが、論理設計後の段
階で行なわれることはなかった。しかし、設計対象の回
路がより微細化し集積度が高くなると、より早い段階つ
まり論理設計の終了段階でディレイ計算結果を考慮して
設計に反映することが望まれている。

【００１０】（３）ＬＳＩ等の集積回路の配線設計は、
論理構成要素であるフリップフロップ（ＦＦ）間のデー
タ転送はタイミング制約（オーバディレイ，レーシン
グ）を満たしたものでなければならない。しかし、上記
のいずれの会話型回路設計装置においても、設計者が、
通常、数十万個にも及ぶフリップフロップ間の全ての組
合せの配線パスに対して着目し、配線設計結果がタイミ
ング制約を満たしているか否かをチェックすることは不
可能である。

【００１１】（４）ＬＳＩ等の集積回路の配線設計に際
して、設計対象回路の配線接続状況をディスプレイ等の
表示部に表示する場合、通常、配線のための特徴点（ビ
アや論理構成要素のピン等）を、各点の実際の座標値に
比例した表示位置に表示している。しかし、この場合、
特徴点の存在密度に局所的に大きな差がある場合、全体
を表示すると表示部上で密度の高い詳細部分を容易に判
別することができない。これに対してその詳細部分を拡
大して表示すると、逆に設計対象回路の全体像を把握で
きなくなる。

【００１２】（５）レイアウト設計により各種論理構成
要素を配置した後にこれらの論理構成要素間の配線を行
なう場合、論理構成要素の配置状態によっては、配線が
極めて混雑する部分や、予め設定されたディレイ値に対
して限界ぎりぎりの（クリティカル度が高い）配線しか
行なえない部分が生じることがある。このような部分を
考慮することなく実配線を行なうと、配線不能となる部
分が多々出現することになり、配線効率が極めて悪化す
るおそれがある。

【００１３】（６）従来、ＬＳＩ等の集積回路上に配置
される論理構成要素としてのセルが全て同じ形状で同じ
大きさであったため、そのセルの配置位置を一旦決める
と、セルどうしがオーバラップするなどの配置エラーが
生じることはなかった。しかし、近年、ＬＳＩテクノロ
ジの変化から大きさの異なるセルが同一回路上に配置さ
れる場合があり、このようなセルの配置を行なった場合
にセルどうしがオーバラップするなどの配置エラーが生
じることがある。現状では、設計者がこのような配置エ
ラーを直ちに知る術がないため、配置エラーの発生状況
を設計者に明確に知らしめる技術の開発が要求されてい
る。

【００１４】（７）既に配線した部分の再配線を行なう
場合、設計者が既に配線済の配線パス上で再配線を行な
うべき２点をそれぞれ指定してから、その２点間を指定
配線長で配線しているため、設計者に対する負担が大き
く、再配線処理の簡易化や自動化が望まれている。 （８）既に配置したセルの再配置を行なう場合、そのセ
ルに繋がるべきネットが既に配線済であっても、再配置
後のセルに対する再配線は、設計者が別途配線を指示し
ない限り実行できず、このような点でも設計者に対する
負担が大きく、再配置処理の簡易化や自動化が望まれて
いる。

【００１５】（９）共通の回路について複数の配置マッ
プを表示部に表示している際、通常、設計者は、これら
の配置マップのうちの１つを参照してその配置マップ上
で配置処理もしくは配線処理を行なうが、その処理結果
は、他の配置マップ上の表示に反映されていない。従っ
て、設計変更の結果と配置マップ上に表示された設計状
況とが異なる場合があり、表示部を参照して会話形式で
設計を行なう設計者に混乱を招くおそれがある。

【００１６】（10）ＬＳＩ等の集積回路に実装される素
子数の増大に伴い、チップ内部を複数のレイアウト階層
ブロック（ＬＳＧ：Layout Sub-Group）に分割して実装
する手法（階層レイアウト設計）が主流になりつつあ
る。このとき、通常、これらの分割されたブロック間を
接続するネットが存在する。従って、階層レイアウト設
計を行なう際には、ブロック毎に仮の入出力端子（仮想
ブロック端子；以下、仮端子という）を設け、各ブロッ
ク内部の配置を行なう際にこの仮端子を配置し、ブロッ
ク内部では素子と仮端子との間とを配線接続し、ブロッ
ク間は各ブロックの仮端子どうしを配線接続している。

【００１７】しかし、上述のような階層レイアウト設計
に際して、仮端子の配置は、その仮端子とブロック内の
素子との接続やその仮端子と他のブロックとの接続を考
慮しながら設計者が最適と考える場所に手作業で配置し
なければならなかった。近年のレイアウト設計システム
では、回路全体における個々のブロックの配置関係を考
慮しながら全てを自動で配置する手段が採られている
が、設計者の意図を反映した配置を行なうためには、個
々の仮端子の移動を含む手作業が必要であった。また、
当該処理はブロックの配置のみを考慮して行なわれるた
め、それぞれのブロック内部における素子の配置や素子
間配線の考慮は行なわれていない。

【００１８】（11）ＬＳＩ等の集積回路の入出力端子
は、従来、チップ周縁部に配置されており、実装設計に
おいてその座標を自由に変更することはできなかった。
これに対し、近年、チップ表面にバンプとよばれる球状
の端子を並べる方式を採用することにより、入出力端子
の位置をチップ上に定めることができ、配置の自由度が
増大してきている。また、それに併せて、入出力端子に
接続されるべき入出力回路を、その入出力端子の位置に
近い通常の素子が配置される領域内に配置することがで
きるようになってきた。

【００１９】このように入出力端子および入出力回路の
配置に自由度が増したことにより、両者の間の配線長が
制限されることがある。しかし、前述した階層レイアウ
ト設計を行なっている場合、入出力端子と入出力回路と
がそれぞれ異なるレイアウト階層ブロックに属すること
もあり得る。このような時には、個々のブロック内部の
設計を行なっている際に、入出力端子と入出力回路との
間の配線長が制限値以内であるかどうかを調べる術はな
い。また、入出力端子の配置位置が分からないために入
出力回路を配置すべき領域が分からないこともあり得
る。

【００２０】本発明は、上述した各種課題に鑑み創案さ
れたもので、高速で正確なディレイ計算，全配線パスに
対するタイミングチェック，設計対象回路の詳細部分も
全体像も同時に且つ明確に把握可能な表示，配線効率の
向上，配置エラーの発生状況の明確化，再配線処理や再
配線処理の簡易化／自動化，混乱を招くことのないマル
チウインドウ表示等を実現し、設計者に対する負担を大
幅に軽減しながら、ＬＳＩ等の集積回路やプリント板の
回路設計を簡易化するとともに高速化できるようにした
会話型回路設計装置を提供することを目的とする。

【００２１】

【課題を解決するための手段】このため、本発明の会話
型回路設計装置は、回路設計を会話形式で行なうべく、
回路設計過程を表示する表示部と、この表示部上の表示
データに対する応答情報や回路設計に必要な情報を入力
する入力部とを有するもので、設計対象回路上の各配線
パス毎にディレイ計算を行なうスピード解析部と、この
スピード解析部によるディレイ計算結果を表示部に表示
させる表示制御部と、入力部からの指示により指定した
所定ピンに接続される配線パスを当該ピンからトレース
するパストレース部と、クロック信号が各論理構成要素
に供給されるタイミングをチェックするタイミングチェ
ック部とをそなえ、スピード解析部によりディレイ計算
を行なう際に、設計対象回路を成す各論理構成要素につ
いてのディレイ値を、当該論理構成要素に入力される信
号波形の鈍りに応じて設定変更し、パストレース部によ
り配線パスのトレース処理を行なうと同時に、スピード
解析部が、当該配線パスに沿って変化する信号波形の鈍
りを算出して当該鈍りに応じた当該配線パス上の論理構
成要素のディレイ値を設定しながら、当該配線パスにつ
いてのディレイ計算を行ない、各論理構成要素に対して
クロック信号を供給するクロック系が設計済である場
合、タイミングチェック部によりチェックを行なうべき
クロック系のクロックピンと、当該クロックピンから入
力されるクロック信号の初期値および位相とを該入力部
から指定し、パストレース部が、当該クロックピンから
配線パスをトレースして、当該クロックピンに接続され
る全ての論理構成要素をサーチしながら、スピード解析
部が、当該クロックピンと当該クロックピンに接続され
る全ての論理構成要素との間の配線パスについてのディ
レイ計算を行なってそのディレイ計算結果をクロックパ
スディレイ値として保存するとともに、パストレース部
によりサーチされた論理構成要素のピンに対して、この
論理構成要素がタイミングチェック部のチェック対象で
あることを示すフラグを設定しておいてから、パストレ
ース部が、サーチされた全ての論理構成要素のクロック
入力ピンから配線パスのトレース処理を行ない、そのト
レース処理に際して前記フラグを設定されたピンをトレ
ースすると、タイミングチェック部を起動し、このタイ
ミングチェック部が、スピード解析部により算出された
当該ピンまでのディレイ 値と、前記クロックパスディレ
イ値と、入力部から指定された前記クロック信号の初期
値および位相とに基づいて、当該ピンの属する論理構成
要素についてのクロックタイミングチェックを行なうこ
とを特徴としている（請求項１）。また、本発明の会話
型回路設計装置は、前述と同様の表示部，入力部，スピ
ード解析部，表示制御部，パストレース部およびタイミ
ングチェック部をそなえ、スピード解析部によりディレ
イ計算を行なう際に、設計対象回路を成す各論理構成要
素についてのディレイ値が、当該論理構成要素に入力さ
れる信号波形の鈍りに応じて設定変更され、パストレー
ス部により配線パスのトレース処理を行なうと同時に、
スピード解析部が、当該配線パスに沿って変化する信号
波形の鈍りを算出して当該鈍りに応じた当該配線パス上
の論理構成要素のディレイ値を設定しながら、当該配線
パスについてのディレイ計算を行ない、各論理構成要素
に対してクロック信号を供給するクロック系が未設計で
ある場合、設計対象回路を成す論理構成要素の中から、
前記クロック系に接続されるクロック入力ピンをもつも
のを全てサーチするサーチ部をそなえるとともに、この
サーチ部によりサーチされた論理構成要素のピンに対し
て、この論理構成要素がタイミングチェック部のチェッ
ク対象であることを示すフラグを設定しておいてから、
パストレース部が、サーチされた全ての論理構成要素の
クロック入力ピンから配線パスのトレース処理を行な
い、そのトレース処理に際して前記フラグを設定された
ピンをトレースすると、タイミングチェック部を起動
し、このタイミングチェック部が、スピード解析部によ
り算出された当該ピンまでのディレイ値に基づいて、当
該ピンの属する論理構成要素についてのクロックタイミ
ングチェックを行なうことを特徴としている（請求項
２）。

【００２２】さらに、本発明の会話型回路設計装置は、
前述と同様の表示部および入力部を有するほか、設計対
象回路についての論理設計を行なう論理設計部と、この
論理設計部による論理設計結果に基づいて設計対象回路
を成す各論理構成要素の実装的な配置を行なった後に各
論理構成要素間の配線を行なうレイアウト設計部と、設
計対象回路上の各配線パス毎にディレイ計算を行なうス
ピード解析部と、論理設計部による論理設計結果，レイ
アウト設計部による配置／配線結果およびスピード解析
部によるディレイ計算結果を表示部に表示させる表示制
御部と、入力部からの指示により指定した所定ピンに接
続される配線パスを、当該ピンからトレースするパスト
レース部と、クロック信号が各論理構成要素に供給され
るタイミングをチェックするタイミングチェック部とを
そなえ、上述の論理設計部，レイアウト設計部およびス
ピード解析部を、随時、相互に連係可能に接続するとと
もに、論理設計部による論理設計後でレイアウト設計部
により各論理構成要素の実装的な配置を行なう前に、ス
ピード解析部が、各論理構成要素間のディレイ値を予め
設定された経験的ディレイ値に基づいて見積もりなが
ら、設計対象回路の配線パスについてのディレイ値を予
測・算出するとともに、スピード解析部によりディレイ
計算を行なう際に、設計対象回路を成す各論理構成要素
についてのディレイ値が、当該論理構成要素に入力され
る信号波形の鈍りに応じて設定変更され、パストレース
部により配線パスのトレース処理を行なうと同時に、ス
ピード解析部が、当該配線パスに沿って変化する信号波
形の鈍りを算出して当該鈍りに応じた当該配線パス上の
論理構成要素のディレイ値を設定しながら、当該配線パ
スについてのディレイ計算を行ない、各論理構成要素に
対してクロック信号を供給するクロック系が設計済であ
る場合、タイミングチェック部によりチェックを行なう
べき該クロック系のクロックピンと、当該クロックピン
から入力されるクロック信号の初期値および位相とを該
入力部から指定し、パストレース部が、当該クロックピ
ンから配線パスをトレースして、当該クロックピンに接
続される全ての論理構成要素をサーチしながら、スピー
ド解析部が、当該クロックピンと当該クロックピンに接
続される全ての論理構成要素との間の配線パスについて
のディレイ計算を行なってそのディレイ計算結果をクロ
ックパスディレイ値として保存 するとともに、パストレ
ース部によりサーチされた論理構成要素のピンに対し
て、この論理構成要素が該タイミングチェック部のチェ
ック対象であることを示すフラグを設定しておいてか
ら、パストレース部が、サーチされた全ての論理構成要
素のクロック入力ピンから配線パスのトレース処理を行
ない、そのトレース処理に際して前記フラグを設定され
たピンをトレースすると、タイミングチェック部を起動
し、このタイミングチェック部が、スピード解析部によ
り算出された当該ピンまでのディレイ値と、前記クロッ
クパスディレイ値と、入力部から指定された前記クロッ
ク信号の初期値および位相とに基づいて、当該ピンの属
する論理構成要素についてのクロックタイミングチェッ
クを行なうことを特徴としている（請求項３）。また、
本発明の会話型回路設計装置は、前述と同様の表示部，
入力部，論理設計部，レイアウト設計部，表示制御部，
パストレース部およびタイミングチェック部をそなえ、
論理設計部，レイアウト設計部およびスピード解析部
が、随時、相互に連係可能に接続されるとともに、論理
設計部による論理設計後でレイアウト設計部により各論
理構成要素の実装的な配置を行なう前に、スピード解析
部が、各論理構成要素間のディレイ値を予め設定された
経験的ディレイ値に基づいて見積もりながら、設計対象
回路の配線パスについてのディレイ値を予測・算出する
とともに、スピード解析部によりディレイ計算を行なう
際に、設計対象回路を成す各論理構成要素についてのデ
ィレイ値が、当該論理構成要素に入力される信号波形の
鈍りに応じて設定変更され、パストレース部により配線
パスのトレース処理を行なうと同時に、スピード解析部
が、当該配線パスに沿って変化する信号波形の鈍りを算
出して当該鈍りに応じた当該配線パス上の論理構成要素
のディレイ値を設定しながら、当該配線パスについての
ディレイ計算を行ない、各論理構成要素に対してクロッ
ク信号を供給するクロック系が未設計である場合、設計
対象回路を成す論理構成要素の中から、前記クロック系
に接続されるクロック入力ピンをもつものを全てサーチ
するサーチ部をそなえるとともに、このサーチ部により
サーチされた論理構成要素のピンに対して、この論理構
成要素がタイミングチェック部のチェック対象であるこ
とを示すフラグを設定しておいてから、パストレース部
が、サーチされた全ての論理構成要素のクロック入力ピ
ンから配線パ スのトレース処理を行ない、そのトレース
処理に際して前記フラグを設定されたピンをトレースす
ると、タイミングチェック部を起動し、このタイミング
チェック部が、スピード解析部により算出された当該ピ
ンまでのディレイ値に基づいて、当該ピンの属する論理
構成要素についてのクロックタイミングチェックを行な
うことを特徴としている（請求項４）。

【００２３】請求項３または請求項４記載の会話型回路
設計装置において、レイアウト設計部により各論理構成
要素の実装的な配置を行なった後で各論理構成要素間の
配線を行なう前に、スピード解析部が、設計対象回路の
配線パスについてのディレイ値を、接続すべきピン間の
最短経路に基づいて見積もって算出するように構成して
もよい（請求項５）。さらに、スピード解析部が、レイ
アウト設計部による実配線結果に基づいて、設計対象回
路の配線パスについてのディレイ値を算出してもよい
（請求項６）。

【００２４】

【００２５】

【００２６】なお、請求項１または請求項３記載の会話
型回路設計装置において、入力部からの指示に応じてパ
ストレース部によりトレースされた任意のピンに対し所
定ディレイ値を設定するディレイ値設定部をそなえ、ス
ピード解析部が、ディレイ値設定部により設定された所
定ディレイ値を、当該ピンを通過する配線パスのディレ
イ値として加算するように構成してもよい（請求項
７）。

【００２７】また、各論理構成要素のピン毎に、当該ピ
ンがパストレース部によってトレースされた回数を計数
するカウンタをそなえ（請求項８）、表示制御部が、上
記カウンタにより計数された各ピン毎の計数値に基づく
各ピンにおける信号の通過頻度の大小に関する情報を、
表示部に表示させてもよい（請求項９）。さらに、入力
部からの指示に応じてパストレース部による配線パスの
トレース処理およびスピード解析部によるディレイ計算
処理の実行範囲を設定する範囲設定部をそなえ、表示制
御部が、範囲設定部により設定された前記実行範囲につ
いての処理結果のみを表示部に表示させてもよい（請求
項１０）。

【００２８】また、入力部からの指示によりトレース開
始ピンのみを指定した場合には当該トレース開始ピンか
らのフォワードトレースを実行し、入力部からの指示に
よりトレース到達ピンのみを指定した場合には当該トレ
ース到達ピンからのバックワードトレースを実行し、入
力部からの指示によりトレース開始ピンおよびトレース
到達ピンの２点を指定した場合にはこれらの２点間のト
レースを実行するように、パストレース部の動作を切換
制御するトレース制御部をそなえてもよい（請求項１
１）。この場合、トレース制御部によりパストレース部
にバックワードトレースを実行させる際には、そのバッ
クワードトレース終了後にスピード解析部にディレイ計
算を実行させるか否かについてのモードを、入力部から
の指示により設定する（請求項１２）。

【００２９】さらに、表示制御部が、パストレース部に
よるトレース結果およびスピード解析部によるディレイ
計算結果をトレース到達ピンのリストとして表示部に表
示させるとともに、表示制御部に、前記リストの表示状
態を、トレース到達ピンのピン名もしくは各トレース到
達ピンのディレイ値に応じてソートするソート機能をそ
なえてもよい（請求項１３）。

【００３０】この場合、表示制御部が、前記リストを階
層的に表示部に表示させ、入力部からの指示により表示
部上の上位階層の情報が選択されると、表示制御部が、
選択された当該上位階層の情報に対応する下位階層の情
報を表示部に表示させるほか（請求項１４）、表示制御
部により表示部に表示された前記トレース到達ピンのリ
ストを外部ファイルに書き込む外部ファイル書込部をそ
なえて構成してもよい（請求項１５）。

【００３１】また、表示制御部が、パストレース部によ
るトレース結果を模式的な到達経路図として表示部に表
示させるとともに、当該トレース結果に対応するスピー
ド解析部によるディレイ計算結果を、前記模式的な到達
経路図の位置に応じたディレイ値および累積ディレイ値
を示すグラフとして表示部に表示させるように構成して
もよい（請求項１６）。

【００３２】この場合、表示制御部が、前記模式的な到
達経路図および前記グラフを複数の配線パスについて同
時に表示部に表示させる（請求項１７）。また、表示制
御部により表示部に表示された前記模式的な到達経路図
および前記グラフを印字出力する印字部（請求項１８）
や、表示制御部により表示部に表示された前記模式的な
到達経路図および前記グラフを外部ファイルに書き込む
外部ファイル書込部（請求項１９）をそなえてもよい。
さらに、表示制御部が、入力部からの指示に応じて、前
記模式的な到達経路図に対応する実回路図を表示部に表
示させることも可能である（請求項２０）。またさら
に、表示制御部が、パストレース部によりトレースされ
たトレース開始ピンからトレース到達ピンまでの全ての
配線パスを、各論理構成要素のピンについてのピン名を
付して木構造形式で表示部に表示させ、入力部からの指
示により、表示部に表示された木構造形式の配線パス表
示の中から任意のピンが選択されると、表示制御部が、
選択された当該ピンに関する、ディレイ値を含む詳細情
報を表示部に表示させるように構成してもよい（請求項
２１）。

【００３３】請求項１〜２１のいずれか１項に記載の会
話型回路設計装置において、表示制御部が、設計対象回
路を成す各論理構成要素のピンを含む特徴点間の配線接
続状況を表示部に表示させるとともに、前記特徴点の座
標を、座標軸毎に昇順または降順にソートしてその順位
に比例した座標値に置換した上で、前記特徴点を該表示
部に表示させてもよい（請求項２２）。

【００３４】この場合、前記特徴点として、各論理構成
要素のピン間を接続するワイヤの両端点と、そのワイヤ
上の内分点とを取り出す（請求項２３）。また、表示部
に表示される前記配線接続状況が多層にわたる場合に
は、表示制御部が、前記置換を行なった座標値に、各特
徴点の存在する層の層順に比例するオフセットを加算し
た上で、前記特徴点を表示部に表示させてもよい（請求
項２４）。さらに、前記特徴点毎に、その座標の置換前
と置換後とで共通の識別子を予め設定してもよい（請求
項２５）。

【００３５】請求項３または請求項４記載の会話型回路
設計装置において、レイアウト設計部により各論理構成
要素の実装的な配置を決定した段階で各論理構成要素間
に仮想的な配線を行なって配線経路を予測する配線経路
予測部をそなえ、レイアウト設計部が、配線経路予測部
による予測結果に基づいて配線順序および迂回率を決定
してから、決定された配線順序および迂回率に従って各
論理構成要素間の実配線を行なってもよい（請求項２
６）。

【００３６】この場合、設計対象回路を格子状の多数の
領域に分割し、設計対象回路上での配線の混雑度を、各
格子内での使用可能チャネル数に対する、配線経路予測
部による予測結果に基づく予想使用チャネル数の割合と
して算出し、その混雑度の大小に基づいて各格子のラン
ク付けを行なう混雑度計算部をそなえ、レイアウト設計
部が、混雑度計算部からのランク付け情報に基づいて混
雑度の高い領域における実配線を優先的に行なう（請求
項２７）。

【００３７】また、配線経路予測部による予測結果に基
づいて予め指定された迂回率での配線可能性を判定する
配線可能性判定部をそなえ、レイアウト設計部が、配線
可能性判定部により配線不可能と判定された場合には、
配線可能な迂回率を決定するように構成してもよい（請
求項２８）。さらに、レイアウト設計部による配線が多
層にわたる場合には、配線経路予測部が、各配線層毎に
配線経路の予測を行なうとともに、混雑度計算部が、配
線経路予測部による各配線層毎の予測結果に基づいて前
記混雑度を算出し、レイアウト設計部が、混雑度計算部
により算出された各配線層毎の混雑度の大小に基づい
て、混雑度が高いと予想されるチャネルを使用する必要
度の高いネットの実配線を優先的に行なうように構成し
てもよい（請求項２９）。

【００３８】請求項３または請求項４記載の会話型回路
設計装置において、レイアウト設計部による配線が多層
にわたり且つ主配線方向の同じ配線層が複数存在する場
合、前記主配線方向の同じ各配線層毎に異なる配線長さ
を予め指定しておき、レイアウト設計部が、配線方向お
よび配線長さに応じて前記配線層の中から選択した配線
層に対して実配線を行なってもよい（請求項３０）。

【００３９】請求項３または請求項４記載の会話型回路
設計装置において、レイアウト設計部が、配線対象ネッ
トのディレイに対するクリティカル度によって配線対象
ネットを分類し、分類された各配線対象ネットに対して
配線順序および迂回率を設定し、その配線順序および迂
回率に従って各論理構成要素間の実配線を行なってもよ
い（請求項３１）。

【００４０】この場合、レイアウト設計部が、前記クリ
ティカル度に応じて、当該配線対象ネットに隣接して後
で配線される他ネットの配線許容度を設定し、当該配線
対象ネットの実配線後に前記配線許容度に従って他ネッ
トの実配線を行なうように構成する（請求項３２）。請
求項３または請求項４記載の会話型回路設計装置におい
て、レイアウト設計部による各論理構成要素の配置後に
配置エラーを起こした論理構成要素が存在するか否かを
チェックする配置チェック部をそなえ、この配置チェッ
ク部により配置エラーを起こした論理構成要素が存在す
るものと判断した場合に、表示制御部が、配置エラーを
起こした論理構成要素の一覧リストを表示部に表示させ
るとともに、前記配置エラーを起こした論理構成要素を
表示部における該設計対象回路の配置マップ上で強調的
に表示させてもよい（請求項３３）。この場合、表示制
御部が、入力部からの指示により論理構成要素一覧リス
ト上で選択した論理構成要素を、配置マップ上で強調的
に表示させるように構成してもよい（請求項３４）。

【００４１】請求項３または請求項４記載の会話型回路
設計装置において、レイアウト設計部により実行された
実配線結果に基づいて設計対象回路上での配線の混雑度
を算出する混雑度計算部をそなえ、入力部から、既に配
線済のネットに対して指定配線長を加えた再配線を行な
う旨の指示が入力されると、レイアウト設計部が、混雑
度計算部による計算結果に基づいて混雑度の低い領域を
選択し、選択した領域内における当該配線済のネットに
対して前記指定配線長を加えた指定長配線を自動的に行
なってもよい（請求項３５）。

【００４２】請求項３または請求項４記載の会話型回路
設計装置において、入力部から、既に配線済のネットに
対して指定配線長を加えた再配線を当該ネットを含む所
定領域内で行なう旨の指示が入力されると、レイアウト
設計部が、前記所定領域内における当該配線済のネット
に対して前記指定配線長を加えた指定長配線を前記所定
領域内で自動的に行なってもよい（請求項３６）。

【００４３】請求項３または請求項４記載の会話型回路
設計装置において、入力部から、既に配置済の論理構成
要素の配置位置を変更する旨の指示が入力されると、レ
イアウト設計部が、当該論理構成要素に繋がるべきネッ
トが既に配線済であれば、配置位置変更（再配置）後の
当該論理構成要素と当該ネットとの間の再配線を自動的
に行なってもよい（請求項３７）。

【００４４】請求項３または請求項４記載の会話型回路
設計装置において、表示制御部が表示部に設計対象回路
についての配置マップを複数表示させている際に、レイ
アウト設計部が入力部からの指示により複数の配置マッ
プのうちの少なくとも１つの配置マップ上で配置処理も
しくは配線処理を行なった場合、表示制御部が、当該処
理対象の部分を表示する他の配置マップ上でも当該処理
による結果を連携して表示させてもよい（請求項３
８）。

【００４５】請求項３または請求項４記載の会話型回路
設計装置において、レイアウト設計部が設計対象領域を
複数のレイアウト階層ブロックに分割して配線設計を行
なう場合に入力部からの指示に応じて仮想ブロック端子
を各レイアウト階層ブロックの境界で配置すべき配置領
域を設定する配置領域設定部をそなえ、レイアウト設計
部が、配置領域設定部により設定された配置領域内に前
記仮想ブロック端子を配置しながら配線処理を実行して
もよい（請求項３９）。

【００４６】この場合、入力部からの指示に応じて、複
数の仮想ブロック端子を１つの集合体として登録するグ
ルーピング部をそなえ、配置領域設定部が、入力部から
の指示に応じて、グルーピング部により登録された集合
体毎に、前記配置領域を設定するように構成してもよい
（請求項４０）。請求項３または請求項４記載の会話型
回路設計装置において、レイアウト設計部が設計対象領
域を複数のレイアウト階層ブロックに分割して配線設計
を行なう場合に入力部からの指示に応じて各レイアウト
階層ブロックの境界で仮想ブロック端子の配置を禁止す
る禁止領域を設定する配置禁止領域設定部をそなえ、レ
イアウト設計部が、配置禁止領域設定部により設定され
た禁止領域以外の領域に前記仮想ブロック端子を配置し
ながら配線処理を実行してもよい（請求項４１）。

【００４７】請求項３または請求項４記載の会話型回路
設計装置において、レイアウト設計部が設計対象領域を
複数のレイアウト階層ブロックに分割して配線設計を行
なう場合に仮想ブロック端子を配置すべき各レイアウト
階層ブロックの境界上での配置位置を決定する配置位置
決定部をそなえ、配置位置決定部が、仮想ブロック端子
の配置位置を決定すべきレイアウト階層ブロックにおい
て仮想ブロック端子に接続されるネットに繋がる論理構
成要素のピン座標の重心を求め、その重心の位置から仮
想ブロック端子に接続すべき他のレイアウト階層ブロッ
クの方向へ延ばした直線が横切る当該レイアウト階層ブ
ロックの辺を求めてから、当該辺に最も近い当該ネット
のピンを求め、当該ピンの位置から主配線方向もしくは
従配線方向へ延ばした直線と当該辺との交わる位置を該
仮想ブロック端子の配置位置として決定するとともに、
レイアウト設計部が、配置位置決定部により決定された
配置位置に前記仮想ブロック端子を配置しながら複数の
レイアウト階層ブロック間の配線処理を実行してもよい
（請求項４２）。

【００４８】請求項３または請求項４記載の会話型回路
設計装置において、レイアウト設計部が設計対象領域を
複数のレイアウト階層ブロックに分割して配線設計を行
なう場合に仮想ブロック端子を配置すべき各レイアウト
階層ブロックの境界上での配置位置を決定する配置位置
決定部をそなえ、配置位置決定部が、相互に接続される
各レイアウト階層ブロックにおいて仮想ブロック端子に
接続されるネットに繋がる論理構成要素のピン座標の重
心を求め、各レイアウト階層ブロック毎に求められた重
心間をスタイナー木により接続して配線経路の予測を行
ない、予測された配線経路と各レイアウト階層ブロック
の境界との交わる位置を各レイアウト階層ブロックの仮
想ブロック端子の配置位置として決定するとともに、レ
イアウト設計部が、配置位置決定部により決定された配
置位置に前記仮想ブロック端子を配置しながら複数のレ
イアウト階層ブロック間の配線処理を実行してもよい
（請求項４３）。

【００４９】請求項３または請求項４記載の会話型回路
設計装置において、設計対象回路がチップ表面に入出力
端子を有する回路であり且つ入出力端子に配線接続され
るべき論理構成要素としての入出力回路の設計対象回路
上での配置位置が既に決定している場合に入出力回路の
ピン位置に最も近い入出力端子配置可能位置を求める配
置可能位置決定部をそなえ、レイアウト設計部が、配置
可能位置決定部により決定された入出力端子配置可能位
置と入出力回路のピンとの間の配線処理を実行してもよ
い（請求項４４）。

【００５０】請求項３または請求項４記載の会話型回路
設計装置において、設計対象回路がチップ表面に入出力
端子を有する回路であり且つ入出力端子の設計対象回路
上での配置位置が既に決定している場合に入力部からの
指示に応じて入出力端子と当該入出力端子に接続される
べき論理構成要素としての入出力回路のピンとの距離が
所定値以下となるように入出力回路の配置位置を制限す
る制限領域を設定する制限領域設定部をそなえ、レイア
ウト設計部が、制限領域設定部により設定された制限領
域内に入出力回路を配置するとともに、入出力回路のピ
ンと入出力端子との間の配線処理を実行してもよい（請
求項４５）。

【００５１】

【作用】上述した本発明の会話型回路設計装置（請求項
１）では、設計対象回路を成す各論理構成要素について
のディレイ値がその論理構成要素に入力される信号波形
の鈍りに応じて設定変更されるので、信号波形鈍りを考
慮しながらスピード解析部によるディレイ計算を行なう
ことができる。また、パストレース部により配線パスの
トレース処理を行なう同時に、スピード解析部により、
その配線パスに沿って、信号波形の鈍りの変化を考慮し
ながらディレイ計算を行なうことができる。そして、ク
ロック系が設計済である場合、まず、パストレース部に
より指定クロックピンからのパストレースを行なうと同
時にスピード解析部によりクロックパスディレイ値が算
出されるとともに、指定クロックピンに接続される論理
構成要素のピンにフラグが設定される。そして、パスト
レース部により、全ての論理構成要素のクロック入力ピ
ンから配線パスのトレース処理が行なわれ、フラグを設
定されたピンがトレースされる度にタイミングチェック
部が起動され、そのピンの属する論理構成要素について
のクロックタイミングチェックが実行される。従って、
クロック系からのクロック信号を受けて動作する膨大な
数の論理構成要素間の全ての組合せの配線パスに対し、
網羅的に且つ自動的にクロックタイミングチェックを行
なうことができる。また、上述した本発明の会話型回路
設計装置（請求項２）では、設計対象回路を成す各論理
構成要素についてのディレイ値がその論理構成要素に入
力される信号波形の鈍りに応じて設定変更されるので、
信号波形鈍りを考慮しながらスピード解析部によるディ
レイ計算を行なうことができる。また、パストレース部
により配線パスのトレース処理を行なう同時に、スピー
ド解析部により、その配線パスに沿って、信号波形の鈍
りの変化を考慮しながらディレイ計算を行なうことがで
きる。そして、クロック系が未設計である場合には、サ
ーチ部により、そのクロック系に接続される論理構成要
素が全てサーチされ、サーチされた論理構成要素のピン
にフラグが設定される。そして、パストレース部によ
り、全ての論理構成要素のクロック入力ピンから配線パ
スのトレース処理が行なわれ、フラグを設定されたピン
がトレースされる度にタイミングチェック部が起動さ
れ、そのピン の属する論理構成要素についてのクロック
タイミングチェックが実行される。従って、クロック系
が未設計の状態であっても、クロック系からのクロック
信号を受けて動作する膨大な数の論理構成要素間の全て
の組合せの配線パスに対し、網羅的に且つ自動的にクロ
ックタイミングチェックを行なうことができ、そのチェ
ック結果をクロック系の配線設計に反映させることがで
きる。

【００５２】上述した本発明の会話型回路設計装置（請
求項３）では、論理設計部，レイアウト設計部およびス
ピード解析部がそれぞれの処理を実行している際、随
時、他の処理に移行してその処理を実行することができ
るほか、論理設計後で実装的な配置を行なう前に、スピ
ード解析部により、設計対象回路の配線パスについての
ディレイ値が予測・算出され、より早い段階でディレイ
計算結果を回路設計に反映させることができる。また、
設計対象回路を成す各論理構成要素についてのディレイ
値をその論理構成要素に入力される信号波形の鈍りに応
じて設定変更することで、信号波形鈍りを考慮しながら
スピード解析部によるディレイ計算を行なうことがで
き、パストレース部により配線パスのトレース処理を行
なう同時に、スピード解析部により、その配線パスに沿
って、信号波形の鈍りの変化を考慮しながらディレイ計
算を行なうことができる。そして、クロック系が設計済
である場合、まず、パストレース部により指定クロック
ピンからのパストレースを行なうと同時にスピード解析
部によりクロックパスディレイ値が算出されるととも
に、指定クロックピンに接続される論理構成要素のピン
にフラグが設定される。そして、パストレース部によ
り、全ての論理構成要素のクロック入力ピンから配線パ
スのトレース処理が行なわれ、フラグを設定されたピン
がトレースされる度にタイミングチェック部が起動さ
れ、そのピンの属する論理構成要素についてのクロック
タイミングチェックが実行される。従って、クロック系
からのクロック信号を受けて動作する膨大な数の論理構
成要素間の全ての組合せの配線パスに対し、網羅的に且
つ自動的にクロックタイミングチェックを行なうことが
できる。上述した本発明の会話型回路設計装置（請求項
４）では、論理設計部，レイアウト設計部およびスピー
ド解析部がそれぞれの処理を実行している際、随時、他
の処理に移行してその処理を実行することができるほ
か、論理設計後で実装的な配置を行なう前に、スピード
解析部により、設計対象回路の配線パスについてのディ
レイ値が予測・算出され、より早い段階でディレイ計算
結果を回路設計に反映させることができる。また、設計
対象回路を成す各論理構成要素についてのディレイ値を
その論理構成要素に入力される信号波形の鈍りに応じて
設定変更することで、信号波形鈍りを考慮しながらスピ
ード解析部によるディレイ計算を行な うことができ、パ
ストレース部により配線パスのトレース処理を行なう同
時に、スピード解析部により、その配線パスに沿って、
信号波形の鈍りの変化を考慮しながらディレイ計算を行
なうことができる。そして、クロック系が未設計である
場合には、サーチ部により、そのクロック系に接続され
る論理構成要素が全てサーチされ、サーチされた論理構
成要素のピンにフラグが設定される。そして、パストレ
ース部により、全ての論理構成要素のクロック入力ピン
から配線パスのトレース処理が行なわれ、フラグを設定
されたピンがトレースされる度にタイミングチェック部
が起動され、そのピンの属する論理構成要素についての
クロックタイミングチェックが実行される。従って、ク
ロック系が未設計の状態であっても、クロック系からの
クロック信号を受けて動作する膨大な数の論理構成要素
間の全ての組合せの配線パスに対し、網羅的に且つ自動
的にクロックタイミングチェックを行なうことができ、
そのチェック結果をクロック系の配線設計に反映させる
ことができる。

【００５３】なお、スピード解析部により、実装的な配
置を行なった後で配線を行なう前には、接続すべきピン
間の最短経路に基づいてディレイ値が見積もられるとと
もに（請求項５）、実配線後には実配線結果に基づいて
ディレイ値が算出され、そのディレイ計算結果を配置設
計や配線設計に反映させることができる（請求項６）。

【００５４】

【００５５】

【００５６】また、ディレイ値設定部により任意のピン
に対し所定ディレイ値を設定し、スピード解析部による
ディレイ計算時にその所定ディレイ値を加算すること
で、異なる周期（非同期）のクロック信号で動作する配
線パスについて同時にクロックタイミングチェックを行
なうことができるほか、ディレイ値を任意のピンで任意
の値に初期化することが可能になる（請求項７）。

【００５７】

【００５８】また、各論理構成要素のピン毎に、パスト
レース部にてトレースされた回数をカウンタにより計数
することで、全てのパストレースを終了した時点でカウ
ンタによるカウント値に基づいて、信号が通過する割合
の高いピンを把握することができる（請求項８）。その
カウント結果に基づく各ピンにおける信号の通過頻度の
大小に関する情報が表示部に表示されることにより、設
計者は、表示部を参照するだけで、信号通過頻度の高い
ピンつまりはディレイ改善等に大きな影響を及ぼすピン
を判別することができる（請求項９）。

【００５９】さらに、範囲設定部にてトレース処理およ
びディレイ計算処理の実行範囲を設定することにより、
その実行範囲内のみでトレース処理およびディレイ計算
処理が実行されてその処理結果が表示部に表示されるの
で、設計者が必要とする範囲についてのみ処理の実行お
よび表示を行なうことができる（請求項１０）。また、
トレース制御部により、入力部からの指示に応じてフォ
ワードトレース，バックワードトレースもしくは２点間
トレースのいずれかが選択され、パストレース部の動作
を自動的に切換制御することができる（請求項１１）。
この時、バックワードトレースについてはパストレース
と同時にディレイ計算を行なうことができないため、常
にディレイ計算を実行するものとすると、処理時間が長
くなる場合がある。そこで、バックワードトレースにつ
いてはディレイ計算を行なうか否かのモードを予め設定
することで、設計者が要望する場合のみディレイ計算を
実行させることができる（請求項１２）。

【００６０】さらに、トレース結果およびディレイ計算
結果が、トレース到達ピンのリストとしてソートされて
表示部に表示されるので、設計者は、表示部上の表示か
らトレース到達ピンのピン名やディレイ値の大小を表示
部上の表示から容易に把握することができる（請求項１
３）。この時、トレース到達ピンのリストを階層的に表
示部に表示し、その表示部上で選択された上位階層の情
報に対応する下位階層の情報を表示部に表示すること
で、膨大な数のトレース到達ピンを表示部上でコンパク
トに表示することができるほか（請求項１４）、外部フ
ァイル書込部によりトレース到達ピンのリストを外部フ
ァイルに書き込むことで、そのリストを外部ファイルに
保存したり退避させたりすることができる（請求項１
５）。

【００６１】また、模式的な到達経路図とともに、その
到達経路図の位置に応じてディレイ値および累積ディレ
イ値を示すグラフを表示部に表示することで、設計者
は、配線パスの中で信号通過に要する時間がかかる箇所
を一目で判別することができる（請求項１６）。この
時、模式的な到達経路図やグラフを複数の配線パスにつ
いて同時に表示部に表示することで、設計者は、複数の
配線パスのディレイ状況を表示部上で参照しながら比較
することができる（請求項１７）。

【００６２】また、前述した模式的な到達経路図やグラ
フを印字部により印字出力することで、設計者は印字結
果を参照しながら配線パスのディレイ状況を検討できる
ほか（請求項１８）、外部ファイル書込部により模式的
な到達経路図やグラフに関するデータを外部ファイルに
書き込むことで、そのデータを外部ファイルに保存した
り退避させたりすることができる（請求項１９）。

【００６３】さらに、入力部からの指示に応じて、模式
的な到達経路図に対応する実回路図を表示部に表示させ
ることで、設計者は、模式的な到達経路図の実回路上で
の位置を表示部上で把握することも可能である（請求項
２０）。またさらに、パストレース部によりトレースさ
れた全ての配線パスを、ピン名を付して木構造形式で表
示部に表示するとともに、入力部からの指示により表示
部上で選択したピンについての詳細情報を表示部に表示
することで、設計者は、当該配線パスの全体を把握しな
がら各ピンについての詳細情報を容易に得ることができ
る（請求項２１）。

【００６４】また、表示制御部により、特徴点の座標
が、座標軸毎に昇順または降順にソートされその順位に
比例した座標値に置換された上で表示部に表示されるの
で、設計者は、設計対象回路の詳細部分も全体像も同時
に表示部上で把握することができる（請求項２２）。こ
の時、前記特徴点として、ピン間を接続するワイヤの両
端点と、そのワイヤ上の内分点とを取り出して表示する
ことで、設計対象回路を表示部上でより見やすく表示す
ることができる（請求項２３）。

【００６５】また、配線接続状況が多層にわたる場合に
は、表示制御部により、前記置換後の座標値に層順に比
例するオフセットを加算した上で、前記特徴点を表示部
に表示することで、設計者は、層を介して重なった配線
線分を表示部上で容易に把握することができる（請求項
２４）。さらに、前記特徴点毎に、その座標の置換前と
置換後とで共通の識別子を予め設定することで、設計者
は、置換前と置換後とで特徴点間の対応を容易に認識す
ることができる（請求項２５）。

【００６６】一方、実装的な配置を決定した段階で配線
経路予測部により各論理構成要素間に仮想的な配線が行
なわれ配線経路が予測され、レイアウト設計部により、
配線経路予測部による予測結果に基づいて決定された配
線順序および迂回率に従って各論理構成要素間の実配線
が行なわれるので、配線の状態を予測しながら効率のよ
い実配線を行なうことが可能になる（請求項２６）。

【００６７】この時、混雑度計算部により、設計対象回
路上の各格子内での混雑度が〔（配線経路予測部による
予測結果に基づく予想使用チャネル数）／（各格子内で
の使用可能チャネル数）〕として算出されるとともに、
その混雑度のランク付けが行なわれ、レイアウト設計部
により、混雑度計算部からのランク付け情報に基づいて
配線が混雑するものと予測される領域から実配線が実行
され、効率のよい実配線を行なうことができる（請求項
２７）。

【００６８】また、配線可能性判定部により、配線経路
予測部の予測結果に基づいて予め指定された迂回率での
配線可能性が判定され、配線不可能と判定された場合に
は、レイアウト設計部により、配線可能な迂回率が決定
されて実配線が行なわれるので、配線不能となる部分を
できる限り少なくできる（請求項２８）。さらに、レイ
アウト設計部による配線が多層にわたる場合には、配線
経路予測部により各配線層毎に配線経路が予測されると
ともに、混雑度計算部によりその各配線層毎の予測結果
に基づいて混雑度が算出され、レイアウト設計部によ
り、混雑度計算部にて算出された各配線層毎の混雑度に
基づき混雑度が高いと予想されるチャネルを使用する必
要度の高いネットの実配線を優先的に行なうことで、効
率のよい実配線を行なうことができる（請求項２９）。

【００６９】また、レイアウト設計部による配線が多層
にわたり且つ主配線方向の同じ配線層が複数存在する場
合、各配線層毎に異なる配線長さを予め指定し、レイア
ウト設計部により、配線方向および配線長さに応じて複
数の配線層中から選択した配線層に対して実配線が行な
われるので、各配線層を有効に利用することができる
（請求項３０）。

【００７０】さらに、レイアウト設計部により、配線対
象ネットをディレイに対するクリティカル度によって分
類し、そのクリティカル度に応じた配線順序および迂回
率に従って各論理構成要素間の実配線が行なわれるの
で、クリティカル度を考慮しながら効率のよい実配線を
行なうことができる（請求項３１）。

【００７１】この時、レイアウト設計部により、前記ク
リティカル度に応じて設定した配線許容度に従って他ネ
ットの実配線を行なうことで、クリティカル度の高いネ
ットに対して配線寄生容量が発生してディレイが増大す
るのを防止することができる（請求項３２）。一方、配
置チェック部により、配置エラーを起こした論理構成要
素が存在すると判断された場合、配置エラーを起こした
論理構成要素の一覧リストが表示部に表示され、且つ、
その論理構成要素が表示部における配置マップ上で強調
的に表示されるので、設計者は、直ちに配置エラーの発
生を認識することができる（請求項３３）。

【００７２】この時、入力部からの指示により論理構成
要素一覧リスト上で特定の論理構成要素を選択すると、
その論理構成要素のみを配置マップ上で強調的に表示す
ることができ、設計者は、配置エラーを起こした論理構
成要素を特定しながら表示部の配置マップ上で確認する
ことができる（請求項３４）。また、既に配線済のネッ
トに対して指定配線長を加えた再配線を行なう旨の指示
が入力部から入力されると、レイアウト設計部により、
混雑度計算部による計算結果に基づいて混雑度の低い領
域が選択され、その領域内における配線済のネットに対
して前記指定配線長を加えた指定長配線が自動的に行な
われるので、再配線処理を簡易化することができる（請
求項３５）。

【００７３】さらに、既に配線済のネットに対して指定
配線長を加えた再配線を当該ネットを含む所定領域内で
行なう旨の指示が入力部から入力されると、レイアウト
設計部により、前記所定領域内における当該配線済のネ
ットに対して前記指定配線長を加えた指定長配線が前記
所定領域内で自動的に行なわれるので、やはり再配線処
理を簡易化することができる（請求項３６）。

【００７４】また、既に配置済の論理構成要素の配置位
置を変更する旨の指示が入力部から入力されると、レイ
アウト設計部により、当該論理構成要素に繋がるべきネ
ットが既に配線済であれば、再配置後の当該論理構成要
素と当該ネットとの間の再配線が自動的に行なわれるの
で、設計者が再配置後の再配線処理を行なう必要がなく
なり、再配置処理を簡易化することができる（請求項３
７）。

【００７５】配置マップのマルチウインドウ表示を行な
う際に、１つの配置マップ上で配置処理や配線処理を行
なった場合でもその処理を他の配置マップに連携させて
表示することができるほか、複数の配置マップを同時に
使用して配置処理や配線処理を行なうことができる（請
求項３８）。

【００７６】階層レイアウト設計を行なう際に、配置領
域設定部により設定された配置領域内に仮想ブロック端
子を配置しながらレイアウト設計部による配線処理が実
行されるので、設計者の意図を反映しながら仮想ブロッ
ク端子を自動的に配置することができる（請求項３
９）。この時、グルーピング部により登録された集合体
単位で、前記配置領域を設定することができ、同一種別
の信号についての複数の仮想ブロック端子を同一の配置
領域に配置させる指示を容易に行なうことができる（請
求項４０）。

【００７７】階層レイアウト設計を行なう際に、配置禁
止領域設定部により設定された禁止領域以外の領域に仮
想ブロック端子を配置しながらレイアウト設計部による
配線処理が実行されるので、設計者の意図を反映しなが
ら仮想ブロック端子を自動的に配置することができる
（請求項４１）。

【００７８】階層レイアウト設計を行なう際に、配置位
置決定部により、あるレイアウト階層ブロック内におけ
るピン座標の重心と接続すべき他のレイアウト階層ブロ
ックの方向とに基づいて、当該レイアウト階層ブロック
の仮想ブロック端子の配置位置が決定され、レイアウト
設計部により、前記配置位置に仮想ブロック端子を配置
しながら複数のレイアウト階層ブロック間の配線処理が
実行されるので、設計者の意図を反映するとともにレイ
アウト階層ブロック内の論理構成要素の配置や配線を考
慮しながら、仮想ブロック端子を自動的に配置すること
ができる（請求項４２）。

【００７９】階層レイアウト設計を行なう際に、配置位
置決定部により、相互に接続される各レイアウト階層ブ
ロック内におけるピン座標の重心とこれらの重心間を接
続するスタイナー木とに基づいて、各レイアウト階層ブ
ロックの仮想ブロック端子の配置位置が決定され、レイ
アウト設計部により、前記配置位置に仮想ブロック端子
を配置しながら複数のレイアウト階層ブロック間の配線
処理が実行されるので、設計者の意図を反映するととも
にレイアウト階層ブロック内の論理構成要素の配置や配
線を考慮しながら、仮想ブロック端子を自動的に配置す
ることができる（請求項４３）。

【００８０】チップ表面に入出力端子（バンプ）を有す
る回路が設計対象回路である際、その入出力端子に配線
接続されるべき入出力回路（論理構成要素）の設計対象
回路上での配置位置が既に決定している場合に、配置可
能位置決定部により、入出力回路のピン位置に最も近い
入出力端子配置可能位置が求められ、レイアウト設計部
により、前記入出力端子配置可能位置と入出力回路のピ
ンとの間の配線処理が実行されるので、バンプをもつ回
路の階層レイアウト設計を行なう場合でも、バンプと入
出力回路のピンとの間を制限値以内の配線長で配線する
ことが容易に行なわれる（請求項４４）。

【００８１】チップ表面に入出力端子（バンプ）を有す
る回路が設計対象回路である際、そのバンプの設計対象
回路上での配置位置が既に決定している場合に、制限領
域設定部により、入力部からの指示に応じて入出力回路
の配置位置を制限する制限領域が設定され、レイアウト
設計部により、前記制限領域内に入出力回路が配置され
るとともに、入出力回路のピンとバンプとの間の配線処
理が実行されるので、バンプをもつ回路の階層レイアウ
ト設計を行なう場合でも、バンプと入出力回路のピンと
の間を制限値以内の配線長で配線することが可能になる
（請求項４５）。

【００８２】

【実施例】以下、図面を参照して本発明の実施例を説明
する。 （ａ）本実施例の装置の基本構成の説明 図１は本発明の一実施例としての会話型回路設計装置の
基本構成を示すブロック図で、この図２において、１０
は論理回路情報，レイアウト情報，ディレイ計算用のデ
ータ（後述）など一切の情報を格納するデータベース
（ＤＢ）、１１は後述する各種回路設計過程を表示する
表示部、１２はこの表示部１１上における表示状態を制
御する表示制御部、１３は表示部１１上の表示データを
参照し設計者がその表示データに対する応答情報を入力
するキーボード，マウス等の入力部である。

【００８３】１４は設計対象回路（本実施例ではＬＳＩ
等の集積回路とする）についての論理設計を行なう論理
設計部、１５はレイアウト設計部で、このレイアウト設
計部１５は、図３にて後述するごとく構成され、論理設
計部１４による論理設計結果に基づいて、設計対象回路
を成す各論理構成要素〔本実施例ではフリップフロップ
等のセルであり、ゲートあるいは素子と呼ぶ場合もあ
る〕の実装的な配置を行なった後、各セル間の配線を行
なうものである。

【００８４】また、１６はスピード解析部で、このスピ
ード解析部１６は、図２にて後述するごとく構成され、
レイアウト設計部１５による設計結果に従う設計対象回
路上の各パス毎に、ディレイ計算に基づくスピード解析
を行なうものである。さらに、１７は本実施例の会話型
回路設計装置を構成する各部を統括的に管理するための
ＣＰＵである。

【００８５】そして、本実施例では、上述した論理設計
部１４，レイアウト設計部１５およびスピード解析部１
６が、同一のシステム（装置）内にそなえられ、ＣＰＵ
１７の管理のもと、随時、相互に連係可能に接続される
ほか、論理設計部１４，レイアウト設計部１５およびス
ピード解析部１６による処理結果は、後述するごとく、
随時、表示制御部１２により表示部１１に表示されるほ
か、データベース１０に格納されるようになっている。

【００８６】１８は外部ファイル書込部で、この外部フ
ァイル書込部１８は、入力部１３からの指示に応じて、
後述するごとく表示制御部１２により表示部１１に表示
されたトレース到達ピンのリストのほか到達経路図やグ
ラフを外部ファイル１８Ａに書き込むものである。ま
た、１９は印字部で、この印字部１９は、入力部１３か
らの指示に応じて、後述するごとく表示制御部１２によ
り表示部１１に表示されたトレース到達ピンのリストの
ほか到達経路図やグラフを所定の記録用紙に印字出力す
るものである。

【００８７】なお、表示制御部１２，論理設計部１４，
レイアウト設計部１５およびスピード解析部１６の機能
は、具体的には、ＣＰＵ１７（もしくはＣＰＵ１７と並
列的にそなえられた他のＣＰＵ）が図示しないＲＯＭに
格納されたプログラム（ソフトウエア）を実行すること
により実現されるものであるが、本実施例の図中では、
各機能を明確すべく、表示制御部１２，論理設計部１
４，レイアウト設計部１５およびスピード解析部１６
や、これらの各部１４〜１６の有する後述する各機能を
ブロック化して示している。従って、本実施例の会話型
回路計算装置は、ＣＰＵ１７，ＲＯＭ（図示せず），デ
ータベース１０，表示部１１，入力部１３，外部ファイ
ル書込部１８，印字部１９等を有する一般的な計算機シ
ステムを用いて実現することが可能である。

【００８８】ところで、スピード解析部１６は、図２に
示すように、ディレイ計算部２１，パストレース部２
２，タイミングチェック部２３，フラグ設定部２４，デ
ィレイ値設定部２５，サーチ部２６，カウンタ２７，範
囲設定部２８，トレース制御部２９およびモード設定部
３０を有して構成されている。ここで、ディレイ計算部
２１は、レイアウト設計部１５による設計結果に従う設
計対象回路上の各配線パス毎にディレイ計算を行なって
スピード解析部１６の本体としての機能を果たすもの
で、本実施例では、図４〜図６にて後述するごとく、設
計対象回路を成すセル（ゲート）についてのパスディレ
イ値を、そのセルに入力される信号波形の鈍り（SLEW R
ATE)に応じて設定変更しながら、ディレイ計算を行なう
ものである。

【００８９】パストレース部２２は、入力部１３からの
指示により指定したセルの所定ピンに接続される配線パ
スをそのピンからトレースするもので、このパストレー
ス部２２が配線パスのトレース処理を行なうと同時に、
本実施例では、ディレイ計算部２１が、トレース処理と
並行して、配線パスに沿って変化する信号波形の鈍りを
算出してその鈍りに応じた配線パス上のセルのディレイ
値を設定変更しながら、その配線パスについてのディレ
イ計算を行なうようになっている。

【００９０】また、トレース制御部２９は、上述したパ
ストレース部２２の動作を切換制御するためのもので、
例えば、入力部１３からの指示によりトレース開始ピン
のみを指定した場合にはそのトレース開始ピンからのフ
ォワードトレース（入力側から出力側へ向かうトレー
ス）を実行し、入力部１３からの指示によりトレース到
達ピンのみを指定した場合にはそのトレース到達ピンか
らのバックワードトレース（出力側から入力側へ向かう
トレース）を実行し、入力部１３からの指示によりトレ
ース開始ピンおよびトレース到達ピンの２点を指定した
場合にはこれらの２点間のトレースを実行するように、
パストレース部２２の動作を切換制御するものである。

【００９１】このようなトレース制御部２９にはモード
設定部３０が付設されている。このモード設定部３０
は、トレース制御部２９によりパストレース部２２にバ
ックワードトレースを実行させる際に、入力部１３から
の指示により、そのバックワードトレース終了後にディ
レイ計算部２１にディレイ計算を実行させるか否かにつ
いてのモードを設定するものである。

【００９２】タイミングチェック部２３は、クロック信
号が各論理構成要素に供給されるタイミングをチェック
するものであり、フラグ設定部２４は、セルがタイミン
グチェック部２３のチェック対象であることを示すフラ
グを設定するためのものである。また、ディレイ値設定
部２５は、入力部１３からの指示に応じてパストレース
部２２によりトレースされた任意のピンに対し所定ディ
レイ値を設定するものであり、サーチ部２６は、各セル
に対してクロック信号を供給するクロック系が未設計で
ある場合に、クロック系に接続されるクロック入力ピン
をもつセルを全てサーチするものである。

【００９３】これらのタイミングチェック部２３，フラ
グ設定部２４，ディレイ値設定部２５およびサーチ部２
６は、後述するごとく、フラグを設定されたピンの属す
るセルについてのクロックタイミングチェックを行なう
ようになっている。また、ディレイ値設定部２５は、後
述するごとく、ディレイ値を任意のピンで任意の値に初
期化するための機能も果たす。

【００９４】さらに、カウンタ２７は、設計対象回路を
成す各セルのピン毎に設けられ、各ピンがパストレース
部２２によってトレースされた回数を計数するものであ
り、範囲設定部２８は、入力部１３からの指示に応じて
パストレース部２２による配線パスのトレース処理およ
びディレイ計算部２１によるディレイ計算処理の実行範
囲を設定するものである。

【００９５】なお、本実施例の表示制御部１２は、スピ
ード解析部１６の処理に応じ、次のような各種機能〜
を果たすようになっている。 カウンタ２７により計数された各ピン毎の計数値に基
づく各ピンにおける信号の通過頻度の大小に関する情報
を、表示部１１に表示させる機能。 範囲設定部２８により設定された実行範囲についての
処理結果のみを表示部１１に表示させる機能。

【００９６】パストレース部２２によるトレース結果
およびディレイ計算部２１によるディレイ計算結果をト
レース到達ピンのリストとして表示部１１に表示させる
機能（図１０〜図２０にて後述）。このの機能に対応
して、表示制御部１２は、そのリストの表示状態を、ト
レース到達ピンのピン名もしくは各トレース到達ピンの
ディレイ値に応じてソートするソート機能（図１１〜図
１３参照）をそなえるほか、そのリストを階層的に表示
部１１に表示させ（図１４参照）、入力部１３からの指
示により表示部１１上の上位階層の情報が選択される
と、選択された上位階層の情報に対応する下位階層の情
報を表示部１１に表示させる機能も有している。

【００９７】パストレース部２２によるトレース結果
を模式的な到達経路図（図１５下段参照）として表示部
１１に表示させるとともに、そのトレース結果に対応す
るディレイ計算部２１によるディレイ計算結果を、その
模式的な到達経路図の位置に応じたディレイ値および累
積ディレイ値を示すグラフ（図１５上段参照）として表
示部１１に表示させる機能。

【００９８】このの機能に対応して、表示制御部１２
は、模式的な到達経路図およびグラフを複数の配線パス
についてマルチウインドウ形式で同時に表示部１１に表
示させる機能や、入力部１３からの指示に応じて、模式
的な到達経路図に対応する実回路図（図１７，図１８参
照）を表示部１１に表示させる機能を有している。さら
に、表示制御部１２は、パストレース部２２によりトレ
ースされたトレース開始ピンからトレース到達ピンまで
の全ての配線パスを、各論理構成要素のピンについての
ピン名を付して木構造形式で表示部１１に表示させる機
能（図１９参照）とともに、入力部１３からの指示によ
り、表示部１１に表示された木構造形式の配線パス表示
の中から任意のピンが選択されると、選択されたピンに
関する、ディレイ値を含む詳細情報を表示部１１に表示
させる機能（図２０参照）も有している。

【００９９】また、本実施例の表示制御部１２は、論理
設計部１４による論理設計結果やレイアウト設計部１５
による配置／配線結果を回路設計過程（ピンやビアなど
の特徴点間の配線接続状況）として表示部１１に表示さ
せる際に、次のような機能を果たすようになっている。
つまり、表示制御部１２は、図２１〜図２９にて後述す
るごとく、セルのピンやビア等の特徴点の座標を、座標
軸毎に昇順または降順にソートしてその順位に比例した
座標値に置換した上で、その特徴点を表示部１１に表示
させる機能を有している。

【０１００】この時、特徴点としては、ピンやビアのほ
か、各セルのピン間を接続するワイヤの両端点と、その
ワイヤ上の内分点（例えば図２８に示すごとく４分の１
内分点，中点，４分の３内分点等）と、ピンを表示する
矩形図形の４頂点（図２６〜図２８参照）とが取り出さ
れる。また、表示部１１に表示される配線接続状況が多
層にわたる場合には、表示制御部１２は、図２９にて後
述するごとく、前述した順序置換を行なった座標値に、
各特徴点の存在する層の層順に比例するオフセットを加
算した上で、その特徴点を表示部１１に表示させる機能
も有している。

【０１０１】なお、前記特徴点毎に、その座標の置換前
と置換後とで共通の識別子を予め設定され、図２１〜図
２５に示すように、その識別子を各特徴点に付した状態
で、表示部１１上での配線接続状況の表示が行なわれる
ようになっている。一方、レイアウト設計部１５は、図
３に示すように、配置部３１，配線部３２，配線経路予
測部３３，混雑度計算部３４，配線可能性判定部３５，
配置チェック部３６，配置領域設定部３７，グルーピン
グ部３８，配置禁止領域設定部３９，配置位置決定部４
０，配置可能位置決定部４１および制限領域設定部４２
を有して構成されている。

【０１０２】ここで、配置部３１は、論理設計部１４に
よる論理設計結果に基づいて、設計対象回路を成す各セ
ルの実装的な配置を行なうものであり、配線部３２は、
配置部３１により設計対象回路上にセルが実装的に配置
された後、各セル間の配線を自動的に行なうものであ
り、これらの配置部３１および配線部３２が、レイアウ
ト設計部１５の本体としての機能を果たしている。

【０１０３】配線経路予測部３３は、配置部３１により
各セルの実装的な配置を決定した段階で、各セル間に仮
想的な配線を行なって配線経路を予測するものであり、
混雑度計算部３４は、設計対象回路を格子状の多数の領
域に分割し、設計対象回路上での配線の混雑度を、各格
子内での使用可能チャネル数に対する、配線経路予測部
３３による予測結果に基づく予想使用チャネル数の割合
として算出し、その混雑度の大小に基づいて各格子のラ
ンク付けを行なって混雑度マップ（図３０参照）作成す
るものである。また、配線可能性判定部３５は、配線経
路予測部３３による予測結果に基づいて予め指定された
迂回率での配線可能性を判定するものである。

【０１０４】そして、配線部３２は、配線経路予測部３
３による予測結果に基づいて配線順序および迂回率を決
定してから、決定された配線順序および迂回率に従って
各セル間の実配線を行なうが、具体的には、図３０，図
３１にて後述するごとく、混雑度計算部３４により作成
された混雑度マップに基づいて各格子のランク付けを行
ない、混雑度の高い領域における実配線を優先的に行な
うとともに、配線可能性判定部３３により配線不可能と
判定された場合には、配線可能な迂回率を決定するよう
になっている。

【０１０５】なお、配線部３２による配線が多層にわた
る場合には、図３２にて後述するごとく、配線経路予測
部３３が各配線層毎に配線経路の予測を行なうととも
に、混雑度計算部３４が配線経路予測部３３による各配
線層毎の予測結果に基づいて混雑度を算出し、配線部３
２が、混雑度計算部３４により算出された各配線層毎の
混雑度の大小に基づいて、混雑度が高いと予想されるチ
ャネルを使用する必要度の高いネットの実配線を優先的
に行なうようになっている。

【０１０６】また、配線部３２による配線が多層にわた
り且つ主配線方向の同じ配線層が複数存在する場合、図
３３にて後述するごとく、前記主配線方向の同じ各配線
層毎に異なる配線長さを予め指定しておき、配線部３２
が、配線方向および配線長さに応じて前記配線層の中か
ら選択した配線層に対して実配線を行なうようになって
いる。

【０１０７】さらに、配線部３２は、配線対象ネットを
ディレイに対するクリティカル度（予め設定されたディ
レイ値に対する配線余裕の程度）によって分類し、分類
された各配線対象ネットに対して配線順序および迂回率
を設定し、その配線順序および迂回率に従って各論理構
成要素間の実配線を行なうこともできる。この場合、配
線部３２は、後述するごとく、クリティカル度に応じ
て、配線対象ネットに隣接して後で配線される他ネット
の配線許容度を設定し、配線対象ネットの実配線後に配
線許容度に従って他ネットの実配線を行なうようになっ
ている。

【０１０８】なお、上述した例では、配線部３２におい
て配線順序を決定するための要素として混雑度，クリテ
ィカル度等を用いているが、いずれの要素を用いるかに
ついては、装置ユーザの要望等により予め設定される
か、入力部１３からの指示により設定される。配置チェ
ック部３６は、配置部３１による各セルの配置後に配置
エラーを起こしたセルが存在するか否かをチェックする
もので、この配置チェック部３６により配置エラーを起
こしたセルが存在するものと判断した場合、本実施例で
は、表示制御部１２が、配置エラーを起こしたセルの一
覧リスト（図３５参照）を表示部１１に表示させるとと
もに、その配置エラーを起こしたセルを表示部１１にお
ける設計対象回路の配置マップ上で強調的に表示させる
機能（図３５参照）を果たすようになっている。この
時、表示制御部１２は、入力部１３からの指示によりセ
ル一覧リスト上で選択した特定のセルのみを、配置マッ
プ上で強調的に表示させる機能も有している。

【０１０９】なお、本実施例のレイアウト設計部１５
は、次のような再配線処理機能，や再配置処理機能
も有している。 入力部１３から、既に配線済のネットに対して指定配
線長を加えた再配線を行なう旨の指示が入力されると、
図３６にて後述するごとく、配線部３２が、混雑度計算
部３４の混雑度マップに基づいて混雑度の低い領域を選
択し、選択した領域内における配線済のネットに対して
指定配線長を加えた指定長配線を自動的に行なう再配線
処理機能。ただし、このとき、混雑度計算部３４は、配
線部３２により実行された実配線結果に基づき、前述し
た予想使用チャネル数に代え、実配線により得られた実
使用チャネル数を用いて混雑度を算出して、混雑度マッ
プを作成する。

【０１１０】入力部１３から、既に配線済のネットに
対して指定配線長を加えた再配線をそのネットを含む所
定領域内で行なう旨の指示が入力されると、図３７にて
後述するごとく、配線部３２が、所定領域内における配
線済のネットに対して指定配線長を加えた指定長配線を
所定領域内で自動的に行なう再配線処理機能。 入力部１３から、既に配置済のセルの配置位置を変更
する旨の指示が入力されると、図３８にて後述するごと
く、そのセルに繋がるべきネットが既に配線済であれ
ば、配置部３１により配置位置変更（再配置）を行なっ
た後に、配線部３３が、当該セルとそのネットとの間の
再配線を自動的に行なう再配置／再配線処理機能。

【０１１１】また、本実施例の表示制御部１２は、レイ
アウト設計部１５によるレイアウト設計処理に連携する
機能として、次のようなマルチウインドウ表示機能（図
３９，図４０にて後述）を有している。つまり、表示制
御部１２が表示部１１に設計対象回路についての配置マ
ップを複数表示させた状態（即ちマルチウインドウ表示
状態）で、レイアウト設計部１５が入力部１３からの指
示により複数の配置マップのうちの少なくとも１つの配
置マップ上で配置処理もしくは配線処理を行なった場合
に、表示制御部１２は、その処理対象の部分を表示する
他の配置マップ上でも当該処理による結果を連携して表
示させる機能を有している。

【０１１２】さらに、配置領域設定部３７，グルーピン
グ部３８，配置禁止領域設定部３９および配置位置決定
部４０は、本実施例のレイアウト設計部１５（配線部３
２）により階層レイアウト設計を行なう際の機能を拡充
するためのものであり、配置可能位置決定部４１および
制限領域設定部４２は、本実施例のレイアウト設計部１
５（配線部３２）により、チップ表面に入出力端子を有
する回路（例えばバンプ付ＬＳＩ；図４７参照）の階層
レイアウト設計を行なう際の機能を拡充するためのもの
である。

【０１１３】ここで、配置領域設定部３７は、図４１，
図４２にて後述するごとく、入力部１３からの指示に応
じて仮想ブロック端子（以下、仮端子という場合もあ
る）を各レイアウト階層ブロック（ＬＳＧ）の境界で配
置すべき配置領域を設定するもので、本実施例の配線部
３２は、配置領域設定部３７により設定された配置領域
内に仮想ブロック端子を配置しながら配線処理を実行す
るようになっている。

【０１１４】この時、図４３にて後述するごとく、入力
部１３からの指示に応じて複数の仮想ブロック端子を１
つの集合体（グループ）として登録するグルーピング部
３８を配置領域設定部３７に付設することで、配置領域
設定部３７は、入力部１３からの指示に応じて、グルー
ピング部３８により登録された集合体毎に、配置領域を
設定できるようになっている。

【０１１５】配置禁止領域設定部３９は、図４４にて後
述するごとく、入力部１３からの指示に応じて各レイア
ウト階層ブロックの境界で仮想ブロック端子の配置を禁
止する禁止領域を設定するもので、本実施例の配線部３
２は、配置禁止領域設定部３９により設定された禁止領
域以外の領域に仮想ブロック端子を配置しながら配線処
理を実行するようになっている。

【０１１６】配置位置決定部４０は、図４５，図４６に
て後述するごとく、仮想ブロック端子を配置すべき各レ
イアウト階層ブロックの境界上での配置位置を決定する
もので、配線部３２は、配置位置決定部４０により決定
された配置位置に仮想ブロック端子を配置しながら複数
のレイアウト階層ブロック間の配線処理を実行するよう
になっている。

【０１１７】また、配置可能位置決定部４１は、入出力
端子（バンプ）に配線接続されるべき入出力回路（セ
ル）の設計対象回路上での配置位置が既に決定している
場合に入出力回路のピン位置に最も近い入出力端子配置
可能位置を求めるもので、この配置可能位置決定部４１
が動作した場合、図４８にて後述するごとく、配線部３
２が、配置可能位置決定部４１により決定された入出力
端子配置可能位置と入出力回路のピンとの間の配線処理
を実行するようになっている。

【０１１８】さらに、制限領域設定部４２は、入出力端
子（バンプ）の設計対象回路上での配置位置が既に決定
している場合に、入力部１３からの指示に応じて入出力
端子とこの入出力端子に接続されるべき入出力回路（セ
ル）のピンとの距離が所定値以下となるように入出力回
路の配置位置を制限する制限領域を設定するもので、こ
の制限領域設定部４２が動作した場合、図４９にて後述
するごとく、配置部３１が、制限領域設定部４２により
設定された制限領域内に入出力回路を配置するととも
に、配線部３２が、入出力回路のピンと入出力端子との
間の配線処理を実行するようになっている。

【０１１９】（ｂ）本実施例のディレイ計算およびパス
トレースの説明〔(b1)〜(b11) 〕 （ｂ１）まず、図４，図５により、本実施例のスピード
解析部１６におけるディレイ計算部２１による、入力波
形鈍りを考慮したディレイ計算について説明する。従
来、ゲート（セル）のパスディレイ値は、ゲートの入力
／出力の負荷容量や負荷駆動能力に応じてスタティック
な値として計算されている。しかし、ゲートのパスディ
レイ値は、前述したように、着目ゲートに入力される信
号の波形鈍り（入力波形鈍り）によっても大きく影響さ
れる。信号の波形鈍りは、配線パスの容量の大きさによ
って大きくなり、特に長い配線パスを通過してきた信号
程、その波形鈍りは大きくなる。

【０１２０】そこで、本実施例では、データベース１０
に、入力波形鈍りに対するパスディレイ値の関数を予め
格納しておき、ディレイ計算部２１が配線パスのディレ
イ値を計算する際には、着目ゲートに入力される信号の
鈍りＴsin に応じた値を、データベース１０の関数に基
づいて算出し着目ゲートのパスディレイ値ＴＯとして設
定する。そして、そのパスディレイ値ＴＯが、ディレイ
計算部２１において配線パスのディレイ値に加算され
る。

【０１２１】このとき、前記関数は例えば１次関数とし
て与えることができる。つまり、ある波形鈍りが入った
場合の仮定ディレイ値とその仮定ディレイ値をベースに
した所定傾きとを、少なくとも１組、データベース１０
に格納しておくことにより、着目ゲートのパスディレイ
値ＴＯをダイナミックに設定することができる。ここ
で、図５に示すような回路の着目ゲートｇ２のパスディ
レイ値を設定する場合について、図４に示すような入力
波形鈍りＴsin とパスディレイ値ＴＯとの関係を参照し
ながら説明する。

【０１２２】なお、入力波形鈍りＴsin とパスディレイ
値ＴＯとの関係として、ある配線容量（負荷容量）につ
いて、図４に示すように、予め３点ａ，ｂ，ｃのデータ
が得られているものとする。また、図５に示す回路で
は、配線パス上に２つのゲートｇ１，ｇ２が設けられ、
ゲートｇ１前段のネット（配線）の負荷容量をＣ１、ゲ
ートｇ１，ｇ２間のネットの負荷容量をＣ２、ゲートｇ
２後段のネットの負荷容量をＣ３とする。信号は、図５
中、左方から右方へ進行するものとする。図５におい
て、ゲートｇ２を着目ゲートとする。従って、ゲートｇ
１はゲートｇ２に対するドライバゲートとなっている。

【０１２３】図４に示すような３点ａ，ｂ，ｃの特性に
より、入力波形鈍りＴsin に対するパスディレイ値ＴＯ
が与えられた場合、着目ゲートｇ２に入力される信号の
入力波形鈍りＸを、図５におけるゲートｇ１に適当な値
（平均的な値）の入力波形鈍りをもつ信号が入力したも
のと仮定して、ネットの負荷容量Ｃ１，Ｃ２およびドラ
イバゲートｇ１の負荷駆動能力により計算する。

【０１２４】このように計算された入力波形鈍りＸに対
応するパスディレイ値ＴＯｘを、既知の２点ａ，ｃに基
づく補間計算により求めるとともに、図４に示すグラフ
の傾きとして、２点ａ，ｂからαを、２点ｂ，ｃからβ
を求め、これらの値（α，β，Ｂ，Ｘ，ＴＯｘ）を着目
ゲートｇ２のパスディレイデータとしてデータベース１
０に保存する。なお、Ｂは既知の点ｂにおける入力波形
鈍りである。

【０１２５】ここで、入力波形鈍りＸを計算する際に、
着目ゲートｇ２の前段ゲート（ドライバゲート）ｇ１に
適当な値を設定して着目ゲートｇ２のディレイ値を仮に
計算したが、この値はある程度の入力波形鈍りを考慮し
ているので、固定ゲートディレイ値を使用してパストレ
ースを行なう時でも、ある程度精度の高いディレイ計算
が可能である。

【０１２６】このように、パストレースによるディレイ
計算を行なうとともに、ゲートの入力波形鈍りも同時に
計算することにより、正確なディレイ計算を高速に行な
うことができる。 （ｂ２）ゲート間ネットのディレイは、回路の実装形態
により大きく３つに区分できる。１つ目はゲート配置前
（論理設計部１４による論理設計後）のディレイであ
り、２つ目はゲート配置後（実配線前）のディレイであ
り、３つ目は実配線が行なわれた後のディレイである。
本実施例の装置は、これら３つの実装形態のそれぞれに
ついてネットリストを作成して、各実装形態で同一のデ
ィレイ計算式によりネットのディレイ値を計算し、その
ディレイ値を回路設計に反映している。

【０１２７】各実装形態でのネットリストを以下に示
す。 ゲート配置前では、ドライバ（Ｄ）−レシーバ（Ｒ）
間の線長，レシーバ（Ｒ）−レシーバ（Ｒ）間の線長，
ＬＳＧ間の線長を指定可能にして、指定された線長を用
い、論理設計結果に基づいてネットの配線長を仮定す
る。例えば、経験的なディレイ値を参考にして、Ｄ−Ｒ
間を１００グリッド（１グリッド＝１．６μｍ）、Ｒ−
Ｒ間を１００グリッド、ＬＳＧ間を１０００グリッドと
して、論理設計結果からネットの配線長を仮想的に算出
する。このときの配線容量としては、単位当たりの実配
線容量に対し、適当な隣接ネットが存在するものとして
（例えば、一方の側全てに隣接ネットが存在するものと
して）、適当に配線寄生容量を割増・加味して設定した
論理配線容量を用いる。

【０１２８】ゲート配置後では、ゲートのピン位置に
より、例えばスタイナー木を用いて最短距離を算出し、
その最短距離を論理配線長として用いる。この時の配線
容量としては、前述した論理配線容量を用いる。また、
配線層が複数存在する場合には各層毎に、使用割合，単
位長さ当たりの論理配線容量および論理配線抵抗を設定
する。

【０１２９】ゲート間実配線後では、実際に各配線層
の配線の実長が得られ、また、配線容量としては、その
実長と、他のネットとの隣接状況とに基づいて算出され
る実配線容量が用いられる。各実装形態毎に、上述した
配線長および配線容量を用いて、ディレイ値が予測・算
出される。

【０１３０】このようにして、本実施例では、ゲート配
置前に、スピード解析部１６により、設計対象回路の配
線パスについてのディレイ値が予測・算出され、より早
い段階でディレイ計算結果を回路設計に反映できるの
で、より微細化し集積度の高い回路を極めて効率よく設
計することができる。また、スピード解析部１６によ
り、ゲート配置後には、接続すべきピン間の最短経路に
基づいてディレイ値が見積もられるとともに、実配線後
には実配線結果に基づいてディレイ値が算出され、その
ディレイ計算結果を配置設計や配線設計に反映でき、デ
ィレイ値を常に考慮しながら回路設計できる。

【０１３１】（ｂ３）本実施例のパストレース部２２に
より設計対象回路の配線パスをトレースする際には、与
えられた１つのピンから全ての到達ピン（ＦＦ，ＲＡＭ
等の入力ピンやＬＳＩ出力ピン等）までのルート（配線
パス）を見つけ出し、その一つ一つについて、入力波形
鈍りとこの入力波形鈍りに応じたディレイ値とをディレ
イ計算部２１により計算し、そのディレイ値を順次伝播
することにより、各ルートのディレイ値がトレースと同
時に算出されるようになっている。なお、このようなト
レース処理およびディレイ計算は、前述した３つの実装
形態それぞれにおいても適用される。

【０１３２】例えば図６に示すように、パスディレイ値
Ｔｘをもつ着目ゲートｇ３と、その前段に配置され３つ
の異なる負荷容量のネットＡ，Ｂ，Ｃからの信号を受け
るドライバゲートｇ４とが配置された配線パスを考え
る。従来、図６に示すような回路では、着目ゲートｇ３
のパスディレイ値Ｔｘは固定値であり、前段ゲートｇ４
に繋がる負荷容量の異なる３つのネットＡ〜Ｃのいずれ
から入力された信号についても、ディレイ計算時の着目
ゲートｇ３のパスディレイ値Ｔｘとしては同じ値を使用
していた。

【０１３３】しかし、前述した通り、実際には、入力波
形鈍りの大きさによって、着目ゲートｇ３のパスディレ
イ値は変化するものであるので、その特性に応じたパス
ディレイ値を設定しなければ正確なディレイ計算を行な
えない。また、一般的には、３つのネットＡ〜Ｃからの
信号のうち、負荷容量の大きなネットＡからの信号の波
形鈍りが最も大きく、負荷容量の最も小さいなネットＣ
からの信号の波形鈍りが最も小さくなる。しかし、波形
鈍りは順次伝播していくので、ネットＡの前段での信号
鈍りは極めて小さいかもしれないし、ネットＣの前段に
は極めて大きな鈍りの信号が入力するかもしれない。

【０１３４】従って、本実施例のごとく、ディレイ計算
（パストレース）のスタート地点から波形鈍りとともに
ディレイ値を計算することで、正確なパスディレイ値を
高速に算出することができる。 （ｂ４）本実施例では、前述したディレイ計算部２１，
パストレース部２２，タイミングチェック部２３，フラ
グ設定部２４の機能により、クロック系およびＦＦ（フ
リップフロップ；情報を記憶する素子）間のディレイ計
算を伴ったパストレースを行ない、クロック位相，スキ
ュー等を考慮した、設計対象回路上の全ＦＦ間のデータ
パスを自動的にチェックすることができる。

【０１３５】各論理構成要素に対してクロック信号を供
給するクロック系が設計済である場合には、最初に、タ
イミングチェック部２３によりチェックを行なうべきク
ロック系のクロックピンとそのクロックピンから入力さ
れるクロック信号の初期値および位相とを入力部１３か
ら指定する。そして、パストレース部２２が、指定され
たクロックピンから配線パスをトレースして、このクロ
ックピンに接続される全てのＦＦ，ＲＡＭ等をサーチし
ながら、ディレイ計算部２１によりクロックパスディレ
イ値を算出し、その値を保存する。この際、クロックの
ルートであることを識別できるフラグを、フラグ設定部
２４によりＦＦ，ＲＡＭの各ピンに付加しておく。

【０１３６】ついで、パストレース部２２が、サーチさ
れた全てのＦＦ，ＲＡＭのクロック入力ピンから一つ一
つ網羅的にパストレースを行ない、各ＦＦ，ＲＡＭのデ
ータピンまでのパスディレイ値をディレイ計算部２１に
より求める。このトレースに際して、フラグ設定部２４
により設定されたフラグがＯＮのピンに合流した場合に
は、そのピンがクロック制御ポイントでありタイミング
チェックの対象の一つであるので、タイミングチェック
部２３が起動される。

【０１３７】タイミングチェック部２３は、ディレイ計
算部２１により算出された当該ピンまでのディレイ値
と、予め保存されているクロックパスディレイ値と、入
力部１３から指定されたクロック信号の初期値および位
相とに基づいて、クロックスキューを考慮しながら、当
該ピンの属するＦＦもしくはＲＡＭについてのクロック
タイミングチェックを行なうことが可能になる。

【０１３８】タイミングチェック部２３では、例えば、
下記のような（１），（２）式を用いて製造上のバラツ
キを考慮したチェックを行ない、その条件を満たさない
パスについてのチェックリストや、そのチェック結果の
パスディレイ分布図等を表示部制御部１２により表示部
１１に表示させ、設計者に通知する。なお、ディレイ値
は、基本的にはティピカルな値で計算されるが、実際に
製造されたＬＳＩには製造上のバラツキ（±４０％程
度）が生じする。

【０１３９】 （Ｔp1＋Ｔcl_MAX ）＋Ｔd _MAX −（Ｔp2＋Ｔc2_MIN ）＋Ｔsetup ≦τ (1) （Ｔp1＋Ｔcl_MIN ）＋Ｔd _MIN −（Ｔp2＋Ｔc2_MAX ）＋Ｔhold ≧０ (2) ここで、（１）式はタイミング制約としてオーバディレ
イをチェックするための式であり、（２）式はタイミン
グ制約としてレーシングをチェックするための式であ
り、これらの（１），（２）式における各符号について
は、図７，図８を参照しながら説明する。なお、図７に
示す回路は、タイミングチェック対象の２つのＦＦに対
してそれぞれ異なるクロック端子からクロック信号が供
給されるものであり、図８に示す回路は、タイミングチ
ェック対象の２つのＦＦに対して同一のクロック端子か
らクロック信号が供給されるものである。

【０１４０】そして、（１），（２）式において、τは
クロックサイクルタイム（クロック周期）、Ｔp1，Ｔp2
は入力部１３により指定された各ＦＦに供給されるべき
クロック信号の位相、Ｔcl_MAX ，Ｔc2_MAX は前述のごと
く算出され保存されている各ＦＦに対するクロックパス
ディレイ値の最大値、Ｔcl_MIN ，Ｔc2_MIN は前述のごと
く算出され保存されている各ＦＦに対するクロックパス
ディレイ値の最小値、Ｔd _MAX ，Ｔd _MIN はそれぞれパ
ストレースに伴いディレイ計算部２１により算出された
パスディレイ値の最大値および最小値、Ｔsetup ，Ｔho
ldはそれぞれセットアップタイムおよびホールドタイム
でこれらは各ＦＦに対してもつマージン（ＦＦ内部での
ディレイ値）である。

【０１４１】なお、図８に示す回路のように、データ送
り側のＦＦのクロック信号とデータ受け側のＦＦのクロ
ック信号とが同一である場合には、クロックルートが判
っているので、各ＦＦからクロック端子へのバックトレ
ースを行ない、クロック信号ラインの分岐点Ｘをサーチ
することも可能である。上述のように、本実施例では、
クロック系からのクロック信号を受けて動作する膨大な
数のＦＦやＲＡＭ間の全ての組合せの配線パスに対し、
網羅的に且つ自動的にクロックタイミングチェックを行
なうことができる。

【０１４２】（ｂ５）一つのＬＳＩの中にクロックサイ
クルタイムの異なる複数のクロック系が存在する場合に
は、あるクロック系を指定して前述したクロックタイミ
ングチェックを行なうと、指定していない他のクロック
系に接続されるＦＦやＲＡＭは認識されないので、異な
るクロックサイクルで動作するＦＦ間のタイミングチェ
ックについては、クロック系毎に分けて行なえばよい。

【０１４３】しかし、例えば図９に示すように、一つの
ＦＦ−Ｂ（フリップフロップ）が、異なるクロックサイ
クル１τ，ｎτでそれぞれ駆動されるＦＦ−Ａ，ＦＦ−
Ｃからデータを受ける場合には、前述した（１），
（２）式は単一のクロックサイクルで動作させることを
前提としているので、対応できずタイミングチェックを
行なえないという事態が生じる。

【０１４４】そこで、本実施例では、前述したディレイ
値設定部２４の機能を用いることにより、以下のように
して、図９に示すような回路についてもタイミングチェ
ック部２３によるチェックを実行することができる。つ
まり、パストレース部２２による配線パスのトレース中
に現れたピン（例えば図９中のピンＡ）に対して、ディ
レイ値設定部２４により所定ディレイ値を設定し、ディ
レイ計算部２１によるディレイ計算時にその所定ディレ
イ値を自動的にパスディレイ値に加算させるのである。

【０１４５】図９に示す回路について具体的に説明する
と、クロックサイクルｎτで動作しＦＦ−Ｂへのデータ
転送にｎτを要するＦＦ−Ｃと、ＦＦ−Ｂとについての
タイミングチェックを行なう場合には、ＦＦ−ＣからＦ
Ｆ−Ａ，ＦＦ−Ｂ間の点Ｘまでの配線パス上に存在する
任意のピンＡに対し、所定ディレイ値−（ｎ−１）・τ
を設定し、このディレイ値−（ｎ−１）・τをＦＦ−Ｃ
からＦＦ−Ｂへのパストレース時にディレイ値として加
算することにより、タイミングチェック部２３におい
て、上記（１），（２）式による１τのクロックサイク
ルでのタイミングチェックを行なうことが可能になる。

【０１４６】このように、ディレイ値設定部２４の機能
を用いることで、異なる周期（非同期）のクロック信号
で動作する配線パスについて同時にクロックタイミング
チェックを行なうことができ、タイミングチェックを効
率化することもできる。 （ｂ６）設計過程においては、ＦＦやＲＡＭに対してク
ロック信号を供給するクロック系が未設計であっても、
データ系だけを設計した状態でＦＦ間のタイミングチェ
ックを大雑把に行なうことが要望される場合がある。こ
のような場合、前述したようなクロック指定を行なうこ
とができない。

【０１４７】そこで、本実施例では、クロック系が未設
計である場合には、前述したサーチ部２６の機能を用
い、このサーチ部２６によりＬＳＩ内のＦＦおよびＲＡ
Ｍのクロック入力を全て見つけ出すとともに、クロック
のルートであることを識別できるフラグを、フラグ設定
部２４によりＦＦ，ＲＡＭの各ピンに付加しておく。こ
の後、パストレース部２２が、サーチされた全てのクロ
ック入力ピンから一つ一つ網羅的にパストレースを行な
い、各ＦＦ，ＲＡＭのデータピンまでのパスディレイ値
をディレイ計算部２１により求める。

【０１４８】このトレースに際して、フラグ設定部２４
により設定されたフラグがＯＮのピンに合流した場合に
は、そのピンがクロック制御ポイントでありタイミング
チェックの対象の一つであるので、タイミングチェック
部２３が起動される。ただし、前記（１），（２）式を
用いてタイミングチェック部２３がクロックタイミング
チェックを行なう場合、ここではクロック系が未設計で
あるので、前述した値のうちＴp1，Ｔp2，Ｔcl_MAX ，Ｔ
c2_MAX ，Ｔcl_MIN ，Ｔc2_MIN についてはゼロに設定し、
大雑把なタイミングチェックを行なっている。

【０１４９】このように、本実施例では、クロック系が
未設計であっても、サーチ部２６の機能等を用いて、ク
ロック系からのクロック信号を受けて動作する膨大な数
のＦＦやＲＡＭ間の全ての組合せの配線パスに対し、網
羅的に且つ自動的にクロックタイミングチェックを行な
うことができ、そのチェック結果をクロック系やデータ
系の設計に反映させることができる。

【０１５０】（ｂ７）本実施例では、前述した通り、ゲ
ートの全てのピンに対してカウンタ２７が設けられてお
り、ＬＳＩの入力ピン，ＦＦのクロックピン，ＲＡＭの
クロックピンからパストレースを行なう際には、トレー
スにより１回ピンを通過する度に、そのピンに設けられ
たカウンタ２７を１ずつカウントアップする。これによ
り、パストレース部２２により全てのトレースが終了し
た時点で、設計者は、各ピンにおけるカウンタ２７によ
る計数値を参照すれば、信号の通過する割合が最も高い
ピンを知ることができる。つまり、設計者は、ディレイ
改善等に大きな影響を及ぼすピンを判別することがで
き、その判別結果を配置や配線の改善についての優先順
位決定の目安とすることができる。

【０１５１】このとき、カウンタ２７によるカウント結
果に基づく各ピンにおける信号の通過頻度の大小に関す
る情報を、表示制御部１２により、表示部１１上で、リ
スト表示したり実装画面での高輝度表示を行なったりす
ることによって、設計者は、その情報を容易に参照・把
握することができる。 （ｂ８）また、本実施例では、範囲設定部２８およびデ
ィレイ値設定部２５の機能を用いることで、パスの切断
およびディレイ値の初期化や加算の指定を行なってい
る。なお、ディレイ値設定部２５によるディレイ値の加
算処理については、異なるクロックサイクルのクロック
系のタイミングチェックを行なう場合（図９にて前述）
でも説明している。

【０１５２】つまり、入力部１３からの指示に応じて範
囲設定部２８により設定された実行範囲内のみで、パス
トレース部２２による配線パスのトレース処理およびデ
ィレイ計算部２１によるディレイ計算処理を行なうとと
もに、表示制御部１２により、範囲設定部２８にて設定
された実行範囲についての処理結果のみが表示部１１に
表示される。

【０１５３】このように処理の実行範囲を設定してパス
の切断を行なうことにより、ループ箇所についての処理
や表示を中止したり、論理的には信号は伝播されないが
パスディレイ計算上信号が伝播してしまう回路等のため
にパスディレイ計算を指定のピンで中止したりすること
ができる。また、トレース開始ピンを指定してフォワー
ドトレースを行なったような場合、規模の大きな回路で
あれば、トレース到達ピンは極めて多くなり、全てのパ
スについて表示を行なうと非常に見づらくなるだけでな
く、各パスのトレース処理やディレイ計算に膨大な時間
を要してしまうが、範囲設定部２８により実行範囲を設
定することで、必要な部分についてのみ表示部１１に表
示するとともに、トレース処理およびディレイ計算を行
なうことができ、処理時間を短縮できる。

【０１５４】さらに、極めて長いパスでディレイ計算に
時間を要するような場合、範囲設定部２８によりそのパ
スの途中のピンから処理を行なうように指定するととも
にディレイ値設定部２５によりその途中のピンに適当な
初期値をディレイ値として与えることで、その前段まで
のディレイ値を無いようにして、ピン後段のパスについ
てのみディレイ計算を短時間で行ない、その結果を表示
部１１に表示することができる。

【０１５５】このように、設計者が必要とする範囲につ
いてのみトレース処理およびディレイ計算処理の実行お
よび表示を行なうことで、必要とする部分のデータのみ
が迅速に得られ、回路設計を効率化できるほか、ディレ
イ値を任意のピンで初期化することで、パス計算（ディ
レイ計算）のコントロールを実現できる。 （ｂ９）パストレース部２２によるトレース手法として
は、フォワードトレース，バックワードトレース，２点
間トレースの３つが挙げられるが、本実施例では、トレ
ース制御部２９の機能を用いることにより、パストレー
ス部２２に対して入力部１３から指定されたトレースピ
ンの種類に応じて、上記３つのトレース手法の自動切換
が行なわれる。

【０１５６】つまり、トレース開始ピン（ソースピン）
のみを指定した場合にはそのトレース開始ピンからのフ
ォワードトレースがパストレース部２２により実行さ
れ、トレース到達ピン（ターゲットピン）のみを指定し
た場合にはそのトレース到達ピンからのバックワードト
レースがパストレース部２２により実行され、トレース
開始ピンおよびトレース到達ピンの２点を指定した場合
にはこれらの２点間のトレースがパストレース部２２に
より実行されることになる。

【０１５７】この時、バックワードトレースについては
パストレースと同時にディレイ計算を行なうことができ
ない。従って、ターゲットピンからソースピンへのバッ
クワードトレースを終了した後、再度、パストレース部
２２により、各ソースピンからターゲットピンへのフォ
ワードトレース（バックトレース）を行ないながら、デ
ィレイ計算部２１によるディレイ計算を行なっている。
全てのパスについて上述のような処理を行なっている
と、バックワードトレースによってサーチされたソース
ピンが多くなるほど、膨大な時間を要することになる。

【０１５８】そこで、本実施例では、モード設定部３０
の機能により、バックワードトレースについてはディレ
イ計算を行なうか否かのモードを予め設定することで、
設計者が要望する場合のみディレイ計算を実行させるよ
うにしている。このモード切換部３０による切換は、パ
ストレースに際してディレイ値を付加するか否かを切り
換えることにより実行できる。

【０１５９】従って、バックワードトレースに時間をか
けたくない場合には、モード設定部３０により、ディレ
イ値を付加せず、ディレイ計算を行なわないように設定
する一方、時間がかかってもディレイ計算を行ないたい
場合には、モード設定部３０により、ディレイ値を付加
する。なお、バックワードトレースによってサーチされ
るソースピンが多い場合には、ディレイ計算を行なわず
トレース処理のみを行ない、前述した範囲設定部２８に
より、表示部１１上で所望のパスのみを選択してディレ
イ計算を行なった方が、より早く所望のディレイ値を得
ることができる。

【０１６０】（ｂ１０）表示部１１上にパスを表示する
場合、設計者が、どのパスを選択すべきかを判断しやす
くするために、パストレース部２２によるトレース処理
結果およびディレイ計算部２１によるディレイ計算結果
を、例えば図１０に示すようなリストとして、表示制御
部１２により表示部１１上でウインドウ表示させる。

【０１６１】なお、図１０に示すリストにおいて、“N
o. ”の項目にはパストレースの結果得られたターゲッ
トピンのピン番号が、“UpDelay ”の項目には立ち上が
り信号（アップエッジ）についてのパスディレイ値が、
“DnDelay ”の項目には立ち下がり信号（ダウンエッ
ジ）についてのパスディレイ値が、“Pin Name”の項目
にはターゲットピンのピン名が記入されている。

【０１６２】このように、ピン番号，ディレイ値，ピン
名をリスト表示することで、ディレイ値の大きなパスが
分かりやすくなる。そして、設計者は、そのリスト表示
を参照し、リスト表示上で入力部１３から任意のターゲ
ットピンを選択することにより、そのターゲットピンに
ついての配線パスが、別ウインドウとして表示部１１に
表示させることができる。

【０１６３】なお、本実施例では、図１０に示すような
リストの表示状態を、ターゲットピンのピン名もしくは
各トレース到達ピンのディレイ値に応じてソートするソ
ート機能が表示制御部１２に付与されており、このソー
ト機能を用いることで、例えば図１１〜図１３に示すよ
うにソートした状態のリストを表示部１１に表示させる
ことができる。このようなソートを行なうことで、設計
者は、表示部１１上の表示からターゲットピンのピン名
やディレイ値の大小をより明確に且つ容易に把握するこ
とができる。

【０１６４】ただし、ディレイ値については、線長モー
ド，到達エッジモードによってソート順が変化する。例
えば、線長モード最大かつ到達エッジアップでソートを
行なった場合、ディレイ値は、アップ側ディレイ値の大
きい順にソートされる。つまり、常にワースト順でディ
レイ値はソートされることになる。具体的に、図１１に
示すリストは、図１０に示したリストについてピン名を
英数順でソートしたもの（線長モード最大，到達エッジ
アップ）であり、図１２に示すリストは、図１０に示し
たリストについてディレイ値を線長モード最大かつ到達
エッジアップでソートしたものであり、図１３に示すリ
ストは、図１０に示したリストについてディレイ値を線
長モード最大かつ到達エッジダウンでソートしたもので
ある。

【０１６５】また、本実施例では、上述のようなリスト
表示機能に、さらにピン名検索機能およびファイル出力
機能が付加されている。ピン名検索機能では、通常、パ
ストレースにより得られるターゲットピンの数は極めて
多いので、表示を見やすくするために、例えば図１４に
示すように、リストを階層的に表示する。つまり、図１
４に示す表示状態では、例えば図９〜図１３に示したリ
ストについての上位階層の情報が表示されている。

【０１６６】図１４に示すリストにおいて、“No. ”の
項目にはターゲットピンのピン番号の範囲が、“UpDela
y ”の項目にはアップ側ディレイ値の最大値と最小値と
が、“DnDelay ”の項目にはダウン側ディレイ値の最大
値と最小値が、“Pin Name”の項目には最初の一つのタ
ーゲットピンのピン名が記入されている。このように表
示されたリストから、例えばターゲットピンのピン番号
の上位階層情報である“１〜２０”を入力部１３から選
択すると、ピン番号１〜２０について、図９〜図１３に
て前述したようなリストが下位階層情報として表示部１
１に表示される。また、図１４に示すリスト表示状態
で、例えばピン名として“ADD BUF<8>.CK ”を入力部１
３から指定した場合、表示部１１には、ピン名“ADDBUF
<8>.CK ”の下位階層情報を含む２０個のピンについて
のリストが表示されることになる。

【０１６７】上述のように、ソート表示や階層表示（目
次表示）を行なうことにより、膨大な数のターゲットピ
ンについての情報が表示部１１上でコンパクトかつ明確
に表示されるので、設計者は、トレース結果やディレイ
計算結果を表示部１１上の表示から容易に把握して回路
設計に際しての各種判断を直ちに行なえるようになる。

【０１６８】一方、ファイル出力機能は、前述した外部
ファイル書込部１８を利用したもので、図９〜図１３に
示す形式で表示部１１に表示される全てのターゲットピ
ンについての情報（ピン番号，ピン名，ディレイ計算結
果等）を、外部ファイル１８Ａに出力し書き込むもので
ある。ファイル出力する際のリストのソートモードは、
その時、表示部１１で表示されているリストのソートモ
ードと同じである。即ち、リストが、表示部１１上でピ
ン名でソートされている場合には、外部ファイル１８Ａ
に書き込まれるリストもピン名でソートされている。

【０１６９】このように、外部ファイル書込部１８によ
りターゲットピンのリストを外部ファイル１８Ａに書き
込むことで、そのリストを外部ファイル１８Ａに保存し
たり退避させたりすることができる。 （ｂ１１）設計者が、上述のようなリスト表示を参照
し、リスト表示上で入力部１３から任意のターゲットピ
ンを選択すると、そのターゲットピンについての配線パ
スの到達経路表示が、表示部１１の別ウインドウで行な
われる。

【０１７０】本実施例では、到達経路表示は、選択され
たターゲットピンについてのトレース結果の模式的な到
達経路図（図１５下段参照）と、その配線パスのゲー
ト，ネットそれぞれにおけるディレイ値に関するグラフ
（図１５上段参照）とにより行なわれる。ここで、図１
５の上段に示すグラフでは、トレース結果とともにディ
レイ計算部２１により得られたディレイ計算結果が、図
１５の下段に示す到達経路図の各位置（ゲート，ネッ
ト）でのディレイ値を示す棒グラフと、各位置での累積
ディレイ値を示す折れ線グラフとにより表示されてい
る。

【０１７１】例えば、折れ線グラフは、ターゲットピン
でのディレイ値が１８００ｐｓであれば、ソースピンか
らターゲットピンに到達するまでの間にパス上でどのよ
うにディレイ値が増加していくかを示しており、棒グラ
フは、パス上の各位置での部分的なディレイ値が総ディ
レイ値（図１５では１８００ｐｓ）の何％を占めている
かを示している。

【０１７２】なお、図１５の下段に示す到達経路図で
は、ブロックがゲートを示し、各ブロック間を接続する
線分がネット（ワイヤ，配線）を示しており、図中に記
入されている英数文字は、パスに接続されるピン名に関
する情報である。図１５に示すような到達経路表示を行
なうことにより、設計者は、配線パスの中で信号通過に
要する時間がかかる箇所を一目で判別でき、回路設計に
際しての各種判断、例えば配置や配線の改善箇所の決定
等を直ちに行なえる。

【０１７３】また、図１５に示すような到達経路表示
は、複数の配線パスについて同時に表示部１１上で行な
うことができ、この場合、設計者は、複数の配線パスの
ディレイ状況を表示部１１上で参照しながら比較するこ
とができる。さらに、表示部１１に表示された到達経路
表示（模式的な到達経路図およびグラフ）は、印字部１
９により所定用紙に印字出力したり、外部ファイル書込
部１８により外部ファイル１８Ａに出力して書き込むこ
ともできる。このように、所定用紙に印字することで、
設計者は印字結果を参照しながら配線パスのディレイ状
況を検討できるほか、到達経路表示を外部ファイル１８
Ａに書き込むことで、そのデータを外部ファイル１８Ａ
に保存／退避することができる。

【０１７４】なお、到達経路表示のファイル出力は、例
えば図１６に示すような形式で行なわれる。図１６に示
すデータは、図１５の下段に示す到達経路図に対応する
ものである。なお、図１６に示すデータには、“UpTsi
n”，“DnTsin”としてアップ側波形鈍りおよびダウン
側波形鈍りについてのデータも含まれている。そして、
図１５に示された到達経路図に対応する実回路図を、入
力部１３からの指示に応じて、例えば図１７に示すよう
に表示部１１に表示させることもできる。図１７に示す
例では、表示部１１における設計対象回路の配置マップ
上で、所望の到達経路に対応する実回路部分の全体が、
表示色の変更，高輝度表示等の手法（図１７中では、斜
線部でセルを、太線部でネットを示している）により強
調表示されている。このとき、本実施例では、ファンア
ウトを表示することが可能になり、ファンアウトを表示
することにより、その経路の及ぼす影響のある範囲が明
確化される。

【０１７５】さらに、図１７に示すような経路全体の実
回路図だけでなく、入力部１３から特定のネットやセル
を指定することにより、そのネットやセルのみを、例え
ば図１８に示すように表示部１１の配置マップ上で強調
表示することもできる〔図１８は１つのセル（斜線部）
のみを強調表示した例〕。これにより、図１５に示すよ
うな到達経路表示のディレイ値グラフと比較しながら、
ディレイ値の大きい箇所を、実回路図（配置マップ）上
で特定することができる。

【０１７６】またさらに、本実施例の装置には、ソース
ピンとターゲットピンとの間の全てのパスを表示する機
能もそなえられている。この表示機能は、例えばセル等
の部品を移動させた場合などに、その部品の移動処理が
どこまで影響を及ぼすのかを判断する際に利用されるも
のである。このとき、パス全体は、表示部１１上で明確
に把握できるように、例えば図１９に示すごとく、簡略
的な木構造形式で表示される。つまり、パストレース部
２２によりトレースされたソースピンからターゲットピ
ンまでの全ての配線パスが、各セルのピンについてのピ
ン名を付して木構造形式で表示部１１に表示される。

【０１７７】この木構造表示では、表示状態を見やすく
するため、ピン名のみを表示しているが、入力部１３か
ら任意のピンを選択すると、例えば図２０に示すよう
に、そのピンに関する詳細情報（例えばセル名，ライブ
ラリ名，ディレイ値，ネット名など）のほか、そのピン
の接続元ピンに関する詳細情報や、そのピンの接続先ピ
ンに関する詳細情報も同時に表示部１１にウインドウ表
示されるようになっている。

【０１７８】なお、図１９中、最上段の横一列に並ぶパ
ス（斜線部分）が到達経路で、この部分については表示
画面上で色分け，高輝度化等の処理が施されて表示され
ている。また、図１９中で、網掛け部分で示すピンＡを
入力部１３から選択すると、前述したように、例えば図
２０に示すような詳細情報が表示部１１にウインドウ表
示される。図２０中、上段に、選択されたピンＡの詳細
情報〔ピン名(Pin),セル名(Cell)，マクロ名(Macro),ネ
ット名(Net),ディレイ値（Delay:アップ側，ダウン側),
波形鈍り(Tsin:アップ側，ダウン側）〕が表示され、中
段に、ピンＡの接続元ピンＸに関する詳細情報が表示さ
れ、さらに、下段に、ピンＡの接続先ピンＸに関する詳
細情報が表示される。

【０１７９】これにより、設計者は、配線パスの全体を
把握しながら各ピンについての詳細情報を容易に得るこ
とができる。上述したような各種形式で、パストレース
部２２によるトレース結果やディレイ計算部２１による
計算結果を表示部１１に表示することにより、設計者
は、トレース結果やディレイ計算結果を容易に把握で
き、回路設計の簡易化・効率化に大きく寄与することに
なる。

【０１８０】（ｃ）本実施例の表示手法の説明 ところで、平面上に有限個の点群とそれらを結ぶ線分が
存在する場合、線分が各点間をどのように接続している
かを知りたい場合がある。このような図形をＣＡＤで表
示する時、各点のもつ座標値に比例した位置に各点を配
置しそれらの点間に線分を表示すると、点群の密度に局
所的に大きな差があるような場合、画面や印刷装置，印
刷媒体の大きさや解像度の制限から、図２１に示すよう
に、点群の全体を表示できる倍率で表示すると、細かい
部分（点番号３〜７）を認識しづらくなる。この細かい
部分を分かりやすく表示するべく、その細かい部分を図
２２に示すように拡大して表示すると、今度は、点群の
全体を一望することができなくなってしまう。

【０１８１】このような問題は、点群が会話型回路設計
装置の表示部１１上に表示される回路図（特徴点として
のピン，ビア等と線分としてのネットとからなる図）に
ついても同様に生じるものであり、本実施例では、この
ような問題を解決すべく、表示制御部１２により、セル
のピンやビア等の特徴点の座標が、座標軸（Ｘ，Ｙ）毎
に昇順または降順にソート（整列；ただし同一座標値は
同一順位となる）されその順位に比例した座標値に置換
された上で、その特徴点を表示部１１に表示される。例
えば図２１，図２２に示すような点群については、上述
した表示制御部１２の機能により、例えば図２３に示す
ような状態で表示されることになる。

【０１８２】回路設計過程（ピンやビアなどの特徴点間
の配線接続状況）を表示する際には、図２１〜図２３に
示すように線分は任意の方向に延びるものではなく、直
交する主配線方向および従配線方向に延びるものであ
り、その具体的な例を図２４，図２５に示す。図２４，
図２５において、○印はピン，ビア等の回路上の特徴点
を示し、これらの点を結ぶ線分が回路上のネット（配
線）を示している。

【０１８３】そして、図２４は、特徴点のもつ座標値に
比例した位置に各点を配置しそれらの点間に線分を表示
したものであり、これに対して、図２５は、図２４に示
した特徴点に対し、上述した表示制御部１２の順序置換
を適用し、座標変換を施した結果を示すものである。図
２４に示す状態では認識できなかった、点番号７〜９，
１５〜１９の位置関係が、座標変換によって、図２５に
示すように、点の局所密度が均一化され、部分的な拡大
表示を行なわなくても、全体の接続関係を一望できる図
形が表示される。

【０１８４】このように、図２３もしくは図２５に示す
ような座標変換後の図形を、図２１もしくは図２４に示
すような通常の座標によう表示とは別に表示部１１上で
表示することにより、設計者は、限られた表示領域の中
で、ネットの配線接続状況を一望することができ、表示
部１１上の表示から設計対象回路の配線接続状況を容易
に把握できるので、回路設計の簡易化・効率化に寄与す
ることになる。

【０１８５】上述のような順序置換による座標変換を行
なう際、特徴点(node)としては、ピンやビアのほか、図
２６（ａ）に示すような、各セルのピン間を接続するワ
イヤの両端点、および、そのワイヤ上の内分点（例えば
図２８に示すごとく４分の１内分点，中点，４分の３内
分点等）と、図２６（ｂ）に示すような、ピンを表示す
る矩形図形の４頂点とを取り出し、これらの特徴点につ
いても、順序置換による座標変換を施して表示してもよ
い。

【０１８６】特徴点として、ワイヤの両端点とピンを表
示する矩形図形の４頂点とを取り出し、上述の変換を行
なった例を図２７（ａ）〜（ｃ）に示す。図２７（ａ）
は変換前の表示状態を示し、図２７（ｂ）は、図２７
（ａ）に示す図形から取り出された特徴点(node)を示し
ている。そして、図２７（ｂ）に示すごとく取り出され
た特徴点に対して、上記変換を行なうことにより、図２
７（ａ）に示す図形は、図２７（ｃ）に示すように表示
されることになる。

【０１８７】また、特徴点として、ワイヤの両端点，１
／４内分点，中点，３／４内分点と、ピンを表示する矩
形図形の４頂点とを取り出し、上述の変換を行なった例
を図２８（ａ），（ｂ）に示す。図２８（ａ）は、図２
７（ａ）と同様の図形から取り出した特徴点を示してい
る。そして、図２８（ａ）に示すごとく取り出された特
徴点に対して、上記変換を行なうことにより、図２８
（ａ）に示す図形は、図２８（ｂ）に示すように表示さ
れることになる。

【０１８８】このようにワイヤ上の内分点やピンの４頂
点などを特徴点として取り出して変換表示することによ
り、図２８（ｂ）に示すように、ワイヤの最低長がピン
矩形よりも大きくなり、より認識しやすい図形表示状態
を形成することができ、配線接続状況の把握に役立つ。
また、表示部１１に表示される配線接続状況が多層にわ
たる場合には、表示制御部１２により、前記順序置換後
の座標値に層順に比例するオフセットを加算した上で、
特徴点を表示部１１に表示することで、設計者は、層を
介して重なった配線線分を表示部１１上で容易に把握す
ることができる。図２５に示す図形に、上述のようなオ
フセットを加算して表示した例を図２９に示す。図２９
には、２層にわたる表示が行なわれている場合に、２つ
の配線層のうちの一方に、Ｘ，Ｙ軸に対して４５°の角
度を成してオフセットｚを加算した例が示されている。

【０１８９】なお、図２１〜図２５，図２９において、
各特徴点には、その座標の置換前と置換後とで共通の識
別子としての点番号が予め設定されており、通常、その
識別子を各特徴点に付した状態で、表示部１１上での配
線接続状況等の表示が行なわれる。これにより、設計者
は、置換前と置換後とで特徴点間の対応を容易に認識で
きるようになっている。共通の識別子としては、番号で
なくてもよく、同一の記号が付与表示されていればよ
い。

【０１９０】また、上述のような座標置換による表示手
法は、図形表示用ディスプレイ（表示部１１）での表示
にも、紙面等への印刷（印字部１９による印字）にも適
用され、いずれの場合にも上述と同様の作用効果を得る
ことができる。 （ｄ）本実施例の配線処理の説明 さて、本実施例では、レイアウト設計部１５において、
配置部３１によりセルの実装的な配置を終了した状態か
ら、配線部３２による配線処理に移行する際には、ま
ず、具体的配線を行なうことなく、配線経路予測部３３
により、セル間に仮想的な配線を行なって配線経路を予
測する。この配線経路予測部３３による予測手法として
は、メッシュ上で配線を決定する概略配線を行なった
り、セル間にスタイナー木を作成したりするなど、いく
つかの既存技術を使用することができる。

【０１９１】そして、配線経路予測部３３の予測結果に
基づいて、混雑度計算部３４により設計対象回路上の局
所的混雑度を算出し特定する。混雑度計算部３４におい
ては、設計対象回路を格子状（メッシュ状）の多数の領
域（例えば図３０参照；この図３０では５×６＝３０の
領域に分割）に分割し、その設計対象回路上での配線の
混雑度が、各格子内での使用可能チャネル数Ａｉに対す
る、配線経路予測部３３による予測結果に基づく予想使
用チャネル数Ｐｉの割合Ｐｉ／Ａｉとして各領域毎に算
出される。なお、配線層が複数存在する場合には、各配
線層の割合Ｐｉ／Ａｉうち最大値をその領域の混雑度と
して決定する。

【０１９２】そして、混雑度計算部３４は、上述のよう
に算出された混雑度の大小に基づいて各格子（メッシ
ュ）領域にランク付けを行ない、例えば図３０に示すよ
うに、各領域に混雑度の大きい順に番号１〜３０を付与
した混雑度マップを作成し、配線部３２は、この混雑度
マップの番号に基づいて、次のように配線順序（優先順
位）を自動的に決定してゆく。即ち、付与された番号が
小さい領域（つまりは混雑度の高い領域）にピンが存在
するネットに対して、高い配線優先順位を与える。な
お、同一領域に複数のピンが存在する場合には、多くの
ピン数をもつネットを優先する。

【０１９３】また、迂回率については、例えば図３１
（ａ）に示すように、配線領域が混雑度の高いメッシュ
領域によりブロックされている場合、そのメッシュ領域
を迂回できるだけの迂回率を、配線部３２にて自動的に
決定する。なお、図３１（ａ），（ｂ）中、混雑度の順
位２，３，４，５を付された領域が、前述した混雑度の
高いメッシュ領域（混雑度Ｐｉ／Ａｉが例えば８０％を
超える領域）である。

【０１９４】迂回率としては、通常、予め５％程度の値
が設定されているが、本実施例では、配線可能性判定部
３５により、配線経路予測部３３による予測結果から得
られた図３０に示す混雑度マップに基づいて、予め設定
された迂回率での配線可能性が判定される。この配線可
能性判定部３３により、現状の迂回率では混雑度の高い
メッシュ領域を迂回できず配線不可能であると判定され
た場合には、混雑度マップ等の情報に基づいて、混雑度
の高いメッシュ領域を迂回して配線できる迂回率が配線
部３２により自動的に決定される。

【０１９５】このようにして迂回率を決定することによ
り、例えば図３１（ａ）に示すように、混雑度の高いメ
ッシュ領域を迂回できなかった配線領域が、図３１
（ｂ）に点線で示すように拡大され、混雑度の高いメッ
シュ領域を迂回して配線を行なうことができるようにな
る。なお、図３１（ａ），（ｂ）中、「○」は配線を行
なうべきピン，ビア等の位置を示している。

【０１９６】一方、配線部３２による配線が多層にわた
る場合には、配線経路予測部３３により各配線層毎に配
線経路の予測を行ない、混雑度計算部３４にて、配線経
路予測部３３による各配線層毎の予測結果に基づいて前
述と同様の混雑度マップを作成する。そして、配線部３
２により、混雑度計算部３４からの配線層毎の混雑度マ
ップに基づいて、混雑度が高いと予想されるチャネルを
使用する必要度の高いネットの配線順序の優先度を高く
設定し、その優先度に従って実配線が行なわれる。

【０１９７】例えば、配線層として、図３２（ａ）に示
すように縦方向を主配線方向とする配線層（縦主線配線
層）と、図３２（ｂ）に示すように横方向を主配線方向
とする配線層（横主線配線層）との２層が存在する場合
に、図３２（ａ），（ｂ）に示すように、縦主線配線層
の方が横主線配線層よりも混雑度が厳しい場合、本実施
例の配線部３２の機能によれば、縦方向に長いネット
〔図３２（ａ），（ｂ）の矢印参照〕の配線順序が高く
設定される。つまり、混雑している箇所をどうしても通
過する必要のあるネットの配線優先順位が高くなり、配
線部３２により早めに実配線が行なわれる。なお、図３
２（ａ）中、「●」は、混雑度の高いメッシュ領域を示
している。上述のようにして、本実施例では、実配線を
行なう前に配線の状態を予測しながら効率のよい実配線
を行なえるほか、配線可能な迂回率を自動的に決定して
配線不能となる部分をできる限り少なくできるので、配
線効率を大幅に向上することができる。

【０１９８】ところで、配線部３２による配線が多層に
わたり且つ主配線方向の同じ配線層が複数存在する場
合、本実施例では、主配線方向の同じ各配線層毎に異な
る配線長さを予め指定しておき、配線部３２が、配線方
向および配線長さに応じて配線層の中から選択した配線
層に対して実配線を行なう。例えば、主配線方向の同じ
２つの配線層がある場合、１つの配線層には短いネット
を優先的に配線する一方で、もう１つの配線層には長い
ネットを優先的に配線するというように、配線部３２に
より層割付を行なう。

【０１９９】より具体的な例を図３３に示す。この図３
３に示すように、配線層が合計４層ある時、それぞれを
Ａ層，Ｂ層，Ｃ層，Ｄ層として、Ａ層およびＣ層を横主
線配線層、Ｂ層およびＤ層を縦主線配線層とする。そし
て、例えば、Ａ層，Ｂ層を短区間ネットの配線を優先す
る層、Ｃ層，Ｄ層を長区間ネットの配線を優先する層と
いうルールを予め決めておく。

【０２００】一つの配線層内に細切れの配線が多数散ら
ばっていると、長い配線は、長い１本で配線することが
できず、結局細切れにならざるを得ない。そこで、本実
施例では、配線部３２が上記ルールに従って実配線を行
なうことで、図３３に示すように、細切れの配線はＡ層
およびＢ層で優先的に行なわれ、長い配線はＣ層および
Ｄ層で優先的に行なわれるようになる。従って、各配線
層を有効に利用でき、配線効率が大幅に向上にする。

【０２０１】図３３に示すような配線は、配線コストを
制御することにより、具体的に実現することができる。
各配線層で配線を行なう時の配線コストを“COST（配線
層）”としたとき、もしネットの広がりの小さいものを
配線する場合には、各配線層の配線コストを、COST
（Ａ）＜COST（Ｃ），COST（Ｂ）＜COST（Ｄ）となるよ
うに設定すればよい。例えば、COST（Ａ）＝COST（Ｂ）
＝１０／グリッド，COST（Ｃ）＝COST（Ｄ）＝１００／
グリッド。

【０２０２】また、ネットの広がりの大きいものを配線
する場合には、逆に、各配線層の配線コストを、COST
（Ａ）＞COST（Ｃ），COST（Ｂ）＞COST（Ｄ）となるよ
うに設定すればよい。例えば、COST（Ａ）＝COST（Ｂ）
＝１００／グリッド，COST（Ｃ）＝COST（Ｄ）＝１０／
グリッド。なお、図３０〜図３２により前述した例で
は、配線順序および迂回率を、混雑度マップに基づいて
自動的に決定する例について説明したが、これらの配線
順序および迂回率を、配線部３２により、配線対象ネッ
トのディレイに対するクリティカル度に応じて設定する
こともできる。

【０２０３】ここで、クリティカル度とは、予め設定さ
れたディレイ値に対する配線余裕の程度のことである。
具体的には、あるピンからピンまでの配線設計条件とし
てディレイの制限値１０ｎｓが設定されている場合に、
その条件を満たす配線を行なうことはできたが、ピン間
を最短距離で配線しなければならず、少しでも配線がず
れると、ディレイの制限値である１０ｎｓを超えてしま
うような状態が、高クリティカル度の状態である。逆
に、例えばディレイ値５ｎｓ程度で余裕をもってピン間
を配線でき、制限値１０ｎｓに対して余裕のある状態
が、低クリティカル度の状態である。

【０２０４】そして、配線部３２により、配線対象ネッ
トをディレイに対するクリティカル度によって分類し、
分類した各配線対象ネットに対して配線順序および迂回
率を設定する。配線対象ネットのクリティカル度の分類
は、例えば次のような手法，で行なわれる。 論理情報に基づいて、ネットの信号によって分類す
る。ネットの信号としては、例えばクロック信号，一般
信号（データ系信号），テスト系信号などがあるが、こ
れらの信号のうちでは、クロック信号のクリティカル度
が最も高く、次に一般信号、最後にテスト系信号という
ように分類することができる。

【０２０５】ネット中のクリティカルパスのクリティ
カル度により分類する。上述のような分類を行ない、配
線部３２は、クリティカル度の高いパスを優先的に配線
する。また、配線部３２は、クリティカル度の高いネッ
トに小さな迂回率を設定し、クリティカル度の低いネッ
トに許容度最大の迂回率を与える。これにより、クリテ
ィカル度の高いネットは、できるだけ配線ディレイが小
さくなるように、実配線の優先順位が高められ、しかも
迂回率を小さく抑えながら配線されることになる。

【０２０６】上述のごとく、配線対象ネットをクリティ
カル度の大小に分類した場合、クリティカル度の高いネ
ットはなるべく配線ディレイを小さくしなければならな
い。配線ディレイを小さく抑えるためには、配線長を短
くするだけでなく、そのネットに隣接して配線されるネ
ットをできるだけ少なくして配線寄生容量を小さくする
必要がある。例えば、図３４に示すように、着目ネット
に対して他のネットが隣接して配線されている部分が存
在すると、その部分に配線寄生容量が発生し、その容量
のために配線ディレイが増大してしまう。

【０２０７】そこで、本実施例の配線部３２の機能によ
れば、クリティカル度に応じて、配線対象ネット（着目
ネット）に隣接して後で配線される他ネットの配線許容
度が設定され、着目ネットを実配線した後に、その配線
許容度に従って他ネットの実配線が行なわれ、着目ネッ
トに対する他ネットの隣接度合いを制御することができ
る。

【０２０８】具体的には、クリティカル度の高い着目ネ
ットを配線した後に、隣接許容度に応じて、レシーバ側
から着目ネットの配線の両側の適当な区間に配線禁止デ
ータ（例えば図３４に示すごとくグリッド毎に設定され
るデータ“Ｘ”）を設定し、その後に配線されるネット
が、配線禁止データの設定箇所を通過しないように配線
制御するのである。このようにして、クリティカル度の
高いネットに対して配線寄生容量が発生し、配線ディレ
イが増大するのを確実に防止できる。

【０２０９】（ｅ）本実施例の配置エラー発生時の対処
手法の説明 ところで、前述した通り、従来、セルは全て同じ形状で
同じ大きさであったため、そのセルの配置位置を一旦決
めると、オーバラップ等の配置エラーが生じることはな
かったが、近年、ＬＳＩテクノロジの変化から大きさの
異なるセルが同一回路上に配置され、オーバラップ等の
配置エラーが生じることがある。

【０２１０】そこで、本実施例では、配置部３１による
各セルの配置後に、配置チェック部３６により、配置エ
ラーを起こしたセルが存在するか否かをチェックする。
配置チェック部３６によるチェック項目としては、セル
どうしのオーバラップや、リザーブ領域等の禁止領域へ
のセル配置など様々なものがある。そして、配置チェッ
ク部３６により配置エラーを起こしたセルが存在するも
のと判断された場合には、配置エラーを起こしたセルの
一覧リストが、例えば図３５（ａ）に示すようなエラー
セル一覧リスト５１として、表示部１１に表示される。

【０２１１】また、入力部１３からの指示にてモードを
切り換えることにより、例えば図３５（ｂ）に示すよう
に、自動的に配置マップ５２上にエラーを起こしたセル
〔図３５（ｂ）の斜線部〕の強調表示が行なわれる。こ
の時、チェック項目（オーバラップ，禁止領域配置等）
に応じて、各エラーセルの色分けを行なって表示する。

【０２１２】さらに、エラーセル一覧リスト５１と配置
マップ５２とは、同一の表示部１１の異なるウインドウ
画面で同時に表示されており、エラーセル一覧リスト５
１上の検索したセル名をマウス（入力部５１）でヒット
することにより、特定のエラーセルのみを配置マップ５
２上で強調表示させることもできる。このように、エラ
ーセル一覧リスト５１や配置マップ５２の表示を行なう
ことにより、設計者は、直ちに配置エラーの発生を認識
でき、また、特定のエラーセルやそのエラー内容をも配
置マップ５２上で確認できるので、再配置等の処理によ
って配置エラーを容易かつ確実に回避できるようにな
る。

【０２１３】 （ｆ）本実施例の再配線処理および再配置処理の説明 次に、本実施例のレイアウト設計部１５（配置部３１お
よび配線部３２）による再配線処理および再配置処理に
ついて、図３６〜図３８を参照しながら説明する。本実
施例のレイアウト設計部１５（配線部３２）の機能によ
れば、既に配線されたネットについて指定された配線長
を加味して再配線を行なう手法は２種類あり、一方はネ
ット全体に指定配線長を加えて再配線を行なう広域的な
手法であり、もう一方はネット上で指示された領域に対
して指定配線長を加えて再配線を行なう局所的な手法で
ある。

【０２１４】まず、前者の広域的な手法を、図３６
（ａ），（ｂ）により説明する。図３６（ａ）に示すよ
うな既に配線済のネットＮ１（総配線長＝Ｌ）に対し
て、指定配線長ｒを加えた再配線を行なう旨の指示が入
力されると、実配線結果に基づいて混雑度計算部３４に
より図３０と同様の混雑度マップが作成され、その混雑
度マップを参照することによりネットＮ１の全配線領域
内から混雑度の低い領域〔例えば図３６（ａ）中の一点
鎖線で囲まれた矩形領域〕が選択される。

【０２１５】そして、配線部３２により、選択された領
域内における配線済のネットＮ１に対して指定配線長ｒ
を加えた指定長配線が行なわれる。このとき実行される
再配線プログラムは自動配線プログラムである。これに
より、図３６（ｂ）に二重線で示す部分が、指定配線長
ｒだけ加算されて再配線され、総配線長＝Ｌ＋ｒのネッ
トＮ１′を得ることができる。

【０２１６】また、後者の局所的な手法を図３７
（ａ），（ｂ）により説明する。局所的な手法による再
配線では、図３７（ａ）に示すように、既に配線済のネ
ットＮ２に対して指定配線長ｒを加えた再配線を行なう
際には、その再配線の指示とともに、ネットＮ２を含む
いずれの領域で再配線を行なうかについての情報が、入
力部１３から入力される。図３７（ａ）に示す例では、
例えば点線で囲まれた矩形領域が、再配線のための領域
として指示されたものとする。

【０２１７】そして、配線部３２により、指示された領
域内における配線済のネットＮ２に対して指定配線長ｒ
を加えた指定長配線が行なわれる。このとき実行される
再配線プログラムも自動配線プログラムである。これに
より、図３７（ｂ）に二重線で示す部分が、指定配線長
ｒだけ加算されて再配線され、総配線長＝Ｌ＋ｒのネッ
トＮ２′を得ることができる。

【０２１８】このようにして、いずれの再配線手法によ
っても、既に配線済のネットＮ１，Ｎ２に対して指定配
線長ｒを加えた再配線を、入力部１３からの指示に応じ
て自動的に行なえるので、再配線処理を簡易化でき、設
計者に対する負担を大幅に軽減することができる。一
方、本実施例のレイアウト設計部１５（配置部３１およ
び配線部３２）の機能によれば、既に配置済のセルの配
置位置を変更する再配置処理は、図３８に示すフローチ
ャート（ステップＳ１〜Ｓ８）に従って行なわれる。つ
まり、本実施例では、配置部３２によるセル配置変更後
に、配置変更されたセルに繋がるネットが既に配線され
ていた場合、そのネットと配置変更セルとの間の配線
が、再配線プログラムによって自動的に行なわれる。

【０２１９】その処理動作を図３８のフローチャートに
従って説明する。既に配置済のセルの配置位置が変更さ
れると、図３８に示す処理が開始され、まず、配置変更
後のセルの位置が以前と同じであるか否かが判定される
（ステップＳ１）。同じである場合（ＹＥＳ判定の場
合）には、特に再配線処理等を施す必要もないので、そ
の時点で処理を中断する（ステップＳ２）。

【０２２０】これに対し、ステップＳ１にて配置変更後
のセルの位置が以前と異なると判定された場合（ＮＯ判
定の場合）には、そのセルに繋がる全ネットをサーチし
（ステップＳ３）、各ネットにワイヤやビアが存在する
か否かを判定する（ステップＳ４）。ワイヤやビアが存
在する場合には、ネット情報をテーブルに収集する（ス
テップＳ５）。

【０２２１】そして、配線部３２により、ステップＳ５
により収集されたテーブルを参照して（ステップＳ
６）、以前の配線済の配線（既配線）を削除するととも
に（ステップＳ７）、配置変更後のセルとそのセルに繋
がる全ネットとの間の自動配線を実行する（ステップＳ
８）。なお、本実施例では、図３８により説明した処理
を恒常的に行なわないように指定するモードを設定する
ことが可能で、このモードを入力部１３からの指示で切
り換えることにより、本実施例による再配置処理に伴う
再配線処理を実行／非実行を設定することができる。

【０２２２】このように、再配置を行なったセルに繋が
る配線済ネットが存在する場合、再配置後のセルとその
配線済ネットとの間の再配線が自動的に行なわれるの
で、設計者が再配置後の再配線処理を行なう必要がなく
再配置処理を簡易化でき、設計者に対する負担を大幅に
軽減できる。 （ｇ）本実施例のマルチウインドウ表示の説明 次に、本実施例のマルチウインドウ表示機能を、図３
９，図４０を参照しながら説明する。

【０２２３】一般に、セルの配置や配線等の操作を行な
う会話型のシステムでは、専用の配置マップを表示部に
表示して使用するが、その配置マップは同時に複数表示
させることができる（いわゆるマルチウインドウ表示機
能）。本実施例の表示制御部１２も、このようなマルチ
ウインドウ表示機能を有している。セルの配置情報や配
線情報はシステム内に１つの空間として存在するが、こ
れと同時に、配置情報や配線情報に基づく図形情報を１
つの空間（図形情報空間）として存在させ、複数の配置
マップを図形情報空間にリンクさせることにより、配置
マップのマルチウインドウ表示機能を実現することがで
きる。

【０２２４】本実施例の表示制御部１２の機能によれ
ば、上述のようにして複数の配置マップを表示部１１に
表示させた状態で、レイアウト設計部１５（配置部３１
もしくは配線部３２）が入力部１３からの指示により複
数の配置マップのうちの少なくとも１つの配置マップ上
で配置処理もしくは配線処理を行なうと、表示制御部１
２により、その処理対象の部分を表示する他の配置マッ
プ上でも当該処理による結果が連携して表示される。

【０２２５】より具体的に図３９，図４０を参照して説
明する。例えば図３９に示すように、２つの配置マップ
map1,map2 が重複する部分を有している場合に、配置マ
ップmap1内でセルを移動させると、同時に、移動対象セ
ルが表示されている他の配置マップmap2においても、そ
の移動対象セルが対応する位置に追随して移動されて表
示される。

【０２２６】また、セルをＬＳＩの端から端まで移動さ
せるような場合には、図４０に示すように、セルの移動
元領域とセルの移動先領域とをそれぞれ２つの配置マッ
プmap1,map2 で表示させた状態で、これら２つの配置マ
ップmap1,map2 を連携させ、例えば配置マップmap1内の
セルを配置マップmap2の所定位置まで移動させることが
できる。

【０２２７】このように、本実施例によれば、配置マッ
プのマルチウインドウ表示を行なった状態で、１つの配
置マップ上で配置処理や配線処理を行なった場合でもそ
の処理を他の配置マップに連携させて表示することがで
きるほか、複数の配置マップを同時に使用して配置処理
や配線処理を行なえるので、設計者の混乱を招くことの
ないマルチウインドウ表示を実現できるとともに、マル
チウインドウ表示を利用して効率よい回路設計を行なう
ことができる。

【０２２８】（ｈ）本実施例の階層レイアウト設計時に
おける仮端子位置決定手法の説明 次に、本実施例の階層レイアウト設計時における仮端子
位置決定手法（ｈ１）〜（ｈ５）について、図４１〜図
４６を参照しながら説明する。 （ｈ１）第１の仮端子位置決定手法では、前述した配置
領域設定部３７の機能が用いられる。つまり、階層レイ
アウト設計を行なう際に、配置領域設定部３７により設
定された配置領域内に仮端子を配置しながら配線部３２
による配線処理が実行され、設計者の意図を反映しなが
ら仮端子を自動的に配置することができる。

【０２２９】配置領域設定部３７による配置領域の設定
手順を、図４１に示すフローチャート（ステップＳ１１
〜Ｓ１７）に従って説明する。この図４１に示すフロー
チャートに従う設定処理は、個々の仮端子について配置
を希望する領域があれば、その仮端子毎に、設計者が入
力部１３を操作することによって行なわれる。まず、配
置領域設定処理を開始すると、設計者は、仮端子を選択
し（ステップＳ１１）、例えば図４２に示すように、選
択した仮端子を配置すべき領域（矩形）を表示部１１上
で指示する（ステップＳ１２）。なお、図４２におい
て、ＬＳＧ１，ＬＳＧ２はそれぞれ設計対象回路上で分
割されたレイアウト階層ブロックを示す。

【０２３０】この後、別な領域を追加するか否かを判断
し（ステップＳ１３）、追加する場合には、ステップＳ
１２に戻る一方、追加しない場合には、その仮端子を、
ステップＳ１２で指示した領域内でブロックＬＳＧ１の
境界線上に配置するか領域内のいずれの場所でも構わな
いかを選択する（ステップＳ１４）。そして、配線層が
複数存在する場合には、仮端子を配置すべき使用層を選
択する（ステップＳ１５）。ここでは、仮端子を、ステ
ップＳ１５により選択した特定の層に配置するようにし
ているが、自動的に選択した層に配置するようにしても
よい。

【０２３１】この後、別な層を追加するか否かを判断し
（ステップＳ１６）、追加する場合には、ステップＳ１
５に戻る一方、追加しない場合には、仮端子に、以上の
手順により設定された領域情報を付加して（ステップＳ
１７）、配置領域設定処理を終了する。以上のように、
設計者は、仮端子を選択する処理と、その仮端子を配置
したい領域を選択する処理と、その仮端子を配置したい
層を選択する処理とを行なう。仮端子は、そのブロック
ＬＳＧ１に含まれる仮端子の一群の中から選択される。
また、仮端子を配置したい領域は、一つ以上の矩形で囲
まれた範囲によって指示されるものであり（図４２参
照）、さらに、その中から、ブロックＬＳＧ１の境界線
上のみを用いるか、内部の領域を使用するかを選択する
ことができる。仮端子を配置したい層については、集積
回路を構成する層の中から選択するものであるが、一つ
以上の層を選択することができる。また、複数の層を選
択した時には、選択した順番に優先度が与えられるもの
とする。領域内に仮端子を配置する座標およびその時の
使用層の選択は、後処理で自動的に行なわれる。

【０２３２】（ｈ２）第２の仮端子位置決定手法では、
前述した配置領域設定部３７およびグルーピング部３８
の機能が用いられる。つまり、階層レイアウト設計を行
なう際に、グルーピング部３８によって登録された仮端
子の集合体（グループ）に対して、配置領域設定部３７
により設定された配置領域が設定され、その集合体に属
する仮端子をその配置領域に配置しながら配線部３２に
よる配線処理が実行される。従って、同一種別の信号に
ついての複数の仮端子を同一の配置領域に配置させる指
示を容易に行なうことができる。

【０２３３】配置領域設定部３７およびグルーピング部
３８による配置領域の設定手順を、図４３に示すフロー
チャート（ステップＳ２１〜Ｓ３１）に従って説明す
る。設計者は、ブロック（ＬＳＧ）間を接続するネット
（仮端子）を１つまたは複数のグループにまとめること
ができ、そのグループに対して配置を希望する領域を設
定できる。

【０２３４】まず、配置領域設定処理を開始すると、設
計者は、仮端子のグループ（集合体）を新規作成するか
否かを判断し（ステップＳ２１）、新規作成する場合に
は、新規グループを作成してから（ステップＳ２２）、
そのグループに、グルーピング部３８の機能により仮端
子を登録する（ステップＳ２３）。そして、そのグルー
プに仮端子を追加登録するか否かを判断し（ステップＳ
２４）、追加登録する場合にはステップＳ２３に戻る一
方、追加登録しない場合には、次のステップＳ２６へ移
行する。

【０２３５】また、ステップＳ２１において、グループ
の新規作成を行なわないと判断した場合には、既存グル
ープから所望のグループを選択し（ステップＳ２５）、
そのグループに仮端子を追加登録するか否かを判断し
（ステップＳ２４）、追加登録する場合にはステップＳ
２３へ移行し、追加登録しない場合には、次のステップ
Ｓ２６へ移行する。

【０２３６】ステップＳ２６〜ステップＳ３０の処理
は、配置領域設定部３７の機能によって行なわれるもの
で、図４１におけるステップＳ１２〜Ｓ１６の処理と全
く同じであるので、その説明は省略する。ステップＳ２
６〜Ｓ３０の処理により領域情報が設定されると、その
領域情報を領域設定対象のグループに付加して（ステッ
プＳ３１）、配置領域設定処理を終了する。

【０２３７】以上のように、設計者は、仮端子を選択・
登録してグループを形成する処理と、その仮端子配置を
行なうグループを選択する処理と、そのグループに含ま
れる仮端子を配置したい領域を選択する処理と、グルー
プに含まれる端子を配置する層を選択する処理とを行な
う。グループを形成する時に選択・登録される仮端子
は、そのブロックに含まれる仮端子の一群の中から選択
される。一つの仮端子を複数のグループに同時に含むこ
とはできない。しかし、いずれのグループに含まれない
端子が存在しても構わない。仮端子のグループを配置し
たい領域は、一つ以上の矩形で囲まれた範囲により指示
されるものであり、さらに、その中から、ブロック境界
線上のみを用いるか、内部の領域を使用するかを選択す
ることができる。仮端子のグループを配置したい層につ
いては、集積回路を構成する層の中から選択するもので
あるが、一つ以上の層を選択することができる。また、
複数の層を選択した時には、選択した順番に優先度が与
えられるものとする。領域内に仮端子を配置する座標お
よびその時の使用層の選択は、後処理で自動的に行なわ
れる。

【０２３８】（ｈ３）第３の仮端子位置決定手法では、
前述した配置禁止領域設定部３９の機能が用いられる。
つまり、階層レイアウト設計を行なう際に、配置禁止領
域設定部３９により設定された禁止領域以外の領域に仮
端子を配置しながら配線部３２による配線処理が実行さ
れ、設計者の意図を反映しながら仮端子を自動的に配置
することができる。

【０２３９】配置禁止領域設定部３９による禁止領域の
設定手順を、図４４に示すフローチャート（ステップＳ
１１〜Ｓ１７）に従って説明する。設計者は、仮端子を
配置してはならない領域（層を含む）を指定することに
より、仮端子を配置してはならない場所を明確に設定で
きる。まず、禁止領域設定処理を開始すると、設計者
は、禁止領域（矩形）を表示部１１上で指示し（ステッ
プＳ４１）、別な禁止領域を追加するか否かを判断し
（ステップＳ４２）、追加する場合には、ステップＳ４
１に戻る一方、追加しない場合には、指示した禁止領域
内で仮端子の配置を禁止する層を選択する（ステップＳ
４３）。

【０２４０】この後、別な禁止層を追加するか否かを判
断し（ステップＳ４４）、追加する場合には、ステップ
Ｓ４３に戻る一方、追加しない場合には、以上の手順に
より設定された禁止領域および禁止層を保存して（ステ
ップＳ４５）、禁止領域設定処理を終了する。以上のよ
うに、設計者は、ブロック（ＬＳＧ）の仮端子を配置す
ることを禁止する領域を選択する処理と、その領域内で
仮端子の配置を禁止する層を選択する処理とを行なう。
禁止領域は、一つ以上の矩形で囲まれた範囲により指示
されるものであり、さらに、その中から、ブロック境界
線上のみを禁止するか、内部の領域を禁止するかを選択
することもできる（この選択処理は図４４には図示せ
ず）。禁止層については、集積回路を構成する層の中か
ら選択するものであるが、一つ以上の禁止層を選択する
ことができる。ここで指示された仮端子の配置禁止領域
の情報は、後処理で参照される。

【０２４１】（ｈ４）第４の仮端子位置決定手法では、
前述した配置位置決定部４０の機能が用いられる。そし
て、配線部３２は、配置位置決定部４０により決定され
た配置位置（ブロック境界上）に仮想ブロック端子を配
置しながら複数のレイアウト階層ブロック間の配線処理
を実行するようになっている。配置位置決定部４０によ
る第４の仮端子位置決定手法について、図４５を参照し
ながら説明する。

【０２４２】ここでは、ブロックＬＳＧ１内のセル配置
が完了している時（図４５中の斜線部が配置完了セルを
示す）に、セルの配置座標を考慮してレイアウト階層ブ
ロックＬＳＧ１の仮端子の配置位置を決定する。まず、
仮端子の配置位置を決定すべきブロックＬＳＧ１におい
て、その仮端子に接続されるネットに繋がるセルのピン
座標Ａ，Ｂ，Ｃの重心Ｇを求める。なお、図４５におい
てセルの接続関係が点線で示されている。また、図４５
中、ＤはＬＳＧ２内の接続先セルの位置を示している。

【０２４３】そして、重心Ｇの位置から仮端子に接続す
べき他のレイアウト階層ブロックＬＳＧ２の方向へ延ば
した直線が横切るブロックＬＳＧ１の辺Ｅを求め、その
辺Ｅ上に仮端子を割り付ける。この時、他ブロックＬＳ
Ｇ２の方向へ延ばす直線としては、他ブロックＬＳＧ２
において自ブロックＬＳＧ１の仮端子を接続すべき仮端
子Ｈ２が既に配置されている時には、その仮端子Ｈ２の
位置へ向かう直線Ｌ０を用いるが、他ブロックＬＳＧ２
において仮端子Ｈ２が配置されていない時には、他ブロ
ックＬＳＧ２の中心ＣＴの位置へ向かう直線Ｌ２を用い
る。

【０２４４】なお、当該ネットに３つ以上のブロックが
接続される場合には、他のブロックに対する直線をベク
トルとみなして合成し、その合成ベクトルが横切るブロ
ックＬＳＧ１の辺Ｅ上に仮端子を割り付ける。上述のよ
うにして仮端子を配置すべきブロック辺Ｅが決定した
ら、そのブロック辺Ｅに最も近いセル端子Ａを求め、そ
の端子Ａの座標から垂直方向または水平方向に延ばした
直線Ｌ１がブロック辺Ｅと交わる位置Ｈ１を、仮端子の
配置位置として決定する。

【０２４５】なお、配線における優先配線方向が定めら
れている時には、辺毎に仮端子を配置する配線層を選択
する。また、上述のごとく求められた仮端子の配置位置
Ｈ１が、既に他の端子配置に使用されている場合には、
設計者によって定められた最低端子間距離を保つように
して、同じ辺上の隣接する未使用領域を探して仮端子の
配置位置を決定する。

【０２４６】このようにして、設計者の意図を反映する
とともにレイアウト階層ブロックＬＳＧ１内のセルの配
置や配線を考慮しながら、仮端子を自動的に位置決めし
て配置することができる。 （ｈ５）第５の仮端子位置決定手法も、前述した配置位
置決定部４０の機能を用いている。配置位置決定部４０
による第５の仮端子位置決定手法について、図４６を参
照しながら説明する。ここでは、相互に接続されるブロ
ックＬＳＧ１〜ＬＳＧ３内のセル配置が完了している時
（図４６中の斜線部が配置完了セルを示す）に、これら
ＬＳＧ１〜ＬＳＧ３内のセルの配置座標を考慮してレイ
アウト階層ブロックＬＳＧ１〜ＬＳＧ３の仮端子の配置
位置を決定する。

【０２４７】まず、仮端子の配置位置を決定すべきブロ
ックＬＳＧ１〜ＬＳＧ３において、その仮端子に接続さ
れるネットに繋がるセルのピン座標の重心Ｇ，Ｇ１，Ｇ
２をそれぞれ求める。なお、図４６においてセルの接続
関係が点線で示されている。そして、各ブロックＬＳＧ
１〜ＬＳＧ３で求められた重心Ｇ，Ｇ１，Ｇ２間を、各
ブロックＬＳＧ１〜ＬＳＧ３の境界にかかわらずスタイ
ナー木ＳＴを作成して接続し、配線経路を予測する。

【０２４８】このスタイナー木ＳＴがブロック境界線を
横切る点Ｐ１〜Ｐ３を各ブロックＬＳＧ１〜ＬＳＧ３の
仮端子の配置位置として決定する。スタイナー木ＳＴの
作成時には、各ブロックＬＳＧ１〜ＬＳＧ３の仮端子数
に応じて各ブロックＬＳＧ１〜ＬＳＧ３内での分岐が可
能か否かの条件を加える。ブロック内での分岐が可能な
場合には、そのブロック内でスタイナー木を分岐させ
て、ブロック仮端子を複数の方向に配置することが可能
である。また、ブロックブロック内での分岐が可能でな
い場合には、図４６に示すように、ブロックＬＳＧ１〜
ＬＳＧ３の相互間の領域を用いて分岐するようにスタイ
ナー木ＳＴを作成する。

【０２４９】このようにして、第５の仮端子位置決定手
法によっても、設計者の意図を反映するとともにレイア
ウト階層ブロックＬＳＧ１内のセルの配置や配線を考慮
しながら、仮端子を自動的に位置決めして配置すること
ができる。 （ｉ）本実施例のバンプ付回路の設計時におけるバンプ
および入出力回路の位置決定手法の説明 次に、本実施例のバンプ付回路の設計時におけるバンプ
および入出力回路の位置決定手法（ｉ１），（ｉ２）に
ついて、図４７〜図４９を参照しながら説明する。

【０２５０】まず、図４７（ａ），（ｂ）により、バン
プ付回路の一例について説明する。図４７（ａ），
（ｂ）に示すように、近年、ＬＳＩ本体（チップ）６１
の表面に入出力端子としてのバンプ（球状端子）６２を
並べる方式を採用した、バンプ付ＬＳＩ６０が普及して
きている。以下には、このようなバンプ付ＬＳＩ６０の
回路設計を階層レイアウト設計により行なう際に、バン
プ６２の位置とそのバンプ６２に接続されるチップ６１
上の入出力回路の位置を決定するための手法について説
明する。

【０２５１】（ｉ１）第１の位置決定手法では、前述し
た配置可能位置決定部４１の機能が用いられる。この手
法は、チップ表面に信号端子の配置可能座標が予め定め
られている時に、信号をそれらの座標中から最適な場所
に割り付けるためのもので、個別に実装されたブロック
（ＬＳＧ）内部の入出力回路の座標と、そのブロックが
チップ内で占める座標とから、最も近い信号端子配置可
能座標を選択して入出力端子座標とするものである。

【０２５２】この第１の位置決定手法について、図４８
を参照しながら説明する。図４８において、「○」はチ
ップ入出力端子（バンプ）の位置を示し、一点鎖線で囲
まれた矩形の範囲はレイアウト階層ブロックを示してい
る。図４８に示すように、第１の位置決定手法では、ブ
ロックＬＳＧ１において、チップ入出力端子（バンプ）
に配線接続されるべき入力回路Ｉ１および出力回路Ｏ１
の設計対象回路上での配置位置が既に決定している場
合、この第１の位置決定手法では、配置可能位置決定部
４１により、入力回路Ｉ１および出力回路Ｏ１のピン位
置に最も近い入出力端子配置可能位置が求められる。

【０２５３】つまり、チップ内部領域に配置された入出
力回路Ｉ１，Ｏ１とチップ入出力端子との配線距離が短
くなるように、チップ入出力端子の配置座標が決定され
る。図４８に示す例では、入力回路Ｉ１については位置
Ｂ１が入出力端子配置可能位置として決定され、出力回
路Ｏ１については位置Ｂ２が入出力端子配置可能位置と
して決定されている。

【０２５４】具体的には、設計者により指定された領域
内にある入出力回路を検出し、その入出力回路内でチッ
プ入出力端子に接続される端子の座標を求める。そし
て、その端子座標から、最寄りで且つ未使用のチップ入
出力端子配置可能位置を求める。以上のようにして、配
置可能位置決定部４１によって、指示された領域内の全
ての入出力回路に対してチップ入出力端子の仮割付を終
了すると、入出力回路とチップ入出力端子との間の総配
線長が最短になるように割付を改善する。

【０２５５】このように、バンプ付ＬＳＩ等の回路を階
層レイアウト設計により設計する際に、入出力端子と入
出力回路とがそれぞれ異なるレイアウト階層ブロックに
属していても、入出力端子と入出力回路のピンとの間を
制限値以内の配線長で配線でき、確実に階層レイアウト
設計を行なうことができる。 （ｈ２）第２の位置決定手法では、前述した制限領域設
定部４２の機能が用いられる。この手法は、チップ表面
に信号端子の配置を行なった後で個々のブロック（ＬＳ
Ｇ）内部を実装する時に、入出力回路を端子から一定の
距離以内に配置するもので、信号端子配置座標をブロッ
ク内部の座標に変換して、その座標から求めた配置制限
範囲を入出力回路の配置制限データとするものである。
また、この配置制限データは、会話型配置の際には表示
部１１の画面上に表示され、マニュアル作業時の配置目
安にもなる。

【０２５６】この第２の位置決定手法について、図４９
を参照しながら説明する。図４９において、「○」はチ
ップ入出力端子（バンプ）の位置を示し、一点鎖線で囲
まれた矩形の範囲はレイアウト階層ブロックを示し、実
線で囲まれた矩形Ｆ１の範囲は、後述する制限領域を示
している。図４９に示すように、第２の位置決定手法で
は、チップ入出力端子（バンプ）の設計対象回路上での
配置位置Ｂ０が既に決定され、その端子に対して信号が
割り付けられている場合に、制限領域設定部４２の機能
により、入出力回路の配置を制限する。制限する領域
は、チップ入出力端子と入出力回路の端子（ピン）との
間の距離が、設計者により定められた（入力部１３から
入力された）所定値以下となるように決められる。

【０２５７】また、制限領域設定部４２により設定され
た制限領域は、素子の配置基準点を配置する領域を制限
するものとし、従って、素子配置基準点と端子との位置
関係により制限する領域は異なっている。制限領域は、
図４９に示すように、単純な矩形Ｆ１で表現されるが、
実際の配置制限領域は、その矩形Ｆ１内に作成可能な最
大の菱形Ｆ２になる。

【０２５８】このようにして、第２の位置決定手法によ
っても、入出力端子と入出力回路のピンとの間を制限値
以内の配線長で配線でき、確実に階層レイアウト設計を
行なうことができる。なお、本発明の会話型回路設計装
置は、ＬＳＩ等の集積回路のみならず、プリント基板等
の回路設計を行なう場合にも同様に適用され、上記実施
例と同様の作用効果を得ることができる。

【０２５９】

【発明の効果】以上詳述したように、本発明の会話型回
路設計装置によれば、以下のような効果ないし利点を得
ることができる。 （１）信号波形鈍りを考慮しながらディレイ計算処理や
パストレース処理を行なうことができるので、正確なデ
ィレイ計算を高速に行なえる（請求項１〜４）。

【０２６０】 （２）論理設計後で実装的な配置を行なう前に設計対象
回路の配線パスについてのディレイ値を予測すること
で、論理設計の段階でディレイ計算結果が回路設計に反
映されるので、より微細化し集積度の高い回路の設計
を、極めて効率よく行なえる（請求項３，４）。 （３）実装的な配置を行なった後で配線を行なう前に
は、接続すべきピン間の最短経路に基づいてディレイ値
を見積もり（請求項５）、実配線後には実配線結果に基
づいてディレイ値を算出することで（請求項６）、レイ
アウト設計の各段階でディレイ計算結果を配置設計や配
線設計に反映されるので、ディレイ値を常に考慮しなが
ら回路設計を行なうことができる。

【０２６１】 （４）クロック系からのクロック信号を受けて動作する
膨大な数の論理構成要素間の全ての組合せの配線パスに
対し、網羅的に且つ自動的にクロックタイミングチェッ
クを行なうことができるので、全配線パスに対するタイ
ミングチェックを容易かつ確実に行なえる（請求項１〜
４）。 （５）非同期のクロック信号で動作する配線パスについ
て同時にクロックタイミングチェックすることができる
ほか、ディレイ値を任意のピンで初期化でき、タイミン
グチェックの効率化やパス計算（ディレイ計算）のコン
トロール等を実現できる（請求項７）。

【０２６２】 （６）ピン毎にそなえたカウンタによりトレース回数を
計数することで、設計者は、ディレイ改善等に大きな影
響を及ぼすピンを判別でき、その判別結果を、配置や配
線の改善についての優先順位決定の目安とすることがで
きる（請求項８，９）。 （７）設計者が必要とする範囲についてのみトレース処
理およびディレイ計算処理の実行および表示を行なうこ
とで、必要とする部分のデータのみが迅速に得られ、回
路設計を効率化できる（請求項１０）。

【０２６３】 （８）入力部からのトレース対象ピンの指定の仕方に応
じて３種類のトレース手法のうちの適当なものが自動的
に選択され、パストレース部の動作が切換制御される
（請求項１１，１２）。 （９）トレース結果およびディレイ計算結果が、表示部
上で、ソートされたリストとして、あるいは階層的に、
あるいはグラフとして表示されるので、設計者は、その
トレース結果やディレイ計算結果を表示部上の表示から
容易に把握して回路設計に際しての各種判断（例えば配
置や配線の改善箇所の決定等）を直ちに行なうことがで
きるので、回路設計の簡易化・効率化に寄与できる（請
求項１３〜２１）。

【０２６４】 （10）設計対象回路の詳細部分も全体像も同時に把握可
能な表示を表示部上で実現できるので、設計者は、表示
部上の表示から設計対象回路の配線接続状況を容易に把
握できるので、回路設計の簡易化・効率化に寄与できる
（請求項２２〜２５）。 （11）配線の状態（混雑度）の予測結果もしくは配線対
象ネットのディレイに対するクリティカル度に応じた、
配線順序や迂回率に従って、実配線を行なうことができ
るので、配線効率を大幅に向上できる（請求項２６〜２
９，３１，３２）。

【０２６５】 （12）配線方向および配線長さに応じて複数の配線層中
から選択した配線層に対して実配線を行なうことによ
り、各配線層を有効に利用でき、配線効率の向上に寄与
できる（請求項３０）。 （13）オーバラップ配置やリザーブ領域への配置等の配
置エラーが生じた場合に、その配置エラーの発生状況が
表示部上で明確化されるので、設計者は、配置エラーの
発生を直ちに認識し、再配置等の処理によって配置エラ
ーを容易かつ確実に回避することができる（請求項３
３，３４）。

【０２６６】 （14）既に配線済のネットに対して指定配線長を加えた
再配線を、入力部からの指示に応じて自動的に行なえる
ので、再配線処理を簡易化でき、設計者に対する負担を
大幅に軽減することができる（請求項３５，３６）。 （15）既に配置した論理構成要素の再配置を行なう場
合、その論理構成要素に繋がるべきネットが既に配線済
であれば、再配置後の当該論理構成要素と当該ネットと
の間の再配線が自動的に行なわれるので、設計者が再配
置後の再配線処理を行なう必要がなく再配置処理を簡易
化でき、設計者に対する負担を大幅に軽減することがで
きる（請求項３７）。

【０２６７】（16）１つの配置マップ上で配置処理や配
線処理を行なった場合でもその処理を他の配置マップに
連携させて表示することができるほか、複数の配置マッ
プを同時に使用して配置処理や配線処理を行なえるの
で、設計者の混乱を招くことのないマルチウインドウ表
示を実現できるとともに、マルチウインドウ表示を利用
して効率よい回路設計を行なうことができる（請求項３
８）。

【０２６８】 （17）階層レイアウト設計を行なう際に、設計者の意図
を反映するとともにレイアウト階層ブロック内の論理構
成要素の配置や配線を考慮して、仮想ブロック端子を自
動的に配置できるので、設計者に対する負担を大幅に軽
減しながら階層レイアウト設計を行なうことができる
（請求項３９〜４３）。 （18）チップ表面に入出力端子をもつ回路の階層レイア
ウト設計を行なう場合に、入出力端子と入出力回路とが
それぞれ異なるレイアウト階層ブロックに属していて
も、入出力端子と入出力回路のピンとの間を制限値以内
の配線長で配線でき、確実に階層レイアウト設計を行な
うことができる（請求項４４，４５）。

【０２６９】上述したように、本発明の会話型回路設計
装置によれば、高速で正確なディレイ計算，全配線パス
に対するタイミングチェック，設計対象回路の詳細部分
も全体像も同時に且つ明確に把握可能な表示，配線効率
の向上，配置エラーの発生状況の明確化，再配線処理や
再配線処理の簡易化／自動化，混乱を招くことのないマ
ルチウインドウ表示等が実現されるので、設計者に対す
る負担を大幅に軽減しながら、ＬＳＩ等の集積回路やプ
リント板の回路設計を簡易化かつ高速化することができ
るのである。

【図面の簡単な説明】

【図１】本発明の一実施例としての会話型回路設計装置
の構成を示すブロック図である。

【図２】本実施例のスピード解析部の機能的な構成を示
すブロック図である。

【図３】本実施例のレイアウト設計部の機能的な構成を
示すブロック図である。

【図４】入力波形鈍りとパスディレイ値との関係を示す
グラフである。

【図５】入力波形鈍りを考慮したディレイ計算について
説明するためのブロック図である。

【図６】入力波形鈍りに応じたゲートパスディレイ値の
設定変更例を説明するためのブロック図である。

【図７】本実施例のクロックタイミングチェック手法を
説明するためのブロック図である。

【図８】本実施例のクロックタイミングチェック手法を
説明するためのブロック図である。

【図９】クロックサイクルの異なるクロック系のタイミ
ングチェックを同時に行なう手法を説明するためのブロ
ック図である。

【図１０】本実施例のトレース処理結果およびディレイ
計算結果のリスト表示例を示す図である。

【図１１】トレース処理結果およびディレイ計算結果の
リストをピン名でソートした例を示す図である。

【図１２】トレース処理結果およびディレイ計算結果の
リストをアップ側ディレイ値の大きい順にソートした例
を示す図である。

【図１３】トレース処理結果およびディレイ計算結果の
リストをダウン側ディレイ値の大きい順にソートした例
を示す図である。

【図１４】本実施例のトレース処理結果およびディレイ
計算結果のリストの階層表示例を示す図である。

【図１５】本実施例の配線パスの到達経路表示例を示す
図である。

【図１６】本実施例の配線パスの到達経路表示のファイ
ル出力時の形式を示す図である。

【図１７】本実施例における到達経路に対応する実回路
部分の強調表示例を示す図である。

【図１８】本実施例における到達経路上の特定セルの実
回路上での強調表示例を示す図である。

【図１９】本実施例の配線パスの木構造表示例を示す図
である。

【図２０】本実施例の詳細情報表示例を示す図である。

【図２１】局所的に密度の異なる特徴点の全体表示例を
示す図である。

【図２２】高密度部分の特徴点を拡大表示した例を示す
図である。

【図２３】本実施例の順序置換による座標変換後の特徴
点の全体表示例を示す図である。

【図２４】局所的に密度の異なる回路設計対象の表示例
を示す図である。

【図２５】本実施例の順序置換による座標変換後の回路
設計対象の表示例を示す図である。

【図２６】（ａ），（ｂ）はワイヤおよびピンからの特
徴点の取出例を説明するための図である。

【図２７】（ａ）〜（ｃ）は特徴点としてワイヤの両端
点とピンの４頂点とを取り出して順序置換による座標変
換を行なった場合の表示例を示す図である。

【図２８】（ａ），（ｂ）は特徴点としてワイヤの両端
点および内分点とピンの４頂点とを取り出して順序置換
による座標変換を行なった場合の表示例を示す図であ
る。

【図２９】本実施例の順序置換による座標変換を施した
回路設計対象に、さらに配線層に応じたオフセットを加
算した場合の表示例を示す図である。

【図３０】本実施例の混雑度マップを示す図である。

【図３１】（ａ），（ｂ）は本実施例の迂回率決定例を
示す図である。

【図３２】（ａ），（ｂ）は配線層毎の混雑度に応じた
配線優先順位を説明するための図である。

【図３３】本実施例による配線手法の一例を説明するた
めの図である。

【図３４】本実施例の配線禁止データの設定例を示す図
である。

【図３５】（ａ），（ｂ）は本実施例のエラーセル一覧
リストおよび配置マップ表示例を示す図である。

【図３６】（ａ），（ｂ）は本実施例の広域的再配線処
理を説明するための図である。

【図３７】（ａ），（ｂ）は本実施例の局所的再配線処
理を説明するための図である。

【図３８】本実施例の再配置処理手順を説明するための
フローチャートである。

【図３９】本実施例のマルチウインドウ表示機能を説明
するための図である。

【図４０】本実施例のマルチウインドウ表示機能を説明
するための図である。

【図４１】本実施例における第１の仮端子位置決定手法
の手順を説明するためのフローチャートである。

【図４２】本実施例の配置領域の指示例を示す図であ
る。

【図４３】本実施例における第２の仮端子位置決定手法
の手順を説明するためのフローチャートである。

【図４４】本実施例における第３の仮端子位置決定手法
の手順を説明するためのフローチャートである。

【図４５】本実施例における第４の仮端子位置決定手法
の手順を説明するための図である。

【図４６】本実施例における第５の仮端子位置決定手法
の手順を説明するための図である。

【図４７】（ａ），（ｂ）はそれぞれバンプ付ＬＳＩの
側面図および裏面側からの斜視図である。

【図４８】バンプ付回路設計時の本実施例における第１
の位置決定手法を説明するための図である。

【図４９】バンプ付回路設計時の本実施例における第２
の位置決定手法を説明するための図である。

【符号の説明】

１０ データベース １１ 表示部 １２ 表示制御部 １３ 入力部 １４ 論理設計部 １５ レイアウト設計部 １６ スピード解析部 １７ ＣＰＵ １８ 外部ファイル書込部 １９ 印字部 ２１ ディレイ計算部（スピード解析部本体） ２２ パストレース部 ２３ タイミングチェック部 ２４ フラグ設定部 ２５ ディレイ値設定部 ２６ サーチ部 ２７ カウンタ ２８ 範囲設定部 ２９ トレース制御部 ３０ モード設定部 ３１ 配置部（レイアウト設計部本体） ３２ 配線部（レイアウト設計部本体） ３３ 配線経路予測部 ３４ 混雑度計算部 ３５ 配線可能性判定部 ３６ 配置チェック部 ３７ 配置領域設定部 ３８ グルーピング部 ３９ 配置禁止領域設定部 ４０ 配置位置決定部 ４１ 配置可能位置決定部 ４２ 制限領域設定部 ５１ エラーセル一覧リスト ５２ 配置マップ ６０ バンプ付ＬＳＩ ６１ ＬＳＩ本体（チップ） ６２ バンプ（入出力端子，球状端子）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山下 良一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 今野 正 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 阿部 泰典 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 備前 直美 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 丸山 晃靖 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加藤 嘉之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 磯村 知之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 池田 弘 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 高木 美紀 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平６−176097（ＪＰ，Ａ) 特開 平６−223133（ＪＰ，Ａ) 特開 平４−137653（ＪＰ，Ａ) 特開 平４−157572（ＪＰ，Ａ) 特開 平４−247578（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 658 G06F 17/50 668

Claims (45)

(57)【特許請求の範囲】
1. 【請求項１】 回路設計を会話形式で行なうべく、回路
   設計過程を表示する表示部と、該表示部上の表示データ
   に対する応答情報や該回路設計に必要な情報を入力する
   入力部とを有してなる会話型回路設計装置において、 設計対象回路上の各配線パス毎にディレイ計算を行なう
   スピード解析部と、 該スピード解析部によるディレイ計算結果を該表示部に
   表示させる表示制御部と、 該入力部からの指示により指定した所定ピンに接続され
   る配線パスを、当該ピンからトレースするパストレース
   部と、 クロック信号が前記の各論理構成要素に供給されるタイ
   ミングをチェックするタイミングチェック部と をそな
   え、 該スピード解析部によりディレイ計算を行なう際に、該
   設計対象回路を成す各論理構成要素についてのディレイ
   値が、当該論理構成要素に入力される信号波形の鈍りに
   応じて設定変更され、 該パストレース部により配線パスのトレース処理を行な
   うと同時に、該スピード解析部が、当該配線パスに沿っ
   て変化する信号波形の鈍りを算出して当該鈍りに応じた
   当該配線パス上の論理構成要素のディレイ値を設定しな
   がら、当該配線パスについてのディレイ計算を行ない、 前記の各論理構成要素に対してクロック信号を供給する
   クロック系が設計済である場合、 該タイミングチェック部によりチェックを行なうべき該
   クロック系のクロックピンと、当該クロックピンから入
   力されるクロック信号の初期値および位相とを該入力部
   から指定し、 該パストレース部が、当該クロックピンから配線パスを
   トレースして、当該クロックピンに接続される全ての論
   理構成要素をサーチしながら、 該スピード解析部が、当該クロックピンと当該クロック
   ピンに接続される全ての論理構成要素との間の配線パス
   についてのディレイ計算を行なってそのディレイ計算結
   果をクロックパスディレイ値として保存するとともに、 該パストレース部によりサーチされた論理構成要素のピ
   ンに対して、該論理構 成要素が該タイミングチェック部
   のチェック対象であることを示すフラグを設定しておい
   てから、 該パストレース部が、サーチされた全ての論理構成要素
   のクロック入力ピンから配線パスのトレース処理を行な
   い、そのトレース処理に際して前記フラグを設定された
   ピンをトレースすると、該タイミングチェック部を起動
   し、 該タイミングチェック部が、該スピード解析部により算
   出された当該ピンまでのディレイ値と、前記クロックパ
   スディレイ値と、該入力部から指定された前記クロック
   信号の初期値および位相とに基づいて、当該ピンの属す
   る論理構成要素についてのクロックタイミングチェック
   を行なう ことを特徴とする、会話型回路設計装置。
2. 【請求項２】 回路設計を会話形式で行なうべく、回路
   設計過程を表示する表示部と、該表示部上の表示データ
   に対する応答情報や該回路設計に必要な情報を入力する
   入力部とを有してなる会話型回路設計装置において、 設計対象回路上の各配線パス毎にディレイ計算を行なう
   スピード解析部と、 該スピード解析部によるディレイ計算結果を該表示部に
   表示させる表示制御部と、 該入力部からの指示により指定した所定ピンに接続され
   る配線パスを、当該ピンからトレースするパストレース
   部と、 クロック信号が前記の各論理構成要素に供給されるタイ
   ミングをチェックするタイミングチェック部とをそな
   え、 該スピード解析部によりディレイ計算を行なう際に、該
   設計対象回路を成す各論理構成要素についてのディレイ
   値が、当該論理構成要素に入力される信号波形の鈍りに
   応じて設定変更され、 該パストレース部により配線パスのトレース処理を行な
   うと同時に、該スピード解析部が、当該配線パスに沿っ
   て変化する信号波形の鈍りを算出して当該鈍りに応じた
   当該配線パス上の論理構成要素のディレイ値を設定しな
   がら、当該配線パスについてのディレイ計算を行ない、 前記の各論理構成要素に対してクロック信号を供給する
   クロック系が未設計である場合、 該設計対象回路を成す論理構成要素の中から、前記クロ
   ック系に接続されるクロック入力ピンをもつものを全て
   サーチするサーチ部をそなえるとともに、 該サーチ部によりサーチされた論理構成要素のピンに対
   して、該論理構成要素が該タイミングチェック部のチェ
   ック対象であることを示すフラグを設定しておいてか
   ら、 該パストレース部が、サーチされた全ての論理構成要素
   のクロック入力ピンから配線パスのトレース処理を行な
   い、そのトレース処理に際して前記フラグを設定された
   ピンをトレースすると、該タイミングチェック部を起動
   し、 該タイミングチェック部が、該スピード解析部により算
   出された当該ピンまでのディレイ値に基づいて、当該ピ
   ンの属する論理構成要素についてのクロックタイミング
   チェックを行なうことを特徴とする、会話型回路設計装
   置。
3. 【請求項３】 回路設計を会話形式で行なうべく、回路
   設計過程を表示する表示部と、該表示部上の表示データ
   に対する応答情報や該回路設計に必要な情報を入力する
   入力部とを有してなる会話型回路設計装置において、 設計対象回路についての論理設計を行なう論理設計部
   と、 該論理設計部による論理設計結果に基づいて、該設計対
   象回路を成す各論理構成要素の実装的な配置を行なった
   後、各論理構成要素間の配線を行なうレイアウト設計部
   と、 該設計対象回路上の各配線パス毎にディレイ計算を行な
   うスピード解析部と、 該論理設計部による論理設計結果，該レイアウト設計部
   による配置／配線結果および該スピード解析部によるデ
   ィレイ計算結果を該表示部に表示させる表示制御部と、 該入力部からの指示により指定した所定ピンに接続され
   る配線パスを、当該ピンからトレースするパストレース
   部と、 クロック信号が前記の各論理構成要素に供給されるタイ
   ミングをチェックするタイミングチェック部と をそな
   え、 該論理設計部，該レイアウト設計部および該スピード解
   析部が、随時、相互に連係可能に接続されるとともに、 該論理設計部による論理設計後で該レイアウト設計部に
   より前記の各論理構成要素の実装的な配置を行なう前
   に、該スピード解析部が、前記の各論理構成要素間のデ
   ィレイ値を予め設定された経験的ディレイ値に基づいて
   見積もりながら、該設計対象回路の配線パスについての
   ディレイ値を予測・算出するとともに、 該スピード解析部によりディレイ計算を行なう際に、該
   設計対象回路を成す各論理構成要素についてのディレイ
   値が、当該論理構成要素に入力される信号波形の鈍りに
   応じて設定変更され、 該パストレース部により配線パスのトレース処理を行な
   うと同時に、該スピード解析部が、当該配線パスに沿っ
   て変化する信号波形の鈍りを算出して当該鈍りに応じた
   当該配線パス上の論理構成要素のディレイ値を設定しな
   がら、当該配線パスについてのディレイ計算を行ない、 前記の各論理構成要素に対してクロック信号を供給する
   クロック系が設計済である場合、 該タイミングチェック部によりチェックを行なうべき該
   クロック系のクロックピンと、当該クロックピンから入
   力されるクロック信号の初期値および位相とを該入力部
   から指定し、 該パストレース部が、当該クロックピンから配線パスを
   トレースして、当該クロックピンに接続される全ての論
   理構成要素をサーチしながら、 該スピード解析部が、当該クロックピンと当該クロック
   ピンに接続される全ての論理構成要素との間の配線パス
   についてのディレイ計算を行なってそのディレイ計算結
   果をクロックパスディレイ値として保存するとともに、 該パストレース部によりサーチされた論理構成要素のピ
   ンに対して、該論理構成要素が該タイミングチェック部
   のチェック対象であることを示すフラグを設定しておい
   てから、 該パストレース部が、サーチされた全ての論理構成要素
   のクロック入力ピンから配線パスのトレース処理を行な
   い、そのトレース処理に際して前記フラグを設定された
   ピンをトレースすると、該タイミングチェック部を起動
   し、 該タイミングチェック部が、該スピード解析部により算
   出された当該ピンまでのディレイ値と、前記クロックパ
   スディレイ値と、該入力部から指定された前記クロック
   信号の初期値および位相とに基づいて、当該ピンの属す
   る論理構成要素 についてのクロックタイミングチェック
   を行なう ことを特徴とする、会話型回路設計装置。
4. 【請求項４】 回路設計を会話形式で行なうべく、回路
   設計過程を表示する表示部と、該表示部上の表示データ
   に対する応答情報や該回路設計に必要な情報を入力する
   入力部とを有してなる会話型回路設計装置において、 設計対象回路についての論理設計を行なう論理設計部
   と、 該論理設計部による論理設計結果に基づいて、該設計対
   象回路を成す各論理構成要素の実装的な配置を行なった
   後、各論理構成要素間の配線を行なうレイアウト設計部
   と、 該設計対象回路上の各配線パス毎にディレイ計算を行な
   うスピード解析部と、 該論理設計部による論理設計結果，該レイアウト設計部
   による配置／配線結果および該スピード解析部によるデ
   ィレイ計算結果を該表示部に表示させる表示制御部と、 該入力部からの指示により指定した所定ピンに接続され
   る配線パスを、当該ピンからトレースするパストレース
   部と、 クロック信号が前記の各論理構成要素に供給されるタイ
   ミングをチェックするタイミングチェック部とをそな
   え、 該論理設計部，該レイアウト設計部および該スピード解
   析部が、随時、相互に連係可能に接続されるとともに、 該論理設計部による論理設計後で該レイアウト設計部に
   より前記の各論理構成要素の実装的な配置を行なう前
   に、該スピード解析部が、前記の各論理構成要素間のデ
   ィレイ値を予め設定された経験的ディレイ値に基づいて
   見積もりながら、該設計対象回路の配線パスについての
   ディレイ値を予測・算出するとともに、 該スピード解析部によりディレイ計算を行なう際に、該
   設計対象回路を成す各論理構成要素についてのディレイ
   値が、当該論理構成要素に入力される信号波形の鈍りに
   応じて設定変更され、 該パストレース部により配線パスのトレース処理を行な
   うと同時に、該スピード解析部が、当該配線パスに沿っ
   て変化する信号波形の鈍りを算出して当該鈍りに応じた
   当該配線パス上の論理構成要素のディレイ値を設定しな
   がら、当該配線 パスについてのディレイ計算を行ない、 前記の各論理構成要素に対してクロック信号を供給する
   クロック系が未設計である場合、 該設計対象回路を成す論理構成要素の中から、前記クロ
   ック系に接続されるクロック入力ピンをもつものを全て
   サーチするサーチ部をそなえるとともに、 該サーチ部によりサーチされた論理構成要素のピンに対
   して、該論理構成要素が該タイミングチェック部のチェ
   ック対象であることを示すフラグを設定しておいてか
   ら、 該パストレース部が、サーチされた全ての論理構成要素
   のクロック入力ピンから配線パスのトレース処理を行な
   い、そのトレース処理に際して前記フラグを設定された
   ピンをトレースすると、該タイミングチェック部を起動
   し、 該タイミングチェック部が、該スピード解析部により算
   出された当該ピンまでのディレイ値に基づいて、当該ピ
   ンの属する論理構成要素についてのクロックタイミング
   チェックを行なうことを特徴とする、会話型回路設計装
   置。
5. 【請求項５】 該レイアウト設計部により前記の各論理
   構成要素の実装的な配置を行なった後で前記の各論理構
   成要素間の配線を行なう前に、該スピード解析部が、該
   設計対象回路の配線パスについてのディレイ値を、接続
   すべきピン間の最短経路に基づいて見積もって算出する
   ことを特徴とする、請求項３または請求項４に記載の会
   話型回路設計装置。
6. 【請求項６】 該スピード解析部が、該レイアウト設計
   部による実配線結果に基づいて、該設計対象回路の配線
   パスについてのディレイ値を算出することを特徴とす
   る、請求項５記載の会話型回路設計装置。
7. 【請求項７】 該入力部からの指示に応じて、該パスト
   レース部によりトレースされた任意のピンに対して所定
   ディレイ値を設定するディレイ値設定部をそなえ、 該スピード解析部が、該ディレイ値設定部により設定さ
   れた所定ディレイ値を、当該ピンを通過する配線パスの
   ディレイ値として加算することを特徴とする、請求項１
   または請求項３に記載の会話型回路設計装置。
8. 【請求項８】 前記の各論理構成要素のピン毎に、当該
   ピンが該パストレース部によってトレースされた回数を
   計数するカウンタをそなえたことを特徴とする、請求項
   １〜請求項７のいずれか１項に記載の会話型回路設計装
   置。
9. 【請求項９】 該表示制御部が、該カウンタにより計数
   された各ピン毎の計数値に基づく各ピンにおける信号の
   通過頻度の大小に関する情報を、該表示部に表示させる
   ことを特徴とする、請求項８記載の会話型回路設計装
   置。
10. 【請求項１０】 該入力部からの指示に応じて、該パス
    トレース部による配線パスのトレース処理および該スピ
    ード解析部によるディレイ計算処理の実行範囲を設定す
    る範囲設定部をそなえ、 該表示制御部が、該範囲設定部により設定された前記実
    行範囲についての処理結果のみを該表示部に表示させる
    ことを特徴とする、請求項１〜請求項７のいずれか１項
    に記載の会話型回路設計装置。
11. 【請求項１１】 該入力部からの指示によりトレース開
    始ピンのみを指定した場合には当該トレース開始ピンか
    らのフォワードトレースを実行し、該入力部からの指示
    によりトレース到達ピンのみを指定した場合には当該ト
    レース到達ピンからのバックワードトレースを実行し、
    該入力部からの指示によりトレース開始ピンおよびトレ
    ース到達ピンの２点を指定した場合には該２点間のトレ
    ースを実行するように、該パストレース部の動作を切換
    制御するトレース制御部をそなえたことを特徴とする、
    請求項１〜請求項７のいずれか１項に記載の会話型回路
    設計装置。
12. 【請求項１２】 該トレース制御部により該パストレー
    ス部にバックワードトレースを実行させる際には、その
    バックワードトレース終了後に該スピード解析部にディ
    レイ計算を実行させるか否かについてのモードが、該入
    力部からの指示により設定されることを特徴とする、請
    求項１１記載の会話型回路設計装置。
13. 【請求項１３】 該表示制御部が、該パストレース部に
    よるトレース結果および該スピード解析部によるディレ
    イ計算結果をトレース到達ピンのリストとして該表示部
    に表示させるとともに、 該表示制御部に、該リストの表示状態を、トレース到達
    ピンのピン名もしくは各トレース到達ピンのディレイ値
    に応じてソートするソート機能がそなえられていること
    を特徴とする、請求項１〜請求項７のいずれか１項に記
    載の会話型回路設計装置。
14. 【請求項１４】 該表示制御部が、該リストを階層的に
    該表示部に表示させ、 該入力部からの指示により該表示部上の上位階層の情報
    が選択されると、該表示制御部が、選択された当該上位
    階層の情報に対応する下位階層の情報を該表示部に表示
    させることを特徴とする、請求項１３記載の会話型回路
    設計装置。
15. 【請求項１５】 該表示制御部により該表示部に表示さ
    れた前記トレース到達ピンのリストを外部ファイルに書
    き込む外部ファイル書込部をそなえたことを特徴とす
    る、請求項１３記載の会話型回路設計装置。
16. 【請求項１６】 該表示制御部が、該パストレース部に
    よるトレース結果を模式的な到達経路図として該表示部
    に表示させるとともに、当該トレース結果に対応する該
    スピード解析部によるディレイ計算結果を、前記模式的
    な到達経路図の位置に応じたディレイ値および累積ディ
    レイ値を示すグラフとして該表示部に表示させることを
    特徴とする、請求項１〜請求項７のいずれか１項に記載
    の会話型回路設計装置。
17. 【請求項１７】 該表示制御部が、前記模式的な到達経
    路図および前記グラフを複数の配線パスについて同時に
    該表示部に表示させることを特徴とする、請求項１６記
    載の会話型回路設計装置。
18. 【請求項１８】 該表示制御部により該表示部に表示さ
    れた前記模式的な到達経路図および前記グラフを印字出
    力する印字部をそなえたことを特徴とする、請求項１６
    記載の会話型回路設計装置。
19. 【請求項１９】 該表示制御部により該表示部に表示さ
    れた前記模式的な到達経路図および前記グラフを外部フ
    ァイルに書き込む外部ファイル書込部をそなえたことを
    特徴とする、請求項１６記載の会話型回路設計装置。
20. 【請求項２０】 該表示制御部が、該入力部からの指示
    に応じて、前記模式的な到達経路図に対応する実回路図
    を該表示部に表示させることを特徴とする、請求項１６
    記載の会話型回路設計装置。
21. 【請求項２１】 該表示制御部が、該パストレース部に
    よりトレースされたトレース開始ピンからトレース到達
    ピンまでの全ての配線パスを、前記の各論理構成要素の
    ピンについてのピン名を付して木構造形式で該表示部に
    表示させ、 該入力部からの指示により、該表示部に表示された木構
    造形式の配線パス表示の中から任意のピンが選択される
    と、該表示制御部が、選択された当該ピンに関する、デ
    ィレイ値を含む詳細情報を該表示部に表示させることを
    特徴とする、請求項１６記載の会話型回路設計装置。
22. 【請求項２２】 該表示制御部が、設計対象回路を成す
    各論理構成要素のピンを含む特徴点間の配線接続状況を
    該表示部に表示させるとともに、前記特徴点の座標を、
    座標軸毎に昇順または降順にソートしてその順位に比例
    した座標値に置換した上で、前記特徴点を該表示部に表
    示させることを特徴とする、請求項１〜２１のいずれか
    １項に記載の会話型回路設計装置。
23. 【請求項２３】 前記特徴点として、前記の各論理構成
    要素のピン間を接続するワイヤの両端点と、該ワイヤ上
    の内分点とを取り出すことを特徴とする、請求項２２記
    載の会話型回路設計装置。
24. 【請求項２４】 該表示部に表示される前記配線接続状
    況が多層にわたる場合、該表示制御部が、前記置換を行
    なった座標値に、各特徴点の存在する層の層順に比例す
    るオフセットを加算した上で、前記特徴点を該表示部に
    表示させることを特徴とする、請求項２２記載の会話型
    回路設計装置。
25. 【請求項２５】 前記特徴点毎に、その座標の置換前と
    置換後とで共通の識別子を予め設定することを特徴とす
    る、請求項２２記載の会話型回路設計装置。
26. 【請求項２６】 該レイアウト設計部により前記の各論
    理構成要素の実装的な配置を決定した段階で、各論理構
    成要素間に仮想的な配線を行なって配線経路を予測する
    配線経路予測部をそなえ、 該レイアウト設計部が、該配線経路予測部による予測結
    果に基づいて配線順序および迂回率を決定してから、決
    定された前記の配線順序および迂回率に従って前記の各
    論理構成要素間の実配線を行なうことを特徴とする、請
    求項３または請求項４に記載の会話型回路設計装置。
27. 【請求項２７】 該設計対象回路を格子状の多数の領域
    に分割し、該設計対象回路上での配線の混雑度を、各格
    子内での使用可能チャネル数に対する、該配線経路予測
    部による予測結果に基づく予想使用チャネル数の割合と
    して算出し、前記混雑度の大小に基づいて前記の各格子
    のランク付けを行なう混雑度計算部をそなえ、 該レイアウト設計部が、該混雑度計算部からのランク付
    け情報に基づいて、混雑度の高い領域における実配線を
    優先的に行なうことを特徴とする、請求項２６記載の会
    話型回路設計装置。
28. 【請求項２８】 該配線経路予測部による予測結果に基
    づいて、予め指定された迂回率での配線可能性を判定す
    る配線可能性判定部をそなえ、 該レイアウト設計部が、該配線可能性判定部により配線
    不可能と判定された場合には、配線可能な迂回率を決定
    することを特徴とする、請求項２６記載の会話型回路設
    計装置。
29. 【請求項２９】 該レイアウト設計部による配線が多層
    にわたる場合には、該配線経路予測部が、各配線層毎に
    配線経路の予測を行なうとともに、該混雑度計算部が、
    該配線経路予測部による各配線層毎の予測結果に基づい
    て前記混雑度を算出し、 該レイアウト設計部が、該混雑度計算部により算出され
    た各配線層毎の混雑度の大小に基づいて、混雑度が高い
    と予想されるチャネルを使用する必要度の高いネットの
    実配線を優先的に行なうことを特徴とする、請求項２７
    記載の会話型回路設計装置。
30. 【請求項３０】 該レイアウト設計部による配線が多層
    にわたり且つ主配線方向の同じ配線層が複数存在する場
    合、前記主配線方向の同じ各配線層毎に異なる配線長さ
    を予め指定しておき、 該レイアウト設計部が、配線方向および配線長さに応じ
    て前記配線層の中から選択した配線層に対して実配線を
    行なうことを特徴とする、請求項３または請求項４に記
    載の会話型回路設計装置。
31. 【請求項３１】 該レイアウト設計部が、配線対象ネッ
    トのディレイに対するクリティカル度によって該配線対
    象ネットを分類し、分類された各配線対象ネットに対し
    て配線順序および迂回率を設定し、その配線順序および
    迂回率に従って前記の各論理構成要素間の実配線を行な
    うことを特徴とする、請求項３または請求項４に記載の
    会話型回路設計装置。
32. 【請求項３２】 該レイアウト設計部が、前記クリティ
    カル度に応じて、当該配線対象ネットに隣接して後で配
    線される他ネットの配線許容度を設定し、当該配線対象
    ネットの実配線後に前記配線許容度に従って他ネットの
    実配線を行なうことを特徴とする、請求項３１記載の会
    話型回路設計装置。
33. 【請求項３３】 該レイアウト設計部による前記の各論
    理構成要素の配置後に、配置エラーを起こした論理構成
    要素が存在するか否かをチェックする配置チェック部を
    そなえ、 該配置チェック部により配置エラーを起こした論理構成
    要素が存在するものと判断した場合に、該表示制御部
    が、配置エラーを起こした論理構成要素の一覧リストを
    該表示部に表示させるとともに、前記配置エラーを起こ
    した論理構成要素を該表示部における該設計対象回路の
    配置マップ上で強調的に表示させることを請求項３また
    は請求項４に記載の特徴とする、会話型回路設計装置。
34. 【請求項３４】 該表示制御部が、該入力部からの指示
    により該論理構成要素一覧リスト上で選択した論理構成
    要素を、該配置マップ上で強調的に表示させることを特
    徴とする、請求項３３記載の会話型回路設計装置。
35. 【請求項３５】 該レイアウト設計部により実行された
    実配線結果に基づいて、該設計対象回路上での配線の混
    雑度を算出する混雑度計算部をそなえ、 該入力部から、既に配線済のネットに対して指定配線長
    を加えた再配線を行なう旨の指示が入力されると、該レ
    イアウト設計部が、該混雑度計算部による計算結果に基
    づいて混雑度の低い領域を選択し、選択した領域内にお
    ける当該配線済のネットに対して前記指定配線長を加え
    た指定長配線を自動的に行なうことを特徴とする、請求
    項３または請求項４に記載の会話型回路設計装置。
36. 【請求項３６】 該入力部から、既に配線済のネットに
    対して指定配線長を加えた再配線を当該ネットを含む所
    定領域内で行なう旨の指示が入力されると、該レイアウ
    ト設計部が、前記所定領域内における当該配線済のネッ
    トに対して前記指定配線長を加えた指定長配線を前記所
    定領域内で自動的に行なうことを特徴とする、請求項３
    または請求項４に記載の会話型回路設計装置。
37. 【請求項３７】 該入力部から、既に配置済の論理構成
    要素の配置位置を変更する旨の指示が入力されると、該
    レイアウト設計部が、当該論理構成要素に繋がるべきネ
    ットが既に配線済であれば、配置位置変更後の当該論理
    構成要素と当該ネットとの間の再配線を自動的に行なう
    ことを特徴とする、請求項３または請求項４に記載の会
    話型回路設計装置。
38. 【請求項３８】 該表示制御部が該表示部に該設計対象
    回路についての配置マップを複数表示させている際に、
    該レイアウト設計部が該入力部からの指示により複数の
    配置マップのうちの少なくとも１つの配置マップ上で配
    置処理もしくは配線処理を行なった場合、該表示制御部
    が、当該処理対象の部分を表示する他の配置マップ上で
    も当該処理による結果を連携して表示させることを特徴
    とする、請求項３または請求項４に記載の会話型回路設
    計装置。
39. 【請求項３９】 該レイアウト設計部が設計対象領域を
    複数のレイアウト階層ブロックに分割して配線設計を行
    なう場合に、該入力部からの指示に応じて、仮想ブロッ
    ク端子を各レイアウト階層ブロックの境界で配置すべき
    配置領域を設定する配置領域設定部をそなえ、 該レイアウト設計部が、該配置領域設定部により設定さ
    れた配置領域内に前記仮想ブロック端子を配置しながら
    配線処理を実行することを特徴とする、請求項３または
    請求項４に記載の会話型回路設計装置。
40. 【請求項４０】 該入力部からの指示に応じて、複数の
    仮想ブロック端子を１つの集合体として登録するグルー
    ピング部をそなえ、 該配置領域設定部が、該入力部からの指示に応じて、該
    グルーピング部により登録された集合体毎に、前記配置
    領域を設定することを特徴とする、請求項３９記載の会
    話型回路設計装置。
41. 【請求項４１】 該レイアウト設計部が設計対象領域を
    複数のレイアウト階層ブロックに分割して配線設計を行
    なう場合に、該入力部からの指示に応じて、各レイアウ
    ト階層ブロックの境界で仮想ブロック端子の配置を禁止
    する禁止領域を設定する配置禁止領域設定部をそなえ、 該レイアウト設計部が、該配置禁止領域設定部により設
    定された禁止領域以外の領域に前記仮想ブロック端子を
    配置しながら配線処理を実行することを特徴とする、請
    求項３または請求項４に記載の会話型回路設計装置。
42. 【請求項４２】 該レイアウト設計部が設計対象領域を
    複数のレイアウト階層ブロックに分割して配線設計を行
    なう場合に、仮想ブロック端子を配置すべき各レイアウ
    ト階層ブロックの境界上での配置位置を決定する配置位
    置決定部をそなえ、 該配置位置決定部が、仮想ブロック端子の配置位置を決
    定すべきレイアウト階層ブロックにおいて該仮想ブロッ
    ク端子に接続されるネットに繋がる論理構成要素のピン
    座標の重心を求め、該重心の位置から該仮想ブロック端
    子に接続すべき他のレイアウト階層ブロックの方向へ延
    ばした直線が横切る当該レイアウト階層ブロックの辺を
    求めてから、当該辺に最も近い当該ネットのピンを求
    め、当該ピンの位置から主配線方向もしくは従配線方向
    へ延ばした直線と当該辺との交わる位置を該仮想ブロッ
    ク端子の配置位置として決定するとともに、 該レイアウト設計部が、該配置位置決定部により決定さ
    れた配置位置に前記仮想ブロック端子を配置しながら該
    複数のレイアウト階層ブロック間の配線処理を実行する
    ことを特徴とする、請求項３または請求項４に記載の会
    話型回路設計装置。
43. 【請求項４３】 該レイアウト設計部が設計対象領域を
    複数のレイアウト階層ブロックに分割して配線設計を行
    なう場合に、仮想ブロック端子を配置すべき各レイアウ
    ト階層ブロックの境界上での配置位置を決定する配置位
    置決定部をそなえ、 該配置位置決定部が、相互に接続される各レイアウト階
    層ブロックにおいて該仮想ブロック端子に接続されるネ
    ットに繋がる論理構成要素のピン座標の重心を求め、前
    記の各レイアウト階層ブロック毎に求められた重心間を
    スタイナー木により接続して配線経路の予測を行ない、
    予測された該配線経路と前記の各レイアウト階層ブロッ
    クの境界との交わる位置を前記の各レイアウト階層ブロ
    ックの仮想ブロック端子の配置位置として決定するとと
    もに、 該レイアウト設計部が、該配置位置決定部により決定さ
    れた配置位置に前記仮想ブロック端子を配置しながら該
    複数のレイアウト階層ブロック間の配線処理を実行する
    ことを特徴とする、請求項３または請求項４に記載の会
    話型回路設計装置。
44. 【請求項４４】 該設計対象回路がチップ表面に入出力
    端子を有する回路であり且つ該入出力端子に配線接続さ
    れるべき論理構成要素としての入出力回路の該設計対象
    回路上での配置位置が既に決定している場合に、該入出
    力回路のピン位置に最も近い入出力端子配置可能位置を
    求める配置可能位置決定部をそなえ、 該レイアウト設計部が、該配置可能位置決定部により決
    定された入出力端子配置可能位置と該入出力回路のピン
    との間の配線処理を実行することを特徴とする、請求項
    ３または請求項４に記載の会話型回路設計装置。
45. 【請求項４５】 該設計対象回路がチップ表面に入出力
    端子を有する回路であり且つ該入出力端子の該設計対象
    回路上での配置位置が既に決定している場合に、該入力
    部からの指示に応じて、該入出力端子と当該入出力端子
    に接続されるべき論理構成要素としての入出力回路のピ
    ンとの距離が所定値以下となるように該入出力回路の配
    置位置を制限する制限領域を設定する制限領域設定部を
    そなえ、 該レイアウト設計部が、該制限領域設定部により設定さ
    れた制限領域内に該入出力回路を配置するとともに、該
    入出力回路のピンと該入出力端子との間の配線処理を実
    行することを特徴とする、請求項３または請求項４に記
    載の会話型回路設計装置。