JP2755232B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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Description
【0001】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リに関し、特に浮遊ゲートを有する電界効果トランジス
タをメモリセルとして配列した不揮発性半導体メモリに
関する。
リに関し、特に浮遊ゲートを有する電界効果トランジス
タをメモリセルとして配列した不揮発性半導体メモリに
関する。
【0002】
【従来の技術】浮遊ゲートを有する電界効果トランジス
タをメモリセルとし(以下、これをメモリセルトランジ
スタという)、マトリクス状に配置した従来の不揮発性
半導体メモリの一般的な例を図5(a),(b)に示
す。
タをメモリセルとし(以下、これをメモリセルトランジ
スタという)、マトリクス状に配置した従来の不揮発性
半導体メモリの一般的な例を図5(a),(b)に示
す。
【0003】この不揮発性半導体メモリは、行方向,列
方向にマトリクス状に配置された複数のメモリセルトラ
ンジスタ(T11〜MT24・・・)と、これら複数の
メモリセルトランジスタ(MT11〜MT24・・・)
の各行それぞれと対応して設けられて対応するメモリセ
ルトランジスタの制御ゲートと接続し選択レベルのとき
これらメモリセルトランジスタを行単位で選択状態とす
る複数のワード線(WL1,WL2,・・・)と、複数
のメモリセルトランジスタ(MT11〜MT24・・
・)の各列それぞれと対応して設けられ対応する列の選
択状態のメモリセルトランジスタの記憶情報を転達する
複数のビット線(BL1〜BL4・・・)と、複数のメ
モリセルトランジスタ(MT11〜MT24・・・)の
複数の列を隣接する2列ずつの組に分けてこれら各組そ
れぞれと対応して設けられ対応する組の2列のメモリセ
ルトランジスタそれぞれのソースと共通接続する複数の
ソース線(SL12,SL34,・・・)とを有する構
成となっている。
方向にマトリクス状に配置された複数のメモリセルトラ
ンジスタ(T11〜MT24・・・)と、これら複数の
メモリセルトランジスタ(MT11〜MT24・・・)
の各行それぞれと対応して設けられて対応するメモリセ
ルトランジスタの制御ゲートと接続し選択レベルのとき
これらメモリセルトランジスタを行単位で選択状態とす
る複数のワード線(WL1,WL2,・・・)と、複数
のメモリセルトランジスタ(MT11〜MT24・・
・)の各列それぞれと対応して設けられ対応する列の選
択状態のメモリセルトランジスタの記憶情報を転達する
複数のビット線(BL1〜BL4・・・)と、複数のメ
モリセルトランジスタ(MT11〜MT24・・・)の
複数の列を隣接する2列ずつの組に分けてこれら各組そ
れぞれと対応して設けられ対応する組の2列のメモリセ
ルトランジスタそれぞれのソースと共通接続する複数の
ソース線(SL12,SL34,・・・)とを有する構
成となっている。
【0004】また、この不揮発性半導体メモリの構造
は、図5(b)及び図6(a),(b)に示すように、
ビット線(BL1〜BL4・・・)それぞれが、対応す
る列のメモリセルトランジスタそれぞれのドレイン拡散
領域を含む埋込み拡散層として基板SBに形成され、ソ
ース線(SL12,SL34,・・・)それぞれが、対
応する組の2列のメモリセルトランジスタの同一行の2
個ずつのメモリセルトランジスタで共用するソース拡散
領域を含む埋込み拡散層として基板SBに形成され、メ
モリセルトランジスタ(MT11〜MT24・・・)そ
れぞれの浮遊ゲート(FG11等)が、対応するワード
線と同一の幅で、対応するソース拡散領域(ソース線)
とドレイン拡散領域(ビット線)との間のチャネル領域
(CA11等)上からドレイン拡散領域(ビット線)に
わたって形成され、かつ、チャネル領域上には、対応す
るワード線(WL1等)をチャネル領域側に突出させて
形成された制御ゲート(CG11等)が設けられ、浮遊
ゲートとワード線及び制御ゲートとの間が一定の間隔で
相対向するように形成された構造となっている。
は、図5(b)及び図6(a),(b)に示すように、
ビット線(BL1〜BL4・・・)それぞれが、対応す
る列のメモリセルトランジスタそれぞれのドレイン拡散
領域を含む埋込み拡散層として基板SBに形成され、ソ
ース線(SL12,SL34,・・・)それぞれが、対
応する組の2列のメモリセルトランジスタの同一行の2
個ずつのメモリセルトランジスタで共用するソース拡散
領域を含む埋込み拡散層として基板SBに形成され、メ
モリセルトランジスタ(MT11〜MT24・・・)そ
れぞれの浮遊ゲート(FG11等)が、対応するワード
線と同一の幅で、対応するソース拡散領域(ソース線)
とドレイン拡散領域(ビット線)との間のチャネル領域
(CA11等)上からドレイン拡散領域(ビット線)に
わたって形成され、かつ、チャネル領域上には、対応す
るワード線(WL1等)をチャネル領域側に突出させて
形成された制御ゲート(CG11等)が設けられ、浮遊
ゲートとワード線及び制御ゲートとの間が一定の間隔で
相対向するように形成された構造となっている。
【0005】次に、この不揮発性半導体メモリの動作に
ついて説明する。
ついて説明する。
【0006】複数のワード線(WL1,WL2,・・
・)のうちの1本(例えばWL1)が選択レベルになる
と、この選択レベルのワード線(WL1)と対応する行
のメモリセルトランジスタ(MT11〜MT14・・
・)が行単位で選択状態となる。その結果、ビット線
(BL1〜BL4・・・)及びソース線(SL12,S
L34,・・・)には、これら選択状態のメモリセルト
ランジスタ(MT11〜MT14・・・)の記憶情報に
応じた読出し電流が流れる。ソース線(SL12,SL
34,・・・)それぞれは2つのメモリセルトランジス
タ(MT11,MT12/MT13,MT14/・・
・)で共用しているので、これら2つのメモリセルトラ
ンジスタの読出し電流が流れることになる。
・)のうちの1本(例えばWL1)が選択レベルになる
と、この選択レベルのワード線(WL1)と対応する行
のメモリセルトランジスタ(MT11〜MT14・・
・)が行単位で選択状態となる。その結果、ビット線
(BL1〜BL4・・・)及びソース線(SL12,S
L34,・・・)には、これら選択状態のメモリセルト
ランジスタ(MT11〜MT14・・・)の記憶情報に
応じた読出し電流が流れる。ソース線(SL12,SL
34,・・・)それぞれは2つのメモリセルトランジス
タ(MT11,MT12/MT13,MT14/・・
・)で共用しているので、これら2つのメモリセルトラ
ンジスタの読出し電流が流れることになる。
【0007】ビット線(BL1〜BL4・・・)に流れ
る読出し電流は、これらビット線と接続するセンス増幅
器(図示省略)により検知,増幅され、出力される。
る読出し電流は、これらビット線と接続するセンス増幅
器(図示省略)により検知,増幅され、出力される。
【0008】
【発明が解決しようとする課題】上述した従来の不揮発
性半導体メモリでは、複数のメモリセルトランジスタ
(MT11〜MT24・・・)の隣接する2列ずつで1
本のソース線を共用する構成となっており、また、これ
らソース線は埋込み拡散層として基板SBに形成されて
いるためその抵抗値が比較的高く、同一ソース線と接続
する選択状態の2つのメモリセルトランジスタの記憶情
報が同一情報でメモリセルトランジスタがオンかオフか
によってソース線の電圧降下が大幅に異なり、その分だ
けセンサ増幅器等の読出し回路に対する動作マージンが
小さくなるという問題点があり、また、ソース線の電圧
降下の影響により、読出し電流が制限されて高速動作が
できないという問題点がある。また、各メモリセルトラ
ンジスタの浮遊ゲートは、隣接する浮遊ゲートとの間隔
を保つためにその大きさが制限され、対応するワード線
及び制御ゲートとの間の結合容量が制限されるため、メ
モリセルトランジスタへの情報の書込みや消去の際に高
い電圧が必要になり、低電圧化が困難であるという問題
点がある。
性半導体メモリでは、複数のメモリセルトランジスタ
(MT11〜MT24・・・)の隣接する2列ずつで1
本のソース線を共用する構成となっており、また、これ
らソース線は埋込み拡散層として基板SBに形成されて
いるためその抵抗値が比較的高く、同一ソース線と接続
する選択状態の2つのメモリセルトランジスタの記憶情
報が同一情報でメモリセルトランジスタがオンかオフか
によってソース線の電圧降下が大幅に異なり、その分だ
けセンサ増幅器等の読出し回路に対する動作マージンが
小さくなるという問題点があり、また、ソース線の電圧
降下の影響により、読出し電流が制限されて高速動作が
できないという問題点がある。また、各メモリセルトラ
ンジスタの浮遊ゲートは、隣接する浮遊ゲートとの間隔
を保つためにその大きさが制限され、対応するワード線
及び制御ゲートとの間の結合容量が制限されるため、メ
モリセルトランジスタへの情報の書込みや消去の際に高
い電圧が必要になり、低電圧化が困難であるという問題
点がある。
【0009】本発明の目的は、第1に、ソース線の電圧
降下を低減して読出し動作マージンを大きくすることが
でき、かつ読出し電流を大きくして動作速度を速くする
ことができる不揮発性半導体メモリを提供することにあ
り、第2に、浮遊ゲートとワード線及び制御ゲートとの
間の結合容量を大きくして低電圧化が容易となる不揮発
性半導体メモリを提供することにある。
降下を低減して読出し動作マージンを大きくすることが
でき、かつ読出し電流を大きくして動作速度を速くする
ことができる不揮発性半導体メモリを提供することにあ
り、第2に、浮遊ゲートとワード線及び制御ゲートとの
間の結合容量を大きくして低電圧化が容易となる不揮発
性半導体メモリを提供することにある。
【0010】
【課題を解決するための手段】本発明の不揮発性半導体
メモリは、行方向,列方向にマトリクス状に配置された
浮遊ゲートを有する複数の第1のメモリセルトランジス
タと、これら複数の第1のメモリセルトランジスタそれ
ぞれと対応しかつ同一層に近接して設けられた浮遊ゲー
トを有する複数の第2のメモリセルトランジスタと、前
記複数の第1のメモリセルトランジスタの各行それぞれ
と対応して設けられて対応する行の第1のメモリセルト
ランジスタの制御ゲートと接続し選択レベルのときこれ
ら第1のメモリセルトランジスタを行単位で選択状態と
する複数の第1のワード線と、前記複数の第2のメモリ
セルトランジスタの各行それぞれと対応して設けられて
対応する行の第2のメモリセルトランジスタの制御ゲー
トと接続し選択レベルのときこれら第2のメモリセルト
ランジスタを行単位で選択状態とする複数の第2のワー
ド線と、前記複数の第1のメモリセルトランジスタの各
列それぞれと対応して設けられ対応する列の選択状態の
第1のメモリセルトランジスタの記憶情報を伝達する複
数の第1のビット線と、前記複数の第2のメモリセルト
ランジスタの各列それぞれと対応して設けられ対応する
列の選択状態の第2のメモリセルトランジスタの記憶情
報を伝達する複数の第2のビット線と、前記複数の第1
及び第2のメモリセルトランジスタの各列それぞれと対
応して設けられ対応する列の第1及び第2のメモリセル
トランジスタのソースと共通接続する複数のソース線
と、行アドレス信号に従って前記複数の第1及び第2の
ワード線のうちの1本を選択レベルとする行選択回路と
を有している。また、複数の第1及び第2のビット線そ
れぞれが、対応する列のメモリセルトランジスタそれぞ
れのドレイン拡散領域を含む埋込み拡散層として形成さ
れ、複数のソース線それぞれが、対応する列の第1及び
第2のメモリセルトランジスタそれぞれのソース拡散領
域を含む埋込み拡散層として形成されて構成される。
メモリは、行方向,列方向にマトリクス状に配置された
浮遊ゲートを有する複数の第1のメモリセルトランジス
タと、これら複数の第1のメモリセルトランジスタそれ
ぞれと対応しかつ同一層に近接して設けられた浮遊ゲー
トを有する複数の第2のメモリセルトランジスタと、前
記複数の第1のメモリセルトランジスタの各行それぞれ
と対応して設けられて対応する行の第1のメモリセルト
ランジスタの制御ゲートと接続し選択レベルのときこれ
ら第1のメモリセルトランジスタを行単位で選択状態と
する複数の第1のワード線と、前記複数の第2のメモリ
セルトランジスタの各行それぞれと対応して設けられて
対応する行の第2のメモリセルトランジスタの制御ゲー
トと接続し選択レベルのときこれら第2のメモリセルト
ランジスタを行単位で選択状態とする複数の第2のワー
ド線と、前記複数の第1のメモリセルトランジスタの各
列それぞれと対応して設けられ対応する列の選択状態の
第1のメモリセルトランジスタの記憶情報を伝達する複
数の第1のビット線と、前記複数の第2のメモリセルト
ランジスタの各列それぞれと対応して設けられ対応する
列の選択状態の第2のメモリセルトランジスタの記憶情
報を伝達する複数の第2のビット線と、前記複数の第1
及び第2のメモリセルトランジスタの各列それぞれと対
応して設けられ対応する列の第1及び第2のメモリセル
トランジスタのソースと共通接続する複数のソース線
と、行アドレス信号に従って前記複数の第1及び第2の
ワード線のうちの1本を選択レベルとする行選択回路と
を有している。また、複数の第1及び第2のビット線そ
れぞれが、対応する列のメモリセルトランジスタそれぞ
れのドレイン拡散領域を含む埋込み拡散層として形成さ
れ、複数のソース線それぞれが、対応する列の第1及び
第2のメモリセルトランジスタそれぞれのソース拡散領
域を含む埋込み拡散層として形成されて構成される。
【0011】また、複数の第1及び第2のメモリセルト
ランジスタそれぞれの浮遊ゲートが、対応するワード線
及び制御ゲートと所定の間隔で相対向し、かつ対応する
第1のビット線,ソース線及び第2のビット線の形成領
域と相対向する領域にわたって形成され、また、複数の
第1及び第2のメモリセルトランジスタそれぞれの浮遊
ゲートが、対応する第1及び第2のワード線の形成領域
と相対向する領域にわたり、かつこれら第1及び第2の
浮遊ゲート間に所定の間隔を保って形成され、前記浮遊
ゲートと前記第1及び第2のワード線との間に、前記浮
遊ゲートと所定の間隔で相対向しかつ前記第1及び第2
のワード線のうちの一方と接続して形成され制御ゲート
としての機能を含む対向電極を設けて構成される。
ランジスタそれぞれの浮遊ゲートが、対応するワード線
及び制御ゲートと所定の間隔で相対向し、かつ対応する
第1のビット線,ソース線及び第2のビット線の形成領
域と相対向する領域にわたって形成され、また、複数の
第1及び第2のメモリセルトランジスタそれぞれの浮遊
ゲートが、対応する第1及び第2のワード線の形成領域
と相対向する領域にわたり、かつこれら第1及び第2の
浮遊ゲート間に所定の間隔を保って形成され、前記浮遊
ゲートと前記第1及び第2のワード線との間に、前記浮
遊ゲートと所定の間隔で相対向しかつ前記第1及び第2
のワード線のうちの一方と接続して形成され制御ゲート
としての機能を含む対向電極を設けて構成される。
【0012】また、複数の第1及び第2のメモリセルト
ランジスタの隣接する列の間の互いに近接する第1及び
第2のビット線に代えて1本のビット線を設け、この1
本のビット線を隣接する列の間で共用するようにして構
成される。
ランジスタの隣接する列の間の互いに近接する第1及び
第2のビット線に代えて1本のビット線を設け、この1
本のビット線を隣接する列の間で共用するようにして構
成される。
【0013】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【0014】図1(a),(b)は本発明の第1の実施
の形態を示す回路図及び配置模式図、図2(a),
(b)はこの実施の形態の構造を示す断面図である。
の形態を示す回路図及び配置模式図、図2(a),
(b)はこの実施の形態の構造を示す断面図である。
【0015】この第1の実施の形態は、行方向,列方向
にマトリクス状に配置された浮遊ゲートを有する複数の
第1のメモリセルトランジスタ(MT11,MT13,
MT21,MT23,・・・)と、これら第1のメモリ
セルトランジスタそれぞれと対応しかつ同一層に近接し
て設けられた浮遊ゲートを有する複数の第2のメモリセ
ルトランジスタ(MT12,MT14,MT22,M2
4,・・・)と、複数の第1のメモリセルトランジスタ
(MT11,MT13,MT21,MT23,・・・)
の各行それぞれと対応して設けられて対応する行の第1
のメモリセルトランジスタの制御ゲートと接続し選択レ
ベルのときこれら第1のメモリセルトランジスタを行単
位で選択状態とする複数の第1のワード線(WL11,
WL21,・・・)と、複数の第2のメモリセルトラン
ジスタ(MT12,MT14,MT22,MT24,・
・・)の各行それぞれと対応して設けられて対応する行
の第2のメモリセルトランジスタの制御ゲートと接続し
選択レベルのときこれら第2のメモリセルトランジスタ
を行単位で選択状態とする複数の第2のワード線(WL
12,WL22,・・・)と、複数の第1のメモリセル
トランジスタ(MT11,MT13,MT21,MT2
3,・・・)の各列それぞれと対応しかつ対応する列の
第1のメモリセルトランジスタそれぞれのドレイン拡散
領域を含む埋込み拡散層として基板SBに形成され対応
する列の選択状態の第1のメモリセルトランジスタの記
憶情報を伝達する複数の第1のビット線(BL1,BL
3,・・・)と、複数の第2のメモリセルトランジスタ
(MT12,MT14,MT22,MT24,・・・)
の各列それぞれと対応しかつ対応する列の第2のメモリ
セルトランジスタそれぞれのドレイン拡散領域を含む埋
込み拡散層として基板SBに形成され対応する列の選択
状態の第2のメモリセルトランジスタの記憶情報を伝達
する複数の第2のビット線(BL2,BL4,・・・)
と、複数の第1及び第2のメモリセルトランジスタ(M
T11〜MT24・・・)の各列それぞれと対応しかつ
対応する列の第1及び第2のメモリセルトランジスタに
共用のソース拡散領域を含む埋込み拡散層として基板S
Bに形成された複数のソース線(SL12,SL34,
・・・)と、行アドレス信号によって複数の第1及び第
2のワード線(WL11〜WL22・・・)のうちの1
本を選択レベルとする行選択回路(図示省略)とを有す
る構成となっている。
にマトリクス状に配置された浮遊ゲートを有する複数の
第1のメモリセルトランジスタ(MT11,MT13,
MT21,MT23,・・・)と、これら第1のメモリ
セルトランジスタそれぞれと対応しかつ同一層に近接し
て設けられた浮遊ゲートを有する複数の第2のメモリセ
ルトランジスタ(MT12,MT14,MT22,M2
4,・・・)と、複数の第1のメモリセルトランジスタ
(MT11,MT13,MT21,MT23,・・・)
の各行それぞれと対応して設けられて対応する行の第1
のメモリセルトランジスタの制御ゲートと接続し選択レ
ベルのときこれら第1のメモリセルトランジスタを行単
位で選択状態とする複数の第1のワード線(WL11,
WL21,・・・)と、複数の第2のメモリセルトラン
ジスタ(MT12,MT14,MT22,MT24,・
・・)の各行それぞれと対応して設けられて対応する行
の第2のメモリセルトランジスタの制御ゲートと接続し
選択レベルのときこれら第2のメモリセルトランジスタ
を行単位で選択状態とする複数の第2のワード線(WL
12,WL22,・・・)と、複数の第1のメモリセル
トランジスタ(MT11,MT13,MT21,MT2
3,・・・)の各列それぞれと対応しかつ対応する列の
第1のメモリセルトランジスタそれぞれのドレイン拡散
領域を含む埋込み拡散層として基板SBに形成され対応
する列の選択状態の第1のメモリセルトランジスタの記
憶情報を伝達する複数の第1のビット線(BL1,BL
3,・・・)と、複数の第2のメモリセルトランジスタ
(MT12,MT14,MT22,MT24,・・・)
の各列それぞれと対応しかつ対応する列の第2のメモリ
セルトランジスタそれぞれのドレイン拡散領域を含む埋
込み拡散層として基板SBに形成され対応する列の選択
状態の第2のメモリセルトランジスタの記憶情報を伝達
する複数の第2のビット線(BL2,BL4,・・・)
と、複数の第1及び第2のメモリセルトランジスタ(M
T11〜MT24・・・)の各列それぞれと対応しかつ
対応する列の第1及び第2のメモリセルトランジスタに
共用のソース拡散領域を含む埋込み拡散層として基板S
Bに形成された複数のソース線(SL12,SL34,
・・・)と、行アドレス信号によって複数の第1及び第
2のワード線(WL11〜WL22・・・)のうちの1
本を選択レベルとする行選択回路(図示省略)とを有す
る構成となっている。
【0016】また、この第1の実施の形態の構造は、第
1及び第2のビット線(BL1〜BL4・・・)及びソ
ース線(SL12,SL34,・・・)が上述したよう
に埋込み拡散層となっており、第1及び第2のメモリセ
ルトランジスタ(MT11〜MT24・・・)それぞれ
の浮遊ゲート(FG11等)が、対応するワード線と同
一の幅で、対応するソース拡散領域(ソース線)とドレ
イン拡散領域(ビット線)との間のチャネル領域(CA
11等)を含む第1のビット線の形成領域上から第2の
ビット線の形成領域上にわたって、対応するワード線及
び制御ゲートと所定の間隔で相対向するように形成され
た構造となっている。
1及び第2のビット線(BL1〜BL4・・・)及びソ
ース線(SL12,SL34,・・・)が上述したよう
に埋込み拡散層となっており、第1及び第2のメモリセ
ルトランジスタ(MT11〜MT24・・・)それぞれ
の浮遊ゲート(FG11等)が、対応するワード線と同
一の幅で、対応するソース拡散領域(ソース線)とドレ
イン拡散領域(ビット線)との間のチャネル領域(CA
11等)を含む第1のビット線の形成領域上から第2の
ビット線の形成領域上にわたって、対応するワード線及
び制御ゲートと所定の間隔で相対向するように形成され
た構造となっている。
【0017】次に、この第1の実施の形態の動作につい
て説明する。
て説明する。
【0018】行選択回路によって複数の第1及び第2の
ワード線(WL11〜WL22・・・)のうちの1本
(例えば、第1のワード線WL11とする)が選択レベ
ルになると、この選択レベルの(第1の)ワード線(W
L11)と対応する行の(第1の)メモリセルトランジ
スタ(MT11,MT13,・・・)が行単位で選択状
態となる。その結果、これら選択状態の(第1の)メモ
リセルトランジスタ(MT11,MT13,・・・)と
対応する(第1の)ビット線(BL1,BL3,・・
・)及びソース線(SL12,SL23,・・・)に、
これら(第1の)メモリセルトランジスタ(MT11,
MT13,・・・)の記憶情報に応じた読出し電流が流
れる。
ワード線(WL11〜WL22・・・)のうちの1本
(例えば、第1のワード線WL11とする)が選択レベ
ルになると、この選択レベルの(第1の)ワード線(W
L11)と対応する行の(第1の)メモリセルトランジ
スタ(MT11,MT13,・・・)が行単位で選択状
態となる。その結果、これら選択状態の(第1の)メモ
リセルトランジスタ(MT11,MT13,・・・)と
対応する(第1の)ビット線(BL1,BL3,・・
・)及びソース線(SL12,SL23,・・・)に、
これら(第1の)メモリセルトランジスタ(MT11,
MT13,・・・)の記憶情報に応じた読出し電流が流
れる。
【0019】このとき、ソース線(SL12,SL3
4,・・・)と接続する他方の(第2の)メモリセルト
ランジスタ(MT12,MT14,・・・)は、その制
御ゲートと接続する(第2の)ワード線(WL12)が
非選択レベルとなっていて非選択状態であるので、ソー
ス線(SL12,SL34,・・・)には、(第1の)
メモリセルトランジスタ(MT11,MT13,・・
・)1個ずつの読出し電流しか流れない。すなわち、1
本のソース線を共用する第1及び第2のメモリセルトラ
ンジスタのうちの一方のみが選択状態となり、他方は非
選択状態であるので、1本のソース線には1個のメモリ
セルトランジスタの読出し電流しか流れない。従って、
メモリセルトランジスタの記憶情報の違い(オンかオフ
かの)によるソース線の電圧降下の差及び電圧降下その
ものを小さくすることができるので(従来例の1/
2)、読出し動作マージンを大きくすることができ、ま
た、メモリセルトランジスタ1個当りの読出電流を読出
し動作マージンが十分とれる範囲で大きくすることがで
きるので、動作速度を速くすることができる。
4,・・・)と接続する他方の(第2の)メモリセルト
ランジスタ(MT12,MT14,・・・)は、その制
御ゲートと接続する(第2の)ワード線(WL12)が
非選択レベルとなっていて非選択状態であるので、ソー
ス線(SL12,SL34,・・・)には、(第1の)
メモリセルトランジスタ(MT11,MT13,・・
・)1個ずつの読出し電流しか流れない。すなわち、1
本のソース線を共用する第1及び第2のメモリセルトラ
ンジスタのうちの一方のみが選択状態となり、他方は非
選択状態であるので、1本のソース線には1個のメモリ
セルトランジスタの読出し電流しか流れない。従って、
メモリセルトランジスタの記憶情報の違い(オンかオフ
かの)によるソース線の電圧降下の差及び電圧降下その
ものを小さくすることができるので(従来例の1/
2)、読出し動作マージンを大きくすることができ、ま
た、メモリセルトランジスタ1個当りの読出電流を読出
し動作マージンが十分とれる範囲で大きくすることがで
きるので、動作速度を速くすることができる。
【0020】また、この第1の実施の形態では、1個の
メモリセルトランジスタ(例えばMT11)の浮遊ゲー
ト(FG11)が、第1のビット線(BL1)上から第
2のビット線(BL2)上にわたって形成されているの
で、その面積が従来例より大きく、対応するワード線
(WL11)及び制御ゲート(CG11)との結合容量
を大きくすることができ(従来例の2.5倍)、従って
メモリセルトランジスタへの情報の書込みや消去の際の
電圧を低くすることができ、低電圧化が容易となる。
メモリセルトランジスタ(例えばMT11)の浮遊ゲー
ト(FG11)が、第1のビット線(BL1)上から第
2のビット線(BL2)上にわたって形成されているの
で、その面積が従来例より大きく、対応するワード線
(WL11)及び制御ゲート(CG11)との結合容量
を大きくすることができ(従来例の2.5倍)、従って
メモリセルトランジスタへの情報の書込みや消去の際の
電圧を低くすることができ、低電圧化が容易となる。
【0021】図3(a)〜(c)は本発明の第2の実施
の形態を示す配置模式図及び断面図である。
の形態を示す配置模式図及び断面図である。
【0022】この第2の実施の形態の回路図は図1
(a)に示された第1の実施の形態と変らないが、構造
において、ワード線(WL11〜WL22・・・),浮
遊ゲート(FG11等),制御ゲート(CG11等)な
どが第1の実施の形態と異なる。
(a)に示された第1の実施の形態と変らないが、構造
において、ワード線(WL11〜WL22・・・),浮
遊ゲート(FG11等),制御ゲート(CG11等)な
どが第1の実施の形態と異なる。
【0023】この第2の実施の形態では、第1のメモリ
セルトランジスタ(例えばMT11)の浮遊ゲート(F
G11)が、対応する第1及び第2のワード線(WL1
1,WL12)の形成領域と相対向する領域にわたり、
かつ隣接する第2のメモリセルトランジスタ(例えばM
T12)の浮遊ゲートとの間に所定の間隔を保つよう
に、第1のビット線(BL1)上と、第1のビット線
(BL1)及びソース線(SL12)間のチャネル領域
(CA11)を含む領域上とを合せた領域に形成され、
第2のメモリセルトランジスタ(例えばMT12)の浮
遊ゲート(FG12)が、対応する第1及び第2のワー
ド線(WL11,WL12)の形成領域と相対向する領
域にわたり、かつ隣接する第1のメモリセルトランジス
タ(MT11,MT13)の浮遊ゲートとの間に所定の
間隔を保つように、第2のビット線(BL2)上と、第
2のビット線(BL2)及びソース線(SL12)間の
チャネル領域(CA12)を含む領域上とを合せた領域
に形成されている。そして、これら第1及び第2のメモ
リセルトランジスタの浮遊ゲート(FG11,FG1
2)と第1及び第2のワード線との間には、これら浮遊
ゲートそれぞれと所定の間隔で相対向し、かつコンタク
トCTにより対応するワード線(FG11側はWL1
1、FG12側はWL12)と接続して形成され制御ゲ
ートとしての機能を含む対向電極(CGP11,CGP
12)が設けられている。
セルトランジスタ(例えばMT11)の浮遊ゲート(F
G11)が、対応する第1及び第2のワード線(WL1
1,WL12)の形成領域と相対向する領域にわたり、
かつ隣接する第2のメモリセルトランジスタ(例えばM
T12)の浮遊ゲートとの間に所定の間隔を保つよう
に、第1のビット線(BL1)上と、第1のビット線
(BL1)及びソース線(SL12)間のチャネル領域
(CA11)を含む領域上とを合せた領域に形成され、
第2のメモリセルトランジスタ(例えばMT12)の浮
遊ゲート(FG12)が、対応する第1及び第2のワー
ド線(WL11,WL12)の形成領域と相対向する領
域にわたり、かつ隣接する第1のメモリセルトランジス
タ(MT11,MT13)の浮遊ゲートとの間に所定の
間隔を保つように、第2のビット線(BL2)上と、第
2のビット線(BL2)及びソース線(SL12)間の
チャネル領域(CA12)を含む領域上とを合せた領域
に形成されている。そして、これら第1及び第2のメモ
リセルトランジスタの浮遊ゲート(FG11,FG1
2)と第1及び第2のワード線との間には、これら浮遊
ゲートそれぞれと所定の間隔で相対向し、かつコンタク
トCTにより対応するワード線(FG11側はWL1
1、FG12側はWL12)と接続して形成され制御ゲ
ートとしての機能を含む対向電極(CGP11,CGP
12)が設けられている。
【0024】この第2の実施の形態でも、浮遊ゲートの
面積が従来例より大きく、かつ対応するワード線と接続
し所定の間隔で相対向する対向電極が設けられているの
で、浮遊ゲートと対向電極との間の結合容量、従ってワ
ード線に対する結合容量を大きくすることができ(従来
例の2倍強)、第1の実施の形態と同様に低電圧化が容
易となる。
面積が従来例より大きく、かつ対応するワード線と接続
し所定の間隔で相対向する対向電極が設けられているの
で、浮遊ゲートと対向電極との間の結合容量、従ってワ
ード線に対する結合容量を大きくすることができ(従来
例の2倍強)、第1の実施の形態と同様に低電圧化が容
易となる。
【0025】また、第1及び第2のメモリセルトランジ
スタ(例えばMT11,MT12)の浮遊ゲート(FG
11,FG12)それぞれが対応する第1及び第2のワ
ード線(WL11,WL12)にわたって形成され、か
つこれら浮遊ゲート間には所定の間隔が設けられている
ので、これら浮遊ゲートと第1及び第2のワード線とを
接続するコンタクトCTの位置が、互いにずれていてこ
のコンタクトを設けるのに隣接するコンタクトの影響を
受けることがない。従って、隣接するワード線及びコン
タクトが互いに所定の間隔を保つようにすれば、コンタ
クト部分以外のワード線の幅を細くすることができ、そ
の分、ワード線のピッチを小さくすることができて第1
の実施の形態よりチップ面積を小さくすることができ
る、という利点がある。
スタ(例えばMT11,MT12)の浮遊ゲート(FG
11,FG12)それぞれが対応する第1及び第2のワ
ード線(WL11,WL12)にわたって形成され、か
つこれら浮遊ゲート間には所定の間隔が設けられている
ので、これら浮遊ゲートと第1及び第2のワード線とを
接続するコンタクトCTの位置が、互いにずれていてこ
のコンタクトを設けるのに隣接するコンタクトの影響を
受けることがない。従って、隣接するワード線及びコン
タクトが互いに所定の間隔を保つようにすれば、コンタ
クト部分以外のワード線の幅を細くすることができ、そ
の分、ワード線のピッチを小さくすることができて第1
の実施の形態よりチップ面積を小さくすることができ
る、という利点がある。
【0026】また、図3(a)〜(c)では、メモリセ
ルトランジスタ(例えばMT11)のチャネル領域(C
A11)が、コンタクトCTが設けられている領域と対
応するビット線(BL1)の部分と、このビット線の部
分と対応するソース線(SL12)の部分との間に設け
られているが、対応するビット線とソース線との間の浮
遊ゲート下であればどこでもよく、これに限定されるも
のではなく、また、チャネル領域の面積もこの範囲であ
れば任意に設定することができる。
ルトランジスタ(例えばMT11)のチャネル領域(C
A11)が、コンタクトCTが設けられている領域と対
応するビット線(BL1)の部分と、このビット線の部
分と対応するソース線(SL12)の部分との間に設け
られているが、対応するビット線とソース線との間の浮
遊ゲート下であればどこでもよく、これに限定されるも
のではなく、また、チャネル領域の面積もこの範囲であ
れば任意に設定することができる。
【0027】図4(a),(b)は本発明の第3の実施
の形態を示す回路図及び配置模式図である。
の形態を示す回路図及び配置模式図である。
【0028】この第3の実施の形態が図1(a),
(b)及び図2(a),(b)に示された第1の実施の
形態と相違する点は、複数の第1及び第2のメモリセル
トランジスタ(MT11〜MT24・・・)の隣接する
列の間の互いに近接する第1及び第2のビット線(例え
ばBL2,BL3)に代えて、1本のビット線(BL2
3)を設け、この1本のビット線を隣接する列の間で共
用するようにした点である。
(b)及び図2(a),(b)に示された第1の実施の
形態と相違する点は、複数の第1及び第2のメモリセル
トランジスタ(MT11〜MT24・・・)の隣接する
列の間の互いに近接する第1及び第2のビット線(例え
ばBL2,BL3)に代えて、1本のビット線(BL2
3)を設け、この1本のビット線を隣接する列の間で共
用するようにした点である。
【0029】なお、隣接する列の間に互いに近接する第
1及び第2のビット線が配置されるようにするには、第
1のメモリセルトランジスタの列と第2のメモリセルト
ランジスタの列とを交互に配置すればよく、このように
配置することにより、同一行の隣接する第1及び第2の
メモリセルトランジスタが同時に選択状態となることも
ない。
1及び第2のビット線が配置されるようにするには、第
1のメモリセルトランジスタの列と第2のメモリセルト
ランジスタの列とを交互に配置すればよく、このように
配置することにより、同一行の隣接する第1及び第2の
メモリセルトランジスタが同時に選択状態となることも
ない。
【0030】この第3の実施の形態では、隣接する列の
間のビット線が1本となったため、浮遊ゲートの面積が
第1,第2の実施の形態より小さく、ワード線に対する
結合容量も小さくなるものの従来例より大きく(従来例
の1.5倍)、第1,第2の実施の形態と同様に、読出
し動作マージンを大きくすることができ、動作速度を速
くすることができ、かつ低電圧化が容易であるほか、ビ
ット線の数を従来例及び第1,第2の実施例のほぼ半分
とすることができ、その分、チップ面積を小さくするこ
とができる。
間のビット線が1本となったため、浮遊ゲートの面積が
第1,第2の実施の形態より小さく、ワード線に対する
結合容量も小さくなるものの従来例より大きく(従来例
の1.5倍)、第1,第2の実施の形態と同様に、読出
し動作マージンを大きくすることができ、動作速度を速
くすることができ、かつ低電圧化が容易であるほか、ビ
ット線の数を従来例及び第1,第2の実施例のほぼ半分
とすることができ、その分、チップ面積を小さくするこ
とができる。
【0031】
【発明の効果】以上説明したように本発明は、マトリク
ス状に配置された複数の第1のメモリセルトランジスタ
それぞれと対応し近接して第2のメモリセルトランジス
タを設け、複数の第1のメモリセルトランジスタの各行
と対応する複数の第1のワード線と複数の第2のメモリ
セルトランジスタの各行と対応する複数の第2のワード
線とを設けてこれら複数の第1及び第2のワード線のう
ちの1本と対応する行のメモリセルトランジスタを選択
するようにし、複数の第1及び第2のメモリセルトラン
ジスタの各列と対応する複数のビット線を設け、対応す
る列の第1及び第2のメモリセルトランジスタで共用す
るソース線を設けた構成とすることにより、1本のソー
ス線には、これを共用する第1及び第2のメモリセルト
ランジスタのうちの一方の1個のメモリセルトランジス
タの読出し電流しか流れないので、ソース線の電圧降下
及びその差を小さくすることができて読出し動作マージ
ンを大きくすることができ、かつ、メモリセルトランジ
スタ1個当りの読出し電流を読出し動作マージンを十分
とれる範囲で大きくすることができるので動作速度を速
くすることができ、また、浮遊ゲートの面積を大きくす
ることができるので、ワード線及び制御ゲートとの間の
結合容量を大きくすることができて書込み,消去の際の
電圧を低くでき、従って低電圧化が容易になるという効
果がある。
ス状に配置された複数の第1のメモリセルトランジスタ
それぞれと対応し近接して第2のメモリセルトランジス
タを設け、複数の第1のメモリセルトランジスタの各行
と対応する複数の第1のワード線と複数の第2のメモリ
セルトランジスタの各行と対応する複数の第2のワード
線とを設けてこれら複数の第1及び第2のワード線のう
ちの1本と対応する行のメモリセルトランジスタを選択
するようにし、複数の第1及び第2のメモリセルトラン
ジスタの各列と対応する複数のビット線を設け、対応す
る列の第1及び第2のメモリセルトランジスタで共用す
るソース線を設けた構成とすることにより、1本のソー
ス線には、これを共用する第1及び第2のメモリセルト
ランジスタのうちの一方の1個のメモリセルトランジス
タの読出し電流しか流れないので、ソース線の電圧降下
及びその差を小さくすることができて読出し動作マージ
ンを大きくすることができ、かつ、メモリセルトランジ
スタ1個当りの読出し電流を読出し動作マージンを十分
とれる範囲で大きくすることができるので動作速度を速
くすることができ、また、浮遊ゲートの面積を大きくす
ることができるので、ワード線及び制御ゲートとの間の
結合容量を大きくすることができて書込み,消去の際の
電圧を低くでき、従って低電圧化が容易になるという効
果がある。
【図1】本発明の第1の実施の形態を示す回路図及び配
置模式図である。
置模式図である。
【図2】図1に示された実施の形態の構造を示す断面図
である。
である。
【図3】本発明の第2の実施の形態の構造を示す配置模
式図及び断面図である。
式図及び断面図である。
【図4】本発明の第3の実施の形態を示す回路図及び配
置模式図である。
置模式図である。
【図5】従来の不揮発性半導体メモリの一例を示す回路
図及び配置模式図である。
図及び配置模式図である。
【図6】図5に示された不揮発性半導体メモリの構造を
示す断面図である。
示す断面図である。
BL1〜BL4,BL01,BL23,BL45 ビ
ット線 CA11,CA12,CA21,CA22 チャネル
領域 CG11,CG21 制御ゲート CGP11,CGP12,CGP21,CGP22
対向電極 CT コンタクト FG11,FG12,FG21,FG22 浮遊ゲー
ト MT11〜MT14,MT21〜MT24 メモリセ
ルトランジスタ SL12,SL34 ソース線 WL1,WL2,WL11,WL12,WL21,WL
22 ワード線
ット線 CA11,CA12,CA21,CA22 チャネル
領域 CG11,CG21 制御ゲート CGP11,CGP12,CGP21,CGP22
対向電極 CT コンタクト FG11,FG12,FG21,FG22 浮遊ゲー
ト MT11〜MT14,MT21〜MT24 メモリセ
ルトランジスタ SL12,SL34 ソース線 WL1,WL2,WL11,WL12,WL21,WL
22 ワード線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 27/115 G11C 16/02 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (5)
- 【請求項1】 行方向,列方向にマトリクス状に配置さ
れた浮遊ゲートを有する複数の第1のメモリセルトラン
ジスタと、これら複数の第1のメモリセルトランジスタ
それぞれと対応しかつ同一層に近接して設けられた浮遊
ゲートを有する複数の第2のメモリセルトランジスタ
と、前記複数の第1のメモリセルトランジスタの各行そ
れぞれと対応して設けられて対応する行の第1のメモリ
セルトランジスタの制御ゲートと接続し選択レベルのと
きこれら第1のメモリセルトランジスタを行単位で選択
状態とする複数の第1のワード線と、前記複数の第2の
メモリセルトランジスタの各行それぞれと対応して設け
られて対応する行の第2のメモリセルトランジスタの制
御ゲートと接続し選択レベルのときこれら第2のメモリ
セルトランジスタを行単位で選択状態とする複数の第2
のワード線と、前記複数の第1のメモリセルトランジス
タの各列それぞれと対応して設けられ対応する列の選択
状態の第1のメモリセルトランジスタの記憶情報を伝達
する複数の第1のビット線と、前記複数の第2のメモリ
セルトランジスタの各列それぞれと対応して設けられ対
応する列の選択状態の第2のメモリセルトランジスタの
記憶情報を伝達する複数の第2のビット線と、前記複数
の第1及び第2のメモリセルトランジスタの各列それぞ
れと対応して設けられ対応する列の第1及び第2のメモ
リセルトランジスタのソースと共通接続する複数のソー
ス線と、行アドレス信号に従って前記複数の第1及び第
2のワード線のうちの1本を選択レベルとする行選択回
路とを有することを特徴とする不揮発性半導体メモリ。 - 【請求項2】 複数の第1及び第2のビット線それぞれ
が、対応する列のメモリセルトランジスタそれぞれのド
レイン拡散領域を含む埋込み拡散層として形成され、複
数のソース線それぞれが、対応する列の第1及び第2の
メモリセルトランジスタそれぞれのソース拡散領域を含
む埋込み拡散層として形成された請求項1記載の不揮発
性半導体メモリ。 - 【請求項3】 複数の第1及び第2のメモリセルトラン
ジスタそれぞれの浮遊ゲートが、対応するワード線及び
制御ゲートと所定の間隔で相対向し、かつ対応する第1
のビット線,ソース線及び第2のビット線の形成領域と
相対向する領域にわたって形成された請求項2記載の不
揮発性半導体メモリ。 - 【請求項4】 複数の第1及び第2のメモリセルトラン
ジスタそれぞれの浮遊ゲートが、対応する第1及び第2
のワード線の形成領域と相対向する領域にわたり、かつ
これら第1及び第2の浮遊ゲート間に所定の間隔を保っ
て形成され、前記浮遊ゲートと前記第1及び第2のワー
ド線との間に、前記浮遊ゲートと所定の間隔で相対向し
かつ前記第1及び第2のワード線のうちの一方と接続し
て形成され制御ゲートとしての機能を含む対向電極を設
けた請求項2記載の不揮発性半導体メモリ。 - 【請求項5】 複数の第1及び第2のメモリセルトラン
ジスタの隣接する列の間の互いに近接する第1及び第2
のビット線に代えて1本のビット線を設け、この1本の
ビット線を隣接する列の間で共用するようにした請求項
1記載の不揮発性半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27732295A JP2755232B2 (ja) | 1995-10-25 | 1995-10-25 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27732295A JP2755232B2 (ja) | 1995-10-25 | 1995-10-25 | 不揮発性半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09121037A JPH09121037A (ja) | 1997-05-06 |
JP2755232B2 true JP2755232B2 (ja) | 1998-05-20 |
Family
ID=17581926
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27732295A Expired - Fee Related JP2755232B2 (ja) | 1995-10-25 | 1995-10-25 | 不揮発性半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2755232B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4917363B2 (ja) * | 2006-06-20 | 2012-04-18 | シャープ株式会社 | 半導体記憶装置およびそれを備えた電子機器 |
JP2009164291A (ja) * | 2007-12-28 | 2009-07-23 | Fujitsu Ltd | メモリ装置 |
US10199100B1 (en) * | 2017-09-28 | 2019-02-05 | Inston Inc. | Sensing circuit and memory using thereof |
-
1995
- 1995-10-25 JP JP27732295A patent/JP2755232B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09121037A (ja) | 1997-05-06 |
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Legal Events
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---|---|---|---|
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