JP3348517B2 - 薄膜電界効果トランジスタの製造方法 - Google Patents
薄膜電界効果トランジスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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-
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Description
【０００１】
【産業上の利用分野】本発明は、閾値電圧Ｖthの変動や
ドレイン耐圧の低下を防止できる薄膜電界効果トランジ
スタ（薄膜ＦＥＴ）の製造方法に関する。
ドレイン耐圧の低下を防止できる薄膜電界効果トランジ
スタ（薄膜ＦＥＴ）の製造方法に関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）の動作
時には、ソース領域からチャネル領域に注入されたキャ
リアがドレイン端に生じている高電界領域の結晶格子に
衝突し、電子−正孔対が発生する。バルク半導体基板上
に形成されたＦＥＴの場合は、これら少数キャリアのい
ずれか一方がチャネル領域に流れ込んだとしても、最終
的には基板電流としてリークされるため、特に問題とな
ることはなかった。
時には、ソース領域からチャネル領域に注入されたキャ
リアがドレイン端に生じている高電界領域の結晶格子に
衝突し、電子−正孔対が発生する。バルク半導体基板上
に形成されたＦＥＴの場合は、これら少数キャリアのい
ずれか一方がチャネル領域に流れ込んだとしても、最終
的には基板電流としてリークされるため、特に問題とな
ることはなかった。
【０００３】近年、従来のバルク半導体基板に代わり、
ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基
板上にＦＥＴを形成することが行われている。これは、
絶縁性基板上のシリコン薄膜にＦＥＴを形成する方法で
あり、接合容量の低減による動作の高速化や、素子間分
離の容易化にメリットがある。ところが、ＳＯＩ基板上
に形成される薄膜ＦＥＴは、シリコン薄膜の周囲が絶縁
性基板に囲まれて浮遊状態となっており、衝突イオン化
により生じた少数キャリアを基板側にリークさせること
ができない。このため、少数キャリアがチャネル領域に
蓄積されてそのポテンシャルを変化させ、閾値電圧Ｖth
の変動やドレイン耐圧の低下を招く問題があった。
ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基
板上にＦＥＴを形成することが行われている。これは、
絶縁性基板上のシリコン薄膜にＦＥＴを形成する方法で
あり、接合容量の低減による動作の高速化や、素子間分
離の容易化にメリットがある。ところが、ＳＯＩ基板上
に形成される薄膜ＦＥＴは、シリコン薄膜の周囲が絶縁
性基板に囲まれて浮遊状態となっており、衝突イオン化
により生じた少数キャリアを基板側にリークさせること
ができない。このため、少数キャリアがチャネル領域に
蓄積されてそのポテンシャルを変化させ、閾値電圧Ｖth
の変動やドレイン耐圧の低下を招く問題があった。
【０００４】この現象は、特にＮＭＯＳで顕著である。
図８に、従来の薄膜ＦＥＴ（ＮＭＯＳ）のエネルギー・
バンド図を示す。Ｅｖは価電子帯の上端、Ｅｃは伝導帯
の下端をそれぞれ表すエネルギー準位であり、この場合
の少数キャリアはホールＨである。ｎ型のドレイン領域
に正電圧が印加されているため、チャネル領域とドレイ
ン領域との間には、両者の擬フェルミ準位Ｅｆ２，Ｅ
ｆ３間のエネルギー差に相当する逆バイアスｂｃｄがか
かっている。
図８に、従来の薄膜ＦＥＴ（ＮＭＯＳ）のエネルギー・
バンド図を示す。Ｅｖは価電子帯の上端、Ｅｃは伝導帯
の下端をそれぞれ表すエネルギー準位であり、この場合
の少数キャリアはホールＨである。ｎ型のドレイン領域
に正電圧が印加されているため、チャネル領域とドレイ
ン領域との間には、両者の擬フェルミ準位Ｅｆ２，Ｅ
ｆ３間のエネルギー差に相当する逆バイアスｂｃｄがか
かっている。
【０００５】一方、ソース領域とチャネル領域との間に
は、ホールの蓄積により両者の擬フェルミ準位Ｅｆ１，
Ｅｆ２間のエネルギー差に相当する順バイアスｂｓｃが
かかっている。すなわち、衝突イオン化によりドレイン
領域に発生したホールの一部Ｈ１は、ソース領域から注
入される電子ｅ−と再結合して消滅するが、その他のホ
ールＨ２はソース領域へ拡散して拡散電流を生ずる。し
かし、拡散による電荷の消滅速度が一般に遅いこと、ま
た拡散電流が基板へリークできないこと等の理由によ
り、チャネル領域内のソース領域近傍にホールが蓄積さ
れ、該チャネル領域のポテンシャルが上昇するからであ
る。このポテンシャル上昇は、発生するホール数と消滅
または流出するホール数とが均衡するところ（定常状
態）で停止するが、これによりＦＥＴの閾値電圧Ｖｔｈ
が変化してしまう。
は、ホールの蓄積により両者の擬フェルミ準位Ｅｆ１，
Ｅｆ２間のエネルギー差に相当する順バイアスｂｓｃが
かかっている。すなわち、衝突イオン化によりドレイン
領域に発生したホールの一部Ｈ１は、ソース領域から注
入される電子ｅ−と再結合して消滅するが、その他のホ
ールＨ２はソース領域へ拡散して拡散電流を生ずる。し
かし、拡散による電荷の消滅速度が一般に遅いこと、ま
た拡散電流が基板へリークできないこと等の理由によ
り、チャネル領域内のソース領域近傍にホールが蓄積さ
れ、該チャネル領域のポテンシャルが上昇するからであ
る。このポテンシャル上昇は、発生するホール数と消滅
または流出するホール数とが均衡するところ（定常状
態）で停止するが、これによりＦＥＴの閾値電圧Ｖｔｈ
が変化してしまう。
【０００６】この問題を解決するための薄膜ＦＥＴとし
て、特開平４−３１３２４２号公報には、シリコン薄膜
からなるソース領域にゲルマニウム（Ｇｅ）をイオン注
入し、該ソース領域の禁止帯幅（バンド・ギャップ）を
チャネル領域のそれよりも狭くすることにより、チャネ
ル領域からソース領域へのホールの流出を促進した薄膜
ＦＥＴが開示されている。
て、特開平４−３１３２４２号公報には、シリコン薄膜
からなるソース領域にゲルマニウム（Ｇｅ）をイオン注
入し、該ソース領域の禁止帯幅（バンド・ギャップ）を
チャネル領域のそれよりも狭くすることにより、チャネ
ル領域からソース領域へのホールの流出を促進した薄膜
ＦＥＴが開示されている。
【０００７】この薄膜ＦＥＴのエネルギー・バンド図
は、図９に示されるものであり、チャネル領域の禁止帯
幅ＢＧｃｈに比べてソース領域の禁止帯幅ＢＧｓが小と
されている。これにより、チャネル領域からソース領域
へ注入されるホールＨ２に対するエネルギー障壁ｈ１が
低くなり、ソース領域へのホールＨ２の流出が促進され
る。
は、図９に示されるものであり、チャネル領域の禁止帯
幅ＢＧｃｈに比べてソース領域の禁止帯幅ＢＧｓが小と
されている。これにより、チャネル領域からソース領域
へ注入されるホールＨ２に対するエネルギー障壁ｈ１が
低くなり、ソース領域へのホールＨ２の流出が促進され
る。
【０００８】
【発明が解決しようとする課題】ところで、上述の薄膜
ＦＥＴにおいては、Ｇｅの拡散プロファイルの制御が実
際のデバイス特性に大きな影響を及ぼす。ここで、Ｇｅ
はパターニングされたゲート電極をマスクとするイオン
注入により自己整合的にシリコン薄膜中にドーピングさ
れるが、その後、結晶欠陥回復のための熱処理を経る際
に、ゲート電極直下のチャネル領域ヘも若干拡散する。
すると、図示されるように、ソース領域近傍のチャネル
領域における禁止帯幅も減少し、結果的にソース領域か
らチャネル領域へ注入される電子に対する障壁ｈ２まで
減少してしまう。このため、前述のポテンシャル上昇に
伴うチャネル領域への電子の注入効率が上昇し、閾値電
圧Ｖｔｈの変動やドレイン耐圧の劣化が助長されてしま
う問題があった。
ＦＥＴにおいては、Ｇｅの拡散プロファイルの制御が実
際のデバイス特性に大きな影響を及ぼす。ここで、Ｇｅ
はパターニングされたゲート電極をマスクとするイオン
注入により自己整合的にシリコン薄膜中にドーピングさ
れるが、その後、結晶欠陥回復のための熱処理を経る際
に、ゲート電極直下のチャネル領域ヘも若干拡散する。
すると、図示されるように、ソース領域近傍のチャネル
領域における禁止帯幅も減少し、結果的にソース領域か
らチャネル領域へ注入される電子に対する障壁ｈ２まで
減少してしまう。このため、前述のポテンシャル上昇に
伴うチャネル領域への電子の注入効率が上昇し、閾値電
圧Ｖｔｈの変動やドレイン耐圧の劣化が助長されてしま
う問題があった。
【０００９】そこで、本発明は、Ｇｅの拡散プロファイ
ルを制御して、ソース領域への少数キャリアの流出を効
果的に促進できる薄膜ＦＥＴの製造方法を提供すること
を目的とする。
ルを制御して、ソース領域への少数キャリアの流出を効
果的に促進できる薄膜ＦＥＴの製造方法を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】本発明は、上述の目的を
達成するために提案されるものである。すなわち、本発
明の薄膜ＦＥＴの製造方法は、シリコン薄膜上にゲート
絶縁膜を介して形成されたゲート電極をマスクとして該
シリコン薄膜にゲルマニウムをイオン注入する工程と、
前記ゲート電極の側壁面上にサイドウォールを形成する
工程と、前記ゲート電極とサイドウォールの双方をマス
クとして前記シリコン薄膜上にゲルマニウムをイオン注
入する工程とを有する。
達成するために提案されるものである。すなわち、本発
明の薄膜ＦＥＴの製造方法は、シリコン薄膜上にゲート
絶縁膜を介して形成されたゲート電極をマスクとして該
シリコン薄膜にゲルマニウムをイオン注入する工程と、
前記ゲート電極の側壁面上にサイドウォールを形成する
工程と、前記ゲート電極とサイドウォールの双方をマス
クとして前記シリコン薄膜上にゲルマニウムをイオン注
入する工程とを有する。
【００１１】上記サイドウォールとしては、ＬＤＤ構造
を有するＭＯＳ−ＦＥＴの製造工程で一般に形成される
ものを、そのまま使用することができる。
を有するＭＯＳ−ＦＥＴの製造工程で一般に形成される
ものを、そのまま使用することができる。
【００１２】このような製造方法により製造される薄膜
ＦＥＴは、絶縁性基板上の半導体薄膜に形成され、ソー
ス領域の禁止帯幅がチャネル領域から遠ざかるにつれて
２段階に分けて縮小されてなるものである。
ＦＥＴは、絶縁性基板上の半導体薄膜に形成され、ソー
ス領域の禁止帯幅がチャネル領域から遠ざかるにつれて
２段階に分けて縮小されてなるものである。
【００１３】ここで、ＦＥＴのソース領域は一般にゲー
ト電極を挟んでドレイン領域と対称な位置関係にあり、
両領域はその製造工程において該ゲート電極をマスクと
するイオン注入により同時に形成される。したがって、
この製造方法により製造される薄膜ＦＥＴは、ドレイン
領域の禁止帯幅についても同様にチャネル領域から遠ざ
かるにつれて２段階に分けて縮小される。
ト電極を挟んでドレイン領域と対称な位置関係にあり、
両領域はその製造工程において該ゲート電極をマスクと
するイオン注入により同時に形成される。したがって、
この製造方法により製造される薄膜ＦＥＴは、ドレイン
領域の禁止帯幅についても同様にチャネル領域から遠ざ
かるにつれて２段階に分けて縮小される。
【００１４】ここで、前記ソース領域の禁止帯の最大幅
は、前記チャネル領域の禁止帯幅以下とされていること
が特に好適である。この薄膜ＦＥＴでは、前記半導体薄
膜にシリコン薄膜、前記ソース領域をゲルマニウムを含
むシリコン薄膜を用いることで、格子定数の整合の良い
実用的な薄膜ＦＥＴとなる。
は、前記チャネル領域の禁止帯幅以下とされていること
が特に好適である。この薄膜ＦＥＴでは、前記半導体薄
膜にシリコン薄膜、前記ソース領域をゲルマニウムを含
むシリコン薄膜を用いることで、格子定数の整合の良い
実用的な薄膜ＦＥＴとなる。
【００１５】
【作用】本発明の薄膜ＦＥＴの製造方法によれば、ゲー
ト電極をマスクとした１回目のＧｅイオン注入と、ゲー
ト電極およびその側壁面に形成されるサイドウォールの
双方をマスクとした２回目のＧｅイオン注入とを行うこ
とにより、Ｇｅの導入されないゲート電極直下の領域
（チャネル領域）、１回目のイオン注入時のみＧｅが導
入されるサイドウォール直下の領域（低濃度ソース領
域）、２回のイオ注入を受けてＧｅがドーピングされた
領域（高濃度ソース領域）を自己整合的に形成すること
ができる。
ト電極をマスクとした１回目のＧｅイオン注入と、ゲー
ト電極およびその側壁面に形成されるサイドウォールの
双方をマスクとした２回目のＧｅイオン注入とを行うこ
とにより、Ｇｅの導入されないゲート電極直下の領域
（チャネル領域）、１回目のイオン注入時のみＧｅが導
入されるサイドウォール直下の領域（低濃度ソース領
域）、２回のイオ注入を受けてＧｅがドーピングされた
領域（高濃度ソース領域）を自己整合的に形成すること
ができる。
【００１６】このような製造方法により製造された薄膜
ＦＥＴは、ソース領域の禁止帯幅がチャネル領域から遠
ざかるにつれて２段階に分けて縮小されているため、ポ
テンシャルの傾きにより形成されるドリフト電界の寄与
により、ソース領域内における少数キャリアの移動度が
高くなる。この効果は、ソース領域の禁止帯の最大幅が
チャネル領域の禁止帯幅と同じであっても見込まれる。
言い換えれば、この製造方法により製造された薄膜ＦＥ
Ｔではソース領域の禁止帯の最大幅を特に狭めることを
行わず、したがってこの部分のエネルギー障壁が従来の
薄膜ＦＥＴのそれと変わらなくても、少数キャリアの流
出を円滑化できる。このことは、たとえばシリコン薄膜
中にＧｅをドーピングして禁止帯幅の制御を行う場合
に、ソース領域の端部のＧｅ濃度をそれ程高める必要が
ないことを意味する。したがって製法上、ソース領域か
らチャネル領域へのＧｅの拡散を極めて低く抑えること
ができ、前述のようにソース−チャネル間の電子に対す
るエネルギー障壁を低下させる懸念がない。この結果、
閾値電圧Ｖｔｈの変動やドレイン耐圧の劣化を防止する
効果が得られる。
ＦＥＴは、ソース領域の禁止帯幅がチャネル領域から遠
ざかるにつれて２段階に分けて縮小されているため、ポ
テンシャルの傾きにより形成されるドリフト電界の寄与
により、ソース領域内における少数キャリアの移動度が
高くなる。この効果は、ソース領域の禁止帯の最大幅が
チャネル領域の禁止帯幅と同じであっても見込まれる。
言い換えれば、この製造方法により製造された薄膜ＦＥ
Ｔではソース領域の禁止帯の最大幅を特に狭めることを
行わず、したがってこの部分のエネルギー障壁が従来の
薄膜ＦＥＴのそれと変わらなくても、少数キャリアの流
出を円滑化できる。このことは、たとえばシリコン薄膜
中にＧｅをドーピングして禁止帯幅の制御を行う場合
に、ソース領域の端部のＧｅ濃度をそれ程高める必要が
ないことを意味する。したがって製法上、ソース領域か
らチャネル領域へのＧｅの拡散を極めて低く抑えること
ができ、前述のようにソース−チャネル間の電子に対す
るエネルギー障壁を低下させる懸念がない。この結果、
閾値電圧Ｖｔｈの変動やドレイン耐圧の劣化を防止する
効果が得られる。
【００１７】もちろん、ソース領域の禁止帯の最大幅を
チャネル領域の禁止帯幅より小さく設定すれば、ソース
領域への少数キャリアの注入そのものも多くなるため、
上述の防止効果は一層向上する。
チャネル領域の禁止帯幅より小さく設定すれば、ソース
領域への少数キャリアの注入そのものも多くなるため、
上述の防止効果は一層向上する。
【００１８】
【実施例】以下、本発明の具体的な実施例について説明
する。
する。
【００１９】まず、本発明の製造方法により製造される
薄膜ＮＭＯＳ−ＦＥＴについて、図１のエネルギー・バ
ンド図を参照しながら説明する。Ｅｖは価電子帯の上
端、Ｅｃは伝導帯の下端をそれぞれ表すエネルギー準位
であり、この場合の少数キャリアはホールＨ２である。
ｎ型のドレイン領域に正電圧が印加されているため、チ
ャネル領域とドレイン領域との間には両者の擬フェルミ
準位Ｅｆ２，Ｅｆ３間のエネルギー差に相当する逆バイ
アスｂｃｄがかかっている。一方、ソース領域とチャネ
ル領域との間には、ホールの蓄積により両者の擬フェル
ミ準位Ｅｆ１，Ｅｆ２間のエネルギー差に相当する順バ
イアスｂｓｃがかかっている。
薄膜ＮＭＯＳ−ＦＥＴについて、図１のエネルギー・バ
ンド図を参照しながら説明する。Ｅｖは価電子帯の上
端、Ｅｃは伝導帯の下端をそれぞれ表すエネルギー準位
であり、この場合の少数キャリアはホールＨ２である。
ｎ型のドレイン領域に正電圧が印加されているため、チ
ャネル領域とドレイン領域との間には両者の擬フェルミ
準位Ｅｆ２，Ｅｆ３間のエネルギー差に相当する逆バイ
アスｂｃｄがかかっている。一方、ソース領域とチャネ
ル領域との間には、ホールの蓄積により両者の擬フェル
ミ準位Ｅｆ１，Ｅｆ２間のエネルギー差に相当する順バ
イアスｂｓｃがかかっている。
【００２０】ここで、ソース領域の禁止帯幅ＢＧｓは、
チャネル領域との接合領域において最も大きく、該チャ
ネル領域から遠ざかるにつれて縮小されている。また、
接合領域における上記禁止帯の最大幅は、チャネル領域
の禁止帯幅ＢＧｃｈとほぼ同じかもしくは僅かに小とさ
れている。すなわち、この部分の禁止帯幅は、Ｇｅドー
ピングを行っていない従来の薄膜ＮＭＯＳ−ＦＥＴのソ
ース領域の禁止帯幅と比べて極端に異なってはいない。
チャネル領域との接合領域において最も大きく、該チャ
ネル領域から遠ざかるにつれて縮小されている。また、
接合領域における上記禁止帯の最大幅は、チャネル領域
の禁止帯幅ＢＧｃｈとほぼ同じかもしくは僅かに小とさ
れている。すなわち、この部分の禁止帯幅は、Ｇｅドー
ピングを行っていない従来の薄膜ＮＭＯＳ−ＦＥＴのソ
ース領域の禁止帯幅と比べて極端に異なってはいない。
【００２１】かかるバンド構造を持つ薄膜ＮＭＯＳ−Ｆ
ＥＴにおいては、ポテンシャルの傾きにより形成される
ドリフト電界の寄与により、ソース領域内における少数
キャリアの移動度が高くなる。また、ソース領域の禁止
帯の最大幅がチャネル領域の禁止帯幅ＢＧｃｈよりも僅
かに小さいので、ソース領域へのホールＨ２の注入その
ものも促進される。さらに、ソース−チャネル間の電子
に対するエネルギー障壁も低下していない。したがっ
て、チャネル領域内でのホール蓄積に起因する閾値電圧
Ｖthの変動やソース・ドレイン間耐圧の劣化が生じな
い。
ＥＴにおいては、ポテンシャルの傾きにより形成される
ドリフト電界の寄与により、ソース領域内における少数
キャリアの移動度が高くなる。また、ソース領域の禁止
帯の最大幅がチャネル領域の禁止帯幅ＢＧｃｈよりも僅
かに小さいので、ソース領域へのホールＨ２の注入その
ものも促進される。さらに、ソース−チャネル間の電子
に対するエネルギー障壁も低下していない。したがっ
て、チャネル領域内でのホール蓄積に起因する閾値電圧
Ｖthの変動やソース・ドレイン間耐圧の劣化が生じな
い。
【００２２】なお、本実施例ではＮＭＯＳ−ＦＥＴにつ
いて説明したが、ＰＭＯＳ−ＦＥＴに関しても全く同様
の効果を得ることができる。
いて説明したが、ＰＭＯＳ−ＦＥＴに関しても全く同様
の効果を得ることができる。
【００２３】実施例１ 本実施例では、上述のようなＮＭＯＳ−ＦＥＴをＬＤＤ
プロセスを応用して製造する方法について、図２ないし
図７を参照しながら説明する。まず、図２に示されるよ
うに、ＳｉＯｘ基板の表層部に島状に厚さ約０．１μｍ
のポリシリコン薄膜２を有するＳＯＩ基板を用意した。
このポリシリコン薄膜２には、閾値電圧Ｖｔｈを制御す
るためにホウ素（Ｂ）がドーピングされている。続い
て、基板の全面にゲート絶縁膜３を成長させ、さらに全
面に堆積させたポリシリコン層をパターニングすること
により、上記ポリシリコン薄膜２上に臨んでゲート電極
４を形成する。
プロセスを応用して製造する方法について、図２ないし
図７を参照しながら説明する。まず、図２に示されるよ
うに、ＳｉＯｘ基板の表層部に島状に厚さ約０．１μｍ
のポリシリコン薄膜２を有するＳＯＩ基板を用意した。
このポリシリコン薄膜２には、閾値電圧Ｖｔｈを制御す
るためにホウ素（Ｂ）がドーピングされている。続い
て、基板の全面にゲート絶縁膜３を成長させ、さらに全
面に堆積させたポリシリコン層をパターニングすること
により、上記ポリシリコン薄膜２上に臨んでゲート電極
４を形成する。
【００２４】ここで、上記ＳＯＩ基板は、貼り合わせ法
あるいはＳＩＭＯＸ法（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉ
ｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）により作製すること
ができる。この状態で、ゲート電極４をマスクとして自
己整合的なＧｅの１回目イオン注入を行った。ドース量
は、１×１０１５〜１０１６／ｃｍ２とした。図中、×
印はＧｅが導入された領域を表す。
あるいはＳＩＭＯＸ法（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉ
ｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）により作製すること
ができる。この状態で、ゲート電極４をマスクとして自
己整合的なＧｅの１回目イオン注入を行った。ドース量
は、１×１０１５〜１０１６／ｃｍ２とした。図中、×
印はＧｅが導入された領域を表す。
【００２５】次に、図３に示されるように、同じくゲー
ト電極４をマスクとしてリン（Ｐ）の１回目イオン注入
を行った。ドース量は、一例として２×１０１５／ｃｍ
２とした。これにより、ゲート電極４にマスクされなか
った領域の導電型はｎ型となった。さらに、この基板を
８００℃でアニールし、先のＧｅおよびＰの１回目イオ
ン注入によりポリシリコン薄膜２中に生じた結晶欠陥を
回復させると共に、不純物（Ｐ）を活性化させた。この
アニールにより、図４に示されるように、Ｐが導入され
た領域にはｎ型のソース領域２ｓおよびドレイン領域２
ｄが形成され、ゲート電極４の直下にはチャネル領域２
ｃが形成された。
ト電極４をマスクとしてリン（Ｐ）の１回目イオン注入
を行った。ドース量は、一例として２×１０１５／ｃｍ
２とした。これにより、ゲート電極４にマスクされなか
った領域の導電型はｎ型となった。さらに、この基板を
８００℃でアニールし、先のＧｅおよびＰの１回目イオ
ン注入によりポリシリコン薄膜２中に生じた結晶欠陥を
回復させると共に、不純物（Ｐ）を活性化させた。この
アニールにより、図４に示されるように、Ｐが導入され
た領域にはｎ型のソース領域２ｓおよびドレイン領域２
ｄが形成され、ゲート電極４の直下にはチャネル領域２
ｃが形成された。
【００２６】次に、基板の全面に図示されないＳｉＯx
膜を堆積させた後、これをＲＩＥ（反応性イオン・エッ
チング）によりエッチバックし、図５に示されるように
上記ゲート電極４の側壁面上にサイドウォール５を形成
した。続いて、先と同じドース量にてＧｅの２回目のイ
オン注入を行った。このイオン注入では、ゲート電極４
にもサイドウォール５にもマスクされない領域において
のみ、Ｇｅが導入された。したがって、Ｇｅの水平方向
濃度分布は、１回目，２回目のいずれのイオン注入も受
けないチャネル領域２ｃを挟んで、１回目のイオン注入
のみを受けるサイドウォール５直下の領域、さらに両方
のイオン注入を受ける領域へ向かって大きくなる。ポリ
シリコン薄膜のバンド・ギャップはＧｅの含有量が多く
なるほど縮小するので、このＮＭＯＳ−ＦＥＴのエネル
ギー・バンド図は先の図１に示されるように、ソース領
域において価電子帯の上端ＥV が傾斜し、チャネル領域
から遠ざかるほど禁止帯幅が縮小したものとなる。
膜を堆積させた後、これをＲＩＥ（反応性イオン・エッ
チング）によりエッチバックし、図５に示されるように
上記ゲート電極４の側壁面上にサイドウォール５を形成
した。続いて、先と同じドース量にてＧｅの２回目のイ
オン注入を行った。このイオン注入では、ゲート電極４
にもサイドウォール５にもマスクされない領域において
のみ、Ｇｅが導入された。したがって、Ｇｅの水平方向
濃度分布は、１回目，２回目のいずれのイオン注入も受
けないチャネル領域２ｃを挟んで、１回目のイオン注入
のみを受けるサイドウォール５直下の領域、さらに両方
のイオン注入を受ける領域へ向かって大きくなる。ポリ
シリコン薄膜のバンド・ギャップはＧｅの含有量が多く
なるほど縮小するので、このＮＭＯＳ−ＦＥＴのエネル
ギー・バンド図は先の図１に示されるように、ソース領
域において価電子帯の上端ＥV が傾斜し、チャネル領域
から遠ざかるほど禁止帯幅が縮小したものとなる。
【００２７】この後、図６に示されるように、先と同じ
ドース量にてＰの２回目のイオン注入を行った。さら
に、この基板をアニールして結晶欠陥の回復および不純
物の活性化を行い、図７に示されるようなＬＤＤ構造を
有するＮＭＯＳ−ＦＥＴを完成した。なお、本実施例で
は一般的なＬＤＤプロセスで用いられるサイドウォール
をＧｅのイオン注入時のマスクとしても利用したため、
ドレイン領域２ｄ側においてもＧｅ含有量の勾配が発生
している。すなわち、本実施例のＮＭＯＳ−ＦＥＴのエ
ネルギー・バンド図は、図１のドレイン領域における価
電子帯の上端も同様に傾き、その禁止帯幅がチャネル領
域から遠ざかるにつれて縮小するパターンとなる。しか
し、本発明の当初の目的はソース領域２ｓ側においての
みＧｅ含有量に勾配を付与すれば達成できるため、たと
えばゲート電極４からドレイン領域２ｄにわたる領域を
レジスト・パターンでマスクし、ソース領域２ｓにのみ
Ｇｅのイオン注入を２段階に分けて行うようにしても良
い。
ドース量にてＰの２回目のイオン注入を行った。さら
に、この基板をアニールして結晶欠陥の回復および不純
物の活性化を行い、図７に示されるようなＬＤＤ構造を
有するＮＭＯＳ−ＦＥＴを完成した。なお、本実施例で
は一般的なＬＤＤプロセスで用いられるサイドウォール
をＧｅのイオン注入時のマスクとしても利用したため、
ドレイン領域２ｄ側においてもＧｅ含有量の勾配が発生
している。すなわち、本実施例のＮＭＯＳ−ＦＥＴのエ
ネルギー・バンド図は、図１のドレイン領域における価
電子帯の上端も同様に傾き、その禁止帯幅がチャネル領
域から遠ざかるにつれて縮小するパターンとなる。しか
し、本発明の当初の目的はソース領域２ｓ側においての
みＧｅ含有量に勾配を付与すれば達成できるため、たと
えばゲート電極４からドレイン領域２ｄにわたる領域を
レジスト・パターンでマスクし、ソース領域２ｓにのみ
Ｇｅのイオン注入を２段階に分けて行うようにしても良
い。
【００２８】
【発明の効果】以上の説明からも明らかなように、本発
明は、低濃度不純物領域を作製するためのＬＤＤプロセ
スをそのまま適用して製造することができるため、従来
プロセスとの整合性が良く、経済性にも極めて優れてい
る。そして、ソース領域のエネルギー・バンド構造の改
良を通じてソース領域への少数キャリアの流出を促進
し、ＳＯＩ基板のように基板電流をリークさせることが
できない基板上であっても、閾値電圧Ｖｔｈの変動やソ
ース・ドレイン間耐圧の劣化を防止することができる薄
膜ＦＥＴを製造することができる。
明は、低濃度不純物領域を作製するためのＬＤＤプロセ
スをそのまま適用して製造することができるため、従来
プロセスとの整合性が良く、経済性にも極めて優れてい
る。そして、ソース領域のエネルギー・バンド構造の改
良を通じてソース領域への少数キャリアの流出を促進
し、ＳＯＩ基板のように基板電流をリークさせることが
できない基板上であっても、閾値電圧Ｖｔｈの変動やソ
ース・ドレイン間耐圧の劣化を防止することができる薄
膜ＦＥＴを製造することができる。
【図１】本発明を適用した製造方法により製造された薄
膜ＦＥＴのエネルギー・バンド図である。
膜ＦＥＴのエネルギー・バンド図である。
【図２】本発明の薄膜ＦＥＴの製造方法において、絶縁
基板上のシリコン薄膜上にゲート酸化膜を介して形成さ
れたゲート電極をマスクとしてＧｅ+ のイオン注入を行
っている状態を示す模式的断面図である。
基板上のシリコン薄膜上にゲート酸化膜を介して形成さ
れたゲート電極をマスクとしてＧｅ+ のイオン注入を行
っている状態を示す模式的断面図である。
【図３】引き続きＰのイオン注入を行っている状態を示
す模式的断面図である。
す模式的断面図である。
【図４】図３のウェハをアニールした状態を示す模式的
断面図である。
断面図である。
【図５】図４のゲート電極の側壁面にサイドウォール形
成し、これらをマスクとしてＧｅのイオン注入を行って
いる状態を示す模式的断面図である。
成し、これらをマスクとしてＧｅのイオン注入を行って
いる状態を示す模式的断面図である。
【図６】引き続きＰのイオン注入を行っている状態を示
す模式的断面図である。
す模式的断面図である。
【図７】図６のウェハをアニールした状態を示す模式的
断面図である。
断面図である。
【図８】ソース領域とチャネル領域との禁止帯幅が等し
い従来の薄膜ＦＥＴのエネルギー・バンド図である。
い従来の薄膜ＦＥＴのエネルギー・バンド図である。
【図９】ソース領域の禁止帯幅がチャネル領域のそれに
比べて小さい従来の薄膜ＦＥＴのエネルギー・バンド図
である。
比べて小さい従来の薄膜ＦＥＴのエネルギー・バンド図
である。
１ ＳｉＯｘ基板、２ ポリシリコン薄膜、２ｓ ソース
領域、２ｃ チャネル領域、２ｄ ドレイン領域、３ ゲ
ート酸化膜、４ ゲート電極、５ サイドウォール、ＥＣ
伝導帯の下端、ＥＶ 価電子帯の上端、Ｅｆ１，
Ｅｆ２，Ｅｆ３ 擬フェルミ準位、ＢＧs ソース領域の
禁止帯幅、ＢＧｃｈ チャネル領域の禁止帯幅、ｂｓｃ
ソース−チャネル間バイアス、ｂｃｄ チャネル−ドレ
イン間バイアス、Ｈ２ ホール
領域、２ｃ チャネル領域、２ｄ ドレイン領域、３ ゲ
ート酸化膜、４ ゲート電極、５ サイドウォール、ＥＣ
伝導帯の下端、ＥＶ 価電子帯の上端、Ｅｆ１，
Ｅｆ２，Ｅｆ３ 擬フェルミ準位、ＢＧs ソース領域の
禁止帯幅、ＢＧｃｈ チャネル領域の禁止帯幅、ｂｓｃ
ソース−チャネル間バイアス、ｂｃｄ チャネル−ドレ
イン間バイアス、Ｈ２ ホール
Claims (1)
- 【請求項１】 シリコン薄膜上にゲート絶縁膜を介して
形成されたゲート電極をマスクとして該シリコン薄膜に
ゲルマニウムをイオン注入する工程と、 前記ゲート電極の側壁面上にサイドウォールを形成する
工程と、 前記ゲート電極とサイドウォールの双方をマスクとして
前記シリコン薄膜上にゲルマニウムをイオン注入する工
程とを有する薄膜電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12484694A JP3348517B2 (ja) | 1994-06-07 | 1994-06-07 | 薄膜電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12484694A JP3348517B2 (ja) | 1994-06-07 | 1994-06-07 | 薄膜電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07335887A JPH07335887A (ja) | 1995-12-22 |
| JP3348517B2 true JP3348517B2 (ja) | 2002-11-20 |
Family
ID=14895551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12484694A Expired - Fee Related JP3348517B2 (ja) | 1994-06-07 | 1994-06-07 | 薄膜電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3348517B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005042827A1 (de) * | 2005-09-09 | 2007-03-22 | Atmel Germany Gmbh | Hochvolt-Feldeffekttransistor und Verfahren zur Herstellung eines Hochvolt-Feldeffekttransistors |
| JP5435189B2 (ja) * | 2007-10-18 | 2014-03-05 | 文彦 廣瀬 | 電子スイッチ |
| US9780117B2 (en) * | 2014-10-22 | 2017-10-03 | Qualcomm Incorporated | Semiconductor structure with active device and damaged region |
-
1994
- 1994-06-07 JP JP12484694A patent/JP3348517B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07335887A (ja) | 1995-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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