JP2751895B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000000034 method Methods 0.000 title claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 41
- 229910052710 silicon Inorganic materials 0.000 claims description 41
- 239000010703 silicon Substances 0.000 claims description 41
- 239000012535 impurity Substances 0.000 claims description 20
- 229910021332 silicide Inorganic materials 0.000 claims description 20
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 10
- 239000003870 refractory metal Substances 0.000 claims description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- 239000010936 titanium Substances 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 238000002844 melting Methods 0.000 claims description 6
- 230000008018 melting Effects 0.000 claims description 6
- 239000010941 cobalt Substances 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 claims 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 45
- 239000000758 substrate Substances 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 241000212342 Sium Species 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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Description
【0001】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にソース・ドレイン領域に低抵抗シリサイ
ド層を有し、かつMOSトランジスタの微細化を実現し
たCMOS構造の半導体装置の製造方法に関する。
法に関し、特にソース・ドレイン領域に低抵抗シリサイ
ド層を有し、かつMOSトランジスタの微細化を実現し
たCMOS構造の半導体装置の製造方法に関する。
【0002】
【従来の技術】近年の半導体装置における微細化に伴
い、ソース・ドレイン領域が低面積化され、これに接続
される配線の電気抵抗が増加されるため、動作速度の高
速化を図るためにソース・ドレイン領域に低抵抗の高融
点金属シリサイド層を形成したMOSトランジスタを有
する半導体装置が提案されている。このような半導体装
置をpチャネルMOSトランジスタとnチャネルMOS
トランジスタで構成されるCMOS構造の半導体装置に
適用する場合、従来では、図10に示す工程が採用され
ている。
い、ソース・ドレイン領域が低面積化され、これに接続
される配線の電気抵抗が増加されるため、動作速度の高
速化を図るためにソース・ドレイン領域に低抵抗の高融
点金属シリサイド層を形成したMOSトランジスタを有
する半導体装置が提案されている。このような半導体装
置をpチャネルMOSトランジスタとnチャネルMOS
トランジスタで構成されるCMOS構造の半導体装置に
適用する場合、従来では、図10に示す工程が採用され
ている。
【0003】先ず、図10(a)のように、p型シリコ
ン基板101上にnウェル102を形成し、その表面に
素子分離絶縁膜103、ゲート絶縁膜104、ゲート電
極105を形成し、しかる上で前記nウェル102にp
型不純物を導入してp型LDD109とソース・ドレイ
ン領域115を形成し、またp型シリコン基板101に
n型不純物を導入してn型LDD107とn型ソース・
ドレイン領域112を形成する。しかる上で、全面にチ
タンやコバルトのような高融点金属116を堆積し、さ
らに熱処理して高融点金属116とシリコンとを反応さ
せ、その後に未反応の高融点金属をエッチング除去する
ことで、図10(b)のように、各ソース・ドレイン領
域112,115に選択的に低抵抗シリサイド層117
が形成される。
ン基板101上にnウェル102を形成し、その表面に
素子分離絶縁膜103、ゲート絶縁膜104、ゲート電
極105を形成し、しかる上で前記nウェル102にp
型不純物を導入してp型LDD109とソース・ドレイ
ン領域115を形成し、またp型シリコン基板101に
n型不純物を導入してn型LDD107とn型ソース・
ドレイン領域112を形成する。しかる上で、全面にチ
タンやコバルトのような高融点金属116を堆積し、さ
らに熱処理して高融点金属116とシリコンとを反応さ
せ、その後に未反応の高融点金属をエッチング除去する
ことで、図10(b)のように、各ソース・ドレイン領
域112,115に選択的に低抵抗シリサイド層117
が形成される。
【0004】
【発明が解決しようとする課題】しかしながら、この製
造方法では、パターンの幅が小さくなるに従って、n型
ソース・ドレイン領域112に形成したシリサイド層1
17の層抵抗が大きくなることが明らかにされた。すな
わち、n型ソース・ドレイン領域112を形成する不純
物の砒素やリンが、シリコン表面に高濃度に存在する
と、高融点金属とシリコンの反応が阻害され、低抵抗化
が損なわれるためである。
造方法では、パターンの幅が小さくなるに従って、n型
ソース・ドレイン領域112に形成したシリサイド層1
17の層抵抗が大きくなることが明らかにされた。すな
わち、n型ソース・ドレイン領域112を形成する不純
物の砒素やリンが、シリコン表面に高濃度に存在する
と、高融点金属とシリコンの反応が阻害され、低抵抗化
が損なわれるためである。
【0005】また、従来のCMOS構造の半導体装置で
は、p型MOSトランジスタの微細化が困難になるとい
う問題が生じている。すなわちp型MOSトランジスタ
のソース・ドレイン領域115を形成する際には、ボロ
ンやBF2 のようなp型不純物をイオン注入により1×
1015〜1×1016個/cm2 程度nウェル102に導
入し、活性化する必要がある。このとき、p型MOSト
ランジスタの微細化に伴ってイオン注入のエネルギを低
くして不純物層の接合深さを浅くする必要があるが、現
在のイオン注入技術では10KeV程度が限界であり、
しかも30KeV以下では注入電流が下がるために注入
時間が大幅に増えてしまい、半導体装置の製造時間がか
かり、コスト高につながることになる。
は、p型MOSトランジスタの微細化が困難になるとい
う問題が生じている。すなわちp型MOSトランジスタ
のソース・ドレイン領域115を形成する際には、ボロ
ンやBF2 のようなp型不純物をイオン注入により1×
1015〜1×1016個/cm2 程度nウェル102に導
入し、活性化する必要がある。このとき、p型MOSト
ランジスタの微細化に伴ってイオン注入のエネルギを低
くして不純物層の接合深さを浅くする必要があるが、現
在のイオン注入技術では10KeV程度が限界であり、
しかも30KeV以下では注入電流が下がるために注入
時間が大幅に増えてしまい、半導体装置の製造時間がか
かり、コスト高につながることになる。
【0006】このような問題に対し、前者のn型ソース
・ドレイン領域112におけるシリサイド層117の抵
抗値の増加に対しては、例えば、1994 IEDM
Technical Digest 687〜690頁に1つの解決策が
提案されている。これは、図11に示すように、n型ソ
ース・ドレイン領域112を形成した後に、この領域に
シリコンをエピタキシャル成長して不純物を含まないシ
リコン層113を形成した後、全面に高融点金属を堆積
し、熱処理して高融点金属と不純物を含まないシリコン
層とを反応させてシリサイド層を形成する方法である。
この製造方法では、確かにn型ソース・ドレイン領域で
のシリサイド層の高抵抗化は抑制できるが、後者の接合
が浅いp型ソース・ドレイン領域を迅速に形成する要求
を満たすことは困難である。
・ドレイン領域112におけるシリサイド層117の抵
抗値の増加に対しては、例えば、1994 IEDM
Technical Digest 687〜690頁に1つの解決策が
提案されている。これは、図11に示すように、n型ソ
ース・ドレイン領域112を形成した後に、この領域に
シリコンをエピタキシャル成長して不純物を含まないシ
リコン層113を形成した後、全面に高融点金属を堆積
し、熱処理して高融点金属と不純物を含まないシリコン
層とを反応させてシリサイド層を形成する方法である。
この製造方法では、確かにn型ソース・ドレイン領域で
のシリサイド層の高抵抗化は抑制できるが、後者の接合
が浅いp型ソース・ドレイン領域を迅速に形成する要求
を満たすことは困難である。
【0007】本発明の目的は、n型ソース・ドレイン領
域でのシリサイド層の低抵抗化を図ると共に、浅い接合
深さのp型ソース・ドレイン領域を迅速に形成でき、こ
れより微細化されかつ高速動作が可能なCMOS構造の
半導体装置の製造方法を提供することにある。
域でのシリサイド層の低抵抗化を図ると共に、浅い接合
深さのp型ソース・ドレイン領域を迅速に形成でき、こ
れより微細化されかつ高速動作が可能なCMOS構造の
半導体装置の製造方法を提供することにある。
【0008】
【課題を解決するための手段】本発明の製造方法は、シ
リコン基板上にpMOSトランジスタ及びnMOSトラ
ンジスタの各ゲート絶縁膜及びゲート電極を形成した後
に、nMOSトランジスタに不純物を導入してソース・
ドレイン領域を形成する工程と、nMOSトランジスタ
とpMOSトランジスタの各ソース・ドレイン領域上に
シリコン層を形成する工程と、このシリコン層を介して
pMOSトランジスタに対してイオン注入してソース・
ドレイン領域を形成する工程と、全面に高融点金属を堆
積し、かつ前記シリコン層と反応させて高融点金属シリ
サイド層を形成する工程を含むことを特徴とする。
リコン基板上にpMOSトランジスタ及びnMOSトラ
ンジスタの各ゲート絶縁膜及びゲート電極を形成した後
に、nMOSトランジスタに不純物を導入してソース・
ドレイン領域を形成する工程と、nMOSトランジスタ
とpMOSトランジスタの各ソース・ドレイン領域上に
シリコン層を形成する工程と、このシリコン層を介して
pMOSトランジスタに対してイオン注入してソース・
ドレイン領域を形成する工程と、全面に高融点金属を堆
積し、かつ前記シリコン層と反応させて高融点金属シリ
サイド層を形成する工程を含むことを特徴とする。
【0009】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図1ないし図5は本発明の第1
の実施形態を製造工程順に示す断面図である。先ず、図
1(a)のように、p型シリコン基板101にnウェル
102を形成した上で、基板101の表面に素子分離絶
縁膜103と、ゲート絶縁膜104及びゲート電極10
5を形成する。この実施形態では、ゲート電極105に
ポリシリコン単層を用いているが、シリサイド/ポリシ
リコンの積層構造としてもよい。次いで、図1(b)の
ように、pMOSトランジスタ領域をフォトレジスト1
06で被覆した上で、nMOSトランジスタ領域にn型
不純物を30KeVで2×1013個/cm2 イオン注入
し、低濃度ソース・ドレイン領域、すなわちn型LDD
領域107を形成する。また、今度は図2(a)のよう
に、nMOSトランジスタ領域をフォトレジスト108
で被覆した上で、pMOSトランジスタ領域にp型不純
物を10KeVで2×1013個/cm2 イオン注入して
p型LDD領域109を形成する。そして、1000
℃,10秒の熱処理で前記各LDD領域107,109
を活性化する。
面を参照して説明する。図1ないし図5は本発明の第1
の実施形態を製造工程順に示す断面図である。先ず、図
1(a)のように、p型シリコン基板101にnウェル
102を形成した上で、基板101の表面に素子分離絶
縁膜103と、ゲート絶縁膜104及びゲート電極10
5を形成する。この実施形態では、ゲート電極105に
ポリシリコン単層を用いているが、シリサイド/ポリシ
リコンの積層構造としてもよい。次いで、図1(b)の
ように、pMOSトランジスタ領域をフォトレジスト1
06で被覆した上で、nMOSトランジスタ領域にn型
不純物を30KeVで2×1013個/cm2 イオン注入
し、低濃度ソース・ドレイン領域、すなわちn型LDD
領域107を形成する。また、今度は図2(a)のよう
に、nMOSトランジスタ領域をフォトレジスト108
で被覆した上で、pMOSトランジスタ領域にp型不純
物を10KeVで2×1013個/cm2 イオン注入して
p型LDD領域109を形成する。そして、1000
℃,10秒の熱処理で前記各LDD領域107,109
を活性化する。
【0010】次いで、図2(b)のように、全面にシリ
コン酸化膜を堆積し、これを異方性エッチングすること
で、前記ゲート電極105の側部にサイドウォール11
0を形成する。そして、図3(a)のように、pMOS
トランジスタ領域をフォトレジスト111で被覆した上
で、nMOSトランジスタのソース・ドレイン形成領域
に砒素等のn型不純物を30KeVで3×1015個/c
m2 イオン注入し、その後1000℃,10秒の熱処理
で活性化して高濃度n型ソース・ドレイン領域112を
形成する。
コン酸化膜を堆積し、これを異方性エッチングすること
で、前記ゲート電極105の側部にサイドウォール11
0を形成する。そして、図3(a)のように、pMOS
トランジスタ領域をフォトレジスト111で被覆した上
で、nMOSトランジスタのソース・ドレイン形成領域
に砒素等のn型不純物を30KeVで3×1015個/c
m2 イオン注入し、その後1000℃,10秒の熱処理
で活性化して高濃度n型ソース・ドレイン領域112を
形成する。
【0011】次いで、図3(b)に示すように、Si2
H6 の雰囲気で10-3Pa(パスカル)、600〜70
0℃の条件下でシリコンが露出している領域に選択的に
シリコン層113をエピタキシャル成長する。この選択
エピタキシャル成長法としては、1995 SYMPO
SIUM ON VLSI TECHNOLOGY21
〜22頁の技術が採用される。次に、図4(a)のよう
に、nMOSトランジスタ領域をフォトレジスト114
で被覆した上で、pMOSトランジスタ領域に例えばB
F2 等のp型不純物を30KeVで3×1015個/cm
2 イオン注入してpMOSトランジスタの高濃度p型ソ
ース・ドレイン領域115を形成し、1000℃,10
秒の熱処理で活性化する。これにより、形成されるソー
ス・ドレイン領域115はエピタキシャル成長せずにイ
オン注入した場合に比較してエピタキシャル成長前の基
板101の表面から下の接合深さはエピタキシャルシリ
コン層113の膜厚だけ浅くなる。例えば、シリコン層
113の厚さが30nmの場合、エピタキシャル成長せ
ずにイオン注入した場合と比べてチャネル長は約0.1
μm改善される。
H6 の雰囲気で10-3Pa(パスカル)、600〜70
0℃の条件下でシリコンが露出している領域に選択的に
シリコン層113をエピタキシャル成長する。この選択
エピタキシャル成長法としては、1995 SYMPO
SIUM ON VLSI TECHNOLOGY21
〜22頁の技術が採用される。次に、図4(a)のよう
に、nMOSトランジスタ領域をフォトレジスト114
で被覆した上で、pMOSトランジスタ領域に例えばB
F2 等のp型不純物を30KeVで3×1015個/cm
2 イオン注入してpMOSトランジスタの高濃度p型ソ
ース・ドレイン領域115を形成し、1000℃,10
秒の熱処理で活性化する。これにより、形成されるソー
ス・ドレイン領域115はエピタキシャル成長せずにイ
オン注入した場合に比較してエピタキシャル成長前の基
板101の表面から下の接合深さはエピタキシャルシリ
コン層113の膜厚だけ浅くなる。例えば、シリコン層
113の厚さが30nmの場合、エピタキシャル成長せ
ずにイオン注入した場合と比べてチャネル長は約0.1
μm改善される。
【0012】次に、図4(b)に示すように、例えばチ
タン116を30nmの厚さで全面に堆積し、窒素雰囲
気中で640℃で20秒間熱処理すると、nMOSトラ
ンジスタでは不純物を含まないエピタキシャルシリコン
層113とチタン116が、pMOSトランジスタでは
BF2 を含んだエピタキシャルシリコン層113とチタ
ン116がそれぞれシリサイド反応し、図5(a)に示
すように、シリコン層113の表面に厚さ約30nmの
チタンシリサイド層117が形成され、またチタンシリ
サイド層117の表面に窒化チタン118が形成され
る。また、サイドウォール110上ではチタンシリサイ
ド層は形成されず、全て窒化チタン118とされる。た
だし、ここで形成されるチタンシリサイド層117はC
49構造と呼ばれる高抵抗なチタンシリサイドである。
タン116を30nmの厚さで全面に堆積し、窒素雰囲
気中で640℃で20秒間熱処理すると、nMOSトラ
ンジスタでは不純物を含まないエピタキシャルシリコン
層113とチタン116が、pMOSトランジスタでは
BF2 を含んだエピタキシャルシリコン層113とチタ
ン116がそれぞれシリサイド反応し、図5(a)に示
すように、シリコン層113の表面に厚さ約30nmの
チタンシリサイド層117が形成され、またチタンシリ
サイド層117の表面に窒化チタン118が形成され
る。また、サイドウォール110上ではチタンシリサイ
ド層は形成されず、全て窒化チタン118とされる。た
だし、ここで形成されるチタンシリサイド層117はC
49構造と呼ばれる高抵抗なチタンシリサイドである。
【0013】しかる上で、アンモニアと過酸化水素の混
合液で窒化チタン118を選択的に除去すると、ソース
・ドレイン領域112,115及びゲート電極105上
にそれぞれ選択的にチタンシリサイド層117が残る。
次に、窒素雰囲気中で850℃、10秒の熱処理をする
と、高抵抗なC49構造のチタンシリサイド層は低抵抗
なC56構造に相変換され、チタンシリサイド層117
の層抵抗は7Ω/□程度になる。次に、周知の方法で層
間絶縁膜119と金属配線120を形成し、図5(b)
のように、CMOS構造の半導体装置が完成される。
合液で窒化チタン118を選択的に除去すると、ソース
・ドレイン領域112,115及びゲート電極105上
にそれぞれ選択的にチタンシリサイド層117が残る。
次に、窒素雰囲気中で850℃、10秒の熱処理をする
と、高抵抗なC49構造のチタンシリサイド層は低抵抗
なC56構造に相変換され、チタンシリサイド層117
の層抵抗は7Ω/□程度になる。次に、周知の方法で層
間絶縁膜119と金属配線120を形成し、図5(b)
のように、CMOS構造の半導体装置が完成される。
【0014】したがって、この実施形態では、nMOS
トランジスタにおいては、ソース・ドレイン領域112
上に不純物を含まないエピタキシャルシリコン層113
を形成した上で、高融点金属のシリサイド層117を形
成しているので、n型ソース・ドレイン113の低抵抗
化が実現できる。また、pMOSトランジスタのソース
・ドレイン領域115の形成時には、エピタキシャル成
長されたエピタキシャルシリコン層113を通してイオ
ン注入するため、形成されるソース・ドレイン領域11
5の接合深さを浅く形成することができる。これによ
り、イオン注入のエネルギを低下させる必要がなく、注
入時間の増加を防止して迅速にかつ低コストでの製造が
可能となる。
トランジスタにおいては、ソース・ドレイン領域112
上に不純物を含まないエピタキシャルシリコン層113
を形成した上で、高融点金属のシリサイド層117を形
成しているので、n型ソース・ドレイン113の低抵抗
化が実現できる。また、pMOSトランジスタのソース
・ドレイン領域115の形成時には、エピタキシャル成
長されたエピタキシャルシリコン層113を通してイオ
ン注入するため、形成されるソース・ドレイン領域11
5の接合深さを浅く形成することができる。これによ
り、イオン注入のエネルギを低下させる必要がなく、注
入時間の増加を防止して迅速にかつ低コストでの製造が
可能となる。
【0015】図6ないし図8は本発明の第2の実施形態
を示す。前記第1の実施形態では、pMOSトランジス
タのp型LDD109を形成しているが、サイドウォー
ル110の幅が小さければLDDを形成する必要はな
い。図6(a)において、nMOSトランジスタのn型
LDD107を形成した後、図6(b)のように、pM
OSトランジスタのp型LDDは形成せずにサイドウォ
ール110を形成する。そして、図7(a)のようにn
MOSトランジスタのn型ソース・ドレイン領域112
を形成し、次いで図7(b)のようにシリコン層113
を選択エピタキシャル成長して、図8のpMOSトラン
ジスタのp型ソース・ドレイン領域115を形成する。
このとき、サイドウォール110の幅が50nm程度で
あれば、pMOSトランジスタのp型ソース・ドレイン
領域115の接合はゲート電極端にまで達するため、L
DDは必要ない。その後は、図4(b)以降と同様であ
る。
を示す。前記第1の実施形態では、pMOSトランジス
タのp型LDD109を形成しているが、サイドウォー
ル110の幅が小さければLDDを形成する必要はな
い。図6(a)において、nMOSトランジスタのn型
LDD107を形成した後、図6(b)のように、pM
OSトランジスタのp型LDDは形成せずにサイドウォ
ール110を形成する。そして、図7(a)のようにn
MOSトランジスタのn型ソース・ドレイン領域112
を形成し、次いで図7(b)のようにシリコン層113
を選択エピタキシャル成長して、図8のpMOSトラン
ジスタのp型ソース・ドレイン領域115を形成する。
このとき、サイドウォール110の幅が50nm程度で
あれば、pMOSトランジスタのp型ソース・ドレイン
領域115の接合はゲート電極端にまで達するため、L
DDは必要ない。その後は、図4(b)以降と同様であ
る。
【0016】図9は本発明の第3の実施形態を示す。第
1の実施形態では、ゲート電極105の上にもシリコン
選択エピタキシャル成長を行ってシリコン層を形成して
いるが、pMOSトランジスタのソース・ドレイン領域
115の不純物イオン注入を選択エピタキシャル成長に
よるシリコン層113の形成後に行っていることである
から、必ずしもゲート電極105の上にシリコン層を形
成する必要はない。例えば、図9(a)のように、ゲー
ト電極105の形成の際、ゲート電極105上に酸化シ
リコンのような絶縁膜121を厚さ100nm程度形成
しておく、しかる上で第1の実施形態と同様に、図9
(b)のように、nMOSトランジスタのn型LDD1
07、pMOSトランジスタのp型LDD109を形成
し、サイドウォール110を形成すると、ソース・ドレ
イン領域のみにシリコン基板101が露出される。その
後は、図3(a)以降と同様である。
1の実施形態では、ゲート電極105の上にもシリコン
選択エピタキシャル成長を行ってシリコン層を形成して
いるが、pMOSトランジスタのソース・ドレイン領域
115の不純物イオン注入を選択エピタキシャル成長に
よるシリコン層113の形成後に行っていることである
から、必ずしもゲート電極105の上にシリコン層を形
成する必要はない。例えば、図9(a)のように、ゲー
ト電極105の形成の際、ゲート電極105上に酸化シ
リコンのような絶縁膜121を厚さ100nm程度形成
しておく、しかる上で第1の実施形態と同様に、図9
(b)のように、nMOSトランジスタのn型LDD1
07、pMOSトランジスタのp型LDD109を形成
し、サイドウォール110を形成すると、ソース・ドレ
イン領域のみにシリコン基板101が露出される。その
後は、図3(a)以降と同様である。
【0017】なお、以上の説明では高融点金属にチタン
を用いた例を示しているが、コバルトやモリブデン等の
他の高融点金属を用いても同様に本発明を適用すること
ができる。
を用いた例を示しているが、コバルトやモリブデン等の
他の高融点金属を用いても同様に本発明を適用すること
ができる。
【0018】
【発明の効果】以上説明したように本発明は、nMOS
トランジスタにおいては、ソース・ドレイン領域上に不
純物を含まないシリコン層を形成した上で、高融点金属
のシリサイド層を形成しているので、n型ソース・ドレ
インの低抵抗化が実現できる。また、pMOSトランジ
スタのソース・ドレイン領域においても同様に高融点金
属のシリサイド層が形成でき、かつそのソース・ドレイ
ン領域の形成時には、シリコン層を通してイオン注入す
るため、形成されるソース・ドレイン領域の接合深さを
浅く形成することができる。これにより、イオン注入の
エネルギを低下させる必要がなく浅いpMOSトランジ
スタのソース・ドレイン領域が形成でき、注入時間の増
加を防止して迅速にかつ低コストでの製造が可能とな
る。
トランジスタにおいては、ソース・ドレイン領域上に不
純物を含まないシリコン層を形成した上で、高融点金属
のシリサイド層を形成しているので、n型ソース・ドレ
インの低抵抗化が実現できる。また、pMOSトランジ
スタのソース・ドレイン領域においても同様に高融点金
属のシリサイド層が形成でき、かつそのソース・ドレイ
ン領域の形成時には、シリコン層を通してイオン注入す
るため、形成されるソース・ドレイン領域の接合深さを
浅く形成することができる。これにより、イオン注入の
エネルギを低下させる必要がなく浅いpMOSトランジ
スタのソース・ドレイン領域が形成でき、注入時間の増
加を防止して迅速にかつ低コストでの製造が可能とな
る。
【図1】第1の実施形態の製造方法を製造工程順に示す
断面図のその1である。
断面図のその1である。
【図2】第1の実施形態の製造方法を製造工程順に示す
断面図のその2である。
断面図のその2である。
【図3】第1の実施形態の製造方法を製造工程順に示す
断面図のその3である。
断面図のその3である。
【図4】第1の実施形態の製造方法を製造工程順に示す
断面図のその4である。
断面図のその4である。
【図5】第1の実施形態の製造方法を製造工程順に示す
断面図のその5である。
断面図のその5である。
【図6】第2の実施形態の製造方法を製造工程順に示す
断面図のその1である。
断面図のその1である。
【図7】第2の実施形態の製造方法を製造工程順に示す
断面図のその2である。
断面図のその2である。
【図8】第2の実施形態の製造方法を製造工程順に示す
断面図のその3である。
断面図のその3である。
【図9】第3の実施形態の製造方法を製造工程順に示す
断面図である。
断面図である。
【図10】従来の製造方法の一例を工程順に示す断面図
である。
である。
【図11】従来の製造方法の他の例を示す断面図であ
る。
る。
101 シリコン基板 103 素子分離絶縁膜 105 ゲート電極 107 n型LDD 109 p型LDD 110 サイドウォール 112 n型ソース・ドレイン領域 113 エピタキシャルシリコン層 115 p型ソース・ドレイン領域 116 チタン 117 チタンシリサイド層 118 窒化チタン 119 層間絶縁膜 120 金属配線
Claims (6)
- 【請求項1】 pMOSトランジスタとnMOSトラン
ジスタを有し、かつ少なくとも各トランジスタのソース
・ドレイン領域に高融点金属シリサイド層が形成されて
なる半導体装置の製造方法において、シリコン基板上に
前記各MOSトランジスタのゲート絶縁膜及びゲート電
極を形成した後に、nMOSトランジスタに不純物を導
入してソース・ドレイン領域を形成する工程と、nMO
SトランジスタとpMOSトランジスタの各ソース・ド
レイン領域上にシリコン層を形成する工程と、このシリ
コン層を介してpMOSトランジスタに対してイオン注
入してソース・ドレイン領域を形成する工程と、全面に
高融点金属を堆積し、かつ前記シリコン層と反応させて
高融点金属シリサイド層を形成する工程を含むことを特
徴とする半導体装置の製造方法。 - 【請求項2】 pMOSトランジスタとnMOSトラン
ジスタを有し、かつ少なくとも各トランジスタのソース
・ドレイン領域に高融点金属シリサイド層が形成されて
なる半導体装置の製造方法において、シリコン基板上に
前記各MOSトランジスタのゲート絶縁膜及びゲート電
極を形成した後に、両MOSトランジスタにn型不純物
を導入して低濃度のソース・ドレイン領域を形成する工
程と、前記各MOSトランジスタのゲート電極の側壁に
サイドウォールを形成する工程と、前記nMOSトラン
ジスタに不純物をイオン注入して高濃度のソース・ドレ
イン領域を形成する工程と、nMOSトランジスタとp
MOSトランジスタの各ソース・ドレイン領域上に選択
エピタキシャル法によりそれぞれエピタキシャルシリコ
ン層を形成する工程と、このシリコン層を介してpMO
Sトランジスタに対してp型不純物をイオン注入して高
濃度のソース・ドレイン領域を形成する工程と、全面に
高融点金属を堆積し、かつ前記シリコン層と反応させて
高融点金属シリサイド層を形成する工程と、シリサイド
化されない高融点金属を除去する工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項3】 pMOSトランジスタのソース・ドレイ
ン領域には、低濃度のソース・ドレイン領域を形成する
工程を含まない請求項2の半導体装置の製造方法。 - 【請求項4】 ソース・ドレイン領域上に形成されるシ
リコン層は不純物を含まないシリコンである請求項1な
いし3のいずれかの半導体装置の製造方法。 - 【請求項5】 高融点金属は、チタン、コバルト、モリ
ブデンのいずれかであり、高融点シリサイド層は、チタ
ンシリサイド層、コバルトシリサイド層、モリブデンシ
リサイド層のいずれかである請求項1ないし3のいずれ
かの半導体装置の製造方法。 - 【請求項6】 ソース・ドレイン領域に形成されるシリ
コン層の膜厚は、少なくとも30nmである請求項1な
いし4のいずれかの半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7308355A JP2751895B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体装置の製造方法 |
TW085112859A TW313697B (ja) | 1995-10-31 | 1996-10-21 | |
KR1019960049914A KR100237276B1 (ko) | 1995-10-31 | 1996-10-30 | Coms 구조의 반도체 장치 제조 방법 |
US08/739,781 US5691225A (en) | 1995-10-31 | 1996-10-30 | Method for fabricating semiconductor device having CMOS structure |
CN96119224A CN1060588C (zh) | 1995-10-31 | 1996-10-31 | 制造半导体器件的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7308355A JP2751895B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09129749A JPH09129749A (ja) | 1997-05-16 |
JP2751895B2 true JP2751895B2 (ja) | 1998-05-18 |
Family
ID=17980071
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7308355A Expired - Fee Related JP2751895B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5691225A (ja) |
JP (1) | JP2751895B2 (ja) |
KR (1) | KR100237276B1 (ja) |
CN (1) | CN1060588C (ja) |
TW (1) | TW313697B (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5956591A (en) * | 1997-02-25 | 1999-09-21 | Advanced Micro Devices, Inc. | Method of making NMOS and PMOS devices having LDD structures using separate drive-in steps |
US6858484B2 (en) | 2000-02-04 | 2005-02-22 | Hitachi, Ltd. | Method of fabricating semiconductor integrated circuit device |
US6693001B2 (en) * | 1997-03-14 | 2004-02-17 | Renesas Technology Corporation | Process for producing semiconductor integrated circuit device |
JP3199015B2 (ja) * | 1998-02-04 | 2001-08-13 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JP3554483B2 (ja) | 1998-04-22 | 2004-08-18 | シャープ株式会社 | Cmos型固体撮像装置 |
US5904517A (en) * | 1998-07-08 | 1999-05-18 | Advanced Micro Devices, Inc. | Ultra thin high K spacer material for use in transistor fabrication |
US6235630B1 (en) * | 1998-08-19 | 2001-05-22 | Micron Technology, Inc. | Silicide pattern structures and methods of fabricating the same |
JP5070189B2 (ja) * | 1998-08-25 | 2012-11-07 | シャープ株式会社 | 半導体集積回路の静電気保護装置、その製造方法および静電気保護装置を用いた静電気保護回路 |
US6150243A (en) * | 1998-11-05 | 2000-11-21 | Advanced Micro Devices, Inc. | Shallow junction formation by out-diffusion from a doped dielectric layer through a salicide layer |
KR20000066155A (ko) * | 1999-04-13 | 2000-11-15 | 황인길 | 반도체 소자의 얕은 접합 및 실리사이드 형성 방법 |
WO2000079586A1 (fr) * | 1999-06-24 | 2000-12-28 | Hitachi, Ltd. | Procede de production de dispositif a circuit integre semi-conducteur et dispositif a circuit integre semi-conducteur |
TW439299B (en) * | 2000-01-11 | 2001-06-07 | United Microelectronics Corp | Manufacturing method of metal oxide semiconductor having selective silicon epitaxial growth |
JP2002359293A (ja) * | 2001-05-31 | 2002-12-13 | Toshiba Corp | 半導体装置 |
JP2002368126A (ja) * | 2001-06-12 | 2002-12-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
US7002208B2 (en) * | 2001-07-02 | 2006-02-21 | Oki Electric Industry Co., Ltd. | Semiconductor device and manufacturing method of the same |
JP2003158195A (ja) * | 2001-11-20 | 2003-05-30 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
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JP4083507B2 (ja) * | 2002-08-28 | 2008-04-30 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
US7112483B2 (en) * | 2003-08-29 | 2006-09-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a device having multiple silicide types |
US7384853B2 (en) * | 2005-08-25 | 2008-06-10 | United Microelectronics Corp. | Method of performing salicide processes on MOS transistors |
CN102646681B (zh) | 2006-10-04 | 2015-08-05 | 株式会社半导体能源研究所 | 半导体器件 |
CN102683207A (zh) * | 2011-03-07 | 2012-09-19 | 北大方正集团有限公司 | 一种mos管的制作方法及mos管器件 |
CN103871967A (zh) * | 2012-12-18 | 2014-06-18 | 中芯国际集成电路制造(上海)有限公司 | Cmos晶体管的形成方法 |
JP6407651B2 (ja) * | 2014-10-01 | 2018-10-17 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
CN107994064A (zh) * | 2016-10-26 | 2018-05-04 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
FR3097076B1 (fr) * | 2019-06-05 | 2023-08-18 | St Microelectronics Crolles 2 Sas | Prises de contact pour composant électronique |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5159416A (en) * | 1990-04-27 | 1992-10-27 | Nec Corporation | Thin-film-transistor having schottky barrier |
JP3231462B2 (ja) * | 1993-03-17 | 2001-11-19 | 株式会社リコー | 半導体装置の製造方法 |
JPH0745821A (ja) * | 1993-07-28 | 1995-02-14 | Ricoh Co Ltd | 半導体装置の製造方法 |
-
1995
- 1995-10-31 JP JP7308355A patent/JP2751895B2/ja not_active Expired - Fee Related
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1996
- 1996-10-21 TW TW085112859A patent/TW313697B/zh active
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- 1996-10-31 CN CN96119224A patent/CN1060588C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TW313697B (ja) | 1997-08-21 |
JPH09129749A (ja) | 1997-05-16 |
KR100237276B1 (ko) | 2000-01-15 |
US5691225A (en) | 1997-11-25 |
CN1060588C (zh) | 2001-01-10 |
CN1156902A (zh) | 1997-08-13 |
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