JP2001119021A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2001119021A JP29794099A JP29794099A JP2001119021A JP 2001119021 A JP2001119021 A JP 2001119021A JP 29794099 A JP29794099 A JP 29794099A JP 29794099 A JP29794099 A JP 29794099A JP 2001119021 A JP2001119021 A JP 2001119021A
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篤樹 小野
Kiyotaka Imai
清隆 今井
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Abstract

(57)【要約】 【課題】 浅い接合のＳＤエクステンションを形成し、
短チャネル特性に優れ信頼性が高いＭＯＳトランジスタ
を製造する半導体装置の製造方法を提供する。 【解決手段】 多結晶シリコンのゲート電極４及びソー
ス・ドレイン拡散層領域を７覆うコバルトシリサイド膜
８を形成する工程の後に、ソース・ドレイン拡散層領域
とチャネル領域との間の領域に不純物イオンを注入して
これを熱処理してＳＤエクステンション６１を形成する
工程を備える。ＳＤエクステンション６１の熱処理温度
を、シリサイド反応における熱処理温度よりも低い温度
とすることによって、ＳＤエクステンション６１の浅い
接合における不純物イオンが拡散して深くなることを防
止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、信頼性を損なうことがなく短チャネ
ル特性に優れたトランジスタを製造する半導体装置の製
造方法に関する。
【０００２】
【従来の技術】半導体集積回路の高性能化のためには、
トランジスタの微細化は必須である。特に、ゲート長が
０．１ミクロンレベルのＭＯＳトランジスタにおいて
は、浅い不純物の接合が要求される。例えば、０．１ミ
クロンレベルのトランジスタの動作に対して要求される
ＳＤエクステンション領域の深さは２０〜３０ｎｍ程度
もしくはそれ以下である。この浅い接合深さの実現のた
めに、低エネルギーイオンによるイオン注入や、非晶質
化のためのイオン注入などがなされ、そのイオン注入後
の活性化の熱処理は、短時間で且つできるだけ低い温度
で行われる。例えば、０．１ミクロンレベルのＭＯＳト
ランジスタの製造工程においては、ソース・ドレイン拡
散層領域を形成するためのイオン注入後には、ランプア
ニーラを用いての熱処理が行われ、その熱処理の条件と
して、例えば、温度が１０００℃、時間が１０ｓｅｃ程
度が採用される。
【０００３】ＭＯＳトランジスタの製造工程において
は、上記ソース・ドレイン拡散層領域の活性化が最も高
温の熱処理工程であるが、浅い接合が要求されるソース
・ドレイン−エクステンション領域（ＳＤエクステンシ
ョン）に対しては、このソース・ドレインの活性化工程
のみならず、シリサイド工程における熱処理も不純物の
拡散に大きな影響を及ぼす。
【０００４】シリサイド工程は、ゲート電極を構成する
多結晶シリコン上、及び、所定の導電型のシリコンから
成るソース・ドレイン拡散層上に高融点金属膜を形成
し、この高融点金属膜を熱処理によってシリコンと反応
させてシリサイド化する工程である。このシリサイド化
工程では、細いゲート電極上に形成できること、層間絶
縁膜を形成する後の熱処理工程（通常４５０℃程度で、
最大７００℃程度）によって、抵抗特性が変化しないこ
と等の条件が要求される。シリサイド化では、０．２５
ミクロンルールのＭＯＳトランジスタではチタンシリサ
イドが、そして、更にゲート長が短い次世代のＭＯＳト
ランジスタでは、細線効果を抑制するコバルトシリサイ
ドが用いられるのが一般的である。細線効果とは、ゲー
ト長が短くなるとシリサイドの層抵抗が上昇する現象で
ある。
【０００５】上記シリサイド反応における８００℃で１
０ｓｅｃ程度の高温度の熱処理により、基板を構成して
いるシリコンが移動する（即ち、拡散する）現象があ
る。このため、シリコンが結晶格子から離れることで、
格子間シリコン原子の発生や、結晶格子位置にシリコン
がない状態である原子空孔が生じる。これらは、トラン
ジスタの電気的特性を決めるボロンやひ素等の不純物の
拡散に大きな影響を及ぼし、特に、ボロンに対しては、
その拡散係数を大きくする。つまり、シリサイド反応工
程は、ソース・ドレイン拡散層の活性化の熱処理温度よ
りも低い温度でありながら、不純物拡散の制御に対して
大きな影響を及ぼす。
【０００６】上記のような問題に対して、シリサイドを
形成した後に、ＳＤエクテンションを形成するプロセス
が考案されている。このような技術として、１９９９Ｓ
ｙｍｐｏｓｉｕｍｏｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙＤ
ｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓｐ４９
に挙げられた方法について、図２（ａ）〜（ｇ）を参照
して説明する。
【０００７】図２（ａ）はｎ型ＭＯＳトランジスタの一
製造工程段階の断面図であり、ゲート電極をエッチング
によって加工した段階を示している。。１は半導体基板
であり、この半導体基板１の表面には、ｐ型不純物とし
てボロンがドーピングされ、所定のしきい値電圧などの
電気的特性が得られるように設計されたｐ型ウェル１１
が形成されている。ｐ型ウエル１１上にはゲート絶縁膜
３が形成されており、このゲート酸化膜３としては、例
えばゲート寸法が０．１ミクロンメートルのＭＯＳトラ
ンジスタを電源電圧１．２Ｖで駆動する半導体装置の場
合には、２ｎｍの酸化シリコン膜、又は、窒素を２〜５
％含有する酸窒化シリコン膜が採用される。ゲート絶縁
膜３上のゲート電極４は、例えば膜厚が１５０ｎｍの多
結晶シリコン膜で形成される。
【０００８】ゲート電極４の形成後に、基板全面にＴｉ
Ｎ膜４５をスパッタ法によって堆積し、次いで、その上
に酸化シリコン膜を化学的気相法によって堆積し、エッ
チバック法によってこれらをゲート電極４の側面のみに
残すようにしてサイドウォール５５を形成する（図２
（ｃ））。その後、ソース・ドレイン拡散層領域７を形
成するためのイオン注入を行い、活性化のための熱処理
を行う（図２（ｄ））。次いで、サイドウォール５５の
うち、上層の酸化シリコン膜のみをふっ酸によってエッ
チングする。その後、基板全面にコバルト膜８２及びＴ
ｉＮ膜８４をスパッタ法によって堆積する（図２
（ｅ））。
【０００９】次いで、窒素雰囲気中でシリサイド反応の
ための熱処理を行う。この工程によって、ソース・ドレ
イン拡散層領域７上のコバルト膜のみにシリサイド反応
が起き、コバルトシリサイド膜８が形成される。一方、
ゲート電極４を構成する多結晶シリコンの側面、及び、
ゲート電極４の近傍のＴｉＮに覆われた、ソース・ドレ
イン拡散層に隣接する領域では、シリサイド反応は起き
ないのでコバルトシリサイド膜は形成されない。その
後、硫酸系のエッチング液によって、反応しきれなかっ
たコバルト膜やゲート電極４の側面部のＴｉＮ膜を除去
する（図２（ｆ））。
【００１０】次いで、その状態で、基板全面にＳＤエク
ステンション６１を形成するためのイオン注入、及び、
短チャネル特性を確保するためのポケット領域６２を形
成するイオン注入をそれぞれ行う。その後、先のイオン
注入で導入した不純物の活性化を行うべく、ランプアニ
ール法で熱処理を行う（図２（ｇ））。その後、公知の
コンタクト孔形成工程や配線の形成工程が従来と同様に
行われる。
【００１１】
【発明が解決しようとする課題】従来のシリサイド化工
程では、微細化に伴う短チャネル特性の実現に必要な、
浅いＳＤエクステンションの接合は、いくらイオン注入
時の注入エネルギーを下げても、シリサイド膜形成時の
熱処理過程においてイオン拡散によって接合が深くなっ
てしまう。この熱的な拡散による接合深さの広がりは、
イオン注入などで形成される初期の不純物の深さよりは
ずっと深く、この接合の深さがＭＯＳトランジスタの短
チャネル特性の劣化を引き起こしていた。従って、シリ
サイドを形成する工程によって、設計された浅い接合深
さが影響受けないようなプロセスが望まれていた。
【００１２】上記文献（１９９９Ｓｙｍｐｏｓｉｕｍｏ
ｎＶＬＳＩＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔｏｆＴｅ
ｃｈｎｉｃａｌＰａｐｅｒｓｐ４９）に記載された技術
では、確かにシリサイドはＳＤエクステンションのため
のイオン注入前に形成されているが、該文献に記載され
たプロセスでは微細化によってなされる薄いゲート絶縁
膜に対して、大きなダメージを与えてしまい、トランジ
スタの信頼性を大きく損なうという問題があった。ま
た、後に行うイオン注入に対する熱処理温度が低く抑え
られていないので、これによって得られる効果も極めて
限定されたものとなっていた。
【００１３】本発明は、上記従来技術におけるシリサイ
ド化工程における問題点に鑑み、トランジスタの信頼性
を損なうことなく、短チャネル特性に優れたトランジス
タを形成できる半導体装置の製造方法を提供することを
目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、シリコンを含む
ゲート電極、及び、所定の導電型のシリコンから成るソ
ース・ドレイン拡散層領域を形成する工程と、前記ゲー
ト電極及びソース・ドレイン拡散層領域を覆ってコバル
ト膜を形成する工程と、前記コバルト膜と前記ゲート電
極及びソース・ドレイン拡散層領域のシリコンとを、熱
処理によってシリサイド反応させてコバルトシリサイド
に形成する工程と、前記ソース・ドレイン拡散層領域に
隣接する領域に不純物イオンを注入してＳＤエクステン
ションを形成する工程と、前記ＳＤエクステンションを
熱処理し、該ＳＤエクステンション内の不純物イオンを
拡散する工程とを備え、該ＳＤエクステンションの熱処
理温度が、前記シリサイド反応における最も高い熱処理
温度よりも低い温度であることを特徴とする。
【００１５】本発明の半導体装置の製造方法によると、
ＳＤエクステンションの熱処理温度をシリサイド反応に
おける熱処理温度よりも低く抑えたので、優れた短チャ
ネル効果が得られる浅い接合が得られ、また、ゲート酸
化膜を損傷しないので、トランジスタの信頼性が損なわ
れることもない。
【００１６】本発明の半導体装置の製造方法における好
適な態様では、微細構造のＭＯＳトランジスタの短チャ
ネル特性を決定する浅い接合を形成するため、及び、Ｓ
Ｄエクステンションを形成するイオン注入後の熱処理を
極力減らすため、コバルトシリサイド形成後に、ＳＤエ
クステンション形成及びポケット領域形成のためのイオ
ン注入を行う。この際に、ＳＤエクステンション及びポ
ケット領域内の不純物の活性化温度は、シリサイド形成
のために行った熱処理のうち、一番高い温度よりも低い
温度とする。また、サイドウォールは、ＳiＮ／ＳiＯ2
の２層構造とし、且つ、ＳiＮ膜は３ｎｍ以下の薄い膜
とすることで、ゲート絶縁膜の保護、及び、ＳＤエクス
テンションのための浅い接合を得るためのイオン注入を
同時に実現する。
【００１７】
【発明の実施の形態】以下、図面を参照し、本発明をそ
の実施形態例に基づいて更に詳細に説明する。図１
（ａ）〜（ｇ）は、本発明の一実施形態例に係る半導体
装置の製造方法の各工程段階毎における半導体装置の断
面を示す。ここでは、ｎ型の単体ＭＯＳトランジスタの
製造方法について示すが、ｐ型ＭＯＳトランジスタで
も、更には、ｎ型及びｐ型のＭＯＳトランジスタを有す
るＣＭＯＳ回路でも、イオン注入の導電型が異なるだけ
で基本的には同じ方法で製造できる。
【００１８】図１（ａ）は、ｎ型ＭＯＳトランジスタの
製造工程中で、ゲート電極４をエッチングによって加工
した段階を示している。１は半導体基板であり、半導体
基板１の表面には、ｐ型不純物としてボロンがドーピン
グされ、所定のしきい値電圧などの電気的特性が得られ
るように設計されたｐ型ウェル１１が形成されている。
ｐ型ウエル１１の上にはゲート絶縁膜３が形成されてお
り、ゲート絶縁膜３には、例えばゲート電極４の長さが
０．１ミクロンメートルのＭＯＳトランジスタを電源電
圧１．２Ｖで駆動する半導体装置の場合には、２ｎｍ厚
の酸化シリコン膜、又は、窒素を２〜５％含有する酸窒
化シリコン膜が採用される。ゲート絶縁膜３上に形成さ
れたゲート電極４は、例えば膜厚が１５０ｎｍの多結晶
シリコン、又は、ゲルマニウムを２〜１０％含有する多
結晶のシリコンゲルマニウムで形成する。
【００１９】ゲート電極４の形成後に、図１（ｂ）に示
すように、ゲート電極４及び基板１の表面全体を窒化
し、窒化シリコン膜４１を形成する。この窒化プロセス
は、後で行われるサイドウォールのエッチングの際に、
ゲート絶縁膜３の端部をエッチング雰囲気から保護する
ための目的で形成される。ここでは、ゲート絶縁膜３の
膜厚が２ｎｍであり、サイドウォール酸化膜の膜厚が５
０〜７０ｎｍ程度であるので、このサイドウォールのエ
ッチング条件を考慮して、３ｎｍ程度の膜厚が得られる
窒化工程とする。この工程によって、ゲート絶縁膜３の
端部は窒化され、実効的に窒化シリコン４１で覆われる
形となる。なお、この窒化の際の雰囲気は、常圧のＮＨ
3雰囲気であり、基板温度が８００℃〜９００℃で６０
ｓｅｃ程度の熱処理が行われる。
【００２０】次いで、図１（ｃ）に示すサイドウォール
５を形成すべく、酸化シリコン膜を７０ｎｍ形成した後
に、これを異方性エッチングによってエッチバックし、
ゲート電極４の側面部のみに酸化シリコン膜を残す。な
お、この酸化シリコン膜は、ＴＥＯＳを原料として、減
圧化学的気相法（ＬＰ−ＣＶＤ法）によって基板温度７
００〜８００℃で形成される。また、このエッチバック
は、酸化シリコン膜が選択的にエッチングされ、シリコ
ン基板がほとんどエッチングされない条件下で行われ
る。この時、先の窒化工程で基板全体に形成された窒化
シリコン膜４１は、その膜厚が３ｎｍと薄いこともあ
り、このエッチバックの際にソース・ドレイン拡散層領
域上ではほぼ消滅する。なお、酸化シリコン膜をエッチ
バックする条件では、窒化シリコンは、シリコン基板と
同じくらいの選択比をもつが、前述したように膜自体が
薄いことや、その後の洗浄工程を通る過程で、殆ど消滅
するものである。窒化シリコン膜４１は、ゲート絶縁膜
３の保護と、浅い接合の実現とを両立させるために、膜
厚を３ｎｍ以下としている。
【００２１】次いで、ソース・ドレイン拡散層領域７を
形成するためのイオン注入を行う。ｎＭＯＳトランジス
タであれば、例えば加速電圧が２５ｋｅＶで、ドーズ量
が５Ｅ１５程度にひ素をイオン注入する。その後、イオ
ン注入された不純物を活性化するため、ランプアニール
を行う（図１（ｄ））。この時の条件としては、常圧の
窒素雰囲気中で９００℃から１０００℃で１０秒程度で
ある。
【００２２】その後、コバルトシリサイド層８を形成す
る。このコバルトシリサイド層８は、０．１ミクロン厚
のゲート電極４の上と、ソース・ドレイン拡散層領域７
の上とに同時に作られる。この部分の工程は、まず、ゲ
ート電極４上とソース・ドレイン拡散層領域７上にある
自然酸化膜を除去するため、フッ酸などで表面を処理
し、その後、基板全体にコバルト薄膜を真空蒸着法もし
くはスパッタ法によって１０ｎｍ程度形成する。次い
で、窒素雰囲気中でランプアニーラによって熱処理を行
ってシリサイド反応させる。これにより、多結晶シリコ
ンから成るゲート電極４上のコバルト、及び、シリコン
から成るソース・ドレイン拡散層領域７上のコバルト
が、夫々シリサイド化反応によってコバルトシリサイド
に形成される。
【００２３】シリサイド化反応を更に詳細に説明する。
蒸着されたコバルト薄膜は、まず７００℃程度の窒素雰
囲気でのアニールを施される。この段階で、シリコン及
び多結晶シリコン上のコバルトは、コバルトシリサイド
になる前段階の構造になり、酸化膜上のコバルトは未反
応のままである。この段階で、表面を塩酸系のエッチン
グ液で処理することで、未反応のコバルト膜は除去され
る。反応したコバルトシリサイドの前段階の膜はこのエ
ッチングでは除去されない。その後、８００℃程度の更
なる窒素雰囲気中の熱処理によって、シリコン及び多結
晶シリコン上のコバルトが、ほぼ完全にコバルトシリサ
イドに移行する。その結果、図１（ｅ）に示したよう
な、ゲート電極４の上面、及び、ソース・ドレイン拡散
層領域７の上面のみにコバルトシリサイド層８が形成さ
れる。
【００２４】その後、図１（ｆ）に示すように、サイド
ウォール５のシリコン酸化膜を除去し、シリコン窒化膜
４１を通してイオン注入を行うことによって、チャネル
領域とソース・ドレイン拡散層領域とを結ぶように、Ｓ
Ｄエクステンション領域を形成する。このサイドウォー
ルの除去はふっ酸系のエッチング液を利用して行う。こ
の時、ゲート電極４の側面及びゲート電極に隣接するソ
ース・ドレイン拡散層領域は、窒化シリコン膜４１で覆
われているので、エッチングを受けない。一方、コバル
トシリサイド層もふっ酸には殆ど溶解しない。従って、
図１（ｆ）の構造が得られる。
【００２５】その後、図１（ｇ）に示すように、ＳＤエ
クステンション領域のためのイオン注入及び短チャネル
特性を確保するためのポケットイオン注入を行う。これ
らの条件は、例えばｎＭＯＳＦＥＴの形成を例に挙げる
と、ＳＤエクステンション領域の形成では、ひ素を加速
電圧２ｋｅＶで、５Ｅ１４のドーズ量でイオン注入す
る。また、短チャネル特性を良くするポケット構造の形
成では、イオン注入法によって加速電圧３０ｋｅＶで、
１．５Ｅ１３のドーズ量で、３０°の角度注入によって
ＢＦ2をイオン注入する。図１（ｇ）において、窒化シ
リコン膜４１に覆われた浅い接合のＳＤエクステンショ
ン領域６１が、更にその下にポケット領域６２が、ソー
ス・ドレイン拡散層領域７の向かい合う端部に夫々隣接
して形成されている。
【００２６】上記イオン注入の後に、イオン注入したひ
素やボロンの活性化を行う。この活性化は、シリサイド
を形成するために行った温度よりも低い温度で行われ
る。本実施形態例では、コバルトシリサイドは二段階の
窒素処理で行っており、その最高温度が８００℃である
から、ここで行われる窒素処理は８００℃以下であり、
例えば、７５０℃から７９０℃の温度で窒素雰囲気中で
注入した不純物の活性化を行う。
【００２７】その後の工程としては、層間絶縁膜を形成
し、ゲート・ソース・ドレイン拡散層領域へコンタクト
孔を形成し、配線と接続する。これらは、従来技術で採
用される工程と同様である。
【００２８】上記実施形態例では、ｎＭＯＳトランジス
タの形成を例として説明したが、ｐＭＯＳトランジスタ
でも同様である。この場合には、イオン注入におけるイ
オン種を逆にし、イオン注入時の不純物の飛程を合わせ
ることで、短チャネル特性が良いｐＭＯＳトランジスタ
が得られる。
【００２９】図３に、酸化膜の信頼性を示す特性として
知られているＱＢＤ特性について、従来のＭＯＳトラン
ジスタと上記実施形態例のＭＯＳトランジスタとの間で
行った比較をしめす。ＱＢＤとは、酸化膜が破壊される
のに要する注入電荷の総量であり、この値が大きいほど
酸化膜は破壊されにくく、トランジスタ特性として望ま
しいことを意味する。ＱＢＤ特性における横軸は単位面
積当たりの帯電電荷量（Ｑ／ｃｍ2）であり、縦軸は破
壊した酸化膜の比率（％）である。図中（ａ）はＭＯＳ
容量パターンでのＱＢＤ特性であり、このＭＯＳ容量パ
ターンのＱＢＤ特性が初期値と考えられる。この初期値
の特性に対して、（ｂ）で示した本発明のトランジスタ
のゲート酸化膜の特性は、（ｃ）で示した従来の製造方
法で得られたトランジスタのゲート酸化膜の特性に比較
して良好な結果を示している。つまり、従来方法では明
らかに初期値からゲート酸化膜の信頼性が劣化してお
り、一方、本発明方法で得られたＭＯＳトランジスタの
ゲート酸化膜では、初期値の特性から殆ど劣化は見られ
ない。
【００３０】従来は、トランジスタの短チャネル特性を
決めるＳＤエクステンションの接合深さを制限していた
シリサイド工程における熱処理が、上記実施形態例で
は、ＳＤエクステンションのイオン注入前に行われ、そ
の際の熱処理温度を低く抑えたことにより、ＳＤエクス
テンションの浅い接合深さが実現できる。このため、短
チャネル特性に優れた高性能なトランジスタが実現でき
る。また、この熱処理ではゲート絶縁膜を劣化させない
ので、トランジスタの信頼性が向上する。
【００３１】
【発明の効果】以上、説明したように、本発明の半導体
装置の製造方法によると、短チャネル特性に優れ、且
つ、信頼性が高いＭＯＳトランジスタを製造できる効果
がある。
【図面の簡単な説明】
【図１】（ａ）〜（ｇ）は夫々、本発明の一実施形態例
に係る半導体装置の製造方法の各工程段階毎のＭＯＳト
ランジスタの断面図。
【図２】（ａ）〜（ｇ）は夫々、文献に記載された従来
の半導体装置の製造方法の各工程段階毎のＭＯＳトラン
ジスタの断面図。
【図３】実施形態例の方法で製造されたＭＯＳトランジ
スタと、従来方法で製造されたＭＯＳトランジスタの特
性を比較した結果を示すグラフ。
【符号の説明】
１ シリコン基板 ３ ゲート絶縁膜 ４ ゲート電極 ５ サイドウオール ７ ソース・ドレイン拡散層領域 ８ コバルトシリサイド層 １１ ｐウエル領域 ４１ 窒化シリコン膜 ６１ ＳＤエクステンション ６２ ポケット領域 ４５ 窒化チタン膜 ５５ サイドウオール ８２ コバルト膜 ８４ 窒化チタン膜

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 シリコンを含むゲート電極、及び、所定
    の導電型のシリコンから成るソース・ドレイン拡散層領
    域を形成する工程と、前記ゲート電極及びソース・ドレ
    イン拡散層領域を覆ってコバルト膜を形成する工程と、 前記コバルト膜と前記ゲート電極及びソース・ドレイン
    拡散層領域のシリコンとを、熱処理によってシリサイド
    反応させてコバルトシリサイドに形成する工程と、 前記ソース・ドレイン拡散層領域に隣接する領域に不純
    物イオンを注入してＳＤエクステンションを形成する工
    程と、 前記ＳＤエクステンションを熱処理し、該ＳＤエクステ
    ンション内の不純物イオンを拡散する工程とを備え、該
    ＳＤエクステンションの熱処理温度が、前記シリサイド
    反応における最も高い熱処理温度よりも低い温度である
    ことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記ゲート電極及びソース・ドレイン拡
    散層形成工程が、シリコン酸化膜及びその下層のシリコ
    ン窒化膜から成る２層構造のサイドウオールを前記ゲー
    ト電極の側面に形成する工程を含むことを特徴とする、
    請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記サイドウオールのシリコン酸化膜を
    除去する工程を更に備え、前記ＳＤエクステンション形
    成工程は、前記シリコン窒化膜を通してイオン注入する
    ことを特徴とする、請求項２に記載の半導体装置の製造
    方法。
  4. 【請求項４】 前記シリコン窒化膜の膜厚を３ｎｍ以下
    としたことを特徴とする、請求項２又は３に記載の半導
    体装置の製造方法。
  5. 【請求項５】 前記シリサイド反応における熱処理が、
    第１の温度による第１の熱処理工程と、未反応のコバル
    トを除去するコバルト除去工程と、前記第１の温度より
    も高い第２の温度による第２の熱処理工程とをこの順に
    含むことを特徴とする、請求項１〜４の何れかに記載の
    半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168323A (ja) * 1999-12-06 2001-06-22 Mitsubishi Electric Corp 半導体装置の製造方法
US7429771B2 (en) 2004-05-07 2008-09-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device having halo implanting regions
JP2011082569A (ja) * 2011-01-11 2011-04-21 Canon Inc 固体撮像装置及びカメラ

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040142560A1 (en) * 2003-01-17 2004-07-22 Cheng-Tzu Kuo Method of selective growth of carbon nano-structures on silicon substrates
KR100632057B1 (ko) * 2003-12-30 2006-10-04 동부일렉트로닉스 주식회사 Ｃｍｏｓ 트랜지스터 형성 방법
CN103531452B (zh) * 2012-07-02 2016-01-06 中芯国际集成电路制造(上海)有限公司 Cmos管的形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910006249B1 (ko) * 1983-04-01 1991-08-17 가부시기가이샤 히다찌세이사꾸쇼 반도체 장치
US5552332A (en) * 1995-06-02 1996-09-03 Motorola, Inc. Process for fabricating a MOSFET device having reduced reverse short channel effects
JP2848299B2 (ja) * 1995-12-21 1999-01-20 日本電気株式会社 半導体装置及びその製造方法
US5998272A (en) * 1996-11-12 1999-12-07 Advanced Micro Devices, Inc. Silicidation and deep source-drain formation prior to source-drain extension formation
US5874342A (en) * 1997-07-09 1999-02-23 Lsi Logic Corporation Process for forming MOS device in integrated circuit structure using cobalt silicide contacts as implantation media
US5966597A (en) * 1998-01-06 1999-10-12 Altera Corporation Method of forming low resistance gate electrodes
US6221704B1 (en) * 1998-06-03 2001-04-24 International Business Machines Corporation Process for fabricating short channel field effect transistor with a highly conductive gate
US6235597B1 (en) * 1999-08-06 2001-05-22 International Business Machines Corporation Semiconductor structure having reduced silicide resistance between closely spaced gates and method of fabrication

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168323A (ja) * 1999-12-06 2001-06-22 Mitsubishi Electric Corp 半導体装置の製造方法
US7429771B2 (en) 2004-05-07 2008-09-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device having halo implanting regions
JP2011082569A (ja) * 2011-01-11 2011-04-21 Canon Inc 固体撮像装置及びカメラ

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