JP3337969B2 - データ送信装置及びデータ受信装置 - Google Patents
データ送信装置及びデータ受信装置Info
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Description
れたバイナリデータを伝送する通信装置において、送信
側では必要な信号を付加し、受信側ではフレームの境界
を検出してフレーム同期を確立するフレーム同期装置を
有するデータ送信装置及びデータ受信装置に関するもの
である。
情報メディア学会誌 Vol.51,No.2,pp.174〜182(1997)任
意のバイナリデータを、可変長のデータフレームで伝送
する方式の1つに、文献中で解説されているHDLC
(High−level Data Link Control)方式がある。以
下、HDLC方式のフレーム同期方法について説明す
る。
ラグとして「01111110」(以下、HDLCフラ
グという。)を用いる。送信装置は、フレームとフレー
ムの間にHDLCフラグを挿入して伝送する。受信装置
は、受信系列からHDLCフラグのビットパターンを検
出することによりフレームの境界を見つけ、フレーム同
期を確立する。
データは、任意のバイナリデータであるため、データフ
レーム内のデータ列にHDLCフラグと同じビットパタ
ーンが現れる可能性がある。この場合、受信装置は、フ
レームの境界でない位置をデータフレームの境界である
と判断してしまう。この現象をフラグエミュレーション
という。
め、HDLC方式においては、送信側で、フレーム内の
データ列中に「1」が5つ連続するパターン「0111
11」が現れると、その直後に「0」を挿入する手法を
採用している。これを「0」挿入と呼ぶ。
ム内にHDLCフラグと同じビットパターン「0111
1110」が存在しても、これを「01111101
0」といったパターンに変換できるため、送信するフレ
ームデータ内にHDLCフラグパターンが現れないない
ようにできる(図2(c))。
トパターンを検出してフレーム同期を確立した後、フレ
ームデータ列中に連続する5つの「1」が現れ、それに
続いて「0」が現れると、これを削除する(図2
(d))。
ョンを起さないフレーム同期の確立が図られている。
びデータ受信装置の構成例を示す。
と、フレーム同期信号の入力端子202と、フレーム内
のデータ列中の連続して「1」が5つ続くパターン「0
11111」の直後に「0」を挿入する‘0’挿入回路
203と、フレームの境界にHDLCフラグを挿入する
フラグ挿入回路204で構成される。
レームの境界を示すHDLCフラグのビットパターンを
検出しフレーム同期信号を出力するフラグ検出回路20
5と、フラグ検出回路205で検出した位置にあるフラ
グパターンを削除するフラグ削除回路206と、フレー
ムデータ中の連続する5つの「1」に続く「0」を削除
する‘0’削除回路207と、フレームデータを出力す
る出力端子208と、フレーム同期信号を出力する出力
端子209で構成される。
置及びデータ受信装置の動作を示したものである。入力
端子201からはフレームデータが連続して入力される
(図2(b))。入力端子202からはフレーム同期信
号が入力されている。フレーム同期信号は、入力端子2
01から入力されたフレームデータのフレーム境界で立
ち上がりを持つパルス列である(図2(a))。
データ内で連続する「1」の数をカウントしており、連
続して「1」が5つ続くパターンがあると、その直後に
「0」を挿入する。例えば、HDLCフラグパターン
「01111110」があると5つめの「1」の後ろに
「0」を挿入し「011111010」に変換する(図
2(b)、(c))。
203の出力系列に対し、フレーム同期信号のパルス立
ち上がり位置にHDLCフラグを挿入し、伝送路に出力
する。
がフラグ検出回路205及びフラグ削除回路206に入
力される。フラグ検出回路205は、受信したデータ系
列からHDLCフラグを検出し、フラグ検出信号を出力
する。フラグ検出信号は、検出したタイミングに立ち上
がりを持つパルス列である(図2(e))。
ので、フラグ位置にパルスの立ち上がりを持つフラグ検
出信号は、フレーム同期信号でもある。このフレーム同
期信号は、フラグ削除回路206及び‘0’削除回路2
07に入力されると共に、出力端子209へ出力され
る。
らフラグ検出信号のパルス立ち上がり位置にあるHDL
Cフラグを削除する。
206の出力を、1つのフレームデータ内で連続する
「1」の数をカウントし、連続する5つの「1」の次に
続くビット「0」を削除し、出力端子208へ出力する
(図2(d)、(f))。
界にあるフラグに1ビットでも誤りが生じフラグのビッ
トパターンが崩れると、フレームの境界が検出できなく
なり、2つのフレームを1つのフレームに結合してしま
う(図4(a))。
りフラグと同じビットパターンができてしまうとフラグ
エミュレーションが発生し、1つのフレームを2つに分
割してしまう(図4(b))。
ためにフレーム同期が崩れる場合がある。無線通信路の
ような比較的誤りの多く発生する通信路でデータ通信を
する場合には、上述したような同期はずれが大きな問題
となる。
界を示すフラグとしてHDLCフラグの代わりにPN系
列を用いる方式がある。PN系列は、擬似ランダム系列
と呼ばれるランダム性の高い系列で、系列が完全に一致
した場合のみ自己相関値が高く、1ビットでもずれると
相関値が急激に小さくなるという相関特性を持ってい
る。
ラグ検出回路で受信したデータ列とフラグであるPN系
列との相関の高い位置をフラグ位置として検出すること
により、フラグに誤りが生じても正しいフラグ位置を検
出することが可能となる。
タ送信装置及びデータ受信装置の構成例を、図6にその
通信動作の内容を示す信号波形図を示す。
と、フレーム同期信号の入力端子502と、フレームの
境界にPN系列で構成されたフラグ(以下、PNフラグ
という。)を挿入するフラグ挿入回路503で構成さ
れ、データ受信装置は、受信系列とPNフラグの相関値
からフレームの境界を検出しフレーム同期信号を出力す
るPNフラグ相関検出器504と、PNフラグ相関検出
器504で検出した位置にあるフラグパターンを削除す
るフラグ削除回路505と、フレームデータを出力する
出力端子506と、フレーム同期信号を出力する出力端
子507で構成される。 このフレーム同期装置の動作
は、送信側の‘0’挿入回路及び受信側の‘0’削除回
路での処理がなくなったことと、受信側のフラグ検出の
方法が異なる以外はHDLC方式の動作と同じである。
ームデータが入力され、フレーム同期信号入力端子50
2にフレーム同期信号が入力される。また、フラグ挿入
回路503は、フレーム同期信号を元にしてフレームデ
ータのフレームの境界に、フレームの境界であることを
示すPNフラグを挿入して、伝送路に出力する(図6
(a)、(b)、(c))。
グ相関検出回路504とフラグ削除回路505とに入力
される。また、PNフラグ相関検出回路504は、受信
系列の中からPNフラグパターンと高い相関を有するフ
ラグ位置を検出し、この検出したフラグ位置に同期した
信号をフレーム同期信号としてフラグ削除回路505と
フレーム同期信号出力端子507とに出力する。フラグ
削除回路505は、このフレーム同期信号により定めら
れる受信系列のフラグ位置にあるフラグを削除して、こ
の削除した受信系列をフレームデータとしてデータ出力
端子506に出力する(図6(d)、(e)、
(f))。
Nフラグ相関検出器504で行なっており、ここでは受
信系列に対しPNフラグを1ビットずつシフトさせなが
ら相関値を求め、その値によりフラグ位置を検出する。
ラグ位置検出の動作を示す図である。
相関値はフラグ位置で急激に大きくなりその他の位置で
は小さな値となっている。この相関値は、受信系列のビ
ットパターンがPNフラグのビットパターンと一致した
場合に最大になるが、この最大値をしきい値にしてフラ
グ位置を検出するとフラグに1ビットでも誤りが生じる
とフラグを検出することができなくなる。
置での相関値は誤り個数に比例して小さくなるが、PN
系列の性質によりフラグ位置から1ビットずれると相関
値は急激に小さくなる。従って、図7に点線で示してい
るように、フラグ位置を判定する相関値のしきい値を若
干小さく設定し、PNフラグに何ビットかの誤りを許し
てもフラグ位置を正しく検出することが可能である。
であるPN系列のビットパターンは、ランダムな上に誤
りも許容するために、HDLCの「0」挿入の様なフラ
グエミュレーションを回避する処理が考案されていな
い。
にPNフラグと同じビットパターンがあると、フラグエ
ミュレーションが発生する。また、フラグの誤りを許容
するとPNフラグのビットパターンと何ビットか異なる
ビットパターンもフラグと判定するので、フラグエミュ
レーションの確率は更に大きくなる。
場合は、フラグのビットパターンがフレーム内のデータ
列巾に現れる確率が十分小さくなる程度まで、フラグ長
を大きくする必要がある。このため、伝送効率が低下す
る。
の確率を小さくすることは可能であるが、データに誤り
が全くない場合においてもフラグエミュレーションの確
率を0にすることはできず、通信路を効率良く使うこと
ができないといった問題がある。
ータ符号化回路と出力端子506及び507に接続され
るデータ復号回路との間において、例えばARQ(Au
tomatic Repeat Request)方
法、すなわち、受信側にあるデータ復号回路が送信され
てきたデータ中の誤りを検出すると送信側にあるデータ
符号化回路にデータの再送を要求し、この要求に基づい
てデータ符号化回路がデータの再送を行う方法を用いた
としても、フラグエミュレーションの発生によりデータ
に誤りが生じている場合は、再送されるデータにも同様
にフラグエミュレーションが発生するため、再送処理が
繰り返し行われ破堤してしまうといった問題があった。
するため、第1の発明においては、ディジタルデータを
フレーム単位で区切り伝送する通信装置の送信側に設け
られ、各フレームの境界位置に、PN系列で構成された
フラグを挿入するフラグ挿入手段を有するデータ送信装
置に、以下の手段を備えることを特徴とする。
(1) 送信するディジタルデータ中に、フラグと相関の高
いビットパターンが現れるか否か検出するフラグ検出手
段と、(2) フラグ検出手段によって、フラグと相関の高
いビットパターンの存在が検出された場合、当該ビット
パターンの直後に、当該ビットパターンがフラグでない
ことを示すマーカを挿入するマーカ挿入手段とを備える
ようにする。
ことにより、任意のデータを扱うために、送信ディジタ
ルデータ中に、フラグと相関の高いビットパターンが偶
然現れる場合にも、本来のフラグとデータ中のフラグと
の区別が可能となる。
グとの間に高い相関が得られるビットパターン内とすれ
ば、送信ディジタルデータ中からフラグと高い相関が得
られるビットパターンが存在しなくなるので、その分、
本来のフラグとデータ中のフラグとの区別がより確実に
なる。
ターンがフラグであることを示し、かつ、マーカと相関
と低いフラグ用マーカを挿入すれば、より一層、送信デ
ィジタルデータ中にフラグと高い相関が得られるビット
パターンが現れ難くでき、本来のフラグとデータ中のフ
ラグとの区別がより確実になる。
ラグの直後のビットパターンがマーカと相関の高いビッ
トパターンである場合にのみ、フラグ用マーカを挿入す
るようにすれば、本来のフラグとデータ中のフラグとの
区別をより確実にしつつ、フラグ用マーカの挿入による
伝送効率の低下を軽減することができる。
ジタルデータをフレーム単位で区切り伝送する通信装置
の受信側に設けられ、受信されたディジタルデータ列の
中からPN系列で構成されたフラグと相関の高いビット
パターンを検出するフラグ検出手段と、受信されたディ
ジタルデータ列からフラグ検出手段によって検出された
ビットパターンを削除し、検出されたフラグとフラグの
間に存在するディジタルデータをフレームデータとして
出力するフラグ削除手段とを有するデータ受信装置に、
以下の手段を備えるようにする。
検出した場合、その直後に続いて、検出されたフラグと
の相関の高いビットパターンがフラグでないことを示す
マーカが現れるか否か検出するマーカ検出手段と、(2)
削除命令があった場合、受信されたディジタルデータ列
からマーカ検出手段によって検出された該当ビットパタ
ーンを削除するマーカ削除手段と、(3) マーカ検出手段
において該当するマーカが検出された場合、フラグ削除
手段に検出信号を与え、検出されたフラグとの相関の高
いビットパターンの削除を禁止すると共に、マーカ削除
手段に削除命令を与える判定手段とを備えるようにす
る。
来のフラグと、ディジタルデータ中に現れるフラグと相
関の高いビットパターンの区別化が確実に行える。
ビットパターン内にマーカを挿入したビットパターン
を、受信されたディジタルデータ中から検出する手法を
用いれば、本来のフラグ以外にはフラグと高い相関が得
られるビットパターンが発生しないので、その分、本来
のフラグと、ディジタルデータ中に現れるフラグと相関
の高いビットパターンの区別化がより確実に行える。
適用し、フラグ検出手段がフラグとの相関の高いビット
パターンを検出した場合、この検出されたビットパター
ンがフラグであることを示すフラグ用マーカが、この検
出されたビットパターンの直後に続いて現れるか否か検
出し、フラグ用マーカ検出手段によって該当するフラグ
用マーカが検出された場合、当該ディジタルデータ列か
らフラグ用マーカに対応するビットパターンを削除すれ
ば、より一層、本来のフラグがディジタルデータである
と誤認される可能性が低下し、本来のフラグとデータ中
のフラグとの区別がより確実になる。
の第1の実施形態を、図面を用いて説明する。
データ受信装置において、フレームデータ内にPNフラ
グのビットパターンが存在する場合、このフラグパター
ンの直後に、当該フラグパターンがフレームデータ内の
データであることを示すマーカを挿入し、フラグエミュ
レーションを回避できるようにした点に特徴を有するも
のである。以下、各装置の構成を説明する。
装置(送信側)及びデータ受信装置(受信側)の構成を
示す。なお、本実施形態では、PN系列で構成したフラ
グを「PN1」、同じくPN系列で構成したマーカを
「PN2」と記述する。
されるデータ入力端子101と、フレームデータのフレ
ーム境界を示す同期信号が入力されるフレーム同期信号
入力端子102と、フレームデータとPNフラグ「PN
1」との相関値からPNフラグと類似したビットパター
ンを検出するPN1相関検出器103と、PN1相関検
出器103で検出されたフラグパターンの直後にマーカ
「PN2」を挿入するマーカ挿入回路104と、フレー
ムの境界にフラグを挿入するフラグ挿入回路105とか
らなる。
「PN1」との相関値からPNフラグ「PN1」のビッ
トパターン位置を検出するPN1相関検出器106と、
受信系列とマーカ「PN2」との相関値からマーカ「P
N2」のビットパターン位置を検出するPN2相関検出
器107と、PN1相関検出器106の出力を一定時間
(マーカ「PN2」の系列長に相当する時間)遅延させ
る遅延回路108と、PNフラグ「PN1」及びPNフ
ラグ「PN2」のビットパターン位置からフラグ及びマ
ーカの位置を検出するフラグ/マーカ検出回路109
と、フラグ/マーカ検出回路109で検出したフラグ位
置にあるフラグを削除するフラグ削除回路110と、フ
ラグ/マーカ検出回路109で検出したマーカ位置にあ
るマーカを削除するマーカ削除回路111と、フレーム
データを出力するデータ出力端子112と、フレーム同
期信号出力端子113とからなる。
受信装置による通信動作を説明する。
フレームデータが連続して入力され、フレーム同期信号
入力端子102からフレームデータのフレーム境界を示
すフレーム同期信号が入力される。
1から入力されるフレームデータのフレーム境界で立ち
上がりを持つパルス列である(図9(a))。
レームデータとPNフラグ「PN1」とのビットパター
ン(フラグパターン)相関をとり、PNフラグ「PN
1」と相関の高いビットパターンを検出し、検出信号を
マーカ挿入回路104に出力する。
器103から検出信号が入力されると、検出したビット
パターンの直後にマーカ「PN2」を挿入する(図9
(b)、(c))。
104の出力に対してフレーム同期信号のパルスの立ち
上がり位置にPNフラグ「PN1」を挿入し、伝送路へ
出力する(図9(d))。
て受信した受信系列を、PN1相関検出器106、PN
2相関検出器107及びフラグ削除回路110に入力す
る。
N2相関検出器107は、それぞれ「PN1」及び「P
N2」のビットパターンを受信系列に対して1ビットず
つシフトさせながら相関値を求め、その相関値により
「PN1」及び「PN2」の位置を検出する(図9
(f)、(g))。
はPN系列であるので、PNフラグを用いる従来例のP
Nフラグ相関検出器の場合と同様、誤りを許容して「P
N1」及び「PN2」の位置を検出することができる。
延回路108でマーカ「PN2」のビット長に相当する
時間だけ遅延された後、一方、PN2相関検出器107
の出力信号は直接、フラグ/マーカ検出回路109に出
力する(図9(h))。
ーカ「PN2」のビット長に相当する時間だけ遅延され
ているので、受信系列に「PN1」と「PN2」とが連
続している場合、2つの相関検出器の検出信号がフラグ
/マーカ検出回路109に同時に入力される。
ータ内に存在するフラグでない「PN1」のビットパタ
ーンの直後にマーカ「PN2」を挿入しているので、フ
ラグ/マーカ検出回路109に、2つの相関検出器10
6及び107の両方から同時に検出信号が入力された場
合には、検出された「PN1」は本来のフラグではな
く、「PN2」はその識別用に挿入されたマーカである
と判定し、マーカ検出信号をマーカ削除回路111へ出
力する(図9(i))。
PN2相関検出器107の検出信号のみが入力された場
合は、検出されたデータパターンは、フレームデータ内
に偶然現れたマーカパターンであると判断する。
PN1相関検出器106の検出信号のみが入力された場
合は、PNフラグ「PN1」のパターン直後にマーカ
「PN2」が存在しないことを意味しているので、検出
された「PN1」を本来のフラグであると判定し、フラ
グ検出信号をフラグ削除回路110へ出力する(図9
(j))。フラグ検出信号は、同時にフレーム同期信号
出力端子113から出力される。
が入力されると、入力されるフレームデータ列中より、
検出されたフラグを削除し、フラグ検出信号が入力され
ない場合には、入力されたフレームデータ列をそのまま
マーカ削除回路111に出力する。
が入力されると、入力されるフレームデータ列中より、
検出されたマーカを削除し、マーカ検出信号が入力され
ない場合には、入力されたフレームデータ列をそのまま
データ出力端子112から出力する。
置側で、予めフレームデータ内にフラグパターンと同じ
パターンが現れるか否かを検出し、検出された場合に
は、その直後にマーカを挿入するようにする。
たフレームデータ列中にフラグパターンと同じパターン
を検出すると、その直後にマーカと同じパターンが現れ
るか否かを判別し、同じパターンが現れた場合には、先
に検出されたフラグパターンがデータフレーム内に偶然
現れたデータパターンであると判定する。一方、マーカ
と同じパターンが存在しなければ、先に検出されたフラ
グパターンはフラグによるものであると判定する。
避できるようにしている。PNフラグを用いた従来例で
は、フレームデータ内のどの位置にフラグパターンが現
れてもフラグエミュレーションが発生し得たのに対し、
当該第1の実施形態の場合には、フレームの先頭位置に
マーカのビットパターンが偶然現れた場合にのみ、フレ
ーム同期誤りが発生するだけなので、同期誤りが発生す
る確率を従来例に比して格段に低下させることができ
る。
及びマーカのそれぞれを、PN系列で構成することにし
たので、フラグ及びマーカ位置の検出において相関検出
を行なうことにより誤りの許容も可能となった。
の第2の実施形態を、図面を用いて説明する。
ーカの挿入位置を、第1の実施形態の場合のようにフレ
ームデータ内に現れたフラグパターンの直後ではなく、
当該フラグパターンの途中にすることを特徴とするもの
であり、当該手法によって、データフレーム内からフラ
グパターンの出現を無くし、フラグ誤り及びフラグエミ
ュレーションの発生の回避を図るものである。
信装置(送信側)及びデータ受信装置(受信側)の構成
を示す。
されるデータ入力端子1001と、フレームデータのフ
レーム境界を示す同期信号が入力されるフレーム同期信
号入力端子1002と、フレームデータとPNフラグ
「PN1」の相関値からPNフラグと類似したビットパ
ターンを検出するPN1相関検出器1003と、入力さ
れたフレームデータを遅延させる遅延回路1004と、
PN1相関検出器1003で検出されたフラグパターン
の途中にマーカを挿入するマーカ挿入回路1005と、
フレーム同期信号を遅延させる遅延回路1006と、フ
レーム境界にフラグを挿入するフラグ挿入回路1007
とからなる。
ットパターンであるPN1との相関値からフラグ位置を
検出するフラグ相関検出器1008と、フラグ相関検出
器1008で検出したフラグ位置にあるフラグを削除す
るフラグ削除回路1009と、フラグ削除回路1009
の出力とフラグの途中にマーカを挿入したビットパター
ンの相関値からマーカ位置を検出するマーカ相関検出器
1010と、マーカ相関検出器1010で検出したマー
カ位置にあるマーカを削除するマーカ削除回路1011
と、フレームデータを出力するデータ出力端子1012
と、フレーム同期信号出力端子1013とからなる。
受信装置による通信動作を説明する。
るフレームデータが連続して入力され、フレーム同期信
号入力端子1002からフレームデータのフレーム境界
を示すフレーム同期信号が入力される。
01から入力されるフレームデータのフレーム境界で立
ち上がりを持つパルス列である(図11(a))。
フレームデータとPNフラグ「PN1」とのビットパタ
ーン相関をとり、PNフラグ「PN1」と相関の高いビ
ットパターンを検出し、検出信号をマーカ挿入回路10
05に出力する(図11(c))。
レームデータは、遅延回路1004において、「PN
1」のビット長に相当する時間に比して短い時間(例え
ば、半分の時間)だけ遅延された後、マーカ挿入回路1
005に入力される。
出器1003から検出信号が入力されると、直に、遅延
回路1004から入力を受けているフレームデータにマ
ーカ「PN2」を挿入する。ここで、フレームデータは
前述したように、遅延回路1004において遅延されて
いるため、マーカ「PN2」は、「PN1」と同じビッ
ト列の途中に挿入されることになる(図11(b)、
(c)、(d)、(e))。
路1005の出力に対し、遅延回路1004の遅延時間
と同じ時間だけ遅延回路1006で遅延されたフレーム
同期信号に従ってフラグを挿入し、伝送路へ出力する
(図11(f))。
て受信した受信系列を、フラグ相関検出器1008及び
フラグ削除回路1009に入力する。
のビットパターンと受信系列との相関値からPNフラグ
「PN1」の位置を検出すると、これをフラグ検出信号
としてフラグ削除回路1009へ出力する(図11
(h))。フラグ検出信号は、同時に、フレーム同期信
号出力端子1013から出力される。
出器1008で検出したフラグ位置にあるフラグを削除
し、マーカ相関検出器1010及びマーカ削除回路10
11へ出力する。
回路1009の出力系列とフラグ「PN1」の途中にマ
ーカ「PN2」を挿入した系列(図11中における「P
PN2N1」)との相関値からマーカ位置を検出する
(図11(i))。
出器1010で検出されたマーカ位置にあるマーカを削
除し、フレームデータをデータ出力端子1012へ出力
する(図11(j))。
置側で、予めフレームデータ内にフラグパターンと同じ
パターンが現れるか否かを検出し、検出された場合に
は、そのパターンの途中にマーカを挿入して、データフ
レーム内からフラグパターンを無くすようにする。
フラグ誤りを回避できるようにしている。ところで、当
該第2の実施形態において、データの欠落が発生し得る
のは、フラグとマーカを合わせた比較的長いビットパタ
ーンと一致するビットパターンが偶然フレーム内に出現
する場合のみであるので、PNフラグを用いた従来例の
フレーム同期誤りと比べて発生頻度を小さくすることが
できる。
いるので、フラグ及びマーカ位置の検出において相関検
出を行なうことにより誤りを許容することが可能であ
る。
の第3の実施形態を、図面を用いて説明する。
1」の直後にこのビットパターンがフラグであることを
示し、かつ、マーカ「PN2」と相関の低い(類似しな
い)フラグ用マーカ「PN3」を挿入し、本来のフラグ
とデータ中のフラグの区別を確実にできるようにした点
に特徴を有するものである。
信装置(送信側)及びデータ受信装置(受信側)の構成
を示す。
されるデータ入力端子1301と、フレームデータのフ
レームの境界を示す同期信号が入力されるフレーム同期
信号入力端子1302と、フレームデータ中の「PN
1」と相関の高いビットパターンを検出するPN1相関
検出器1303と、PN1相関検出器1303で検出し
たビットパターンの直後にマーカ「PN2」を挿入する
マーカ挿入回路1304と、フレームの境界にフラグ
「PN1」及びフラグ用マーカ「PN3」を挿入するフ
ラグ挿入回路1305とからなる。
後にフラグ用マーカを挿入したビットパターンである
「PN1PN3」との相関値からフラグ位置を検出する
フラグ相関検出器1306と、フラグ相関検出器130
6で検出したフラグ位置にあるフラグ及びフラグ用マー
カを削除するフラグ削除回路1307と、フラグ削除回
路1307の出力と「PN1PN2」のビットパターン
の相関値からマーカ位置を検出するマーカ相関検出器1
308と、マーカ相関検出器1308で検出したマーカ
位置にあるマーカを削除するマーカ削除回路1309
と、フレームデータを出力するデータ出力端子1310
と、フレーム同期信号出力端子1311とからなる。
受信装置による通信動作を説明する。
るフレームデータが連続して入力され、フレーム同期信
号入力端子1302からフレームデータのフレーム境界
を示すフレーム同期信号が入力される。
01から入力されるフレームデータのフレーム境界で立
ち上がりを持つパルス列である(図13(a))。
フレームデータとPNフラグ「PN1」とのビットパタ
ーン相関をとり、PNフラグ「PN1」と相関の高いビ
ットパターンを検出し、検出信号をマーカ挿入回路13
04に出力する。
出器1303から検出信号が入力されると、当該検出信
号により特定されるビットパターンの直後にマーカ「P
N2」を挿入する(図13(b)、(c))。
路1304の出力フレーム境界にフラグ「PN1」及び
フラグ用マーカ「PN3」を挿入し、伝送路へ出力する
(図13(d))。
て受信した受信系列を、フラグ相関検出器1306及び
フラグ削除回路1307に入力する。
N3」と受信系列の相関値からフラグ位置を検出し、フ
ラグ検出信号をフラグ削除回路1307へ出力する(図
13(f))。フラグ検出信号は、同時に、フレーム同
期信号出力端子1311から出力される。
出器1306で検出したフラグ位置にある「PN1PN
3」を削除し、マーカ相関検出器1308及びマーカ削
除回路1309へ出力する(図13(e)、(h))。
回路1307の出力系列と「PN1PN2」の系列との
相関値からマーカ位置を検出する(図13(g))。
マーカ削除回路1309は、マーカ相関検出器1308
で検出したマーカ位置にあるマーカを削除し、フレーム
データをデータ出力端子1310へ出力する(図13
(e)、(h))。
を示すフラグの直後にフラグ用マーカを挿入すると共
に、データフレーム中に「PN1」と同じビットパター
ンが現れる場合に、その直後にマーカ系列「PN2」を
挿入するようにしたことにより、送信データフレーム中
にフラグパターンが出現しないようしたことにより、フ
ラグエミュレーションの可能性をほとんど無くすことが
できる。
ーン「PN1」と同じビットパターンの直後には必ずマ
ーカ「PN2」が挿入されており、しかもこのマーカ
「PN2」はフラグ用マーカ「PN3」と相関が低いパ
ターンに選定されているため、データ受信装置では「P
N1」の直後にある「PN2」は全てマーカであると判
定でき、第2の実施形態の場合には発生し得たデータの
部分的な欠落も発生し得ないようにできる。
しているので、フラグ及びマーカ位置の検出において相
関検出を行なうことができ、ある程度の誤りを許容する
ことが可能である。
の第4の実施形態を、図面を用いて説明する。
ある。
いてPNフラグ「PN1」と相関の高いビットパターン
(以下「PN1E」と表記する。「PN2」、「PN
3」についても同様な表記を用いる。)の直後にマーカ
「PN2」を挿入したことに基づく「PN1E+PN
2」のビットパターンと、フレーム同期信号に基づいて
挿入した「PN1」の直後のビットパターンが「PN
2」と相関の高いものである場合の「PN1+PN2
E」のビットパターンとを区別するために、「PN1」
と「PN2E」との間に「PN2」と相関の低いフラグ
用マーカのビットパターンである「PN3」を挿入する
ことにより、データ受信側においてPNフラグ「PN
1」及びマーカ「PN2」の誤認を防止する点である。
3」の挿入に基づく「PN1+PN3」のビットパター
ンと、フレーム同期信号に基づいて挿入した「PN1」
の直後のビットパターンが「PN3」と相関の高いもの
である場合の「PN1+PN3E」のビットパターンと
を区別するために、「PN1」と「PN3E」との間に
「PN3」を挿入することにより、データ受信側におい
てPNフラグ「PN1」及びマーカ「PN2」の誤認を
防止する点である。
信装置(送信側)及びデータ受信装置(受信側)の構成
を示す。
されるデータ入力端子1401と、フレームデータのフ
レームの境界を示す同期信号が入力されるフレーム同期
信号入力端子1402と、フレームデータ中の「PN
1」と相関の高いビットパターン位置を検出するPN1
相関検出器1403と、PN1相関検出器1403で検
出したビットパターン位置の直後にマーカ「PN2」を
挿入するマーカ挿入回路1404と、フレームの境界に
PNフラグ「PN1」を挿入するフラグ挿入回路140
5と、PNフラグ「PN1」の直後の位置のビットパタ
ーンがマーカ「PN2」と相関の高いものであることを
検出するPN2相関検出器1406と、PNフラグ「P
N1」の直後の位置のビットパターンがフラグ用マーカ
「PN3」と相関の高いものであることを検出するPN
3相関検出器1407と、PN2相関検出器1406及
びPN3相関検出器1407で検出したビットパターン
位置の直前にフラグ用マーカ「PN3」を挿入するフラ
グ用マーカ挿入回路1408とからなる。
1」と相関の高いビットパターン位置を検出するPN1
相関検出器1409と、受信系列から「PN2」と相関
の高いビットパターン位置を検出するPN2相関検出器
1410と、受信系列から「PN3」と相関の高いビッ
トパターン位置を検出するPN3相関検出器1411
と、「PN1」と「PN2」と「PN3」と相関の高い
ビットパターン位置からフラグとマーカとフラグ用マー
カとの位置を検出するフラグ/マーカ検出回路1412
と、フラグ/マーカ検出回路1412で検出したフラグ
位置にあるフラグを削除するフラグ削除回路1413
と、フラグ/マーカ検出回路1412で検出したマーカ
位置とフラグ用マーカ位置とにあるマーカとフラグ用マ
ーカとを削除するマーカ削除回路1414と、フレーム
データを出力するデータ出力端子1415と、フレーム
同期信号出力端子1416とからなる。
受信装置による通信動作を説明する。
ームデータがデータ入力端子1401に連続して入力さ
れ、このフレームデータのフレーム境界を示すフレーム
同期信号がフレーム同期信号入力端子1402に入力さ
れる。
1401に入力されるフレームデータのフレーム境界で
立ち上がりを持つパルス列である(図15(a))。
端子1401に入力されるフレームデータのビットパタ
ーンの中から、PNフラグ「PN1」と相関の高いビッ
トパターン位置を検出し、この検出に基づく検出信号を
マーカ挿入回路1404に出力する(図15(c))。
出器1403からの検出信号が入力されると、この検出
信号に基づくフレームデータ中の「PN1」と相関の高
いビットパターン位置の直後にマーカ「PN2」を挿入
し(図15(b)、(d))、この挿入したデータ信号
列をフラグ挿入回路1405に出力する。
信号入力端子1402に入力されるフレーム同期信号の
パルスの立ち上がり位置に基づいて、マーカ挿入回路1
404からのデータ信号列のフレームの境目にPNフラ
グ「PN1」を挿入し、この挿入したデータ信号列をP
N2相関検出器1406とPN3相関検出器1407と
フラグ用マーカ挿入回路1408とに出力する(図15
(e))。
期信号入力端子1402に入力されるフレーム同期信号
のパルスの立ち上がり位置に基づいてフラグ挿入回路1
405からのデータ信号列の中からPNフラグ「PN
1」の直後のビットパターン位置を定め、この位置のビ
ットパターンがマーカ「PN2」と相関の高いビットパ
ターンであるか否かを検出し、相関の高いビットパター
ンである場合には検出信号をフラグ用マーカ挿入回路1
408に出力する(図15(f))。
期信号入力端子1402に入力されるフレーム同期信号
のパルスの立ち上がり位置に基づいてフラグ挿入回路1
405からのデータ信号列の中からPNフラグ「PN
1」の直後のビットパターン位置を定め、この位置のビ
ットパターンがフラグ用マーカ「PN3」と相関の高い
ビットパターンであるか否かを検出し、相関の高いビッ
トパターンである場合には検出信号をフラグ用マーカ挿
入回路1408に出力する(図15(g))。
2相関検出器1406とPN3相関検出器1407とか
らの検出信号を入力すると、これらの検出信号に基づく
マーカ「PN2」又はフラグ用マーカ「PN3」と相関
の高いビットパターンの直前(フラグ挿入回路1405
により挿入されたPNフラグ「PN1」のビットパター
ンの直後)にフラグ用マーカ「PN3」を挿入し、この
挿入したデータ信号列を伝送路に出力する(図15
(h))。
てデータ送信装置からのデータ信号列が受信され、この
受信された受信系列がPN1相関検出器1409とPN
2相関検出器1410とPN3相関検出器1411とフ
ラグ削除回路1413とに入力される。
受信系列のビットパターンの中から、PNフラグ「PN
1」と相関の高いビットパターン位置を検出し、この検
出に基づくPN1検出信号をフラグ/マーカ検出回路1
412に出力する(図15(j))。
受信系列のビットパターンの中から、マーカ「PN2」
と相関の高いビットパターン位置を検出し、この検出に
基づくPN2検出信号をフラグ/マーカ検出回路141
2に出力する(図15(k))。
受信系列のビットパターンの中から、フラグ用マーカ
「PN3」と相関の高いビットパターン位置を検出し、
この検出に基づくPN3検出信号をフラグ/マーカ検出
回路1412に出力する(図15(l))。
1相関検出器1409とPN2相関検出器1410とP
N3相関検出器1411とからのそれぞれ、PN1検出
信号とPN2検出信号とPN3検出信号とを入力し、こ
れらの各検出信号に基づいてPNフラグ位置とマーカ位
置とフラグ用マーカ位置とを検出し、この検出に基づく
PNフラグ検出信号をフラグ削除回路1413に出力
し、また、この検出に基づくマーカ検出信号とフラグ用
マーカ検出信号とをマーカ削除回路1414に出力す
る。
は、受信系列のビットパターンにおいて「PN1E」の
直後に「PN2」があるタイミングで、PN1相関検出
器1409とPN2相関検出器1410とからPN1検
出信号とPN2検出信号とを入力すると、このPN2検
出信号に基づくビットパターン位置がマーカ位置である
ことを検出し、この検出に基づくマーカ検出信号をマー
カ削除回路1414に出力する。(図15(j)、
(k)、(m))。
は、受信系列のビットパターンにおいて「PN1」の直
後に「PN3」があるタイミングで、PN1相関検出器
1409とPN3相関検出器1411とからPN1検出
信号とPN3検出信号とを入力すると、このPN1検出
信号に基づくビットパターン位置がPNフラグ位置であ
ることを、また、このPN3検出信号に基づくビットパ
ターン位置がフラグ用マーカ位置であることを検出し、
この検出したフラグ位置に同期したパルス信号をフレー
ム同期信号としてフレーム同期信号出力端子1416に
出力すると共に、この検出に基づくフラグ検出信号及び
フラグ用マーカ検出信号をフラグ削除回路1413及び
マーカ削除回路1414に出力する(図15(j)、
(l)、(o)、(p))。
から出力されるフレーム同期信号は、データ送信装置に
おいて入力したフレーム同期信号と同様に、データ出力
端子1415に出力するフレームデータのフレーム境界
で立ち上がりを持つパルス列であっても良い。
は、受信系列のビットパターンにおいて「PN1」の直
後に「PN2」及び「PN3」がないタイミングで、P
N1相関検出器1409からPN1検出信号を入力する
と、このPN1検出信号に基づくビットパターン位置が
フラグ位置であることを検出し、この検出したフラグ位
置に同期したパルス信号をフレーム同期信号としてフレ
ーム同期信号出力端子1416に出力すると共に、この
検出に基づくフラグ検出信号をフラグ削除回路1413
に出力する(図15(j)、(k)、(l)、
(p))。
カ検出回路1412からのフラグ検出信号を入力する
と、このフラグ検出信号に基づく受信系列中のフラグ
「PN1」のビットパターンを削除し、この削除した受
信系列をマーカ削除回路1414に出力する。
カ検出回路1412からのマーカ検出信号及びフラグ用
マーカ検出信号を入力すると、これらの検出信号に基づ
く受信系列中のマーカ「PN2」及びフラグ用マーカ
「PN3」のビットパターンを受信系列から削除し、こ
の削除された受信系列をフレームデータとしてデータ出
力端子1415に出力する(図15(q))。
タ中のPNフラグ「PN1」と相関の高いビットパター
ン位置の直後にマーカ「PN2」を挿入するマーカ挿入
回路と、PNフラグ「PN1」の直後のビットパターン
がマーカ「PN2」又はフラグ用マーカ「PN3」と相
関の高いビットパターンである場合このPNフラグの直
後にフラグ用マーカ「PN3」を挿入するフラグ用マー
カ挿入回路とを有するので、データ受信装置においてP
Nフラグ「PN1」及びマーカ「PN2」の誤認を防止
し、フラグエミュレーションの発生を防止することがで
きる。
パターンがマーカまたはフラグ用マーカの場合にのみ、
フラグ用マーカを挿入するため、第3の実施形態と比べ
フラグ用マーカ挿入による伝送効率の低下を軽減するこ
とができる。
しているので、フラグ及びマーカ位置の検出において相
関検出を行なうことができ、ある程度の誤りを許容する
ことが可能である。
の第5の実施形態を、図面を用いて説明する。
て、マーカ「PN2」と相関の低くまたPNフラグでも
ある「PN1」を適用することにより、データ受信側に
おいてPNフラグ「PN1」及びマーカ「PN2」の誤
認を防止する点に特徴を有するものである。
信装置(送信側)及びデータ受信装置(受信側)の構成
を示す。
されるデータ入力端子1501と、フレームデータのフ
レームの境界を示す同期信号が入力されるフレーム同期
信号入力端子1502と、フレームデータ中の「PN
1」と相関の高いビットパターンを検出すると共にPN
フラグ「PN1」の直後のビットパターンが「PN1」
と相関の高いものであることを検出するPN1相関検出
器1503と、PN1相関検出器1403で検出した相
関の高いビットパターンの直後にマーカ「PN2」を挿
入するマーカ挿入回路1504と、PNフラグ「PN
1」の直後のビットパターンが「PN2」と相関の高い
ものであることを検出するPN2相関検出器1505
と、フレームの境界にPNフラグ「PN1」を挿入する
と共にPN1相関検出器1503及びPN2相関検出器
1505で検出したビットパターンの直前にフラグ用マ
ーカとして「PN1」を挿入するフラグ挿入回路150
6とからなる。
1」と相関の高いビットパターン位置を検出するPN1
相関検出器1507と、受信系列から「PN2」と相関
の高いビットパターン位置を検出するPN2相関検出器
1408と、「PN1」と「PN2」と相関の高いビッ
トパターン位置からフラグとマーカとフラグ用マーカと
の位置を検出するフラグ/マーカ検出回路1509と、
フラグ/マーカ検出回路1509で検出したフラグ位置
にあるフラグを削除するフラグ削除回路1510と、フ
ラグ/マーカ検出回路1509で検出したマーカ位置と
フラグ用マーカ位置とにあるマーカとフラグ用マーカと
を削除するマーカ削除回路1511と、フレームデータ
を出力するデータ出力端子1512と、フレーム同期信
号出力端子1513とからなる。
受信装置による通信動作を説明する。
ームデータがデータ入力端子1501に連続して入力さ
れ、このフレームデータのフレーム境界を示すフレーム
同期信号がフレーム同期信号入力端子1502に入力さ
れる。
1501に入力されるフレームデータのフレーム境界で
立ち上がりを持つパルス列である(図17(a))。
端子1501に入力されるフレームデータのビットパタ
ーンの中から、PNフラグ「PN1」と相関の高いビッ
トパターン位置を検出し、この検出に基づく検出信号を
マーカ挿入回路1504に出力する(図17(c))。
ーム同期信号入力端子1502に入力されるフレーム同
期信号のパルスの立ち上がり位置に基づいてフラグ挿入
回路1506により挿入されるPNフラグ「PN1」の
直後のビットパターン位置を定め、この位置のビットパ
ターンがフラグ用マーカとしての「PN1」と相関の高
いビットパターンであるか否かを検出し、相関の高いビ
ットパターンである場合には検出信号をフラグ挿入回路
1506に出力する(図17(d))。
出器1503からの検出信号が入力されると、この検出
信号に基づくフレームデータ中の「PN1」と相関の高
いビットパターン位置の直後にマーカ「PN2」を挿入
し(図17(b)、(e))、この挿入したデータ信号
列をフラグ挿入回路1405に出力する。
期信号入力端子1502に入力されるフレーム同期信号
のパルスの立ち上がり位置に基づいてフラグ挿入回路1
506により挿入されるPNフラグ「PN1」の直後の
ビットパターン位置を定め、この位置のビットパターン
がマーカ「PN2」と相関の高いビットパターンである
か否かを検出し、相関の高いビットパターンである場合
には検出信号をフラグ挿入回路1506に出力する(図
17(f))。
信号入力端子1502に入力されるフレーム同期信号の
パルスの立ち上がり位置に基づいて、マーカ挿入回路1
404からのデータ信号列のフレームの境目にPNフラ
グ「PN1」を挿入し、この挿入したデータ信号列を伝
送路に出力する(図17(g))。
相関検出器1503とPN2相関検出器1505とから
の検出信号を入力すると、これらの検出信号に基づくマ
ーカ「PN2」又はフラグ用マーカ「PN1」と相関の
高いビットパターンの直前(フラグ挿入回路1506が
挿入するPNフラグ「PN1」のビットパターンの直
後)にフラグ用マーカとしてさらに「PN1」を挿入
し、この挿入したデータ信号列を伝送路に出力する(図
17(g))。
てデータ送信装置からのデータ信号列が受信され、この
受信された受信系列がPN1相関検出器1507とPN
2相関検出器1508とフラグ削除回路1510とに入
力される。
受信系列のビットパターンの中から、PNフラグ「PN
1」と相関の高いビットパターン位置を検出し、この検
出に基づくPN1検出信号をフラグ/マーカ検出回路1
509に出力する(図17(i))。
受信系列のビットパターンの中から、マーカ「PN2」
と相関の高いビットパターン位置を検出し、この検出に
基づくPN2検出信号をフラグ/マーカ検出回路150
9に出力する(図17(j))。
1相関検出器1507とPN2相関検出器1508とか
らのそれぞれ、PN1検出信号とPN2検出信号とを入
力し、これらの各検出信号に基づいてPNフラグ位置と
マーカ位置とフラグ用マーカ位置とを検出し、この検出
に基づくPNフラグ検出信号をフラグ削除回路1510
に出力し、また、この検出に基づくマーカ検出信号とフ
ラグ用マーカ検出信号とをマーカ削除回路1511に出
力する。
は、受信系列のビットパターンにおいて「PN1E」の
直後に「PN2」があるタイミングで、PN1相関検出
器1507とPN2相関検出器1508とからPN1検
出信号とPN2検出信号とを入力すると、このPN2検
出信号に基づくビットパターン位置がマーカ位置である
ことを検出し、この検出に基づくマーカ検出信号をマー
カ削除回路1511に出力する。(図17(i)、
(j)、(k))。
は、受信系列のビットパターンにおいてPNフラグ「P
N1」の直後にフラグ用マーカ「PN1」があるタイミ
ングで、PN1相関検出器1409からPN1検出信号
を入力すると、この初めのPN1検出信号に基づくビッ
トパターン位置がPNフラグ位置であることを、また次
のPN1検出信号に基づくビットパターン位置がフラグ
用マーカ位置であることを検出し、この検出したフラグ
位置に同期したパルス信号をフレーム同期信号としてフ
レーム同期信号出力端子1513に出力すると共に、こ
の検出に基づくフラグ検出信号及びフラグ用マーカ検出
信号をフラグ削除回路1510及びマーカ削除回路15
11に出力する(図17(i)、(l)、(m))。
から出力されるフレーム同期信号は、データ送信装置に
おいて入力したフレーム同期信号と同様に、データ出力
端子1512に出力するフレームデータのフレーム境界
で立ち上がりを持つパルス列であっても良い。
は、受信系列のビットパターンにおいて「PN1」の直
後に「PN1」及び「PN2」がないタイミングで、P
N1相関検出器1507からPN1検出信号を入力する
と、このPN1検出信号に基づくビットパターン位置が
フラグ位置であることを検出し、この検出したフラグ位
置に同期したパルス信号をフレーム同期信号としてフレ
ーム同期信号出力端子1513に出力すると共に、この
検出に基づくフラグ検出信号をフラグ削除回路1511
に出力する(図17(i)、(j)、(m))。
カ検出回路1509からのフラグ検出信号を入力する
と、このフラグ検出信号に基づく受信系列中のフラグ
「PN1」のビットパターンを削除し、この削除した受
信系列をマーカ削除回路1511に出力する。
カ検出回路1509からのマーカ検出信号及びフラグ用
マーカ検出信号を入力すると、これらの検出信号に基づ
く受信系列中のマーカ「PN2」及びフラグ用マーカ
「PN1」のビットパターンを受信系列から削除し、こ
の削除された受信系列をフレームデータとしてデータ出
力端子1512に出力する(図17(o))。
タ中のPNフラグ「PN1」と相関の高いビットパター
ン位置の直後にマーカ「PN2」を挿入するマーカ挿入
回路と、PNフラグ「PN1」の直後のビットパターン
がマーカ「PN2」又はフラグ用マーカ「PN1」と相
関の高いビットパターンである場合このPNフラグの直
後にフラグ用マーカ「PN1」を挿入するフラグ用マー
カ挿入回路とを有するので、データ受信装置においてP
Nフラグ「PN1」及びマーカ「PN2」の誤認を防止
し、フラグエミュレーションの発生を防止することがで
きる。
パターンがマーカまたはフラグ用マーカの場合にのみ、
フラグ用マーカを挿入するため、第3の実施形態と比べ
フラグ用マーカ挿入による伝送効率の低下を軽減するこ
とができる。
しているので、フラグ及びマーカ位置の検出において相
関検出を行なうことができ、ある程度の誤りを許容する
ことが可能である。
のそれぞれをPN系列で構成したが、いずれもPN系列
以外の系列(例えば、多値系列)を用いても良い。ま
た、フラグ及びマーカは予め任意に設定している。
タルデータ中のビットパターンに、比較対象となるビッ
トパターン(例えば、フレーム境界を示すフラグ、マー
カおよびフラグ用マーカ等)と、相関が高い(類似す
る)または相関が低い(類似しない)ビットパターンが
存在するか否かを検出する際は、ディジタルデータ中の
ビットパターンと比較対象となるビットパターンが、同
一のビットパターンの場合、及び、同一ではないが予め
設定したある程度の相関値(類似度)の範囲内に存在す
るビットパターンの場合を検出するようにしても良い。
トパターンの検出に用いる相関値は、時間と共に変化す
る通信路の状態等に応じて適宣変更する構成とすること
も可能である。
は、伝送系について何ら説明しなかったが、伝送系は有
線路であっても無線路であっても良く、必要に応じて、
各データ送信装置及びデータ受信装置のインタフェース
部分に、変復調装置等を設けた構成としても良い。
及びデータ受信装置によれば、送信するディジタルデー
タ中にフラグと相関の高いビットパターンが現れる場合
には、その直後に、当該ビットパターンがフラグでない
ことを示すマーカを挿入することにより、フラグエミュ
レーションの発生し難い装置を実現できる。
高い相関が得られるビットパターン内に挿入することに
より、送信ディジタルデータ中からフラグと高い相関が
得られるビットパターンを無くし得、その分一層、フラ
グエミュレーションの発生し難い装置を実現できる。
ーカを挿入することにより、ディジタルデータ中のビッ
トパターンがフラグと誤検出される可能性を一層低くで
き、フラグエミュレーションの発生し難い装置を実現で
きる。
入されるフラグの直後のビットパターンがマーカまたは
フラグ用マーカと相関の高いビットパターンである場合
にのみ、このフラグの直後にフラグ用マーカを挿入する
ことにより、フラグ用マーカ挿入による伝送効率の低下
を軽減することができる。
タ受信装置の機能構成を表したブロック図である。
図である。
る。
様を表した信号波形図である。
たブロック図である。
内容を示す信号波形図である。
形図である。
波形図である。
タ受信装置による通信動作の内容を示す信号波形図であ
る。
ータ受信装置の機能構成を表したブロック図である。
ータ受信装置による通信動作の内容を示す信号波形図で
ある。
ータ受信装置の機能構成を表したブロック図である。
ータ受信装置による通信動作の内容を示す信号波形図で
ある。
ータ受信装置の機能構成を表したブロック図である。
ータ受信装置による通信動作の内容を示す信号波形図で
ある。
ータ受信装置の機能構成を表したブロック図である。
ータ受信装置による通信動作の内容を示す信号波形図で
ある。
2、1002、1302…フレーム同期信号入力端子、
105、1007、1305…フラグ挿入回路、11
2、1012、1310…データ出力端子、113、1
013、1311…フレーム同期信号出力端子、10
3、106、1003、1303…PN1相関検出器、
104、1005、1304…マーカ挿入回路、107
…PN2相関検出器、108、1004、1006…遅
延回路、109…フラグ/マーカ検出回路、110、1
009、1307…フラグ削除回路、111、101
1、1309…マーカ削除回路、1008、1306…
フラグ相関検出器、1010、1308…マーカ相関検
出器。
Claims (15)
- 【請求項1】 ディジタルデータをフレーム単位で区切
り伝送する通信装置の送信側に設けられ、各フレームの
境界位置に、PN系列で構成されたフラグを挿入するフ
ラグ挿入手段を有するデータ送信装置であって、 上記フラグ挿入手段より前段に、 送信するディジタルデータ中に、上記フラグと相関の高
いビットパターンが現れるか否か検出するフラグ検出手
段と、 上記フラグ検出手段によって、上記フラグと相関の高い
ビットパターンの存在が検出された場合、上記ディジタ
ルデータ中に、当該ビットパターンがフラグでないこと
を示すマーカを挿入するマーカ挿入手段とを備えること
を特徴とするデータ送信装置。 - 【請求項2】 請求項1に記載のデータ送信装置であっ
て、 上記マーカ挿入手段は、上記フラグ検出手段によって、
上記フラグと相関の高いビットパターンの存在が検出さ
れた場合、上記ディジタルデータ中の予め定められた位
置に、当該ビットパターンがフラグでないことを示すマ
ーカを挿入することを特徴とするデータ送信装置。 - 【請求項3】 請求項1に記載のデータ送信装置であっ
て、 上記マーカ挿入手段は、上記フラグ検出手段によって、
上記フラグと相関の高いビットパターンの存在が検出さ
れた場合、当該ビットパターンの直後に、当該ビットパ
ターンがフラグでないことを示すマーカを挿入すること
を特徴とするデータ送信装置。 - 【請求項4】 請求項1に記載のデータ送信装置であっ
て、 上記マーカ挿入手段は、上記フラグ検出手段によって、
上記フラグと相関の高いビットパターンの存在が検出さ
れた場合、当該ビットパターン内に、当該ビットパター
ンがフラグでないことを示すマーカを挿入することを特
徴とするデータ送信装置。 - 【請求項5】 請求項1〜4のいずれかに記載のデータ
送信装置であって、 上記フラグ挿入手段によりフラグが挿入された場合、挿
入したフラグに対し、上記マーカ挿入手段がフラグと相
関の高いビットパターンに対してマーカを挿入する場合
と同じ関係の位置に、挿入されたフラグがフラグである
ことを示すフラグ用マーカを挿入するフラグ用マーカ挿
入手段を備えることを特徴とするデータ送信装置。 - 【請求項6】 請求項5に記載のデータ送信装置であっ
て、 上記フラグ用マーカ挿入手段は、上記フラグ挿入手段に
よりフラグが挿入された場合、挿入したフラグに対し、
上記マーカ挿入手段がフラグと相関の高いビットパター
ンに対してマーカを挿入する場合と同じ関係の位置のビ
ットパターンが上記マーカと相関の高いビットパターン
である場合、この位置に、挿入されたフラグがフラグで
あることを示すフラグ用マーカを挿入することを特徴と
するデータ送信装置。 - 【請求項7】 請求項5に記載のデータ送信装置であっ
て、 上記フラグ用マーカ挿入手段は、上記フラグ挿入手段に
よりフラグが挿入された場合、挿入したフラグに対し、
上記マーカ挿入手段がフラグと相関の高いビットパター
ンに対してマーカを挿入する場合と同じ関係の位置のビ
ットパターンが上記マーカまたは上記フラグ用マーカと
相関の高いビットパターンである場合、この位置に、挿
入されたフラグがフラグであることを示すフラグ用マー
カを挿入することを特徴とするデータ送信装置。 - 【請求項8】 請求項1〜7のいずれかに記載のデータ
送信装置であって、 上記マーカとして、PN系列符号を用いることを特徴と
するデータ送信装置。 - 【請求項9】 請求項1〜8のいずれかに記載のデータ
送信装置であって、 上記ディジタルデータ中のビットパターンと相関を比較
するのに用いる相関値は、上記通信装置の通信路の状況
に応じて変更することを特徴とするデータ送信装置。 - 【請求項10】 ディジタルデータをフレーム単位で区
切り伝送する通信装置の受信側に設けられ、受信された
ディジタルデータ列の中からPN系列で構成されたフラ
グと相関の高いビットパターンを検出するフラグ検出手
段と、受信されたディジタルデータ列から上記フラグ検
出手段によって検出されたビットパターンを削除し、検
出されたフラグとフラグの間に存在するディジタルデー
タをフレームデータとして出力するフラグ削除手段とを
有するデータ受信装置であって、 上記フラグ検出手段がフラグを検出した場合、上記ディ
ジタルデータ中の予め定めされた位置に、検出されたフ
ラグとの相関の高いビットパターンがフラグでないこと
を示すマーカが現れるか否か検出するマーカ検出手段
と、 受信されたディジタルデータ列から上記マーカ検出手段
によって検出された該当ビットパターンを削除するマー
カ削除手段と、 上記マーカ検出手段において該当するマーカが検出され
た場合、上記フラグ削除手段に検出信号を与え、検出さ
れたフラグとの相関の高いビットパターンの削除を禁止
すると共に、上記マーカ削除手段に削除命令を与える判
定手段とを備えることを特徴とするデータ受信装置。 - 【請求項11】 請求項10に記載のデータ受信装置で
あって、 上記マーカ検出手段は、上記フラグ検出手段がフラグを
検出した場合、その直後に続いて、検出されたフラグと
の相関が高いビットパターンがフラグでないことを示す
マーカが現れるか否か検出することを特徴とするデータ
受信装置。 - 【請求項12】 請求項10に記載のデータ受信装置で
あって、 上記マーカ検出手段は、上記フラグ削除手段からフラグ
削除後のディジタルデータを入力し、フラグのビットパ
ターン中に、所定のマーカが挿入されたビットパターン
と相関の高いビットパターンが現れるか否かを検出する
ことを特徴とするデータ受信装置。 - 【請求項13】 請求項10又は11に記載のデータ受
信装置であって、 上記フラグ検出手段がフラグとの相関の高いビットパタ
ーンを検出した場合、この検出されたビットパターンが
フラグであることを示すフラグ用マーカが、この検出さ
れたビットパターンの直後に続いて現れるか否かを検出
するフラグ用マーカ検出手段と、 上記フラグ用マーカ検出手段によって該当するフラグ用
マーカが検出された場合、該当ディジタルデータ列から
フラグ用マーカに対応するビットパターンを削除するフ
ラグ用マーカ削除手段とを備えることを特徴とするデー
タ受信装置。 - 【請求項14】 請求項10〜13のいずれかに記載の
データ受信装置であって、 上記マーカとして、PN系列符号を用いることを特徴と
するデータ受信装置。 - 【請求項15】 請求項10〜14のいずれかに記載の
データ受信装置であって、 上記ディジタルデータ中のビットパターンと相関を比較
するのに用いる相関値は、上記通信装置の通信路の状況
に応じて変更することを特徴とするデータ受信装置。
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US6897903B1 (en) * | 2000-08-31 | 2005-05-24 | Micron Technology, Inc. | Apparatus for detecting mixed interlaced and progressive original sources in a video sequence |
US7751411B2 (en) * | 2001-01-10 | 2010-07-06 | Pmc-Sierra, Inc. | System interface for cell and/or packet transfer |
US6862355B2 (en) * | 2001-09-07 | 2005-03-01 | Arbitron Inc. | Message reconstruction from partial detection |
US20030126269A1 (en) * | 2001-12-31 | 2003-07-03 | Globespanvirata Incorporated | System and method for automatically configuring a protocol line trace filter |
KR100474722B1 (ko) * | 2003-02-13 | 2005-03-10 | 삼성전자주식회사 | 디지털 통신시스템에서 데이터 프레임을 동기화하는 방법 |
WO2004112396A1 (ja) * | 2003-06-13 | 2004-12-23 | Nokia Corporation | 画像データの圧縮とサムネール画像の作成を行う電子機器、画像処理装置、データ構造 |
US7936793B2 (en) | 2005-04-01 | 2011-05-03 | Freescale Semiconductor, Inc. | Methods and apparatus for synchronizing data transferred across a multi-pin asynchronous serial interface |
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US8340118B2 (en) * | 2008-05-22 | 2012-12-25 | Adc Dsl Systems, Inc. | System and method for multiplexing fractional TDM frames |
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US5966416A (en) * | 1996-11-21 | 1999-10-12 | Dsp Group, Inc. | Verification of PN synchronization in a spread-spectrum communications receiver |
US6002709A (en) * | 1996-11-21 | 1999-12-14 | Dsp Group, Inc. | Verification of PN synchronization in a direct-sequence spread-spectrum digital communications system |
GB9625373D0 (en) * | 1996-12-06 | 1997-01-22 | Philips Electronics Nv | Method of, and system for, transmitting messages |
US6128313A (en) * | 1997-09-11 | 2000-10-03 | Cisco Technology, Inc. | Apparatus and method for filtering line noise and improper packet formatting |
US6026506A (en) * | 1997-09-26 | 2000-02-15 | International Business Machines Corporation | Concealing errors in transport stream data |
US6157631A (en) * | 1998-01-07 | 2000-12-05 | Motorola, Inc. | Method and system for generating and using synchronized and unsynchronized spread spectrum signals in a cellular communications system |
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