JP2011119781A - 信号伝送装置、及び信号変換処理方法、信号変換処理プログラム及び疑似hdlc送信回路 - Google Patents
信号伝送装置、及び信号変換処理方法、信号変換処理プログラム及び疑似hdlc送信回路 Download PDFInfo
- Publication number
- JP2011119781A JP2011119781A JP2008035884A JP2008035884A JP2011119781A JP 2011119781 A JP2011119781 A JP 2011119781A JP 2008035884 A JP2008035884 A JP 2008035884A JP 2008035884 A JP2008035884 A JP 2008035884A JP 2011119781 A JP2011119781 A JP 2011119781A
- Authority
- JP
- Japan
- Prior art keywords
- signal sequence
- signal
- conversion
- pattern
- pseudo
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
- H04L69/08—Protocols for interworking; Protocol conversion
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
- H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
- H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
- H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
- H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
【課題】 フラグパターンや制御パターンと同一の信号列を連続して含むフレーム信号の場合には、パターン変換処理後にデータ長が大幅に延伸してスループットの低下を招くという課題を解決する。
【解決手段】 フレーム単位に構成される不連続のデータ信号列を疑似HDLCカプセル化方式を用いて連続するデータ信号列である疑似HDLC信号列に変換する変換処理を行って伝送する信号伝送装置10a、10bであって、不連続のデータ信号列に含まれる少なくとも1の変換処理の対象となる信号列を、変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する疑似HDLC送信回路13a、13bを含む。
【選択図】 図1
【解決手段】 フレーム単位に構成される不連続のデータ信号列を疑似HDLCカプセル化方式を用いて連続するデータ信号列である疑似HDLC信号列に変換する変換処理を行って伝送する信号伝送装置10a、10bであって、不連続のデータ信号列に含まれる少なくとも1の変換処理の対象となる信号列を、変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する疑似HDLC送信回路13a、13bを含む。
【選択図】 図1
Description
本発明は、不連続のデータ信号列を疑似HDLCカプセル化方式を用いて連続のデータ信号列に変換して無線伝送路を介して対向局へ送出し、対向局から受信した連続のデータ信号列を再度不連続のデータ信号列に再生して出力する無線伝送装置等の信号伝送装置に関する。
ネットワークの大容量化と共に伝送信号列として、IEEE 802.3で標準化されたインタフェース信号(以下、LAN信号と定義する)を扱うネットワークが増加している。また、無線伝送路を用いてネットワークを構成する場合は、限られた周波数帯域を効率よく使用することが求められている。
例えば、有線伝送路からフレーム単位で受信したLAN信号を無線伝送路を介して1対1で対向局へ送出し、対向局で再度有線伝送路へ出力する無線伝送装置では、フレーム単位で扱う不連続のデータ信号列を連続したデータ信号列に変換する信号変換手段としてRFC1662で規定された疑似HDLC(High−level Data Link Control Procedure)フレームを用いたカプセル化方式(以下、疑似HDLCカプセル化方式と定義)が多用されている。HDLCフレームを用いた伝送方式の関連技術としては、例えば、特許文献1に開示されるものが存在する。
一般的に疑似HDLCカプセル化方式を用いた信号変換処理では、フレーム単位で扱う伝送信号列の先頭と末尾を識別すると共に疑似HDLCフレーム信号列の同期をとるために、フレームとフレームの間(以下、インターフレームと定義)を予め定めた信号列(以下、フラグパターンと定義)で満たす処理を行う。
さらに、フラグパターンと伝送信号列を明確に識別するために、伝送信号列中に含まれるフラグパターンと同一のパターンを有する信号列を、オクテット単位でフラグパターンとは異なる予め定めた他の信号列(以下、変換パターンと定義)に置き換える処理(以下、パターン変換処理と定義)を実施する。
このときパターン変換処理の対象となる1オクテットの信号列は、パターン変換処理を施した信号列であることを識別するための予め定めた1オクテットの信号列(制御パターンと定義)と、パターン変換処理を施した信号列を再びもとの信号列に戻すための情報を格納する1オクテットの信号列(以下、識別パターンと定義)で構成される2オクテットの信号列(変換信号列と定義)に置き換える。このような信号変換によって受信側での信号再現を実現している。
また、フレーム信号に含まれる上記制御パターンと同一のパターンの信号列についても、オクテット単位で制御パターンとは異なる予め定めた他の変換パターンに置き換える処理を実施する。この場合の1オクテットの信号列も、パターン変換処理を施した信号列であることを識別するための予め定めた1オクテットの制御パターンと、パターン変換処理を施した信号列を再びもとの信号列に戻すための情報を格納する1オクテットの識別パターンから構成される2オクテットの信号列に変換される。
特開平11−163959号公報
しかしながら、上述した疑似HDLCカプセル化方式におけるパターン変換処理では、フレーム信号に含まれる1オクテットの信号列であって、フラグパターンや制御パターンと同一の信号列を、2オクテットの変換信号列に置き換えることから、フラグパターンや制御パターンと同一の信号列を連続して含むフレーム信号の場合には、パターン変換処理後にデータ長が大幅に延伸してスループットの低下を招き、伝送効率が低下するという問題があった。特に、フラグパターンと同一の信号列が複数回連続する伝送信号列を伝送する場合はパターン変換処理が複数回繰り返されるため、スループットの著しい低下を招いていた。
(発明の目的)
本発明の目的は、フラグパターンや制御パターンと同一の信号列を連続して含むフレーム信号の場合には、パターン変換処理後にデータ長が大幅に延伸してスループットの低下を招くという課題を解決することを可能にする信号伝送装置、及び信号変換処理方法、信号変換処理プログラム及び疑似HDLC送信回路を提供することにある。
本発明の目的は、フラグパターンや制御パターンと同一の信号列を連続して含むフレーム信号の場合には、パターン変換処理後にデータ長が大幅に延伸してスループットの低下を招くという課題を解決することを可能にする信号伝送装置、及び信号変換処理方法、信号変換処理プログラム及び疑似HDLC送信回路を提供することにある。
本発明による信号伝送装置は、フレーム単位に構成される不連続のデータ信号列を疑似HDLCカプセル化方式を用いて連続するデータ信号列である疑似HDLC信号列に変換する変換処理を行って伝送する信号伝送装置であって、不連続のデータ信号列に含まれる少なくとも1の変換処理の対象となる信号列を、変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する疑似HDLC送信回路を含む。
本発明による信号変換処理方法は、フレーム単位に構成される不連続のデータ信号列を疑似HDLCカプセル化方式を用いて連続するデータ信号列である疑似HDLC信号列に変換する変換処理を行って伝送する信号伝送装置における信号変換処理方法であって、不連続のデータ信号列に含まれる少なくとも1の変換処理の対象となる信号列を、変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換するステップを有する。
本発明による信号変換処理プログラムは、フレーム単位に構成される不連続のデータ信号列を疑似HDLCカプセル化方式を用いて連続するデータ信号列である疑似HDLC信号列に変換する変換処理を行って伝送する信号伝送装置を構成するコンピュータ上で実行される信号変換処理プログラムであって、コンピュータに、不連続のデータ信号列に含まれる少なくとも1の変換処理の対象となる信号列を、変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する処理を実行させる。
本発明による疑似HDLC送信回路は、フレーム単位に構成される不連続のデータ信号列を疑似HDLCカプセル化方式を用いて連続するデータ信号列である疑似HDLC信号列に変換する変換処理を行って伝送する信号伝送装置の疑似HDLC送信回路であって、不連続のデータ信号列に含まれる少なくとも1の変換処理の対象となる信号列を、変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する信号変換回路を含む。
本発明によれば、パターン変換処理の対象となる信号列を連続して含む信号列を疑似HDLC信号列に変換して伝送する際に生じるスループット低下を大幅に軽減することができる。
(第1の実施の形態)
図1は、本発明の第1の実施の形態による無線伝送装置の構成を示すブロック図である。図1を参照すると、有線伝送路から受信したLAN信号を疑似HDLCフレーム信号に変換した後に無線伝送路を介して1対1で対向局へ送出し、対向局で疑似HDLCフレーム信号からLAN信号を再生して有線伝送路に出力する無線伝送装置10a、10bが、無線伝送路110を介して対向して接続されている。
図1は、本発明の第1の実施の形態による無線伝送装置の構成を示すブロック図である。図1を参照すると、有線伝送路から受信したLAN信号を疑似HDLCフレーム信号に変換した後に無線伝送路を介して1対1で対向局へ送出し、対向局で疑似HDLCフレーム信号からLAN信号を再生して有線伝送路に出力する無線伝送装置10a、10bが、無線伝送路110を介して対向して接続されている。
図において、無線伝送装置10aと無線伝送装置10bは同一の構成であり、以下、無線伝送装置10aのみを参照して構成を説明する。
無線伝送装置10aは、LAN信号送受信回路12a、疑似HDLC送信回路13a、疑似HDLC受信回路15a、及び無線送受信回路14aを備えている。
LAN信号送受信回路12aは、有線伝送路111aから受信した受信LAN信号120aを疑似HDLC送信回路13aに出力する。また、LAN信号送受信回路12aは、疑似HDLC受信回路15aから受信した送信LAN信号155aを有線伝送路111aに出力する。
疑似HDLC送信回路13aは、受信LAN信号120aに対して後述する疑似HDLCカプセル化処理を施して疑似HDLC送信信号134aを生成する機能を有し、信号変換回路30a、フラグパターン検出回路31a、フラグカウンタ32a、制御パターン検出回路33a、制御カウンタ34aで構成される。
ここで、本実施の形態における、図2から図5を用いて疑似HDLCカプセル化処理について詳細に説明する。疑似HDLC送信回路13aによる疑似HDLCカプセル化処理は、図2に示すLANフレーム200a及びインターフレーム201a、202aからなる不連続のLAN信号列を、図3に示す疑似HDLCフレーム200b及びフラグパターン201b、202bからなる連続した疑似HDLC信号列に変換する処理である。
この疑似HDLCカプセル化処理は、以下の処理を実施する。
(a)インターフレーム201a、202a間にフラグパターン201b、202b(16進数で0x7Eと定義)を挿入することにより、インターフレーム201a、202aをフラグパターンで満たす処理(以下、フラグパターン挿入処理)。
(a)インターフレーム201a、202a間にフラグパターン201b、202b(16進数で0x7Eと定義)を挿入することにより、インターフレーム201a、202aをフラグパターンで満たす処理(以下、フラグパターン挿入処理)。
(b)図4に示すフラグパターン変換ルールに基づき、LAN信号200aに含まれるnオクテット(nは1〜15の整数)の連続したフラグパターンと同一の信号列200cを2オクテットのフラグ変換パターン205cに置き換える処理(以下、フラグパターン変換処理)。
(c)図5に示す制御パターン変換ルールに基づき、LAN信号200aに含まれるmオクテット(mは1〜15の整数)の連続した制御パターンと同一の信号列200dを2オクテットの制御変換パターン205dに置き換える処理(以下、制御パターン変換処理)。
図4のフラグ変換パターン205cは、パターン変換を実施した信号列であることを識別するための1オクテットの制御パターン201c(16進数で0x7Dと定義)と、1オクテットのフラグ識別パターン202cとで構成される。そして、フラグ識別パターン202cは、変換対象となるパターンが連続している回数nの情報を格納するための4ビットの連続回数情報フィールド203cと、フラグパターン変換を実施していることを示す情報(フラグパターン変換を施した信号列を再びもとの信号列に戻すための情報)である、予め定めた4ビットのフラグパターン識別子204c(16進数で0xEと定義)で構成される。
また、図5の制御変換パターン205dは、1オクテットの制御パターン201cと、1オクテットの制御識別パターン202dで構成される。そして、制御識別パターン202dは、4ビットの連続回数情報フィールド203cと、制御パターン変換を実施していることを示す情報(制御パターン変換を施した信号列を再びもとの信号列に戻すための情報)である、予め定めた4ビットの制御パターン識別子204d(16進数で0xDと定義)で構成される。
疑似HDLC送信回路13aを構成するフラグパターン検出回路31aは、受信LAN信号120aをオクテット単位で監視し、n個の連続したフラグパターンと同一の信号列(0x7E)を検出した場合は、フラグパターン検出情報130aをフラグカウンタ32aと信号変換回路30aに出力する。
疑似HDLC送信回路13aのフラグカウンタ32aは、フラグパターン検出回路31aからのフラグパターン検出情報130aを監視し、フラグパターンと同一の信号列(0x7E)を連続して検出した回数nを計測することにより回数nを情報として含むフラグ変換回数情報131aを生成し、信号変換回路30aに出力する。
疑似HDLC送信回路13aの制御パターン検出回路33aは、受信LAN信号120aをオクテット単位で監視し、m個の連続した制御パターンと同一の信号列(0x7D)を検出した場合、制御パターン検出情報132aを制御カウンタ34aと信号変換回路30aに出力する。
疑似HDLC送信回路13aの制御カウンタ34aは、制御パターン検出回路33aからの制御パターン検出情報132aを監視し、制御パターンと同一の信号列(0x7D)を連続して検出した回数mを計測することにより当該回数mを情報として含む制御変換回数情報133aを生成し、信号変換回路30aに出力する。
疑似HDLC送信回路13aの信号変換回路30aは、フラグパターン検出情報130a、フラグ変換回数情報131a、制御パターン検出情報132a、及び制御変換回数情報133aに基づき、受信LAN信号120aに対してフラグパターン変換処理、制御パターン変換処理を施すと共に、フラグパターン挿入処理を実施して疑似HDLC送信信号134aを生成し、無線送受信回路14aに出力する機能を有する。
フラグパターン検出情報130aを検出した場合、信号変換回路30aは、フラグ識別パターン202cの連続回数情報フィールド203cに、フラグパターンと同一の信号列(0x7E)をn回連続して検出したことを示すフラグ変換回数情報131aを多重することでフラグ変換パターン205cを生成するフラグパターン変換処理を実施する。
また、制御パターン検出情報132aを検出した場合、信号変換回路30aは、制御識別パターン202dの連続回数情報フィールド203cに、制御パターンと同一の信号列(0x7D)をm回連続して検出したことを示す制御変換回数情報133aを多重することで制御変換パターン205dを生成する制御パターン変換処理を実施する。
一方、疑似HDLC受信回路15aは、疑似HDLC受信信号140aを受信して図3に示す疑似HDLC信号列から図2に示すLAN信号列への信号再生処理を実行する機能を有し、同期回路50a、フラグ変換信号検出回路51a、制御変換信号検出回路52a、及び信号再生回路53aから構成される。
疑似HDLC受信回路15aの同期回路50aは、無線送受信回路14aから受信した疑似HDLC受信信号140aから図3のフラグパターン201b、202bを検出して疑似HDLC信号のフレーム同期をとる。また、同期回路50aは、フラグパターン201b、202bを除去してインターフレームを再生し、疑似HDLCフレーム信号150aを生成してフラグ変換信号検出回路51a、制御変換信号検出回路52a、及び信号再生回路53aに出力する。
疑似HDLC受信回路15aのフラグ変換信号検出回路51aは、同期回路50aからの疑似HDLCフレーム信号150aを監視し、疑似HDLCフレーム信号150aに含まれる図4の制御パターン201c及びフラグパターン識別子204cを元に、フラグ変換パターン205cを検出する。
フラグ変換パターン205cを検出した場合、フラグ変換信号検出回路51aは、フラグ変換パターン検出信号151aを生成すると共に、連続回数情報フィールド203cに格納された連続回数情報nを抽出してフラグ再生回数情報152aを生成し、信号再生回路53aに出力する。
疑似HDLC受信回路15aの制御変換信号検出回路52aは、疑似HDLCフレーム信号150aを監視し、疑似HDLCフレーム信号150aに含まれる図5の制御パターン201c及び制御パターン識別子204dを元に制御変換パターン205dを検出する。
制御変換パターン205dを検出した場合、制御変換信号検出回路52aは、制御変換パターン検出信号153aを生成すると共に、連続回数情報フィールド203cに格納された連続回数情報mを抽出して制御再生回数情報154aを生成し、信号再生回路53aに出力する。
疑似HDLC受信回路15aの信号再生回路53aは、フラグ変換パターン検出信号151a、フラグ再生回数情報152a、制御変換パターン検出信号153a、及び制御再生回数情報154aに基づき、疑似HDLCフレーム信号150aに対して図4に示すフラグパターン変換処理と逆の処理、及び図5に示す制御パターン変換処理と逆の処理を施すと共に、フラグパターンを削除してインターフレームを再生し、送信LAN信号155aを生成してLAN信号送受信回路12aに出力する機能を有する。
フラグ変換パターン検出信号151aを検出した場合、信号再生回路53aは、フラグパターンと同一の信号列(0x7E)をフラグ再生回数情報152aに示された回数nだけ繰り返し生成してフラグパターン変換処理と逆の処理を施す。
また、制御変換パターン検出信号153aを検出した場合、信号再生回路53aは、制御パターンと同一の信号列(0x7D)を制御再生回数情報154aに示された回数mだけ繰り返し生成して制御パターン変換処理と逆の処理を施す。
無線送受信回路14aは、疑似HDLC送信回路13aから受信した疑似HDLC送信信号134aを無線フレームに多重して無線伝送路110に出力すると共に、無線伝送路110から受信した無線信号から疑似HDLC受信信号140aを抽出して疑似HDLC受信回路15aに出力する。
また、図示のように、無線伝送装置10bも、無線伝送装置10aの構成要素と対応するLAN信号送受信回路12b、疑似HDLC送信回路13b、疑似HDLC受信回路15b、及び無線送受信回路14bを備えている。また、疑似HDLC送信回路13bは、信号変換回路30b、フラグパターン検出回路31b、フラグカウンタ32b、制御パターン検出回路33b、制御カウンタ34bを備え、疑似HDLC受信回路15bは、同期回路50b、フラグ変換信号検出回路51b、制御変換信号検出回路52b、及び信号再生回路53bを備えている。
無線伝送装置10bが備える各構成要素の機能は、上述した無線伝送装置10aの構成要素と全く同じであるので、ここでは説明を省略する。
図8は、上記無線伝送装置10a、10bのハードウェア構成例を示すブロック図である。
図8を参照すると、無線伝送装置10a、10bは、一般的なコンピュータ装置と同様のハードウェア構成によって実現することができ、CPU(Central Processing Unit)401、RAM(Random Access Memory)等のメインメモリであり、データの作業領域やデータの一時退避領域に用いられる主記憶部402、ネットワークを介してデータの送受信を行う通信部403、外部装置と接続してデータの送受信を行う入出力インタフェース部404、ROM(Read Only Memory)、磁気ディスク、半導体メモリ等の不揮発性メモリから構成されるハードディスク装置である補助記憶部405、本情報処理装置の上記各構成要素を相互に接続するシステムバス406を備えている。
本実施の形態による無線伝送装置は、擬似HDLC送信回路13a、擬似HDLC受信回路15aによる機能を実行するプログラムを組み込んだ、LSI(Large Scale Integration)等のハードウェア部品である回路部品を実装することにより、その動作をハードウェア的に実現することは勿論として、擬似HDLC送信回路13a、擬似HDLC受信回路15aの各機能を提供するプログラム(信号変換処理プログラム)を、補助記憶部405に格納し、そのプログラムを主記憶部402にロードしてCPU301で実行することにより、ソフトウェア的に実現することも可能である。
(第1の実施の形態における動作)
次に、本発明の第1の実施の形態における動作について、図1及び図6を用いて詳細に説明する。
次に、本発明の第1の実施の形態における動作について、図1及び図6を用いて詳細に説明する。
ここでは、図1の無線伝送装置10aが有線伝送路111aから図6(a)に示すLAN信号を受信し、無線伝送路110を介して無線伝送装置10bに接続された有線伝送路111bに出力する場合について説明する。
まず、無線伝送装置10aでの動作について説明する。
図6の(a)は、フレーム単位で受信したLAN信号の一例を示しており、LAN信号303aは、フラグパターン(0x7E)と同一のパターンをもつ信号列Da3〜Da5と、制御パターン(0x7D)と同一のパターンをもつ信号列Da7を含む信号列Da1〜Da9で構成されるフレーム300aが、インターフレーム301a、302aの間に存在する構成となっている。
無線伝送装置10aのLAN信号送受信回路12aは、有線伝送路111aから受信した図6(a)のLAN信号303aを、受信LAN信号120aとして、疑似HDLC送信回路13aの信号変換回路30a、フラグパターン検出回路31a、制御パターン検出回路33aにそれぞれ出力する。
フラグパターン検出回路31aは、受信LAN信号120aを介して受信した図6のフレーム300aを監視し、フレーム300aの中からフラグパターン(0x7E)と同一のパターンをもつ信号列の検出を行う。
フラグパターン検出回路31aは、フラグパターン(0x7E)と同一のパターンをもつ信号列Da3〜Da5を検出すると、信号列Da3〜Da5がフラグパターン変換の対象であることを示すフラグパターン検出情報130aを生成し、信号変換回路30a及びフラグカウンタ32aに出力する。
フラグパターン検出情報130aを受信したフラグカウンタ32aは、フラグパターン変換の対象となる信号列が連続している回数が3回であることを計測して、当該回数を情報として含むフラグ変換回数情報131aを生成し、信号変換回路30aに出力する。
一方、制御パターン検出回路33aは、受信LAN信号120aを介して受信した図6のフレーム300aを監視し、フレーム300aの中から制御パターン(0x7D)と同一のパターンをもつ信号列の検出を行う。
制御パターン(0x7D)と同一のパターンをもつ信号列Da7を検出すると、制御パターン検出回路33aは、信号列Da7が制御パターン変換の対象であることを示す制御パターン検出情報132aを生成し、信号変換回路30a及び制御カウンタ34aに出力する。
制御パターン検出情報132aを受信した制御カウンタ34aは、制御パターン変換の対象となる信号列が連続している回数が1回であることを計測して、当該回数を情報として含む制御変換回数情報133aを生成し、信号変換回路30aに出力する。
信号変換回路30aは、フラグパターン検出情報130a及びフラグ変換回数情報131aに基づき、図4のフラグパターン変換処理に従って、連続回数情報フィールド203cにフラグ変換回数情報131aで示されたフラグパターン変換の対象となる信号列が連続している回数(3回)を示す値をセットし、図6(b)に示す16進数で0x7Dの制御パターン201dを持つ信号列Db3と16進数で0x3Eのフラグ識別パターン202cを持つ信号列Db4を生成する。
また、信号変換回路30aは、制御パターン検出情報132a及び制御変換回数情報133aに基づき、図5の制御パターン変換処理に従って、連続回数情報フィールド203cに制御変換回数情報133aで示された制御パターン変換の対象となる信号列が連続している回数1回を示す値をセットし、図6(b)に示す16進数で0x7Dの制御パターン201cを持つ信号列Db6と16進数で0x1Dの制御識別パターン202dを持つ信号列Db7を生成する。
さらに、信号変換回路30aは、フラグパターン変換処理及び制御パターン変換処理の対象とならない図6(a)の信号列Da1、Da2、Da6、Da8、Da9をそれぞれ図6(b)に示す信号列Db1、Db2、Db5、Db8、Db9に挿入し、フラグパターン変換処理を施して生成した信号列Db3、Db4、及び制御パターン変換処理を施して生成した信号列Db6、Db7と合わせて、図6(b)に示す信号列Db1〜Db9で構成される疑似HDLCフレーム300bを生成する。
その後、信号変換回路30aは、受信LAN信号120aを介して受信した図6(a)に示すLAN信号303aのうち、インターフレーム301a、302aを、図6(b)に示す16進数で0x7Eのフラグパターン301b、302bに変換することにより、図6(b)に示す疑似HDLC信号列303bで構成される疑似HDLC送信信号134aを生成する。
そして、信号変換回路30aは、上記のように生成した疑似HDLC送信信号134aを、無線送受信回路14a、無線伝送路110を介して無線伝送装置10bに出力する。
次いで、無線伝送装置10bでの動作を説明する。
無線伝送装置10bは、無線送受信回路14bで、疑似HDLC送信信号134aを疑似HDLC受信信号140bとして受信し、無線伝送装置10bの疑似HDLC受信回路15bに出力する。
無線伝送装置10bの疑似HDLC受信回路15bの同期回路50bは、疑似HDLC受信信号140bを受信し、受信した図6(b)に示す疑似HDLC信号列303bの中から16進数で0x7Eのパターンを検出することで疑似HDLC信号列のフレーム同期を取る。
そして、同期回路50bは、フラグパターン301b、302bと疑似HDLCフレーム300bの識別を行い、フラグパターン301b、302bの除去処理を実施して疑似HDLCフレーム300bを生成し、疑似HDLCフレーム信号150bとしてフラグ変換信号検出回路51b、制御変換信号検出回路52b、及び信号再生回路53bに出力する。
フラグ変換信号検出回路51bは、疑似HDLCフレーム信号150bを監視し、受信した図6(b)の疑似HDLCフレーム300bにある信号列Db3が16進数で0x7Dの制御パターンであることを検出する。
また、フラグ変換信号検出回路51bは、信号列Db3に続く信号列Db4の下位4ビットがフラグパターン変換処理を施していることを示す16進数で0xEの値であることを検出することで、信号列Db3、Db4がフラグ変換パターンであることを認識し、信号列Db3、Db4がフラグ変換パターンであることを示すフラグ変換パターン検出信号151bを信号再生回路53bに出力する。
そして、フラグ変換信号検出回路51bは、信号列Db4の上位4ビットで示される連続回数情報フィールドから抽出した16進数で0x3の値をもとに3回の変換を実施する旨を示すフラグ再生回数情報152bを生成して信号再生回路53bに出力する。
また、制御変換信号検出回路52bは、疑似HDLCフレーム信号150aを監視し、受信した図6(b)の疑似HDLCフレーム300bにある信号列Db6が16進数で0x7Dの制御パターンであることを検出する。
また、制御変換信号検出回路52bは、信号列Db6に続く信号列Db7の下位4ビットが制御パターン変換を施していることを示す16進数で0xDの値であることを検出して信号列Db6、Db7が制御変換パターンであることを認識し、信号列Db6、Db7が制御変換パターンであることを示す制御変換パターン検出信号153bを信号再生回路53bに出力する。
そして、フラグ変換信号検出回路51bは、信号列Db7の上位4ビットで示される連続回数情報フィールドから抽出した16進数で0x1の値をもとに1回の変換を実施する旨を示す制御再生回数情報154bを生成して信号再生回路53bに出力する。
信号再生回路53bは、フラグ変換パターン検出信号151b及びフラグ再生回数情報152bに基づき、図6(a)に示す3回連続した16進数で0x7Eの信号列Da3〜Da5を生成する。
また、信号再生回路53bは、制御変換パターン検出信号153b及び制御再生回数情報154bに基づき、図6(a)に示す1パターンの16進数で0x7Dの信号列Da7を生成する。
さらに、信号再生回路53bは、フラグパターン変換処理及び制御パターン変換処理の再生対象とならない図6(b)の信号列Db1、Db2、Db5、Db8、Db9をそれぞれ図6(a)に示す信号列Da1、Da2、Da6、Da8、Da9に挿入する。
そして、信号再生回路53bは、フラグ変換パターン検出信号151bに基づき再生した信号列Da3〜Da5、及び制御変換パターン検出信号153bに基づき再生した信号列Da7と合わせて図6(a)に示す信号列Da1〜Da9で構成されるフレーム300aとインターフレーム301a、302aからなるLAN信号303aを再生して送信LAN信号155bを生成し、LAN信号送受信回路12bを介して有線伝送路111bに出力する。
以上より、無線伝送装置10aが有線伝送路111aから受信した図6(a)に示すLAN信号は、図6(b)に示す疑似HDLC信号に変換されて無線伝送路110を介して無線伝送装置10bに伝送され、再び図6(a)に示すLAN信号に再生されて有線伝送路111bに出力される。
(第1の実施の形態による効果)
以下、上記のように構成されかつ動作する第1の実施の形態による効果について説明する。
以下、上記のように構成されかつ動作する第1の実施の形態による効果について説明する。
本実施の形態によれば、フラグパターン変換処理及び制御パターン変換処理の対象となる信号列を連続して含むLAN信号列を疑似HDLC信号列に変換して無線伝送路を介して伝送する場合に生じるスループット低下を軽減することができる。
その理由は、変換処理の対象となる信号列が連続して発生する回数である連続回数をカウンタ回路によって計測し、パターン変換対象となる信号列を連続して含むLAN信号列に対して、1オクテット単位でパターン変換処理を施すのではなく、連続したパターン変換対象の信号列をまとめて1回のパターン変換処理を実施し、連続回数情報を含む変換パターンを持つ信号列に変換することにより、変換後の信号列の伸長を大幅に少なくすることができるからである。
例えば、図7(a)に示すような、3オクテットの信号列400a(フラグパターンと同一の信号列)に対してRFC1662で規定されたパターン変換処理を施した場合には、6オクテットの信号列401aに変換される。
これに対して、本実施の形態によれば、変換対象となる信号列が連続する回数をカウントし、そのカウント値の情報を含む変換信号列に置き換えることで、信号列400aと同一の図7(b)に示す信号列400bが、2オクテットの信号列401bに変換される。このように、RFC1662で規定されたパターン変換処理に比べて変換後の信号列の伸長を大幅に少なくすることができる。
以上好ましい実施の形態と実施例をあげて本発明を説明したが、本発明は必ずしも、上記実施の形態及び実施例に限定されるものでなく、その技術的思想の範囲内において様々に変形して実施することができる。
図1に示す第1の実施の形態では、疑似HDLCカプセル化方式を用いた信号変換を無線伝送装置に適用した例を示したが、本信号変換を有線伝送装置に適用することも可能である。
また、図1に示す実施例ではパターン変換の対象を16進数で0x7Eと定義したフラグパターンと16進数で0x7Dと定義した制御パターンとしているが、変換対象となるパターンを予め定義することにより、他の信号列の変換にも適用することができる。
さらに、図1に示す実施例では識別パターンの上位4ビットを連続回数情報フィールドとし、下位4ビットを識別パターン情報フィールドと定義したが、連続回数情報フィールドと識別パターンフィールドに割り当てるビット数比率については任意に変更することが可能である。
異地点間で信号伝送を行う無線伝送装置及び有線伝送装置、機器内部のモジュール間もしくはデバイス間などに用いるデータバス信号の伝送方式に利用することができる。
10a、10b:無線伝送装置
12a、12b:LAN信号送受信回路
13a、13b:疑似HDLC送信回路
14a、14b:無線送受信回路
15a、15b:疑似HDLC受信回路
30a、30b:信号変換回路
31a、31b:フラグパターン検出回路
32a、32b:フラグカウンタ
33a、33b:制御パターン検出回路
34a、34b:制御カウンタ
50a、50b:同期回路
51a、51b:フラグ変換信号検出回路
52a、52b:制御変換信号検出回路
53a、53b:信号再生回路
110:無線伝送路
111a、111b:有線伝送路
12a、12b:LAN信号送受信回路
13a、13b:疑似HDLC送信回路
14a、14b:無線送受信回路
15a、15b:疑似HDLC受信回路
30a、30b:信号変換回路
31a、31b:フラグパターン検出回路
32a、32b:フラグカウンタ
33a、33b:制御パターン検出回路
34a、34b:制御カウンタ
50a、50b:同期回路
51a、51b:フラグ変換信号検出回路
52a、52b:制御変換信号検出回路
53a、53b:信号再生回路
110:無線伝送路
111a、111b:有線伝送路
Claims (23)
- フレーム単位に構成される不連続のデータ信号列を疑似HDLCカプセル化方式を用いて連続するデータ信号列である疑似HDLC信号列に変換する変換処理を行って伝送する信号伝送装置であって、
前記不連続のデータ信号列に含まれる少なくとも1の前記変換処理の対象となる信号列を、前記変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する疑似HDLC送信回路を備えることを特徴とする信号伝送装置。 - 前記変換処理の対象となる信号列が、前記変換処理でフレーム間に挿入したフラグパターンと同一のパターンの信号列であることを特徴とする請求項1に記載の信号伝送装置。
- 前記疑似HDLC送信回路は、前記変換処理の対象となる信号列が連続して発生する回数を計測して前記連続回数情報を出力するカウンタを有することを特徴とする請求項1又は請求項2に記載の信号伝送装置。
- 前記疑似HDLC送信回路は、
前記不連続のデータ信号列から前記フラグパターンと同一の信号列を検出するパターン検出回路と、
前記パターン検出回路による前記フラグパターンと同一の信号列を連続して検出した回数を計測して前記連続回数情報を出力するカウンタと、
前記検出した信号列の1つを、前記カウンタからの前記連続回数情報を含む所定の変換パターンを持つ信号列に変換する信号変換回路を備えることを特徴とする請求項2に記載の信号伝送装置。 - 前記変換パターンが、変換処理を実施した信号列であることを識別するための制御パターンと、前記変換処理の対象となる信号列が連続して発生した回数をセットする連続回数情報フィールドと、変換処理を施した信号列を再びもとの信号列に戻すための情報である識別子を有することを特徴とする請求項1から請求項4の何れかに記載の信号伝送装置。
- 受信した疑似HDLC信号列から前記変換パターンを持つ信号列を検出し、前記変換パターンを持つ信号列を元の信号列に戻す変換処理を、前記変換パターンに含まれる前記連続回数情報に示される回数繰り返して元の信号列を再生する擬似HDLC受信回路を備えることを特徴とする請求項1から請求項5の何れかに記載の信号伝送装置。
- フレーム単位に構成される不連続のデータ信号列を疑似HDLCカプセル化方式を用いて連続するデータ信号列である疑似HDLC信号列に変換する変換処理を行って伝送する信号伝送装置における信号変換処理方法であって、
前記不連続のデータ信号列に含まれる少なくとも1の前記変換処理の対象となる信号列を、前記変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換するステップを有することを特徴とする信号変換処理方法。 - 前記変換処理の対象となる信号列が、前記変換処理でフレーム間に挿入したフラグパターンと同一のパターンの信号列であることを特徴とする請求項7に記載の信号変換処理方法。
- 前記変換処理の対象となる信号列が連続して発生する回数を計測して前記連続回数情報を出力するステップを有することを特徴とする請求項7又は請求項8に記載の信号変換処理方法。
- 前記不連続のデータ信号列から前記フラグパターンと同一の信号列を検出するステップと、
前記フラグパターンと同一の信号列を連続して検出した回数を計測して前記連続回数情報を出力するステップと、
前記検出した信号列の1つを、前記連続回数情報を含む所定の変換パターンを持つ信号列に変換するステップを有することを特徴とする請求項8に記載の信号変換処理方法。 - 前記変換パターンが、変換処理を実施した信号列であることを識別するための制御パターンと、前記変換処理の対象となる信号列が連続して発生した回数をセットする連続回数情報フィールドと、変換処理を施した信号列を再びもとの信号列に戻すための情報である識別子を有することを特徴とする請求項7から請求項10の何れかに記載の信号変換処理方法。
- 受信した疑似HDLC信号列から前記変換パターンを持つ信号列を検出し、前記変換パターンを持つ信号列を元の信号列に戻す変換処理を、前記変換パターンに含まれる前記連続回数情報に示される回数繰り返して元の信号列を再生するステップを有することを特徴とする請求項7から請求項11の何れかに記載の信号変換処理方法。
- フレーム単位に構成される不連続のデータ信号列を疑似HDLCカプセル化方式を用いて連続するデータ信号列である疑似HDLC信号列に変換する変換処理を行って伝送する信号伝送装置を構成するコンピュータ上で実行される信号変換処理プログラムであって、
前記コンピュータに、
前記不連続のデータ信号列に含まれる少なくとも1の前記変換処理の対象となる信号列を、前記変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する処理を実行させることを特徴とする信号変換処理プログラム。 - 前記変換処理の対象となる信号列が、前記変換処理でフレーム間に挿入したフラグパターンと同一のパターンの信号列であることを特徴とする請求項13に記載の信号変換処理プログラム。
- 前記変換処理の対象となる信号列が連続して発生する回数を計測して前記連続回数情報を出力するステップを有することを特徴とする請求項13又は請求項14に記載の信号変換処理プログラム。
- 前記不連続のデータ信号列から前記フラグパターンと同一の信号列を検出するステップと、
前記フラグパターンと同一の信号列を連続して検出した回数を計測して前記連続回数情報を出力するステップと、
前記検出した信号列の1つを、前記連続回数情報を含む所定の変換パターンを持つ信号列に変換するステップを有することを特徴とする請求項14に記載の信号変換処理プログラム。 - 前記変換パターンが、変換処理を実施した信号列であることを識別するための制御パターンと、前記変換処理の対象となる信号列が連続して発生した回数をセットする連続回数情報フィールドと、変換処理を施した信号列を再びもとの信号列に戻すための情報である識別子を有することを特徴とする請求項13から請求項16の何れかに記載の信号変換処理プログラム。
- 受信した疑似HDLC信号列から前記変換パターンを持つ信号列を検出し、前記変換パターンを持つ信号列を元の信号列に戻す変換処理を、前記変換パターンに含まれる前記連続回数情報に示される回数繰り返して元の信号列を再生するステップを有することを特徴とする請求項13から請求項17の何れかに記載の信号変換処理プログラム。
- フレーム単位に構成される不連続のデータ信号列を疑似HDLCカプセル化方式を用いて連続するデータ信号列である疑似HDLC信号列に変換する変換処理を行って伝送する信号伝送装置の疑似HDLC送信回路であって、
前記不連続のデータ信号列に含まれる少なくとも1の前記変換処理の対象となる信号列を、前記変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する信号変換回路を備えることを特徴とする疑似HDLC送信回路。 - 前記変換処理の対象となる信号列が、前記変換処理でフレーム間に挿入したフラグパターンと同一のパターンの信号列であることを特徴とする請求項19に記載の疑似HDLC送信回路。
- 前記変換処理の対象となる信号列が連続して発生する回数を計測して前記連続回数情報を出力するカウンタを有することを特徴とする請求項19又は請求項20に記載の疑似HDLC送信回路。
- 前記不連続のデータ信号列から前記フラグパターンと同一の信号列を検出するパターン検出回路と、
前記パターン検出回路による前記フラグパターンと同一の信号列を連続して検出した回数を計測して前記連続回数情報を出力するカウンタと、
前記検出した信号列の1つを、前記カウンタからの前記連続回数情報を含む所定の変換パターンを持つ信号列に変換する信号変換回路を備えることを特徴とする請求項20に記載の疑似HDLC送信回路。 - 前記変換パターンが、変換処理を実施した信号列であることを識別するための制御パターンと、前記変換処理の対象となる信号列が連続して発生した回数をセットする連続回数情報フィールドと、変換処理を施した信号列を再びもとの信号列に戻すための情報である識別子を有することを特徴とする請求項19から請求項22の何れかに記載の疑似HDLC送信回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008035884A JP2011119781A (ja) | 2008-02-18 | 2008-02-18 | 信号伝送装置、及び信号変換処理方法、信号変換処理プログラム及び疑似hdlc送信回路 |
PCT/JP2009/052665 WO2009104588A1 (ja) | 2008-02-18 | 2009-02-17 | 信号伝送装置、信号変換処理方法、信号変換処理プログラム及び疑似hdlc送信回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008035884A JP2011119781A (ja) | 2008-02-18 | 2008-02-18 | 信号伝送装置、及び信号変換処理方法、信号変換処理プログラム及び疑似hdlc送信回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011119781A true JP2011119781A (ja) | 2011-06-16 |
Family
ID=40985468
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008035884A Pending JP2011119781A (ja) | 2008-02-18 | 2008-02-18 | 信号伝送装置、及び信号変換処理方法、信号変換処理プログラム及び疑似hdlc送信回路 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2011119781A (ja) |
WO (1) | WO2009104588A1 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10200415A (ja) * | 1997-01-10 | 1998-07-31 | Ricoh Co Ltd | データ圧縮方法及びデータ圧縮/伸長装置 |
JP3337969B2 (ja) * | 1997-09-08 | 2002-10-28 | 沖電気工業株式会社 | データ送信装置及びデータ受信装置 |
JPH11163959A (ja) * | 1997-11-28 | 1999-06-18 | Ando Electric Co Ltd | フレーム変換回路および該フレーム変換回路を用いた回線モニタ装置 |
JP3688639B2 (ja) * | 1999-08-02 | 2005-08-31 | 富士通株式会社 | フレーム通信装置 |
-
2008
- 2008-02-18 JP JP2008035884A patent/JP2011119781A/ja active Pending
-
2009
- 2009-02-17 WO PCT/JP2009/052665 patent/WO2009104588A1/ja active Application Filing
Also Published As
Publication number | Publication date |
---|---|
WO2009104588A1 (ja) | 2009-08-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101125516B1 (ko) | 프레임 수집에 사용하기 위한 맥 헤더 압축 | |
US9264940B2 (en) | Feedback method and device for header compression feedback information | |
US20070230377A1 (en) | Communication apparatus for enabling coexistence of communication systems | |
US20240146507A1 (en) | Communication apparatus and communication method for multi-link secured retransmissions | |
US7433353B2 (en) | Data frame construction method and data processing method according to data frame in synchronous Ethernet | |
US7653844B2 (en) | Communication apparatus and communication system | |
CN101882975A (zh) | 一种利用以太帧前导码传输数据的方法 | |
CN103369703A (zh) | 用于同频异构无线网络共存的方法和装置 | |
CN100484101C (zh) | 一种以太网传输IPv6报文方法、***与装置 | |
US9014188B2 (en) | Communication system | |
JP2011119781A (ja) | 信号伝送装置、及び信号変換処理方法、信号変換処理プログラム及び疑似hdlc送信回路 | |
CN107615810A (zh) | 用于在线网络代码的包头压缩***和方法 | |
JP2006101061A (ja) | 通信方法 | |
JP2010187139A (ja) | 無線通信システム及び中継局装置 | |
JP2006005786A (ja) | 送信装置、受信装置、通信システム及び通信方法 | |
CN1778092B (zh) | 通信堆栈中的开销降低和地址保护 | |
EP3197084B1 (en) | Wireless control system, and method for monitoring wireless link error | |
JP2019083507A (ja) | 受信装置、送信装置、受信方法及び送信方法 | |
US20230119202A1 (en) | Transmitting station and receiving station | |
WO2004114620A1 (ja) | 無線通信装置 | |
CN110891073B (zh) | 一种用于移动通信核心网的多协议栈通信方法 | |
CN117837113A (zh) | 验证被测设备的数据的完整性的方法 | |
JP2007104552A (ja) | 通信方法および無線通信装置 | |
JP2004248187A (ja) | 無線lan装置の制御方式 | |
JP2005079605A5 (ja) |