JP2011119781A - 信号伝送装置、及び信号変換処理方法、信号変換処理プログラム及び疑似ｈｄｌｃ送信回路 - Google Patents

Abstract

【課題】 フラグパターンや制御パターンと同一の信号列を連続して含むフレーム信号の場合には、パターン変換処理後にデータ長が大幅に延伸してスループットの低下を招くという課題を解決する。
【解決手段】 フレーム単位に構成される不連続のデータ信号列を疑似ＨＤＬＣカプセル化方式を用いて連続するデータ信号列である疑似ＨＤＬＣ信号列に変換する変換処理を行って伝送する信号伝送装置１０ａ、１０ｂであって、不連続のデータ信号列に含まれる少なくとも１の変換処理の対象となる信号列を、変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する疑似ＨＤＬＣ送信回路１３ａ、１３ｂを含む。
【選択図】 図１

Description

本発明は、不連続のデータ信号列を疑似ＨＤＬＣカプセル化方式を用いて連続のデータ信号列に変換して無線伝送路を介して対向局へ送出し、対向局から受信した連続のデータ信号列を再度不連続のデータ信号列に再生して出力する無線伝送装置等の信号伝送装置に関する。

ネットワークの大容量化と共に伝送信号列として、ＩＥＥＥ ８０２．３で標準化されたインタフェース信号（以下、ＬＡＮ信号と定義する）を扱うネットワークが増加している。また、無線伝送路を用いてネットワークを構成する場合は、限られた周波数帯域を効率よく使用することが求められている。

例えば、有線伝送路からフレーム単位で受信したＬＡＮ信号を無線伝送路を介して１対１で対向局へ送出し、対向局で再度有線伝送路へ出力する無線伝送装置では、フレーム単位で扱う不連続のデータ信号列を連続したデータ信号列に変換する信号変換手段としてＲＦＣ１６６２で規定された疑似ＨＤＬＣ（Ｈｉｇｈ−ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ Ｐｒｏｃｅｄｕｒｅ）フレームを用いたカプセル化方式（以下、疑似ＨＤＬＣカプセル化方式と定義）が多用されている。ＨＤＬＣフレームを用いた伝送方式の関連技術としては、例えば、特許文献１に開示されるものが存在する。

一般的に疑似ＨＤＬＣカプセル化方式を用いた信号変換処理では、フレーム単位で扱う伝送信号列の先頭と末尾を識別すると共に疑似ＨＤＬＣフレーム信号列の同期をとるために、フレームとフレームの間（以下、インターフレームと定義）を予め定めた信号列（以下、フラグパターンと定義）で満たす処理を行う。

さらに、フラグパターンと伝送信号列を明確に識別するために、伝送信号列中に含まれるフラグパターンと同一のパターンを有する信号列を、オクテット単位でフラグパターンとは異なる予め定めた他の信号列（以下、変換パターンと定義）に置き換える処理（以下、パターン変換処理と定義）を実施する。

このときパターン変換処理の対象となる１オクテットの信号列は、パターン変換処理を施した信号列であることを識別するための予め定めた１オクテットの信号列（制御パターンと定義）と、パターン変換処理を施した信号列を再びもとの信号列に戻すための情報を格納する１オクテットの信号列（以下、識別パターンと定義）で構成される２オクテットの信号列（変換信号列と定義）に置き換える。このような信号変換によって受信側での信号再現を実現している。

また、フレーム信号に含まれる上記制御パターンと同一のパターンの信号列についても、オクテット単位で制御パターンとは異なる予め定めた他の変換パターンに置き換える処理を実施する。この場合の１オクテットの信号列も、パターン変換処理を施した信号列であることを識別するための予め定めた１オクテットの制御パターンと、パターン変換処理を施した信号列を再びもとの信号列に戻すための情報を格納する１オクテットの識別パターンから構成される２オクテットの信号列に変換される。
特開平１１−１６３９５９号公報

しかしながら、上述した疑似ＨＤＬＣカプセル化方式におけるパターン変換処理では、フレーム信号に含まれる１オクテットの信号列であって、フラグパターンや制御パターンと同一の信号列を、２オクテットの変換信号列に置き換えることから、フラグパターンや制御パターンと同一の信号列を連続して含むフレーム信号の場合には、パターン変換処理後にデータ長が大幅に延伸してスループットの低下を招き、伝送効率が低下するという問題があった。特に、フラグパターンと同一の信号列が複数回連続する伝送信号列を伝送する場合はパターン変換処理が複数回繰り返されるため、スループットの著しい低下を招いていた。

（発明の目的）
本発明の目的は、フラグパターンや制御パターンと同一の信号列を連続して含むフレーム信号の場合には、パターン変換処理後にデータ長が大幅に延伸してスループットの低下を招くという課題を解決することを可能にする信号伝送装置、及び信号変換処理方法、信号変換処理プログラム及び疑似ＨＤＬＣ送信回路を提供することにある。

本発明による信号伝送装置は、フレーム単位に構成される不連続のデータ信号列を疑似ＨＤＬＣカプセル化方式を用いて連続するデータ信号列である疑似ＨＤＬＣ信号列に変換する変換処理を行って伝送する信号伝送装置であって、不連続のデータ信号列に含まれる少なくとも１の変換処理の対象となる信号列を、変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する疑似ＨＤＬＣ送信回路を含む。

本発明による信号変換処理方法は、フレーム単位に構成される不連続のデータ信号列を疑似ＨＤＬＣカプセル化方式を用いて連続するデータ信号列である疑似ＨＤＬＣ信号列に変換する変換処理を行って伝送する信号伝送装置における信号変換処理方法であって、不連続のデータ信号列に含まれる少なくとも１の変換処理の対象となる信号列を、変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換するステップを有する。

本発明による信号変換処理プログラムは、フレーム単位に構成される不連続のデータ信号列を疑似ＨＤＬＣカプセル化方式を用いて連続するデータ信号列である疑似ＨＤＬＣ信号列に変換する変換処理を行って伝送する信号伝送装置を構成するコンピュータ上で実行される信号変換処理プログラムであって、コンピュータに、不連続のデータ信号列に含まれる少なくとも１の変換処理の対象となる信号列を、変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する処理を実行させる。

本発明による疑似ＨＤＬＣ送信回路は、フレーム単位に構成される不連続のデータ信号列を疑似ＨＤＬＣカプセル化方式を用いて連続するデータ信号列である疑似ＨＤＬＣ信号列に変換する変換処理を行って伝送する信号伝送装置の疑似ＨＤＬＣ送信回路であって、不連続のデータ信号列に含まれる少なくとも１の変換処理の対象となる信号列を、変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する信号変換回路を含む。

本発明によれば、パターン変換処理の対象となる信号列を連続して含む信号列を疑似ＨＤＬＣ信号列に変換して伝送する際に生じるスループット低下を大幅に軽減することができる。

（第１の実施の形態）
図１は、本発明の第１の実施の形態による無線伝送装置の構成を示すブロック図である。図１を参照すると、有線伝送路から受信したＬＡＮ信号を疑似ＨＤＬＣフレーム信号に変換した後に無線伝送路を介して１対１で対向局へ送出し、対向局で疑似ＨＤＬＣフレーム信号からＬＡＮ信号を再生して有線伝送路に出力する無線伝送装置１０ａ、１０ｂが、無線伝送路１１０を介して対向して接続されている。

図において、無線伝送装置１０ａと無線伝送装置１０ｂは同一の構成であり、以下、無線伝送装置１０ａのみを参照して構成を説明する。

無線伝送装置１０ａは、ＬＡＮ信号送受信回路１２ａ、疑似ＨＤＬＣ送信回路１３ａ、疑似ＨＤＬＣ受信回路１５ａ、及び無線送受信回路１４ａを備えている。

ＬＡＮ信号送受信回路１２ａは、有線伝送路１１１ａから受信した受信ＬＡＮ信号１２０ａを疑似ＨＤＬＣ送信回路１３ａに出力する。また、ＬＡＮ信号送受信回路１２ａは、疑似ＨＤＬＣ受信回路１５ａから受信した送信ＬＡＮ信号１５５ａを有線伝送路１１１ａに出力する。

疑似ＨＤＬＣ送信回路１３ａは、受信ＬＡＮ信号１２０ａに対して後述する疑似ＨＤＬＣカプセル化処理を施して疑似ＨＤＬＣ送信信号１３４ａを生成する機能を有し、信号変換回路３０ａ、フラグパターン検出回路３１ａ、フラグカウンタ３２ａ、制御パターン検出回路３３ａ、制御カウンタ３４ａで構成される。

ここで、本実施の形態における、図２から図５を用いて疑似ＨＤＬＣカプセル化処理について詳細に説明する。疑似ＨＤＬＣ送信回路１３ａによる疑似ＨＤＬＣカプセル化処理は、図２に示すＬＡＮフレーム２００ａ及びインターフレーム２０１ａ、２０２ａからなる不連続のＬＡＮ信号列を、図３に示す疑似ＨＤＬＣフレーム２００ｂ及びフラグパターン２０１ｂ、２０２ｂからなる連続した疑似ＨＤＬＣ信号列に変換する処理である。

この疑似ＨＤＬＣカプセル化処理は、以下の処理を実施する。
（ａ）インターフレーム２０１ａ、２０２ａ間にフラグパターン２０１ｂ、２０２ｂ（１６進数で０ｘ７Ｅと定義）を挿入することにより、インターフレーム２０１ａ、２０２ａをフラグパターンで満たす処理（以下、フラグパターン挿入処理）。

（ｂ）図４に示すフラグパターン変換ルールに基づき、ＬＡＮ信号２００ａに含まれるｎオクテット（ｎは１〜１５の整数）の連続したフラグパターンと同一の信号列２００ｃを２オクテットのフラグ変換パターン２０５ｃに置き換える処理（以下、フラグパターン変換処理）。

（ｃ）図５に示す制御パターン変換ルールに基づき、ＬＡＮ信号２００ａに含まれるｍオクテット（ｍは１〜１５の整数）の連続した制御パターンと同一の信号列２００ｄを２オクテットの制御変換パターン２０５ｄに置き換える処理（以下、制御パターン変換処理）。

図４のフラグ変換パターン２０５ｃは、パターン変換を実施した信号列であることを識別するための１オクテットの制御パターン２０１ｃ（１６進数で０ｘ７Ｄと定義）と、１オクテットのフラグ識別パターン２０２ｃとで構成される。そして、フラグ識別パターン２０２ｃは、変換対象となるパターンが連続している回数ｎの情報を格納するための４ビットの連続回数情報フィールド２０３ｃと、フラグパターン変換を実施していることを示す情報（フラグパターン変換を施した信号列を再びもとの信号列に戻すための情報）である、予め定めた４ビットのフラグパターン識別子２０４ｃ（１６進数で０ｘＥと定義）で構成される。

また、図５の制御変換パターン２０５ｄは、１オクテットの制御パターン２０１ｃと、１オクテットの制御識別パターン２０２ｄで構成される。そして、制御識別パターン２０２ｄは、４ビットの連続回数情報フィールド２０３ｃと、制御パターン変換を実施していることを示す情報（制御パターン変換を施した信号列を再びもとの信号列に戻すための情報）である、予め定めた４ビットの制御パターン識別子２０４ｄ（１６進数で０ｘＤと定義）で構成される。

疑似ＨＤＬＣ送信回路１３ａを構成するフラグパターン検出回路３１ａは、受信ＬＡＮ信号１２０ａをオクテット単位で監視し、ｎ個の連続したフラグパターンと同一の信号列（０ｘ７Ｅ）を検出した場合は、フラグパターン検出情報１３０ａをフラグカウンタ３２ａと信号変換回路３０ａに出力する。

疑似ＨＤＬＣ送信回路１３ａのフラグカウンタ３２ａは、フラグパターン検出回路３１ａからのフラグパターン検出情報１３０ａを監視し、フラグパターンと同一の信号列（０ｘ７Ｅ）を連続して検出した回数ｎを計測することにより回数ｎを情報として含むフラグ変換回数情報１３１ａを生成し、信号変換回路３０ａに出力する。

疑似ＨＤＬＣ送信回路１３ａの制御パターン検出回路３３ａは、受信ＬＡＮ信号１２０ａをオクテット単位で監視し、ｍ個の連続した制御パターンと同一の信号列（０ｘ７Ｄ）を検出した場合、制御パターン検出情報１３２ａを制御カウンタ３４ａと信号変換回路３０ａに出力する。

疑似ＨＤＬＣ送信回路１３ａの制御カウンタ３４ａは、制御パターン検出回路３３ａからの制御パターン検出情報１３２ａを監視し、制御パターンと同一の信号列（０ｘ７Ｄ）を連続して検出した回数ｍを計測することにより当該回数ｍを情報として含む制御変換回数情報１３３ａを生成し、信号変換回路３０ａに出力する。

疑似ＨＤＬＣ送信回路１３ａの信号変換回路３０ａは、フラグパターン検出情報１３０ａ、フラグ変換回数情報１３１ａ、制御パターン検出情報１３２ａ、及び制御変換回数情報１３３ａに基づき、受信ＬＡＮ信号１２０ａに対してフラグパターン変換処理、制御パターン変換処理を施すと共に、フラグパターン挿入処理を実施して疑似ＨＤＬＣ送信信号１３４ａを生成し、無線送受信回路１４ａに出力する機能を有する。

フラグパターン検出情報１３０ａを検出した場合、信号変換回路３０ａは、フラグ識別パターン２０２ｃの連続回数情報フィールド２０３ｃに、フラグパターンと同一の信号列（０ｘ７Ｅ）をｎ回連続して検出したことを示すフラグ変換回数情報１３１ａを多重することでフラグ変換パターン２０５ｃを生成するフラグパターン変換処理を実施する。

また、制御パターン検出情報１３２ａを検出した場合、信号変換回路３０ａは、制御識別パターン２０２ｄの連続回数情報フィールド２０３ｃに、制御パターンと同一の信号列（０ｘ７Ｄ）をｍ回連続して検出したことを示す制御変換回数情報１３３ａを多重することで制御変換パターン２０５ｄを生成する制御パターン変換処理を実施する。

一方、疑似ＨＤＬＣ受信回路１５ａは、疑似ＨＤＬＣ受信信号１４０ａを受信して図３に示す疑似ＨＤＬＣ信号列から図２に示すＬＡＮ信号列への信号再生処理を実行する機能を有し、同期回路５０ａ、フラグ変換信号検出回路５１ａ、制御変換信号検出回路５２ａ、及び信号再生回路５３ａから構成される。

疑似ＨＤＬＣ受信回路１５ａの同期回路５０ａは、無線送受信回路１４ａから受信した疑似ＨＤＬＣ受信信号１４０ａから図３のフラグパターン２０１ｂ、２０２ｂを検出して疑似ＨＤＬＣ信号のフレーム同期をとる。また、同期回路５０ａは、フラグパターン２０１ｂ、２０２ｂを除去してインターフレームを再生し、疑似ＨＤＬＣフレーム信号１５０ａを生成してフラグ変換信号検出回路５１ａ、制御変換信号検出回路５２ａ、及び信号再生回路５３ａに出力する。

疑似ＨＤＬＣ受信回路１５ａのフラグ変換信号検出回路５１ａは、同期回路５０ａからの疑似ＨＤＬＣフレーム信号１５０ａを監視し、疑似ＨＤＬＣフレーム信号１５０ａに含まれる図４の制御パターン２０１ｃ及びフラグパターン識別子２０４ｃを元に、フラグ変換パターン２０５ｃを検出する。

フラグ変換パターン２０５ｃを検出した場合、フラグ変換信号検出回路５１ａは、フラグ変換パターン検出信号１５１ａを生成すると共に、連続回数情報フィールド２０３ｃに格納された連続回数情報ｎを抽出してフラグ再生回数情報１５２ａを生成し、信号再生回路５３ａに出力する。

疑似ＨＤＬＣ受信回路１５ａの制御変換信号検出回路５２ａは、疑似ＨＤＬＣフレーム信号１５０ａを監視し、疑似ＨＤＬＣフレーム信号１５０ａに含まれる図５の制御パターン２０１ｃ及び制御パターン識別子２０４ｄを元に制御変換パターン２０５ｄを検出する。

制御変換パターン２０５ｄを検出した場合、制御変換信号検出回路５２ａは、制御変換パターン検出信号１５３ａを生成すると共に、連続回数情報フィールド２０３ｃに格納された連続回数情報ｍを抽出して制御再生回数情報１５４ａを生成し、信号再生回路５３ａに出力する。

疑似ＨＤＬＣ受信回路１５ａの信号再生回路５３ａは、フラグ変換パターン検出信号１５１ａ、フラグ再生回数情報１５２ａ、制御変換パターン検出信号１５３ａ、及び制御再生回数情報１５４ａに基づき、疑似ＨＤＬＣフレーム信号１５０ａに対して図４に示すフラグパターン変換処理と逆の処理、及び図５に示す制御パターン変換処理と逆の処理を施すと共に、フラグパターンを削除してインターフレームを再生し、送信ＬＡＮ信号１５５ａを生成してＬＡＮ信号送受信回路１２ａに出力する機能を有する。

フラグ変換パターン検出信号１５１ａを検出した場合、信号再生回路５３ａは、フラグパターンと同一の信号列（０ｘ７Ｅ）をフラグ再生回数情報１５２ａに示された回数ｎだけ繰り返し生成してフラグパターン変換処理と逆の処理を施す。

また、制御変換パターン検出信号１５３ａを検出した場合、信号再生回路５３ａは、制御パターンと同一の信号列（０ｘ７Ｄ）を制御再生回数情報１５４ａに示された回数ｍだけ繰り返し生成して制御パターン変換処理と逆の処理を施す。

無線送受信回路１４ａは、疑似ＨＤＬＣ送信回路１３ａから受信した疑似ＨＤＬＣ送信信号１３４ａを無線フレームに多重して無線伝送路１１０に出力すると共に、無線伝送路１１０から受信した無線信号から疑似ＨＤＬＣ受信信号１４０ａを抽出して疑似ＨＤＬＣ受信回路１５ａに出力する。

また、図示のように、無線伝送装置１０ｂも、無線伝送装置１０ａの構成要素と対応するＬＡＮ信号送受信回路１２ｂ、疑似ＨＤＬＣ送信回路１３ｂ、疑似ＨＤＬＣ受信回路１５ｂ、及び無線送受信回路１４ｂを備えている。また、疑似ＨＤＬＣ送信回路１３ｂは、信号変換回路３０ｂ、フラグパターン検出回路３１ｂ、フラグカウンタ３２ｂ、制御パターン検出回路３３ｂ、制御カウンタ３４ｂを備え、疑似ＨＤＬＣ受信回路１５ｂは、同期回路５０ｂ、フラグ変換信号検出回路５１ｂ、制御変換信号検出回路５２ｂ、及び信号再生回路５３ｂを備えている。

無線伝送装置１０ｂが備える各構成要素の機能は、上述した無線伝送装置１０ａの構成要素と全く同じであるので、ここでは説明を省略する。

図８は、上記無線伝送装置１０ａ、１０ｂのハードウェア構成例を示すブロック図である。

図８を参照すると、無線伝送装置１０ａ、１０ｂは、一般的なコンピュータ装置と同様のハードウェア構成によって実現することができ、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０１、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメインメモリであり、データの作業領域やデータの一時退避領域に用いられる主記憶部４０２、ネットワークを介してデータの送受信を行う通信部４０３、外部装置と接続してデータの送受信を行う入出力インタフェース部４０４、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、磁気ディスク、半導体メモリ等の不揮発性メモリから構成されるハードディスク装置である補助記憶部４０５、本情報処理装置の上記各構成要素を相互に接続するシステムバス４０６を備えている。

本実施の形態による無線伝送装置は、擬似ＨＤＬＣ送信回路１３ａ、擬似ＨＤＬＣ受信回路１５ａによる機能を実行するプログラムを組み込んだ、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等のハードウェア部品である回路部品を実装することにより、その動作をハードウェア的に実現することは勿論として、擬似ＨＤＬＣ送信回路１３ａ、擬似ＨＤＬＣ受信回路１５ａの各機能を提供するプログラム（信号変換処理プログラム）を、補助記憶部４０５に格納し、そのプログラムを主記憶部４０２にロードしてＣＰＵ３０１で実行することにより、ソフトウェア的に実現することも可能である。

（第１の実施の形態における動作）
次に、本発明の第１の実施の形態における動作について、図１及び図６を用いて詳細に説明する。

ここでは、図１の無線伝送装置１０ａが有線伝送路１１１ａから図６（ａ）に示すＬＡＮ信号を受信し、無線伝送路１１０を介して無線伝送装置１０ｂに接続された有線伝送路１１１ｂに出力する場合について説明する。

まず、無線伝送装置１０ａでの動作について説明する。

図６の（ａ）は、フレーム単位で受信したＬＡＮ信号の一例を示しており、ＬＡＮ信号３０３ａは、フラグパターン（０ｘ７Ｅ）と同一のパターンをもつ信号列Ｄａ３〜Ｄａ５と、制御パターン（０ｘ７Ｄ）と同一のパターンをもつ信号列Ｄａ７を含む信号列Ｄａ１〜Ｄａ９で構成されるフレーム３００ａが、インターフレーム３０１ａ、３０２ａの間に存在する構成となっている。

無線伝送装置１０ａのＬＡＮ信号送受信回路１２ａは、有線伝送路１１１ａから受信した図６（ａ）のＬＡＮ信号３０３ａを、受信ＬＡＮ信号１２０ａとして、疑似ＨＤＬＣ送信回路１３ａの信号変換回路３０ａ、フラグパターン検出回路３１ａ、制御パターン検出回路３３ａにそれぞれ出力する。

フラグパターン検出回路３１ａは、受信ＬＡＮ信号１２０ａを介して受信した図６のフレーム３００ａを監視し、フレーム３００ａの中からフラグパターン（０ｘ７Ｅ）と同一のパターンをもつ信号列の検出を行う。

フラグパターン検出回路３１ａは、フラグパターン（０ｘ７Ｅ）と同一のパターンをもつ信号列Ｄａ３〜Ｄａ５を検出すると、信号列Ｄａ３〜Ｄａ５がフラグパターン変換の対象であることを示すフラグパターン検出情報１３０ａを生成し、信号変換回路３０ａ及びフラグカウンタ３２ａに出力する。

フラグパターン検出情報１３０ａを受信したフラグカウンタ３２ａは、フラグパターン変換の対象となる信号列が連続している回数が３回であることを計測して、当該回数を情報として含むフラグ変換回数情報１３１ａを生成し、信号変換回路３０ａに出力する。

一方、制御パターン検出回路３３ａは、受信ＬＡＮ信号１２０ａを介して受信した図６のフレーム３００ａを監視し、フレーム３００ａの中から制御パターン（０ｘ７Ｄ）と同一のパターンをもつ信号列の検出を行う。

制御パターン（０ｘ７Ｄ）と同一のパターンをもつ信号列Ｄａ７を検出すると、制御パターン検出回路３３ａは、信号列Ｄａ７が制御パターン変換の対象であることを示す制御パターン検出情報１３２ａを生成し、信号変換回路３０ａ及び制御カウンタ３４ａに出力する。

制御パターン検出情報１３２ａを受信した制御カウンタ３４ａは、制御パターン変換の対象となる信号列が連続している回数が１回であることを計測して、当該回数を情報として含む制御変換回数情報１３３ａを生成し、信号変換回路３０ａに出力する。

信号変換回路３０ａは、フラグパターン検出情報１３０ａ及びフラグ変換回数情報１３１ａに基づき、図４のフラグパターン変換処理に従って、連続回数情報フィールド２０３ｃにフラグ変換回数情報１３１ａで示されたフラグパターン変換の対象となる信号列が連続している回数（３回）を示す値をセットし、図６（ｂ）に示す１６進数で０ｘ７Ｄの制御パターン２０１ｄを持つ信号列Ｄｂ３と１６進数で０ｘ３Ｅのフラグ識別パターン２０２ｃを持つ信号列Ｄｂ４を生成する。

また、信号変換回路３０ａは、制御パターン検出情報１３２ａ及び制御変換回数情報１３３ａに基づき、図５の制御パターン変換処理に従って、連続回数情報フィールド２０３ｃに制御変換回数情報１３３ａで示された制御パターン変換の対象となる信号列が連続している回数１回を示す値をセットし、図６（ｂ）に示す１６進数で０ｘ７Ｄの制御パターン２０１ｃを持つ信号列Ｄｂ６と１６進数で０ｘ１Ｄの制御識別パターン２０２ｄを持つ信号列Ｄｂ７を生成する。

さらに、信号変換回路３０ａは、フラグパターン変換処理及び制御パターン変換処理の対象とならない図６（ａ）の信号列Ｄａ１、Ｄａ２、Ｄａ６、Ｄａ８、Ｄａ９をそれぞれ図６（ｂ）に示す信号列Ｄｂ１、Ｄｂ２、Ｄｂ５、Ｄｂ８、Ｄｂ９に挿入し、フラグパターン変換処理を施して生成した信号列Ｄｂ３、Ｄｂ４、及び制御パターン変換処理を施して生成した信号列Ｄｂ６、Ｄｂ７と合わせて、図６（ｂ）に示す信号列Ｄｂ１〜Ｄｂ９で構成される疑似ＨＤＬＣフレーム３００ｂを生成する。

その後、信号変換回路３０ａは、受信ＬＡＮ信号１２０ａを介して受信した図６（ａ）に示すＬＡＮ信号３０３ａのうち、インターフレーム３０１ａ、３０２ａを、図６（ｂ）に示す１６進数で０ｘ７Ｅのフラグパターン３０１ｂ、３０２ｂに変換することにより、図６（ｂ）に示す疑似ＨＤＬＣ信号列３０３ｂで構成される疑似ＨＤＬＣ送信信号１３４ａを生成する。

そして、信号変換回路３０ａは、上記のように生成した疑似ＨＤＬＣ送信信号１３４ａを、無線送受信回路１４ａ、無線伝送路１１０を介して無線伝送装置１０ｂに出力する。

次いで、無線伝送装置１０ｂでの動作を説明する。

無線伝送装置１０ｂは、無線送受信回路１４ｂで、疑似ＨＤＬＣ送信信号１３４ａを疑似ＨＤＬＣ受信信号１４０ｂとして受信し、無線伝送装置１０ｂの疑似ＨＤＬＣ受信回路１５ｂに出力する。

無線伝送装置１０ｂの疑似ＨＤＬＣ受信回路１５ｂの同期回路５０ｂは、疑似ＨＤＬＣ受信信号１４０ｂを受信し、受信した図６（ｂ）に示す疑似ＨＤＬＣ信号列３０３ｂの中から１６進数で０ｘ７Ｅのパターンを検出することで疑似ＨＤＬＣ信号列のフレーム同期を取る。

そして、同期回路５０ｂは、フラグパターン３０１ｂ、３０２ｂと疑似ＨＤＬＣフレーム３００ｂの識別を行い、フラグパターン３０１ｂ、３０２ｂの除去処理を実施して疑似ＨＤＬＣフレーム３００ｂを生成し、疑似ＨＤＬＣフレーム信号１５０ｂとしてフラグ変換信号検出回路５１ｂ、制御変換信号検出回路５２ｂ、及び信号再生回路５３ｂに出力する。

フラグ変換信号検出回路５１ｂは、疑似ＨＤＬＣフレーム信号１５０ｂを監視し、受信した図６（ｂ）の疑似ＨＤＬＣフレーム３００ｂにある信号列Ｄｂ３が１６進数で０ｘ７Ｄの制御パターンであることを検出する。

また、フラグ変換信号検出回路５１ｂは、信号列Ｄｂ３に続く信号列Ｄｂ４の下位４ビットがフラグパターン変換処理を施していることを示す１６進数で０ｘＥの値であることを検出することで、信号列Ｄｂ３、Ｄｂ４がフラグ変換パターンであることを認識し、信号列Ｄｂ３、Ｄｂ４がフラグ変換パターンであることを示すフラグ変換パターン検出信号１５１ｂを信号再生回路５３ｂに出力する。

そして、フラグ変換信号検出回路５１ｂは、信号列Ｄｂ４の上位４ビットで示される連続回数情報フィールドから抽出した１６進数で０ｘ３の値をもとに３回の変換を実施する旨を示すフラグ再生回数情報１５２ｂを生成して信号再生回路５３ｂに出力する。

また、制御変換信号検出回路５２ｂは、疑似ＨＤＬＣフレーム信号１５０ａを監視し、受信した図６（ｂ）の疑似ＨＤＬＣフレーム３００ｂにある信号列Ｄｂ６が１６進数で０ｘ７Ｄの制御パターンであることを検出する。

また、制御変換信号検出回路５２ｂは、信号列Ｄｂ６に続く信号列Ｄｂ７の下位４ビットが制御パターン変換を施していることを示す１６進数で０ｘＤの値であることを検出して信号列Ｄｂ６、Ｄｂ７が制御変換パターンであることを認識し、信号列Ｄｂ６、Ｄｂ７が制御変換パターンであることを示す制御変換パターン検出信号１５３ｂを信号再生回路５３ｂに出力する。

そして、フラグ変換信号検出回路５１ｂは、信号列Ｄｂ７の上位４ビットで示される連続回数情報フィールドから抽出した１６進数で０ｘ１の値をもとに１回の変換を実施する旨を示す制御再生回数情報１５４ｂを生成して信号再生回路５３ｂに出力する。

信号再生回路５３ｂは、フラグ変換パターン検出信号１５１ｂ及びフラグ再生回数情報１５２ｂに基づき、図６（ａ）に示す３回連続した１６進数で０ｘ７Ｅの信号列Ｄａ３〜Ｄａ５を生成する。

また、信号再生回路５３ｂは、制御変換パターン検出信号１５３ｂ及び制御再生回数情報１５４ｂに基づき、図６（ａ）に示す１パターンの１６進数で０ｘ７Ｄの信号列Ｄａ７を生成する。

さらに、信号再生回路５３ｂは、フラグパターン変換処理及び制御パターン変換処理の再生対象とならない図６（ｂ）の信号列Ｄｂ１、Ｄｂ２、Ｄｂ５、Ｄｂ８、Ｄｂ９をそれぞれ図６（ａ）に示す信号列Ｄａ１、Ｄａ２、Ｄａ６、Ｄａ８、Ｄａ９に挿入する。

そして、信号再生回路５３ｂは、フラグ変換パターン検出信号１５１ｂに基づき再生した信号列Ｄａ３〜Ｄａ５、及び制御変換パターン検出信号１５３ｂに基づき再生した信号列Ｄａ７と合わせて図６（ａ）に示す信号列Ｄａ１〜Ｄａ９で構成されるフレーム３００ａとインターフレーム３０１ａ、３０２ａからなるＬＡＮ信号３０３ａを再生して送信ＬＡＮ信号１５５ｂを生成し、ＬＡＮ信号送受信回路１２ｂを介して有線伝送路１１１ｂに出力する。

以上より、無線伝送装置１０ａが有線伝送路１１１ａから受信した図６（ａ）に示すＬＡＮ信号は、図６（ｂ）に示す疑似ＨＤＬＣ信号に変換されて無線伝送路１１０を介して無線伝送装置１０ｂに伝送され、再び図６（ａ）に示すＬＡＮ信号に再生されて有線伝送路１１１ｂに出力される。

（第１の実施の形態による効果）
以下、上記のように構成されかつ動作する第１の実施の形態による効果について説明する。

本実施の形態によれば、フラグパターン変換処理及び制御パターン変換処理の対象となる信号列を連続して含むＬＡＮ信号列を疑似ＨＤＬＣ信号列に変換して無線伝送路を介して伝送する場合に生じるスループット低下を軽減することができる。

その理由は、変換処理の対象となる信号列が連続して発生する回数である連続回数をカウンタ回路によって計測し、パターン変換対象となる信号列を連続して含むＬＡＮ信号列に対して、１オクテット単位でパターン変換処理を施すのではなく、連続したパターン変換対象の信号列をまとめて１回のパターン変換処理を実施し、連続回数情報を含む変換パターンを持つ信号列に変換することにより、変換後の信号列の伸長を大幅に少なくすることができるからである。

例えば、図７（ａ）に示すような、３オクテットの信号列４００ａ（フラグパターンと同一の信号列）に対してＲＦＣ１６６２で規定されたパターン変換処理を施した場合には、６オクテットの信号列４０１ａに変換される。

これに対して、本実施の形態によれば、変換対象となる信号列が連続する回数をカウントし、そのカウント値の情報を含む変換信号列に置き換えることで、信号列４００ａと同一の図７（ｂ）に示す信号列４００ｂが、２オクテットの信号列４０１ｂに変換される。このように、ＲＦＣ１６６２で規定されたパターン変換処理に比べて変換後の信号列の伸長を大幅に少なくすることができる。

以上好ましい実施の形態と実施例をあげて本発明を説明したが、本発明は必ずしも、上記実施の形態及び実施例に限定されるものでなく、その技術的思想の範囲内において様々に変形して実施することができる。

図１に示す第１の実施の形態では、疑似ＨＤＬＣカプセル化方式を用いた信号変換を無線伝送装置に適用した例を示したが、本信号変換を有線伝送装置に適用することも可能である。

また、図１に示す実施例ではパターン変換の対象を１６進数で０ｘ７Ｅと定義したフラグパターンと１６進数で０ｘ７Ｄと定義した制御パターンとしているが、変換対象となるパターンを予め定義することにより、他の信号列の変換にも適用することができる。

さらに、図１に示す実施例では識別パターンの上位４ビットを連続回数情報フィールドとし、下位４ビットを識別パターン情報フィールドと定義したが、連続回数情報フィールドと識別パターンフィールドに割り当てるビット数比率については任意に変更することが可能である。

異地点間で信号伝送を行う無線伝送装置及び有線伝送装置、機器内部のモジュール間もしくはデバイス間などに用いるデータバス信号の伝送方式に利用することができる。

本発明の第１の実施の形態による無線伝送装置の構成を示すブロック図である。 本発明の第１の実施の形態におけるＬＡＮ信号列の例を示す図である。 本発明の第１の実施の形態における擬似ＨＤＬＣ信号列の例を示す図である。 本発明の第１の実施の形態におけるフラグパターン変換ルールを説明する図である。 本発明の第１の実施の形態における制御パターン変換ルールを説明する図である。 本発明の第１の実施の形態におけるパターン変換処理を説明する図である。 ＲＦＣ１６６２で規定されたパターン変換処理と第１の実施の形態によるパターン変換処理による変換結果を比較して示す図である。 本発明の第１の実施の形態による無線伝送装置のハードウェア構成例を示すブロック図である。

符号の説明

１０ａ、１０ｂ：無線伝送装置
１２ａ、１２ｂ：ＬＡＮ信号送受信回路
１３ａ、１３ｂ：疑似ＨＤＬＣ送信回路
１４ａ、１４ｂ：無線送受信回路
１５ａ、１５ｂ：疑似ＨＤＬＣ受信回路
３０ａ、３０ｂ：信号変換回路
３１ａ、３１ｂ：フラグパターン検出回路
３２ａ、３２ｂ：フラグカウンタ
３３ａ、３３ｂ：制御パターン検出回路
３４ａ、３４ｂ：制御カウンタ
５０ａ、５０ｂ：同期回路
５１ａ、５１ｂ：フラグ変換信号検出回路
５２ａ、５２ｂ：制御変換信号検出回路
５３ａ、５３ｂ：信号再生回路
１１０：無線伝送路
１１１ａ、１１１ｂ：有線伝送路

Claims (23)

1. フレーム単位に構成される不連続のデータ信号列を疑似ＨＤＬＣカプセル化方式を用いて連続するデータ信号列である疑似ＨＤＬＣ信号列に変換する変換処理を行って伝送する信号伝送装置であって、
   前記不連続のデータ信号列に含まれる少なくとも１の前記変換処理の対象となる信号列を、前記変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する疑似ＨＤＬＣ送信回路を備えることを特徴とする信号伝送装置。
2. 前記変換処理の対象となる信号列が、前記変換処理でフレーム間に挿入したフラグパターンと同一のパターンの信号列であることを特徴とする請求項１に記載の信号伝送装置。
3. 前記疑似ＨＤＬＣ送信回路は、前記変換処理の対象となる信号列が連続して発生する回数を計測して前記連続回数情報を出力するカウンタを有することを特徴とする請求項１又は請求項２に記載の信号伝送装置。
4. 前記疑似ＨＤＬＣ送信回路は、
   前記不連続のデータ信号列から前記フラグパターンと同一の信号列を検出するパターン検出回路と、
   前記パターン検出回路による前記フラグパターンと同一の信号列を連続して検出した回数を計測して前記連続回数情報を出力するカウンタと、
   前記検出した信号列の１つを、前記カウンタからの前記連続回数情報を含む所定の変換パターンを持つ信号列に変換する信号変換回路を備えることを特徴とする請求項２に記載の信号伝送装置。
5. 前記変換パターンが、変換処理を実施した信号列であることを識別するための制御パターンと、前記変換処理の対象となる信号列が連続して発生した回数をセットする連続回数情報フィールドと、変換処理を施した信号列を再びもとの信号列に戻すための情報である識別子を有することを特徴とする請求項１から請求項４の何れかに記載の信号伝送装置。
6. 受信した疑似ＨＤＬＣ信号列から前記変換パターンを持つ信号列を検出し、前記変換パターンを持つ信号列を元の信号列に戻す変換処理を、前記変換パターンに含まれる前記連続回数情報に示される回数繰り返して元の信号列を再生する擬似ＨＤＬＣ受信回路を備えることを特徴とする請求項１から請求項５の何れかに記載の信号伝送装置。
7. フレーム単位に構成される不連続のデータ信号列を疑似ＨＤＬＣカプセル化方式を用いて連続するデータ信号列である疑似ＨＤＬＣ信号列に変換する変換処理を行って伝送する信号伝送装置における信号変換処理方法であって、
   前記不連続のデータ信号列に含まれる少なくとも１の前記変換処理の対象となる信号列を、前記変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換するステップを有することを特徴とする信号変換処理方法。
8. 前記変換処理の対象となる信号列が、前記変換処理でフレーム間に挿入したフラグパターンと同一のパターンの信号列であることを特徴とする請求項７に記載の信号変換処理方法。
9. 前記変換処理の対象となる信号列が連続して発生する回数を計測して前記連続回数情報を出力するステップを有することを特徴とする請求項７又は請求項８に記載の信号変換処理方法。
10. 前記不連続のデータ信号列から前記フラグパターンと同一の信号列を検出するステップと、
    前記フラグパターンと同一の信号列を連続して検出した回数を計測して前記連続回数情報を出力するステップと、
    前記検出した信号列の１つを、前記連続回数情報を含む所定の変換パターンを持つ信号列に変換するステップを有することを特徴とする請求項８に記載の信号変換処理方法。
11. 前記変換パターンが、変換処理を実施した信号列であることを識別するための制御パターンと、前記変換処理の対象となる信号列が連続して発生した回数をセットする連続回数情報フィールドと、変換処理を施した信号列を再びもとの信号列に戻すための情報である識別子を有することを特徴とする請求項７から請求項１０の何れかに記載の信号変換処理方法。
12. 受信した疑似ＨＤＬＣ信号列から前記変換パターンを持つ信号列を検出し、前記変換パターンを持つ信号列を元の信号列に戻す変換処理を、前記変換パターンに含まれる前記連続回数情報に示される回数繰り返して元の信号列を再生するステップを有することを特徴とする請求項７から請求項１１の何れかに記載の信号変換処理方法。
13. フレーム単位に構成される不連続のデータ信号列を疑似ＨＤＬＣカプセル化方式を用いて連続するデータ信号列である疑似ＨＤＬＣ信号列に変換する変換処理を行って伝送する信号伝送装置を構成するコンピュータ上で実行される信号変換処理プログラムであって、
    前記コンピュータに、
    前記不連続のデータ信号列に含まれる少なくとも１の前記変換処理の対象となる信号列を、前記変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する処理を実行させることを特徴とする信号変換処理プログラム。
14. 前記変換処理の対象となる信号列が、前記変換処理でフレーム間に挿入したフラグパターンと同一のパターンの信号列であることを特徴とする請求項１３に記載の信号変換処理プログラム。
15. 前記変換処理の対象となる信号列が連続して発生する回数を計測して前記連続回数情報を出力するステップを有することを特徴とする請求項１３又は請求項１４に記載の信号変換処理プログラム。
16. 前記不連続のデータ信号列から前記フラグパターンと同一の信号列を検出するステップと、
    前記フラグパターンと同一の信号列を連続して検出した回数を計測して前記連続回数情報を出力するステップと、
    前記検出した信号列の１つを、前記連続回数情報を含む所定の変換パターンを持つ信号列に変換するステップを有することを特徴とする請求項１４に記載の信号変換処理プログラム。
17. 前記変換パターンが、変換処理を実施した信号列であることを識別するための制御パターンと、前記変換処理の対象となる信号列が連続して発生した回数をセットする連続回数情報フィールドと、変換処理を施した信号列を再びもとの信号列に戻すための情報である識別子を有することを特徴とする請求項１３から請求項１６の何れかに記載の信号変換処理プログラム。
18. 受信した疑似ＨＤＬＣ信号列から前記変換パターンを持つ信号列を検出し、前記変換パターンを持つ信号列を元の信号列に戻す変換処理を、前記変換パターンに含まれる前記連続回数情報に示される回数繰り返して元の信号列を再生するステップを有することを特徴とする請求項１３から請求項１７の何れかに記載の信号変換処理プログラム。
19. フレーム単位に構成される不連続のデータ信号列を疑似ＨＤＬＣカプセル化方式を用いて連続するデータ信号列である疑似ＨＤＬＣ信号列に変換する変換処理を行って伝送する信号伝送装置の疑似ＨＤＬＣ送信回路であって、
    前記不連続のデータ信号列に含まれる少なくとも１の前記変換処理の対象となる信号列を、前記変換処理の対象となる信号列が連続して発生した回数を示す連続回数情報を含む所定の変換パターンを持つ信号列に変換する信号変換回路を備えることを特徴とする疑似ＨＤＬＣ送信回路。
20. 前記変換処理の対象となる信号列が、前記変換処理でフレーム間に挿入したフラグパターンと同一のパターンの信号列であることを特徴とする請求項１９に記載の疑似ＨＤＬＣ送信回路。
21. 前記変換処理の対象となる信号列が連続して発生する回数を計測して前記連続回数情報を出力するカウンタを有することを特徴とする請求項１９又は請求項２０に記載の疑似ＨＤＬＣ送信回路。
22. 前記不連続のデータ信号列から前記フラグパターンと同一の信号列を検出するパターン検出回路と、
    前記パターン検出回路による前記フラグパターンと同一の信号列を連続して検出した回数を計測して前記連続回数情報を出力するカウンタと、
    前記検出した信号列の１つを、前記カウンタからの前記連続回数情報を含む所定の変換パターンを持つ信号列に変換する信号変換回路を備えることを特徴とする請求項２０に記載の疑似ＨＤＬＣ送信回路。
23. 前記変換パターンが、変換処理を実施した信号列であることを識別するための制御パターンと、前記変換処理の対象となる信号列が連続して発生した回数をセットする連続回数情報フィールドと、変換処理を施した信号列を再びもとの信号列に戻すための情報である識別子を有することを特徴とする請求項１９から請求項２２の何れかに記載の疑似ＨＤＬＣ送信回路。

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