JP3336136B2 - 半導体素子収納用パッケージ - Google Patents
半導体素子収納用パッケージInfo
- Publication number
- JP3336136B2 JP3336136B2 JP30472094A JP30472094A JP3336136B2 JP 3336136 B2 JP3336136 B2 JP 3336136B2 JP 30472094 A JP30472094 A JP 30472094A JP 30472094 A JP30472094 A JP 30472094A JP 3336136 B2 JP3336136 B2 JP 3336136B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- insulating base
- integrated circuit
- semiconductor integrated
- external electric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路素子を収
容するための半導体素子収納用パッケージに関するもの
である。
容するための半導体素子収納用パッケージに関するもの
である。
【0002】
【従来の技術】従来、半導体素子、特にLSI(大規模
集積回路素子)等の半導体集積回路素子を収容するため
の半導体素子収納用パッケージは、一般にアルミナセラ
ミックス等の電気絶縁材料から成り、その上面略中央部
に半導体集積回路素子を収容するための凹所を有する絶
縁基体と、前記絶縁基体の凹所周辺から下面にかけて導
出されるタングステン、モリブデン等の高融点金属粉末
から成る複数個のメタライズ配線層と、前記絶縁基体の
下面に形成され、メタライズ配線層が電気的に接続され
る複数個の接続パッドと、前記接続パッドにロウ付け取
着される半田(鉛と錫の重量比を6:4とした共晶半
田)から成るボール状端子と、蓋体とから構成されてお
り、絶縁基体の凹所底面に半導体集積回路素子をガラ
ス、樹脂等から成る接着剤を介して接着固定させ、半導
体集積回路素子の各電極とメタライズ配線層とをボンデ
ィングワイヤを介して電気的に接続させるとともに絶縁
基体上面に蓋体をガラス、樹脂等の封止材を介して接合
させ、絶縁基体と蓋体とから成る容器内部に半導体集積
回路素子を気密に封止することによって製品としての半
導体装置となる。
集積回路素子)等の半導体集積回路素子を収容するため
の半導体素子収納用パッケージは、一般にアルミナセラ
ミックス等の電気絶縁材料から成り、その上面略中央部
に半導体集積回路素子を収容するための凹所を有する絶
縁基体と、前記絶縁基体の凹所周辺から下面にかけて導
出されるタングステン、モリブデン等の高融点金属粉末
から成る複数個のメタライズ配線層と、前記絶縁基体の
下面に形成され、メタライズ配線層が電気的に接続され
る複数個の接続パッドと、前記接続パッドにロウ付け取
着される半田(鉛と錫の重量比を6:4とした共晶半
田)から成るボール状端子と、蓋体とから構成されてお
り、絶縁基体の凹所底面に半導体集積回路素子をガラ
ス、樹脂等から成る接着剤を介して接着固定させ、半導
体集積回路素子の各電極とメタライズ配線層とをボンデ
ィングワイヤを介して電気的に接続させるとともに絶縁
基体上面に蓋体をガラス、樹脂等の封止材を介して接合
させ、絶縁基体と蓋体とから成る容器内部に半導体集積
回路素子を気密に封止することによって製品としての半
導体装置となる。
【0003】かかる半導体装置は絶縁基体下面の接続パ
ッドにロウ付けされている半田から成るボール状端子を
外部電気回路基板の配線導体上に載置当接させ、しかる
後、前記ボール状端子を約200 〜250 ℃の温度で加熱溶
融し、ボール状端子を配線導体に接合させることによっ
て外部電気回路基板上に実装され、同時に半導体素子収
納用パッケージの内部に収容されている半導体集積回路
素子はその各電極がメタライズ配線層及びボール状端子
を介して外部電気回路に電気的に接続されることとな
る。
ッドにロウ付けされている半田から成るボール状端子を
外部電気回路基板の配線導体上に載置当接させ、しかる
後、前記ボール状端子を約200 〜250 ℃の温度で加熱溶
融し、ボール状端子を配線導体に接合させることによっ
て外部電気回路基板上に実装され、同時に半導体素子収
納用パッケージの内部に収容されている半導体集積回路
素子はその各電極がメタライズ配線層及びボール状端子
を介して外部電気回路に電気的に接続されることとな
る。
【0004】しかしながら、この従来の半導体素子収納
用パッケージにおいては、アルミナセラミックス等から
成る絶縁基体の熱膨張係数が約6.5 ×10-6/ ℃であるの
に対し、外部電気回路基板は一般にガラスエポキシ樹脂
から成り、その熱膨張係数が2 ×10-5/ ℃〜4 ×10-5/
℃で両者大きく相違することから半導体素子収納用パッ
ケージの内部に半導体集積回路素子を収容し、しかる
後、外部電気回路基板に実装した場合、半導体集積回路
素子の作動時に発する熱が絶縁基体と外部電気回路基板
の両方に繰り返し印加されると前記半導体素子収納用パ
ッケージの絶縁基板と外部電気回路基板との間に両者の
熱膨張係数の相違に起因する大きな熱応力が発生すると
ともにこれが絶縁基体下面の接続パッドの外周部に作用
して接続パッドを絶縁基体より剥離させてしまい、その
結果、半導体素子収納用パッケージの内部に収容する半
導体集積回路素子の各電極を長期間にわたり所定の外部
電気回路に電気的に接続させることができないという欠
点を有していた。
用パッケージにおいては、アルミナセラミックス等から
成る絶縁基体の熱膨張係数が約6.5 ×10-6/ ℃であるの
に対し、外部電気回路基板は一般にガラスエポキシ樹脂
から成り、その熱膨張係数が2 ×10-5/ ℃〜4 ×10-5/
℃で両者大きく相違することから半導体素子収納用パッ
ケージの内部に半導体集積回路素子を収容し、しかる
後、外部電気回路基板に実装した場合、半導体集積回路
素子の作動時に発する熱が絶縁基体と外部電気回路基板
の両方に繰り返し印加されると前記半導体素子収納用パ
ッケージの絶縁基板と外部電気回路基板との間に両者の
熱膨張係数の相違に起因する大きな熱応力が発生すると
ともにこれが絶縁基体下面の接続パッドの外周部に作用
して接続パッドを絶縁基体より剥離させてしまい、その
結果、半導体素子収納用パッケージの内部に収容する半
導体集積回路素子の各電極を長期間にわたり所定の外部
電気回路に電気的に接続させることができないという欠
点を有していた。
【0005】そこで上記欠点を解消するために本願出願
人は先に共晶半田から成る端子を、絶縁基体下面に設け
た凹部の底面に被着されている接続パッドに、絶縁基体
下面に突出部が形成されるようにして取着させた半導体
素子収納用パッケージを提案した。かかる半導体素子収
納用パッケージによれば絶縁基体と外部電気回路基板と
の間に発生する両者の熱膨張係数の相違に起因する熱応
力は接続パッドの外周部と絶縁基体の凹部開口領域に位
置する端子に分散されて小さくなり、その結果、接続パ
ッドが絶縁基体より剥離するのが有効に防止される。
人は先に共晶半田から成る端子を、絶縁基体下面に設け
た凹部の底面に被着されている接続パッドに、絶縁基体
下面に突出部が形成されるようにして取着させた半導体
素子収納用パッケージを提案した。かかる半導体素子収
納用パッケージによれば絶縁基体と外部電気回路基板と
の間に発生する両者の熱膨張係数の相違に起因する熱応
力は接続パッドの外周部と絶縁基体の凹部開口領域に位
置する端子に分散されて小さくなり、その結果、接続パ
ッドが絶縁基体より剥離するのが有効に防止される。
【0006】
【発明が解決しようとする課題】しかしながら、この半
導体素子収納用パッケージにおいては端子が共晶半田で
形成されており、端子全体が同時に加熱溶融、或いは凝
固することから端子を加熱溶融させ、外部電気回路基板
の配線導体に接合させることによって半導体装置を外部
電気回路基板上に実装させる際、端子全体が実質的に同
時に溶融して液状になるとともに絶縁基体の凹部内に位
置する液状半田の一部が表面張力によって絶縁基体下面
の突出部に吸収され、その結果、端子の突出部と凹部内
の領域との間に分断が生じ、半導体集積回路素子の各電
極を外部電気回路に強固に電気的接続することができな
いという欠点を誘発する。
導体素子収納用パッケージにおいては端子が共晶半田で
形成されており、端子全体が同時に加熱溶融、或いは凝
固することから端子を加熱溶融させ、外部電気回路基板
の配線導体に接合させることによって半導体装置を外部
電気回路基板上に実装させる際、端子全体が実質的に同
時に溶融して液状になるとともに絶縁基体の凹部内に位
置する液状半田の一部が表面張力によって絶縁基体下面
の突出部に吸収され、その結果、端子の突出部と凹部内
の領域との間に分断が生じ、半導体集積回路素子の各電
極を外部電気回路に強固に電気的接続することができな
いという欠点を誘発する。
【0007】
【発明の目的】本発明は上記欠点に鑑み案出されたもの
で、その目的は内部に収容する半導体集積回路素子の各
電極を長期間にわたり所定の外部電気回路に強固に電気
的接続することができる半導体素子収納用パッケージを
提供することにある。
で、その目的は内部に収容する半導体集積回路素子の各
電極を長期間にわたり所定の外部電気回路に強固に電気
的接続することができる半導体素子収納用パッケージを
提供することにある。
【0008】
【課題を解決するための手段】本発明は電気絶縁材料か
ら成り、上面に半導体素子が載置される載置部を、下面
に多数の凹部を有する絶縁基体と、前記絶縁基体の半導
体素子が載置される載置部周辺から凹部底面にかけて導
出される複数個のメタライズ配線層と、前記絶縁基体の
凹部底面に形成され、メタライズ配線層が電気的に接続
される複数個の接続パッドと、前記接続パッドに取着さ
れ、絶縁基体の下面に球状の突出部を有する端子とから
成る半導体素子収納用パッケージであって、前記端子が
非共晶半田で形成されていることを特徴とするものであ
る。
ら成り、上面に半導体素子が載置される載置部を、下面
に多数の凹部を有する絶縁基体と、前記絶縁基体の半導
体素子が載置される載置部周辺から凹部底面にかけて導
出される複数個のメタライズ配線層と、前記絶縁基体の
凹部底面に形成され、メタライズ配線層が電気的に接続
される複数個の接続パッドと、前記接続パッドに取着さ
れ、絶縁基体の下面に球状の突出部を有する端子とから
成る半導体素子収納用パッケージであって、前記端子が
非共晶半田で形成されていることを特徴とするものであ
る。
【0009】
【作用】本発明の半導体素子収納用パッケージによれ
ば、絶縁基体下面の凹部底面に接続パッドを設けるとと
もに、該接続パッドに絶縁基体の下面に球状の突出部を
有する端子を取着したことから半導体素子収納用パッケ
ージの内部に半導体集積回路素子を収容するとともに外
部電気回路基板に実装した場合、半導体集積回路素子の
作動時に発する熱が絶縁基体と外部電気回路基板の両方
に繰り返し印加され、半導体素子収納用パッケージの絶
縁基体と外部電気回路基板との間に両者の熱膨張係数の
相違に起因する大きな熱応力が発生したとしてもその熱
応力は接続パッドの外周部と絶縁基体の凹部開口領域に
位置する端子に分散され、その結果、接続パッドが絶縁
基体より剥離することはなく、半導体素子収納用パッケ
ージの内部に収容する半導体集積回路素子の各電極を長
期間にわたり所定の外部電気回路に正確に電気的接続さ
せることが可能となる。
ば、絶縁基体下面の凹部底面に接続パッドを設けるとと
もに、該接続パッドに絶縁基体の下面に球状の突出部を
有する端子を取着したことから半導体素子収納用パッケ
ージの内部に半導体集積回路素子を収容するとともに外
部電気回路基板に実装した場合、半導体集積回路素子の
作動時に発する熱が絶縁基体と外部電気回路基板の両方
に繰り返し印加され、半導体素子収納用パッケージの絶
縁基体と外部電気回路基板との間に両者の熱膨張係数の
相違に起因する大きな熱応力が発生したとしてもその熱
応力は接続パッドの外周部と絶縁基体の凹部開口領域に
位置する端子に分散され、その結果、接続パッドが絶縁
基体より剥離することはなく、半導体素子収納用パッケ
ージの内部に収容する半導体集積回路素子の各電極を長
期間にわたり所定の外部電気回路に正確に電気的接続さ
せることが可能となる。
【0010】また端子を非共晶の半田で形成したことか
ら端子を加熱溶融させ、外部電気回路基板の配線導体に
接合させることによって半導体装置を外部電気回路基板
上に実装させる際、端子に液相と固相が同時に形成さ
れ、絶縁基体の凹部内に位置する液相半田が絶縁基体下
面の突出部に吸収されるのを固相半田が有効に阻止し、
その結果、端子の突出部と凹部内の領域との間には分断
が生じることはなく、これによって半導体集積回路素子
の各電極を外部電気回路に強固に電気的接続することが
できる。
ら端子を加熱溶融させ、外部電気回路基板の配線導体に
接合させることによって半導体装置を外部電気回路基板
上に実装させる際、端子に液相と固相が同時に形成さ
れ、絶縁基体の凹部内に位置する液相半田が絶縁基体下
面の突出部に吸収されるのを固相半田が有効に阻止し、
その結果、端子の突出部と凹部内の領域との間には分断
が生じることはなく、これによって半導体集積回路素子
の各電極を外部電気回路に強固に電気的接続することが
できる。
【0011】
【実施例】次に本発明を添付図面に基づき詳細に説明す
る。
る。
【0012】図1は本発明にかかる半導体素子収納用パ
ッケージの一実施例を示し、1は絶縁基体、2は蓋体で
ある。この絶縁基体1と蓋体2とで半導体集積回路素子
3を収容する容器4が構成される。
ッケージの一実施例を示し、1は絶縁基体、2は蓋体で
ある。この絶縁基体1と蓋体2とで半導体集積回路素子
3を収容する容器4が構成される。
【0013】前記絶縁基体1はその上面中央部に半導体
集積回路素子3が載置収容される凹所1aが設けてあ
り、該凹所1a底面には半導体集積回路素子3がガラ
ス、樹脂等の接着剤を介して接着固定される。
集積回路素子3が載置収容される凹所1aが設けてあ
り、該凹所1a底面には半導体集積回路素子3がガラ
ス、樹脂等の接着剤を介して接着固定される。
【0014】前記絶縁基体1は酸化アルミニウム質焼結
体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミ
ニウム質焼結体、ガラスセラミックス焼結体等の電気絶
縁材料から成り、例えば酸化アルミニウム質焼結体から
成る場合は酸化アルミニウム、酸化珪素、酸化マグネシ
ウム、酸化カルシウム等の原料粉末に適当な有機バイン
ダー、可塑剤、溶剤を添加混合して泥漿物を作るととも
に該泥漿物をドクターブレード法やカレンダーロール法
を採用することによってグリーンシート(生シート)と
成し、しかる後、前記グリーンシートに適当な打ち抜き
加工を施すとともにこれを複数枚積層し、約1600℃の温
度で焼成することによって製作される。
体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミ
ニウム質焼結体、ガラスセラミックス焼結体等の電気絶
縁材料から成り、例えば酸化アルミニウム質焼結体から
成る場合は酸化アルミニウム、酸化珪素、酸化マグネシ
ウム、酸化カルシウム等の原料粉末に適当な有機バイン
ダー、可塑剤、溶剤を添加混合して泥漿物を作るととも
に該泥漿物をドクターブレード法やカレンダーロール法
を採用することによってグリーンシート(生シート)と
成し、しかる後、前記グリーンシートに適当な打ち抜き
加工を施すとともにこれを複数枚積層し、約1600℃の温
度で焼成することによって製作される。
【0015】また前記絶縁基体1 は半導体集積回路素子
3 が載置収容される凹所1aの周辺から下面にかけて複数
個のメタライズ配線層5 が被着形成されている。
3 が載置収容される凹所1aの周辺から下面にかけて複数
個のメタライズ配線層5 が被着形成されている。
【0016】更に前記絶縁基体1 の下面には凹部1bが設
けられており、該凹部1bの底面には前記メタライズ配線
層5 が電気的に接続される接続パッド5aが被着形成され
ている。
けられており、該凹部1bの底面には前記メタライズ配線
層5 が電気的に接続される接続パッド5aが被着形成され
ている。
【0017】前記メタライズ配線層5 及び接続パッド5a
はタングステン、モリブデン、マンガン等の高融点金属
粉末から成り、タングステン等の高融点金属粉末に適当
な有機バインダー、可塑剤、溶剤を添加混合して得た金
属ペーストを絶縁基体1 となるグリーンシートに予め従
来周知のスクリーン印刷法により所定パターンに印刷塗
布しておくことによって絶縁基体1 の所定位置に所定パ
ターンに被着形成される。
はタングステン、モリブデン、マンガン等の高融点金属
粉末から成り、タングステン等の高融点金属粉末に適当
な有機バインダー、可塑剤、溶剤を添加混合して得た金
属ペーストを絶縁基体1 となるグリーンシートに予め従
来周知のスクリーン印刷法により所定パターンに印刷塗
布しておくことによって絶縁基体1 の所定位置に所定パ
ターンに被着形成される。
【0018】前記メタライズ配線層5 は半導体集積回路
素子3 の各電極を後述する接続パッド5aに取着される端
子7 に電気的に接続させる作用を為し、絶縁基体1 の凹
所1a周辺に位置する領域には半導体集積回路素子3 の各
電極がボンディングワイヤ6を介して電気的に接続され
る。
素子3 の各電極を後述する接続パッド5aに取着される端
子7 に電気的に接続させる作用を為し、絶縁基体1 の凹
所1a周辺に位置する領域には半導体集積回路素子3 の各
電極がボンディングワイヤ6を介して電気的に接続され
る。
【0019】また前記メタライズ配線層5 と電気的に接
続されている接続パッド5aは絶縁基体1 に端子7 を取着
する際の下地金属層として作用し、接続パッド5aの表面
には非共晶の半田から成る端子7 が取着されている。
続されている接続パッド5aは絶縁基体1 に端子7 を取着
する際の下地金属層として作用し、接続パッド5aの表面
には非共晶の半田から成る端子7 が取着されている。
【0020】前記接続パッド5aに取着されている端子7
はまた絶縁基体1 の下面に球状の突出部7aを有してお
り、該球状突出部7aは端子7 を外部電気回路基板8 の配
線導体8aに接続させる際、その接続を容易、且つ確実と
なす作用をする。
はまた絶縁基体1 の下面に球状の突出部7aを有してお
り、該球状突出部7aは端子7 を外部電気回路基板8 の配
線導体8aに接続させる際、その接続を容易、且つ確実と
なす作用をする。
【0021】前記端子7 は絶縁基体1 の下面に球状の突
出部7aを有することから端子7 を外部電気回路基板8 の
配線導体8aに接合させた後、半導体集積回路素子3 の作
動時に発する熱が絶縁基体1 と外部電気回路基板8 の両
方に繰り返し印加され、絶縁基体1 と外部電気回路基板
8 との間に両者の熱膨張係数の相違に起因する大きな熱
応力が発生したとしてもその熱応力は接続パッド5aの外
周部と絶縁基体1 の凹部1b開口領域に位置する端子7 の
両領域に分散されて小さくなり、その結果、前記熱応力
によって接続パッド5aが絶縁基体1 より剥離することは
なく、容器4 内部に収容する半導体集積回路素子3 の各
電極を長期間にわたり所定の外部電気回路に電気的に接
続させることができる。
出部7aを有することから端子7 を外部電気回路基板8 の
配線導体8aに接合させた後、半導体集積回路素子3 の作
動時に発する熱が絶縁基体1 と外部電気回路基板8 の両
方に繰り返し印加され、絶縁基体1 と外部電気回路基板
8 との間に両者の熱膨張係数の相違に起因する大きな熱
応力が発生したとしてもその熱応力は接続パッド5aの外
周部と絶縁基体1 の凹部1b開口領域に位置する端子7 の
両領域に分散されて小さくなり、その結果、前記熱応力
によって接続パッド5aが絶縁基体1 より剥離することは
なく、容器4 内部に収容する半導体集積回路素子3 の各
電極を長期間にわたり所定の外部電気回路に電気的に接
続させることができる。
【0022】また前記端子7 は非共晶の半田で形成され
ていることから端子7 を加熱溶融させ、外部電気回路基
板8 の配線導体8aに接合させる際、端子7 に液相と固相
が同時に形成され、絶縁基体1 の凹部1b内に位置する液
相半田が絶縁基体1 の下面に突出する突出部7aに吸収さ
れるのが固相半田によって有効に阻止され、その結果、
端子7 の突出部7aと凹部1b内の領域との間に分断が生じ
ることはなく、これによって半導体集積回路素子3 の各
電極を外部電気回路に強固に電気的接続することが可能
となる。
ていることから端子7 を加熱溶融させ、外部電気回路基
板8 の配線導体8aに接合させる際、端子7 に液相と固相
が同時に形成され、絶縁基体1 の凹部1b内に位置する液
相半田が絶縁基体1 の下面に突出する突出部7aに吸収さ
れるのが固相半田によって有効に阻止され、その結果、
端子7 の突出部7aと凹部1b内の領域との間に分断が生じ
ることはなく、これによって半導体集積回路素子3 の各
電極を外部電気回路に強固に電気的接続することが可能
となる。
【0023】かくして本発明の半導体素子収納用パッケ
ージによれば絶縁基体1 の凹所1a底面に半導体集積回路
素子3 を接着剤を介して接着固定するとともに半導体集
積回路素子3 の各電極をメタライズ配線層5 にボンディ
ングワイヤ6 を介して電気的に接続し、しかる後、絶縁
基体1 の上面に蓋体2 をガラス、樹脂等から成る封止材
により接合させ、絶縁基体1 と蓋体2 とから成る容器4
内部に半導体集積回路素子3 を気密に封止することによ
って製品としての半導体装置となる。
ージによれば絶縁基体1 の凹所1a底面に半導体集積回路
素子3 を接着剤を介して接着固定するとともに半導体集
積回路素子3 の各電極をメタライズ配線層5 にボンディ
ングワイヤ6 を介して電気的に接続し、しかる後、絶縁
基体1 の上面に蓋体2 をガラス、樹脂等から成る封止材
により接合させ、絶縁基体1 と蓋体2 とから成る容器4
内部に半導体集積回路素子3 を気密に封止することによ
って製品としての半導体装置となる。
【0024】また前記半導体素子収納用パッケージに半
導体集積回路素子3 を収容して形成される半導体装置は
絶縁基体1 下面の端子7 を外部電気回路基板8 の配線導
体8aに接合させることによって外部電気回路基板8 上に
実装され、同時に容器4 の内部に収容されている半導体
集積回路素子3 はその各電極がボンディングワイヤ6、
メタライズ配線層5 、接続パッド5a及び端子7 を介して
外部電気回路基板8 の配線導体8aに電気的に接続され
る。
導体集積回路素子3 を収容して形成される半導体装置は
絶縁基体1 下面の端子7 を外部電気回路基板8 の配線導
体8aに接合させることによって外部電気回路基板8 上に
実装され、同時に容器4 の内部に収容されている半導体
集積回路素子3 はその各電極がボンディングワイヤ6、
メタライズ配線層5 、接続パッド5a及び端子7 を介して
外部電気回路基板8 の配線導体8aに電気的に接続され
る。
【0025】更に本発明は上述の実施例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲であれば種
々の変更は可能である。
のではなく、本発明の要旨を逸脱しない範囲であれば種
々の変更は可能である。
【0026】
【発明の効果】本発明の半導体素子収納用パッケージに
よれば、絶縁基体下面の凹部底面に接続パッドを設ける
とともに、該接続パッドに絶縁基体の下面に球状の突出
部を有する端子を取着したことから半導体素子収納用パ
ッケージの内部に半導体集積回路素子を収容するととも
に外部電気回路基板に実装した場合、半導体集積回路素
子の作動時に発する熱が絶縁基体と外部電気回路基板の
両方に繰り返し印加され、半導体素子収納用パッケージ
の絶縁基体と外部電気回路基板との間に両者の熱膨張係
数の相違に起因する大きな熱応力が発生したとしてもそ
の熱応力は接続パッドの外周部と絶縁基体の凹部開口領
域に位置する端子に分散され、その結果、接続パッドが
絶縁基体より剥離することはなく、半導体素子収納用パ
ッケージの内部に収容する半導体集積回路素子の各電極
を長期間にわたり所定の外部電気回路に正確に電気的接
続させることが可能となる。
よれば、絶縁基体下面の凹部底面に接続パッドを設ける
とともに、該接続パッドに絶縁基体の下面に球状の突出
部を有する端子を取着したことから半導体素子収納用パ
ッケージの内部に半導体集積回路素子を収容するととも
に外部電気回路基板に実装した場合、半導体集積回路素
子の作動時に発する熱が絶縁基体と外部電気回路基板の
両方に繰り返し印加され、半導体素子収納用パッケージ
の絶縁基体と外部電気回路基板との間に両者の熱膨張係
数の相違に起因する大きな熱応力が発生したとしてもそ
の熱応力は接続パッドの外周部と絶縁基体の凹部開口領
域に位置する端子に分散され、その結果、接続パッドが
絶縁基体より剥離することはなく、半導体素子収納用パ
ッケージの内部に収容する半導体集積回路素子の各電極
を長期間にわたり所定の外部電気回路に正確に電気的接
続させることが可能となる。
【0027】また端子を非共晶の半田で形成したことか
ら端子を加熱溶融させ、外部電気回路基板の配線導体に
接合させることによって半導体装置を外部電気回路基板
上に実装させる際、端子に液相と固相が同時に形成さ
れ、絶縁基体の凹部内に位置する液相半田が絶縁基体下
面の突出部に吸収されるのを固相半田が有効に阻止し、
その結果、端子の突出部と凹部内の領域との間には分断
が生じることはなく、これによって半導体集積回路素子
の各電極を外部電気回路に強固に電気的接続することが
できる。
ら端子を加熱溶融させ、外部電気回路基板の配線導体に
接合させることによって半導体装置を外部電気回路基板
上に実装させる際、端子に液相と固相が同時に形成さ
れ、絶縁基体の凹部内に位置する液相半田が絶縁基体下
面の突出部に吸収されるのを固相半田が有効に阻止し、
その結果、端子の突出部と凹部内の領域との間には分断
が生じることはなく、これによって半導体集積回路素子
の各電極を外部電気回路に強固に電気的接続することが
できる。
【図1】本発明の半導体素子収納用パッケージの一実施
例を示す断面図である。
例を示す断面図である。
1・・・・・・絶縁基体 1a・・・・・凹所 1b・・・・・凹部 2・・・・・・蓋体 3・・・・・・半導体集積回路素子 4・・・・・・容器 5・・・・・・メタライズ配線層 5a・・・・・接続パッド 7・・・・・・端子 7a・・・・・端子の球状の突出部 8・・・・・・外部電気回路基板 8a・・・・・配線導体
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 23/12 H01L 23/12 501
Claims (1)
- 【請求項1】電気絶縁材料から成り、上面に半導体素子
が載置される載置部を、下面に多数の凹部を有する絶縁
基体と、前記絶縁基体の半導体素子が載置される載置部
周辺から凹部底面にかけて導出される複数個のメタライ
ズ配線層と、前記絶縁基体の凹部底面に形成され、メタ
ライズ配線層が電気的に接続される複数個の接続パッド
と、前記接続パッドに取着され、絶縁基体の下面に球状
の突出部を有する端子とから成る半導体素子収納用パッ
ケージであって、前記端子が非共晶半田で形成されてい
ることを特徴とする半導体素子収納用パッケージ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30472094A JP3336136B2 (ja) | 1994-12-08 | 1994-12-08 | 半導体素子収納用パッケージ |
US08/567,949 US6225700B1 (en) | 1994-12-08 | 1995-12-06 | Package for a semiconductor element having depressions containing solder terminals |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30472094A JP3336136B2 (ja) | 1994-12-08 | 1994-12-08 | 半導体素子収納用パッケージ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08162561A JPH08162561A (ja) | 1996-06-21 |
JP3336136B2 true JP3336136B2 (ja) | 2002-10-21 |
Family
ID=17936410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30472094A Expired - Fee Related JP3336136B2 (ja) | 1994-12-08 | 1994-12-08 | 半導体素子収納用パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3336136B2 (ja) |
-
1994
- 1994-12-08 JP JP30472094A patent/JP3336136B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08162561A (ja) | 1996-06-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5512786A (en) | Package for housing semiconductor elements | |
JP3210835B2 (ja) | 半導体素子収納用パッケージ | |
US6225700B1 (en) | Package for a semiconductor element having depressions containing solder terminals | |
JPH11126847A (ja) | 電子部品収納用パッケージ | |
JP3336136B2 (ja) | 半導体素子収納用パッケージ | |
JP3526508B2 (ja) | 半導体素子収納用パッケージ | |
JP3187291B2 (ja) | 半導体素子収納用パッケージ | |
JP3287965B2 (ja) | 半導体素子収納用パッケージ | |
JP3838940B2 (ja) | 配線基板 | |
JP3187292B2 (ja) | 半導体素子収納用パッケージの製造方法 | |
JP3181015B2 (ja) | 半導体素子収納用パッケージ | |
JP3176251B2 (ja) | 半導体素子収納用パッケージ | |
JP3170433B2 (ja) | 半導体素子収納用パッケージ | |
JP3420362B2 (ja) | 半導体装置の実装構造 | |
JP3297603B2 (ja) | 半導体素子収納用パッケージ | |
JP3377866B2 (ja) | 半導体素子収納用パッケージ | |
JPH1074856A (ja) | 半導体素子収納用パッケージ | |
JP3301868B2 (ja) | 半導体素子収納用パッケージ | |
JP3426741B2 (ja) | 半導体素子収納用パッケージ | |
JP2003179175A (ja) | 配線基板 | |
JPH0831974A (ja) | 半導体素子収納用パッケージ | |
JP2543236Y2 (ja) | 半導体素子収納用パッケージ | |
JP3325460B2 (ja) | 半導体装置の実装構造及びこれに用いる半導体素子収納用パッケージ | |
JP2003243553A (ja) | 配線基板 | |
JP2948991B2 (ja) | 半導体素子収納用パッケージ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |