JP3335653B2 - 零検出回路 - Google Patents
零検出回路Info
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Description
の加減算結果の零検出回路に関する。
否かは、演算を行った結果全てのビットの反転論理和を
とった結果として得ることができる。
検出回路の構成図である。この演算器31はnビットの
2数A,Bを入力し、nビットの出力をする。反転論理
和回路32によって演算器31の出力の全てのビットの
反転論理和をとっている。これによって演算結果が零な
らば零信号Zは1となり、結果が零で無ければ零信号Z
は0となる。
検出回路では、演算結果を求めた後、零の検出を行うた
め、零信号を得るのは演算結果が得られてからとなり、
結果を得るのに時間がかかる欠点があった。特に加減算
は、桁上げの伝搬が生じるため演算時間がかかり、さら
に零検出の時間が加わるため、全体としての演算時間が
増加してしまう。
となるため、2数の各ビット毎の排他的論理和が零であ
るか否かを調べることで代用できる。しかし、加算の場
合は2数が2の補数の関係である場合に結果が零となる
が、2の補数の関係であるのを調べる手段が必要にな
る。
であるか否かを示す零検出信号を2数から直接求める回
路を提供することにある。
トの2数の加減算結果が零か否かを検出する零検出回路
において、前記2数を上位部分と下位部分に分割し、前
記上位部分において、前記下位部分からの桁上げがない
場合の、加減算の結果が零か否かを示す零信号(第1零
信号)と桁上げの有無を示す桁上げ信号(第1桁上げ信
号)、および、桁上げがある場合の、零信号(第2零信
号)と桁上げ信号(第2桁上げ信号)を求め、前記下位
部分において、さらに下位からの桁上げがない場合の、
零信号(第3零信号)と桁上げ信号(第3桁上げ信
号)、および、桁上げがある場合の、零信号(第4零信
号)と桁上げ信号(第4桁上げ信号)を求め、前記下位
部分の下位からの桁上げ信号のない場合の桁上げ信号が
ない(第3桁上げ信号=0)場合は、前記上位部分の下
位からの桁上げがない場合の零信号(第1零信号)と前
記下位部分の下位からの桁上げ信号がない場合の零信号
(第3零信号)の論理積を前記2数の加減算結果の下位
からの桁上げがない場合の零信号(第5零信号)とし、
前記上位部分の前記下位部分からの桁上げがない場合の
桁上げ信号(第1桁上げ信号)を前記2数の加減算結果
のさらに下位からの桁上げ信号がない場合の桁上げ信号
(第5桁上げ信号)とし、前記下位部分の下位からの桁
上げ信号がある場合の桁上げ信号がない(第4桁上げ信
号=0)場合は、前記上位部分の下位からの桁上げがな
い場合の零信号(第1零信号)と前記下位部分の下位か
らの桁上げ信号がある場合の零信号(第4零信号)の論
理積を前記2数の加減算結果の下位からの桁上げがある
場合の零信号(第6零信号)とし、前記上位部分の前記
下位部分からの桁上げがない場合の桁上げ信号(第1桁
上げ信号)を前記2数の加減算結果のさらに下位からの
桁上げ信号がある場合の桁上げ信号(第6桁上げ信号)
とし、前記下位部分の下位からの桁上げ信号がない場合
の桁上げ信号がある(第3桁上げ信号=1)場合は、前
記上位部分の下位からの桁上げがある場合の零信号(第
2零信号)と前記下位部分の下位からの桁上げ信号がな
い場合の零信号(第3零信号)の論理積を前記2数の加
減算結果の下位からの桁上げがない場合の零信号(第5
零信号)とし、前記上位部分の前記下位部分からの桁上
げがある場合の桁上げ信号(第2桁上げ信号)を前記2
数の加減算結果のさらに下位からの桁上げ信号がない場
合の桁上げ信号(第5桁上げ信号)とし、前記下位部分
の下位からの桁上げ信号がある場合の桁上げ信号がある
(第4桁上げ信号=1)場合は、前記上位部分の下位か
らの桁上げがある場合の零信号(第2零信号)と前記下
位部分の下位からの桁上げ信号がある場合の零信号(第
4零信号)の論理積を前記2数の加減算結果の下位から
の桁上げがある場合の零信号(第6零信号)とし、前記
上位部分の前記下位部分からの桁上げがある場合の桁上
げ信号(第1桁上げ信号)を前記2数の加減算結果のさ
らに下位からの桁上げ信号がある場合の桁上げ信号(第
6桁上げ信号)とすることを特徴としている。
結果が零か否かを検出する零検出回路において、前記2
数を上位部分と下位部分に分割し、前記上位部分におい
て、前記下位部分からの桁上げがない場合の、加減算の
結果が零か否かを示す零信号(第1零信号)と桁上げの
有無を示す桁上げ信号(第1桁上げ信号)、および、桁
上げがある場合の、零信号(第2零信号)を求め、前記
下位部分において、さらに下位からの桁上げがない場合
の、零信号(第3零信号)と桁上げ信号(第3桁上げ信
号)、および、桁上げがある場合の、零信号(第4零信
号)を求め、前記下位部分の下位からの桁上げ信号のな
い場合の桁上げ信号がない(第3桁上げ信号=0)場合
は、前記上位部分の下位からの桁上げがない場合の零信
号(第1零信号)と前記下位部分の下位からの桁上げ信
号がない場合の零信号(第3零信号)の論理積を前記2
数の加減算結果の下位からの桁上げがない場合の零信号
(第5零信号)とし、前記上位部分の前記下位部分から
の桁上げがない場合の桁上げ信号(第1桁上げ信号)を
前記2数の加減算結果のさらに下位からの桁上げ信号が
ない場合の桁上げ信号(第5桁上げ信号)とし、前記下
位部分の下位からの桁上げ信号がない場合の桁上げ信号
がある(第3桁上げ信号=1)場合は、前記上位部分の
下位からの桁上げがある場合の零信号(第2零信号)と
前記下位部分の下位からの桁上げ信号がない場合の零信
号(第3零信号)の論理積を前記2数の加減算結果の下
位からの桁上げがない場合の零信号(第5零信号)と
し、前記2数の加減算結果の下位からの桁上げ信号がな
い場合の桁上げ信号(第5桁上げ信号)を論理1とし、
前記下位部分の下位からの桁上げ信号がある場合におい
ては、前記上位部分の下位からの桁上げがある場合の零
信号(第2零信号)と前記下位部分の下位からの桁上げ
信号がある場合の零信号(第4零信号)の論理積を前記
2数の加減算結果の下位からの桁上げがある場合の零信
号(第6零信号)とすることを特徴としている。
たは第2の発明において、任意ビットの2数を上位と下
位に分割したそれぞれの零信号を求めることを特徴とし
ている。
数の排他的反転論理和を下位からの桁上げがない場合の
零信号とし、前記2数の排他的論理和を下位からの桁上
げがある場合の零信号とし、前記2数の一方を桁上げ信
号とすることにより、1ビットの加減算の結果が零か否
かを検出することを特徴としている。
結果が零か否かを検出する零検出回路において、加算の
時は前記2数の排他的反転論理和を下位からの桁上げが
ない場合の零信号とし、前記2数の排他的論理和を下位
からの桁上げがある場合の零信号とし、前記2数の一方
を桁上げ信号とし、減算の時は前記2数の排他的反転論
理和を零信号とし、桁上げ信号を桁上げ無しとすること
を特徴としている。
を検出するためには、演算中に桁上げ信号が最悪の場合
には最下位ビットから最上位ビットまで伝播するため、
演算時間が長くなる。nビットより短い2数では、桁上
げ信号の伝播段数が短くなるため、演算時間を少なくす
ることができる。そこで、nビットをその上位nhビッ
トと下位nlビットに分割し、それぞれの加減算結果が
零であるか否かを検出する。nhビット,nlビットは
ともにnビットより短いので、nビットの加減算結果の
零信号よりも、短時間で検出することができる。
ビット全体の零信号を求める。それには、上位nhビッ
トの零信号は下位からの桁上げ信号がある場合とない場
合の2通り用意しておく必要がある。また、下位nlビ
ットの加減算において桁上げするか否かを示す桁上げ信
号も必要である。下位の桁上げ信号がない場合は、上位
の2通りの零信号の内、下位からの桁上げがないときの
零信号を選択し、下位の零信号とともにlであるなら
ば、全体のnビットの加減算での零信号もlとすれば良
い。下位の桁上げ信号がある場合は、上位の零信号とし
て下位からの桁上げがあるときの零信号を選択し、下位
の零信号とともにlであるならば全体nビットの加減算
での零信号もlとすれば良い。そのほかの場合は全体の
零信号は0である。
の結果が零であることを検出するため、さらに短いビッ
トに分割し、同じ方法によって零信号を求めることがで
きる。これを繰り返していくと最終的には、全てを1ビ
ットに分割することができる。1ビットの加算の場合
は、下位からの桁上げがない場合、2数ともに0または
1の時に結果が0となり、下位からの桁上げがある場
合、2数の一方が1もう一方が0であるときに結果が0
となる。よって簡単な論理ゲートで求めることができ
る。これらの結果を2ビットずつまとめ、2ビットの加
減算の零信号を求め、さらに2つ結合していくことで任
意のビットの零検出を行う。
減算結果の零信号だけでなく、桁上げ信号が必要であ
る。1ビットの加減算の場合、下位からの桁上げが0の
場合、2数がともに1または0の時零であるので、桁上
げ信号は2数がともに1の時には1、ともに0の時は0
とすれば良い。2数が1と0である場合は、零信号が0
となるため、上位の零信号がどんな場合でも結合したと
きに0になるから、桁上げ信号は正しくなくてもかまわ
ない。よって、2数の内一方をそのまま桁上げ信号とす
れば十分である。下位からの桁上げがある場合は、2数
が1と0の時零信号が1となるので、下位の桁上げを加
えるとこのビットからも桁上げ信号が発生することにな
る。2数がともに1または0の時は零信号が0となる
が、桁上げ信号がない場合と同様に、正しい桁上げ信号
を求める必要がない。よってこの場合の桁上げ信号は常
に1とすれば良い。これらのことを式にまとめると、以
下のようになる。入力する2数をa,b、零信号をZ
0,Z1、桁上げ信号をC0,C1とする。最後の文字
が0のものは、下位からの桁上げが0の時の値、最後の
文字が1のものは下位からの桁上げが1の時の値であ
る。^は排他的論理和を〜はビットの反転を表す演算子
とすると、 Z0=〜(a^b) (1) Z1=a^b (2) C0=a(またはb) (3) C1=1 (4) となる。
号と桁上げ信号を生成しなくてはならない。結合後の零
信号に下位からの桁上げの有無を考慮するためには、結
合する下位の零信号についても、下位からの桁上げがあ
る場合とない場合の2通りの信号を用意して使い分ける
ことで対応できる。これを式にまとめると以下のように
なる。下位の零信号をZL0(第3零信号),ZL1
(第4零信号)、下位の桁上げ信号をCL0(第3桁上
げ信号),CL1(第4桁上げ信号)、上位の零信号を
ZH0(第1零信号),ZH1(第2零信号)、上位の
桁上げ信号をCH0(第1桁上げ信号),CH1(第2
桁上げ信号)、結合後の零信号をZ0(第5零信号),
Z1(第6零信号)、桁上げ信号をC0(第5桁上げ信
号),C1(第6桁上げ信号)とする。但し、最後の文
字が0のものは、その下位からの桁上げ信号が0の時の
値、1のものはその下位からの桁上げ信号は1の時の値
である。また、&は論理積、|は論理和、〜はビットの
反転を表す演算子とする。
は上位の零信号の内下位からの桁上げがないときのもの
を、下位からの桁上げ信号があるときには上位の零信号
の内、下位からの桁上げがないときのものを選択し、下
位の零信号との論理積をとることを意味している。ここ
で用いる下位の零信号と桁上げ信号を、その下位からの
桁上げがない場合の値を用いたのが(5)式で、桁上げ
がある場合の値を用いたのが(6)式である。桁上げ信
号についても、下位からの桁上げ信号がない場合は上位
の桁上げ信号の内、下位からの桁上げがない場合のもの
を、下位からの桁上げ信号がある場合は上位の桁上げ信
号の内、下位からの桁上げがある場合のものを選択す
る。下位からの桁上げ信号は、その下位からの桁上げが
ない場合の値を用いたのが(7)式で、桁上げがある場
合の値を用いたのが(8)式である。これらの4つの式
によって結合子のブロックでの零信号と桁上げ信号を生
成することができる。
ず1となるため、その後の選択器は必ず桁上げありの時
に固定されている。これを考慮して(6),(8)式を
書き直すと、 Z1=ZL1&CL1 (6’) C1=CH1=1 (8’) となる。このように、下位からの桁上げが1の時の桁上
げ信号は1となるため、結合するときにこの信号は必要
ない。
て説明する。
る。nビットの2数A,Bを上位nhビットのAH,B
Hと下位nlビットのAL,BLに分割する。AH,B
Hをnhビットの零検出回路2に入力し零信号ZH0,
ZH1と桁上げ信号CH0,CH1を生成する。同時に
nlビット零検出回路3を用いて、AL,BLから零信
号ZL0,ZL1と桁上げ信号CL0,CL1を生成す
る。これらの信号を用いて、(5)から(8)式を実現
した回路である零検出信号合成回路1によって結合後の
零信号Z0,Z1と桁上げ信号C0,C1を生成する。
ここで、Z0はA+Bの零信号、Z1はA+B+1の零
信号となる。減算はBをビット毎反転して〜Bとし、A
+(〜B)+1で求められるので、Z1を零信号とすれ
ば良い。
示す図である。選択器回路21と論理積回路25によっ
て(5)式の処理を、選択器回路23と論理積回路26
によって(6)式の処理を、また選択器回路22によっ
て(7)式の処理を、選択器回路24によって(8)式
の処理を行う。
トの零検出回路を示した図である。1ビットの2数a,
bを入力して、下位からの桁上げがないときの零信号Z
0をa,bの排他的反転論理和回路11から求め、下位
からの桁上げがあるときの零信号Z1をa,bの排他的
論理和回路12から求める。C0は(3)式に示した通
りaをそのまま出力している。また(4)式に示した通
り、論理1出力回路13を用いてC1を1としている。
ものである。(6’),(8’)式によれば、下位から
の桁上げ信号がある場合の桁上げ信号は必ず1であるた
め、その信号によって制御される選択器回路23と24
は値が固定されてしまい、不要である。また、この桁上
げ信号も不要である。よって図1のように4本の信号を
必要とせず、2本の零信号と1本の桁上げ信号の計3本
の信号でよい。そこで図4は、3本の信号で処理を行う
ような零検出信号合成回路4とnhビット零検出回路5
と、nlビット零検出回路6からなる零検出回路であ
る。
示す図である。選択器回路21と論理積回路25で
(5)式の処理を、論理積回路26で(6’)式の処理
を、選択器回路22で(7)式の処理を行っている。下
位からの桁上げ信号が1の時の桁上げ信号は不要なので
(8)式の処理に当たる部分はない。また、分割したブ
ロックからの桁上げ信号CH1がないため、論理1出力
回路27でその代わりをしている。
らの桁上げがある場合の桁上げ信号が不要であるため、
図3に比べてC1の出力が削除されている。
て、1ビットの2数a,bの他に、制御信号としてoが
加えられている。桁上げ信号を生成するときに、加算の
時はaをそのまま出力とすればよく、減算の時はa,b
が一致しているか否かを検出すれば良いため、そのとき
1となるZ0の信号を選択するようにすれば良い。そこ
で、桁上げ信号を0に固定して、必ずZ0が選択される
ようにする。入力oには加算の時1を減算の時0を与え
れば、以上の処理が行える。この零信号検出器を用いれ
ば、加算と減算の両方に対応する零検出回路が作れる。
算の結果が零であるか否かを示す零信号を、与えられた
2数から直接求めることができるため、この零検出回路
を演算器と並列に設けることにより、演算器と並列に零
検出が行える。そのため演算器全体としての高速化が図
れる。また、2のべき乗のビット数の場合、ちょうど半
分に次々と分割できるため同じ回路が複数使えるため、
設計が楽である。
である。
る。
す図である。
す図である。
Claims (3)
- 【請求項1】 任意ビットの2数の加減算結果が零か否
かを検出する零検出回路において、前記2数を構成する
各ビットのうちの各2ビットを抜き出し、上位ビットと
下位ビットに分割し、 前記2数の各々の前記上位ビットが入力され、 前記上位ビットにおいて、前記下位ビットからの桁上げ
がない場合の、加減算の結果が零か否かを示す零信号
(第1零信号)と桁上げの有無を示す桁上げ信号(第1
桁上げ信号)、および、桁上げがある場合の、零信号
(第2零信号)と桁上げ信号(第2桁上げ信号)を求め
る上位ビット零検出回路と、 前記2数の各々の前記下位ビットが入力され、 前記下位ビットにおいて、さらに下位からの桁上げがな
い場合の、零信号(第3零信号)と桁上げ信号(第3桁
上げ信号)、および、桁上げがある場合の、零信号(第
4零信号)と桁上げ信号(第4桁上げ信号)を求める下
位ビット零検出回路とを有し、 前記上位ビット零検出回路からの、 前記上位ビットにおいて、前記下位ビットからの桁上げ
がない場合の、加減算の結果が零か否かを示す前記零信
号(第1零信号)と桁上げの有無を示す前記桁上げ信号
(第1桁上げ信号)、および、桁上げがある場合の、前
記零信号(第2零信号)と前記桁上げ信号(第2桁上げ
信号)と、 前記下位ビット零検出回路からの、 前記下位ビットにおいて、さらに下位からの桁上げがな
い場合の、前記零信号(第3零信号)と前記桁上げ信号
(第3桁上げ信号)、および、桁上げがある場合の、前
記零信号(第4零信号)と前記桁上げ信号(第4桁上げ
信号)とが入力され、 前記下位部分の下位からの桁上げ信号のない場合の前記
桁上げ信号がない(第3桁上げ信号=0)場合は、前記
上位部分の下位からの桁上げがない場合の前記零信号
(第1零信号)と前記下位部分の下位からの桁上げ信号
がない場合の前記零信号(第3零信号)の論理積を、前
記2数の加減算結果の下位からの桁上げがない場合の前
記零信号(第5零信号)とし、 前記上位部分の前記下位部分からの桁上げがない場合の
桁上げ信号(第1桁上げ信号)を前記2数の加減算結果
のさらに下位からの桁上げ信号がない場合の桁上げ信号
(第5桁上げ信号)とし、 前記下位部分の下位からの桁上げ信号がある場合の桁上
げ信号がない(第4桁上げ信号=0)場合は、前記上位
部分の下位からの桁上げがない場合の零信号(第1零信
号)と前記下位部分の下位からの桁上げ信号がある場合
の零信号(第4零信号)の論理積を前記2数の加減算結
果の下位からの桁上げがある場合の零信号(第6零信
号)とし、 前記上位部分の前記下位部分からの桁上げがない場合の
桁上げ信号(第1桁上げ信号)を前記2数の加減算結果
のさらに下位からの桁上げ信号がある場合の桁上げ信号
(第6桁上げ信号)とし、 下位部分の下位からの桁上げ信号がない場合の桁上げ信
号がある(第3桁上げ信号=1)場合は、前記上位部分
の下位からの桁上げがある場合の零信号(第2零信号)
と前記下位部分の下位からの桁上げ信号がない場合の零
信号(第3零信号)の論理積を前記2数の加減算結果の
下位からの桁上げがない場合の零信号(第5零信号)と
し、 前記上位部分の前記下位部分からの桁上げがある場合の
桁上げ信号(第2桁上げ信号)を前記2数の加減算結果
のさらに下位からの桁上げ信号がない場合の桁上げ信号
(第5桁上げ信号)とし、 前記下位部分の下位からの桁上げ信号がある場合の桁上
げ信号がある(第4桁上げ信号=1)場合は、前記上位
部分の下位からの桁上げがある場合の零信号(第2零信
号)と前記下位部分の下位からの桁上げ信号がある場合
の零信号(第4零信号)の論理積を前記2数の加減算結
果の下位からの桁上げがある場合の零信号(第6零信
号)とし、 前記上位部分の前記下位部分からの桁上げがある場合の
桁上げ信号(第2桁上げ信号)を前記2数の加減算結果
のさらに下位からの桁上げ信号がある場合の桁上げ信号
(第6桁上げ信号)とする零検出信号合成回路を有する
ことを特徴とする零検出回路。 - 【請求項2】 任意ビットの2数の加減算結果が零か否
かを検出する零検出回路において、 前記2数を構成する各ビットのうちの各2ビットを抜き
出し、上位ビットと下位ビットに分割し、 前記2数の各々の前記上位ビットが入力され、 前記上位ビットにおいて、前記下位ビットからの桁上げ
がない場合の、加減算の結果が零か否かを示す零信号
(第1零信号)と桁上げの有無を示す桁上げ信号(第1
桁上げ信号)、および、桁上げがある場合の、零信号
(第2零信号)を求める上位ビット零検出回路と、 前記2数の各々の前記下位ビットが入力され、 前記下位ビットにおいて、さらに下位からの桁上げがな
い場合の、前記零信号(第3零信号)と前記桁上げ信号
(第3桁上げ信号)、および、桁上げがある場合の、零
信号(第4零信号)を求める下位ビット零検出回路と、 前記上位ビット零検出回路からの、 前記上位ビットにおいて、前記下位ビットからの桁上げ
がない場合の、加減算の結果が零か否かを示す前記零信
号(第1零信号)と桁上げの有無を示す前記桁上げ信号
(第1桁上げ信号)、および、桁上げがある場合の、前
記零信号(第2零信号)と、 前記下位ビット零検出回路からの、 前記下位ビットにおいて、さらに下位からの桁上げがな
い場合の、前記零信号(第3零信号)と前記桁上げ信号
(第3桁上げ信号)、および、桁上げがある場合の、前
記零信号(第4零信号)とが入力され、 前記下位部分の下位からの桁上げ信号のない場合の桁上
げ信号がない(第3桁上げ信号=0)場合は、前記上位
部分の下位からの桁上げがない場合の零信号(第1零信
号)と前記下位部分の下位からの桁上げ信号がない場合
の零信号(第3零信号)の論理積を前記2数の加減算結
果の下位からの桁上げがない場合の零信号(第5零信
号)とし、前記上位部分の前記下位部分からの桁上げが
ない場合の桁上げ信号(第1桁上げ信号)を前記2数の
加減算結果のさらに下位からの桁上げ信号がない場合の
桁上げ信号(第5桁上げ信号)とし、 前記下位部分の下位からの桁上げ信号がない場合の桁上
げ信号がある(第3桁上げ信号=1)場合は、前記上位
部分の下位からの桁上げがある場合の零信号(第2零信
号)と前記下位部分の下位からの桁上げ信号がない場合
の零信号(第3零信号)の論理積を前記2数の加減算結
果の下位からの桁上げがない場合の零信号(第5零信
号)とし、前記2数の加減算結果の下位からの桁上げ信
号がない場合の桁上げ信号(第5桁上げ信号)を論理1
とし、 前記下位部分の下位からの桁上げ信号がある場合におい
ては、前記上位部分の下位からの桁上げがある場合の零
信号(第2零信号)と前記下位部分の下位からの桁上げ
信号がある場合の零信号(第4零信号)の論理積を前記
2数の加減算結果の下位からの桁上げがある場合の零信
号(第6零信号)とする零検出信号合成回路を有するこ
とを特徴とする零検出回路。 - 【請求項3】 2nのビット数からなる任意の2数の加
減算が零か否かを検出する零検出回路において、 前記2数を2n-1個の2ビットに分離し、該2ビットを
各上位ビットと下位ビットとに分離し、前記上位ビット
は上位ビット零検出回路に入力し、前記下位ビットは前
記下位ビット零検出回路に入力し、 前記上位ビット零検出回路から出力される、上位ビット
零信号と上位ビット桁上げ信号と、 前記下位ビット零検出回路から出力される、下位ビット
零信号と下位ビット桁上げ信号とを入力信号とし、 零信号と桁上げ信号とを出力する2n-2個の第1段目の
零信号合成回路を有し、 前記2n-2個の前記第1段目
の零信号合成回路の前記2数の上位ビットに対応する前
記第1段目の零信号合成回路から出力される、上位ビッ
ト零信号と上位ビット桁上げ信号と、 前記2n-2個の零信号合成回路の前記2数の下位ビット
に対応する前記零信号合成回路から出力される、下位ビ
ット零信号と下位ビット桁上げ信号とを入力信号とし、 零信号と桁上げ信号とを出力する2n-3個の第2段目の
零信号合成回路とを有し、 第N段目(N>2)の零信号合成回路は、2n-N個の零
信号合成回路からなり、 2n-N-1個の第N−1段目の零信号合成回路の前記2数
の上位ビットに対応する前記第N−1段目の零信号合成
回路から出力される、上位ビット零信号と上位ビット桁
上げ信号と、 前記2n-N-1個の第N−1段目の零信号合成回路の前記
2数の下位ビットに対応する零信号合成回路から出力さ
れる、下位ビット零信号と下位ビット桁上げ信号とを入
力信号とし、 零信号と桁上げ信号とを出力し、 1個の零検出信号からなる第M段目の零信号合成回路の
零信号と桁上げ信号とから零を検出することを特徴とす
る請求項1又は2に記載の零検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34590591A JP3335653B2 (ja) | 1991-12-27 | 1991-12-27 | 零検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34590591A JP3335653B2 (ja) | 1991-12-27 | 1991-12-27 | 零検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05181643A JPH05181643A (ja) | 1993-07-23 |
JP3335653B2 true JP3335653B2 (ja) | 2002-10-21 |
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