JP3335653B2

JP3335653B2 - 零検出回路

Info

Publication number: JP3335653B2
Application number: JP34590591A
Authority: JP
Inventors: 一正鈴木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-12-27
Filing date: 1991-12-27
Publication date: 2002-10-21
Anticipated expiration: 2017-10-21
Also published as: JPH05181643A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル型の加減算器
の加減算結果の零検出回路に関する。

【０００２】

【従来の技術】従来、加減算等の演算結果が零であるか
否かは、演算を行った結果全てのビットの反転論理和を
とった結果として得ることができる。

【０００３】図８はこの従来方法を説明するための、零
検出回路の構成図である。この演算器３１はｎビットの
２数Ａ，Ｂを入力し、ｎビットの出力をする。反転論理
和回路３２によって演算器３１の出力の全てのビットの
反転論理和をとっている。これによって演算結果が零な
らば零信号Ｚは１となり、結果が零で無ければ零信号Ｚ
は０となる。

【０００４】

【発明が解決しようとする課題】しかしながら従来の零
検出回路では、演算結果を求めた後、零の検出を行うた
め、零信号を得るのは演算結果が得られてからとなり、
結果を得るのに時間がかかる欠点があった。特に加減算
は、桁上げの伝搬が生じるため演算時間がかかり、さら
に零検出の時間が加わるため、全体としての演算時間が
増加してしまう。

【０００５】減算の場合は２数が等しい場合に結果が零
となるため、２数の各ビット毎の排他的論理和が零であ
るか否かを調べることで代用できる。しかし、加算の場
合は２数が２の補数の関係である場合に結果が零となる
が、２の補数の関係であるのを調べる手段が必要にな
る。

【０００６】本発明の目的は、２数の加減算の結果が零
であるか否かを示す零検出信号を２数から直接求める回
路を提供することにある。

【０００７】

【課題を解決するための手段】第１の発明は、任意ビッ
トの２数の加減算結果が零か否かを検出する零検出回路
において、前記２数を上位部分と下位部分に分割し、前
記上位部分において、前記下位部分からの桁上げがない
場合の、加減算の結果が零か否かを示す零信号（第１零
信号）と桁上げの有無を示す桁上げ信号（第１桁上げ信
号）、および、桁上げがある場合の、零信号（第２零信
号）と桁上げ信号（第２桁上げ信号）を求め、前記下位
部分において、さらに下位からの桁上げがない場合の、
零信号（第３零信号）と桁上げ信号（第３桁上げ信
号）、および、桁上げがある場合の、零信号（第４零信
号）と桁上げ信号（第４桁上げ信号）を求め、前記下位
部分の下位からの桁上げ信号のない場合の桁上げ信号が
ない（第３桁上げ信号＝０）場合は、前記上位部分の下
位からの桁上げがない場合の零信号（第１零信号）と前
記下位部分の下位からの桁上げ信号がない場合の零信号
（第３零信号）の論理積を前記２数の加減算結果の下位
からの桁上げがない場合の零信号（第５零信号）とし、
前記上位部分の前記下位部分からの桁上げがない場合の
桁上げ信号（第１桁上げ信号）を前記２数の加減算結果
のさらに下位からの桁上げ信号がない場合の桁上げ信号
（第５桁上げ信号）とし、前記下位部分の下位からの桁
上げ信号がある場合の桁上げ信号がない（第４桁上げ信
号＝０）場合は、前記上位部分の下位からの桁上げがな
い場合の零信号（第１零信号）と前記下位部分の下位か
らの桁上げ信号がある場合の零信号（第４零信号）の論
理積を前記２数の加減算結果の下位からの桁上げがある
場合の零信号（第６零信号）とし、前記上位部分の前記
下位部分からの桁上げがない場合の桁上げ信号（第１桁
上げ信号）を前記２数の加減算結果のさらに下位からの
桁上げ信号がある場合の桁上げ信号（第６桁上げ信号）
とし、前記下位部分の下位からの桁上げ信号がない場合
の桁上げ信号がある（第３桁上げ信号＝１）場合は、前
記上位部分の下位からの桁上げがある場合の零信号（第
２零信号）と前記下位部分の下位からの桁上げ信号がな
い場合の零信号（第３零信号）の論理積を前記２数の加
減算結果の下位からの桁上げがない場合の零信号（第５
零信号）とし、前記上位部分の前記下位部分からの桁上
げがある場合の桁上げ信号（第２桁上げ信号）を前記２
数の加減算結果のさらに下位からの桁上げ信号がない場
合の桁上げ信号（第５桁上げ信号）とし、前記下位部分
の下位からの桁上げ信号がある場合の桁上げ信号がある
（第４桁上げ信号＝１）場合は、前記上位部分の下位か
らの桁上げがある場合の零信号（第２零信号）と前記下
位部分の下位からの桁上げ信号がある場合の零信号（第
４零信号）の論理積を前記２数の加減算結果の下位から
の桁上げがある場合の零信号（第６零信号）とし、前記
上位部分の前記下位部分からの桁上げがある場合の桁上
げ信号（第１桁上げ信号）を前記２数の加減算結果のさ
らに下位からの桁上げ信号がある場合の桁上げ信号（第
６桁上げ信号）とすることを特徴としている。

【０００８】第２の発明は、任意ビットの２数の加減算
結果が零か否かを検出する零検出回路において、前記２
数を上位部分と下位部分に分割し、前記上位部分におい
て、前記下位部分からの桁上げがない場合の、加減算の
結果が零か否かを示す零信号（第１零信号）と桁上げの
有無を示す桁上げ信号（第１桁上げ信号）、および、桁
上げがある場合の、零信号（第２零信号）を求め、前記
下位部分において、さらに下位からの桁上げがない場合
の、零信号（第３零信号）と桁上げ信号（第３桁上げ信
号）、および、桁上げがある場合の、零信号（第４零信
号）を求め、前記下位部分の下位からの桁上げ信号のな
い場合の桁上げ信号がない（第３桁上げ信号＝０）場合
は、前記上位部分の下位からの桁上げがない場合の零信
号（第１零信号）と前記下位部分の下位からの桁上げ信
号がない場合の零信号（第３零信号）の論理積を前記２
数の加減算結果の下位からの桁上げがない場合の零信号
（第５零信号）とし、前記上位部分の前記下位部分から
の桁上げがない場合の桁上げ信号（第１桁上げ信号）を
前記２数の加減算結果のさらに下位からの桁上げ信号が
ない場合の桁上げ信号（第５桁上げ信号）とし、前記下
位部分の下位からの桁上げ信号がない場合の桁上げ信号
がある（第３桁上げ信号＝１）場合は、前記上位部分の
下位からの桁上げがある場合の零信号（第２零信号）と
前記下位部分の下位からの桁上げ信号がない場合の零信
号（第３零信号）の論理積を前記２数の加減算結果の下
位からの桁上げがない場合の零信号（第５零信号）と
し、前記２数の加減算結果の下位からの桁上げ信号がな
い場合の桁上げ信号（第５桁上げ信号）を論理１とし、
前記下位部分の下位からの桁上げ信号がある場合におい
ては、前記上位部分の下位からの桁上げがある場合の零
信号（第２零信号）と前記下位部分の下位からの桁上げ
信号がある場合の零信号（第４零信号）の論理積を前記
２数の加減算結果の下位からの桁上げがある場合の零信
号（第６零信号）とすることを特徴としている。

【０００９】第３の発明の零検出回路は、第１の発明ま
たは第２の発明において、任意ビットの２数を上位と下
位に分割したそれぞれの零信号を求めることを特徴とし
ている。

【００１０】第４の発明の零検出回路は、１ビットの２
数の排他的反転論理和を下位からの桁上げがない場合の
零信号とし、前記２数の排他的論理和を下位からの桁上
げがある場合の零信号とし、前記２数の一方を桁上げ信
号とすることにより、１ビットの加減算の結果が零か否
かを検出することを特徴としている。

【００１１】第５の発明は、１ビットの２数の加減算の
結果が零か否かを検出する零検出回路において、加算の
時は前記２数の排他的反転論理和を下位からの桁上げが
ない場合の零信号とし、前記２数の排他的論理和を下位
からの桁上げがある場合の零信号とし、前記２数の一方
を桁上げ信号とし、減算の時は前記２数の排他的反転論
理和を零信号とし、桁上げ信号を桁上げ無しとすること
を特徴としている。

【００１２】

【作用】ｎビットの２数の加減算結果が零であるか否か
を検出するためには、演算中に桁上げ信号が最悪の場合
には最下位ビットから最上位ビットまで伝播するため、
演算時間が長くなる。ｎビットより短い２数では、桁上
げ信号の伝播段数が短くなるため、演算時間を少なくす
ることができる。そこで、ｎビットをその上位ｎｈビッ
トと下位ｎｌビットに分割し、それぞれの加減算結果が
零であるか否かを検出する。ｎｈビット，ｎｌビットは
ともにｎビットより短いので、ｎビットの加減算結果の
零信号よりも、短時間で検出することができる。

【００１３】次に、分割したそれぞれの零信号から、ｎ
ビット全体の零信号を求める。それには、上位ｎｈビッ
トの零信号は下位からの桁上げ信号がある場合とない場
合の２通り用意しておく必要がある。また、下位ｎｌビ
ットの加減算において桁上げするか否かを示す桁上げ信
号も必要である。下位の桁上げ信号がない場合は、上位
の２通りの零信号の内、下位からの桁上げがないときの
零信号を選択し、下位の零信号とともにｌであるなら
ば、全体のｎビットの加減算での零信号もｌとすれば良
い。下位の桁上げ信号がある場合は、上位の零信号とし
て下位からの桁上げがあるときの零信号を選択し、下位
の零信号とともにｌであるならば全体ｎビットの加減算
での零信号もｌとすれば良い。そのほかの場合は全体の
零信号は０である。

【００１４】分割したｎｈビットとｎｌビットの加減算
の結果が零であることを検出するため、さらに短いビッ
トに分割し、同じ方法によって零信号を求めることがで
きる。これを繰り返していくと最終的には、全てを１ビ
ットに分割することができる。１ビットの加算の場合
は、下位からの桁上げがない場合、２数ともに０または
１の時に結果が０となり、下位からの桁上げがある場
合、２数の一方が１もう一方が０であるときに結果が０
となる。よって簡単な論理ゲートで求めることができ
る。これらの結果を２ビットずつまとめ、２ビットの加
減算の零信号を求め、さらに２つ結合していくことで任
意のビットの零検出を行う。

【００１５】先に述べたように、結合するためには、加
減算結果の零信号だけでなく、桁上げ信号が必要であ
る。１ビットの加減算の場合、下位からの桁上げが０の
場合、２数がともに１または０の時零であるので、桁上
げ信号は２数がともに１の時には１、ともに０の時は０
とすれば良い。２数が１と０である場合は、零信号が０
となるため、上位の零信号がどんな場合でも結合したと
きに０になるから、桁上げ信号は正しくなくてもかまわ
ない。よって、２数の内一方をそのまま桁上げ信号とす
れば十分である。下位からの桁上げがある場合は、２数
が１と０の時零信号が１となるので、下位の桁上げを加
えるとこのビットからも桁上げ信号が発生することにな
る。２数がともに１または０の時は零信号が０となる
が、桁上げ信号がない場合と同様に、正しい桁上げ信号
を求める必要がない。よってこの場合の桁上げ信号は常
に１とすれば良い。これらのことを式にまとめると、以
下のようになる。入力する２数をａ，ｂ、零信号をＺ
０，Ｚ１、桁上げ信号をＣ０，Ｃ１とする。最後の文字
が０のものは、下位からの桁上げが０の時の値、最後の
文字が１のものは下位からの桁上げが１の時の値であ
る。＾は排他的論理和を〜はビットの反転を表す演算子
とすると、Ｚ０＝〜（ａ＾ｂ）（１）Ｚ１＝ａ＾ｂ（２）Ｃ０＝ａ（またはｂ）（３）Ｃ１＝１（４）となる。

【００１６】結合を繰り返し行う場合は、結合後の零信
号と桁上げ信号を生成しなくてはならない。結合後の零
信号に下位からの桁上げの有無を考慮するためには、結
合する下位の零信号についても、下位からの桁上げがあ
る場合とない場合の２通りの信号を用意して使い分ける
ことで対応できる。これを式にまとめると以下のように
なる。下位の零信号をＺＬ０（第３零信号），ＺＬ１
（第４零信号）、下位の桁上げ信号をＣＬ０（第３桁上
げ信号），ＣＬ１（第４桁上げ信号）、上位の零信号を
ＺＨ０（第１零信号），ＺＨ１（第２零信号）、上位の
桁上げ信号をＣＨ０（第１桁上げ信号），ＣＨ１（第２
桁上げ信号）、結合後の零信号をＺ０（第５零信号），
Ｚ１（第６零信号）、桁上げ信号をＣ０（第５桁上げ信
号），Ｃ１（第６桁上げ信号）とする。但し、最後の文
字が０のものは、その下位からの桁上げ信号が０の時の
値、１のものはその下位からの桁上げ信号は１の時の値
である。また、＆は論理積、｜は論理和、〜はビットの
反転を表す演算子とする。

【００１７】Ｚ０＝ＺＬ０＆（（〜ＣＬ０＆ＺＨ０）｜（ＣＬ０＆ＺＨ１））（５）Ｚ１＝ＺＬ１＆（（〜ＣＬ１＆ＺＨ０）｜（ＣＬ１＆ＺＨ１））（６）Ｃ０＝（〜ＣＬ０＆ＣＨ０）｜（ＣＬ０＆ＣＨ１）（７）Ｃ１＝（〜ＣＬ１＆ＣＨ０）｜（ＣＬ１＆ＣＨ１）（８）（５），（６）式は下位からの桁上げ信号がないときに
は上位の零信号の内下位からの桁上げがないときのもの
を、下位からの桁上げ信号があるときには上位の零信号
の内、下位からの桁上げがないときのものを選択し、下
位の零信号との論理積をとることを意味している。ここ
で用いる下位の零信号と桁上げ信号を、その下位からの
桁上げがない場合の値を用いたのが（５）式で、桁上げ
がある場合の値を用いたのが（６）式である。桁上げ信
号についても、下位からの桁上げ信号がない場合は上位
の桁上げ信号の内、下位からの桁上げがない場合のもの
を、下位からの桁上げ信号がある場合は上位の桁上げ信
号の内、下位からの桁上げがある場合のものを選択す
る。下位からの桁上げ信号は、その下位からの桁上げが
ない場合の値を用いたのが（７）式で、桁上げがある場
合の値を用いたのが（８）式である。これらの４つの式
によって結合子のブロックでの零信号と桁上げ信号を生
成することができる。

【００１８】（４）式からわかるように、Ｃ１の値は必
ず１となるため、その後の選択器は必ず桁上げありの時
に固定されている。これを考慮して（６），（８）式を
書き直すと、Ｚ１＝ＺＬ１＆ＣＬ１（６’）Ｃ１＝ＣＨ１＝１（８’）となる。このように、下位からの桁上げが１の時の桁上
げ信号は１となるため、結合するときにこの信号は必要
ない。

【００１９】

【実施例】次に、本発明の実施例を図１から図７を用い
て説明する。

【００２０】図１は本発明の一実施例を示したものであ
る。ｎビットの２数Ａ，Ｂを上位ｎｈビットのＡＨ，Ｂ
Ｈと下位ｎｌビットのＡＬ，ＢＬに分割する。ＡＨ，Ｂ
Ｈをｎｈビットの零検出回路２に入力し零信号ＺＨ０，
ＺＨ１と桁上げ信号ＣＨ０，ＣＨ１を生成する。同時に
ｎｌビット零検出回路３を用いて、ＡＬ，ＢＬから零信
号ＺＬ０，ＺＬ１と桁上げ信号ＣＬ０，ＣＬ１を生成す
る。これらの信号を用いて、（５）から（８）式を実現
した回路である零検出信号合成回路１によって結合後の
零信号Ｚ０，Ｚ１と桁上げ信号Ｃ０，Ｃ１を生成する。
ここで、Ｚ０はＡ＋Ｂの零信号、Ｚ１はＡ＋Ｂ＋１の零
信号となる。減算はＢをビット毎反転して〜Ｂとし、Ａ
＋（〜Ｂ）＋１で求められるので、Ｚ１を零信号とすれ
ば良い。

【００２１】図２は零検出信号合成回路１の一構成例を
示す図である。選択器回路２１と論理積回路２５によっ
て（５）式の処理を、選択器回路２３と論理積回路２６
によって（６）式の処理を、また選択器回路２２によっ
て（７）式の処理を、選択器回路２４によって（８）式
の処理を行う。

【００２２】図３は本発明の別の実施例である、１ビッ
トの零検出回路を示した図である。１ビットの２数ａ，
ｂを入力して、下位からの桁上げがないときの零信号Ｚ
０をａ，ｂの排他的反転論理和回路１１から求め、下位
からの桁上げがあるときの零信号Ｚ１をａ，ｂの排他的
論理和回路１２から求める。Ｃ０は（３）式に示した通
りａをそのまま出力している。また（４）式に示した通
り、論理１出力回路１３を用いてＣ１を１としている。

【００２３】図４は本発明のさらに別の実施例を示した
ものである。（６’），（８’）式によれば、下位から
の桁上げ信号がある場合の桁上げ信号は必ず１であるた
め、その信号によって制御される選択器回路２３と２４
は値が固定されてしまい、不要である。また、この桁上
げ信号も不要である。よって図１のように４本の信号を
必要とせず、２本の零信号と１本の桁上げ信号の計３本
の信号でよい。そこで図４は、３本の信号で処理を行う
ような零検出信号合成回路４とｎｈビット零検出回路５
と、ｎｌビット零検出回路６からなる零検出回路であ
る。

【００２４】図５は零検出信号合成回路４の一構成例を
示す図である。選択器回路２１と論理積回路２５で
（５）式の処理を、論理積回路２６で（６’）式の処理
を、選択器回路２２で（７）式の処理を行っている。下
位からの桁上げ信号が１の時の桁上げ信号は不要なので
（８）式の処理に当たる部分はない。また、分割したブ
ロックからの桁上げ信号ＣＨ１がないため、論理１出力
回路２７でその代わりをしている。

【００２５】図６にさらに別の一実施例を示す。下位か
らの桁上げがある場合の桁上げ信号が不要であるため、
図３に比べてＣ１の出力が削除されている。

【００２６】図７にさらに別の実施例を示す。入力とし
て、１ビットの２数ａ，ｂの他に、制御信号としてｏが
加えられている。桁上げ信号を生成するときに、加算の
時はａをそのまま出力とすればよく、減算の時はａ，ｂ
が一致しているか否かを検出すれば良いため、そのとき
１となるＺ０の信号を選択するようにすれば良い。そこ
で、桁上げ信号を０に固定して、必ずＺ０が選択される
ようにする。入力ｏには加算の時１を減算の時０を与え
れば、以上の処理が行える。この零信号検出器を用いれ
ば、加算と減算の両方に対応する零検出回路が作れる。

【００２７】

【発明の効果】本発明の零検出回路を使用すれば、加減
算の結果が零であるか否かを示す零信号を、与えられた
２数から直接求めることができるため、この零検出回路
を演算器と並列に設けることにより、演算器と並列に零
検出が行える。そのため演算器全体としての高速化が図
れる。また、２のべき乗のビット数の場合、ちょうど半
分に次々と分割できるため同じ回路が複数使えるため、
設計が楽である。

【図面の簡単な説明】

【図１】本発明の零検出回路の実施例を示す図である。

【図２】零検出信号合成回路を示す図である。

【図３】本発明の１ビット零検出回路の実施例を示す図
である。

【図４】本発明の零検出回路の別の実施例を示す図であ
る。

【図５】別の零検出信号合成回路を示す図である。

【図６】本発明の別の１ビット零検出回路の実施例を示
す図である。

【図７】本発明の別の１ビット零検出回路の実施例を示
す図である。

【図８】従来の零検出回路の一例を示す図である。

【符号の説明】

１零検出信号合成回路２ｎｈビット零検出回路３ｎｌビット零検出回路４零検出信号合成回路５ｎｈビット零検出回路６ｎｌビット零検出回路１１排他的反転論理和回路１２排他的論理和回路１３論理１出力回路１４論理和回路２１選択器２２選択器２３選択器２４選択器２５論理積回路２６論理積回路２７論理１出力回路３１演算器３２反転論理和回路

Claims

(57)【特許請求の範囲】

【請求項１】任意ビットの２数の加減算結果が零か否
かを検出する零検出回路において、前記２数を構成する
各ビットのうちの各２ビットを抜き出し、上位ビットと
下位ビットに分割し、前記２数の各々の前記上位ビットが入力され、前記上位ビットにおいて、前記下位ビットからの桁上げ
がない場合の、加減算の結果が零か否かを示す零信号
（第１零信号）と桁上げの有無を示す桁上げ信号（第１
桁上げ信号）、および、桁上げがある場合の、零信号
（第２零信号）と桁上げ信号（第２桁上げ信号）を求め
る上位ビット零検出回路と、前記２数の各々の前記下位ビットが入力され、前記下位ビットにおいて、さらに下位からの桁上げがな
い場合の、零信号（第３零信号）と桁上げ信号（第３桁
上げ信号）、および、桁上げがある場合の、零信号（第
４零信号）と桁上げ信号（第４桁上げ信号）を求める下
位ビット零検出回路とを有し、前記上位ビット零検出回路からの、前記上位ビットにおいて、前記下位ビットからの桁上げ
がない場合の、加減算の結果が零か否かを示す前記零信
号（第１零信号）と桁上げの有無を示す前記桁上げ信号
（第１桁上げ信号）、および、桁上げがある場合の、前
記零信号（第２零信号）と前記桁上げ信号（第２桁上げ
信号）と、前記下位ビット零検出回路からの、前記下位ビットにおいて、さらに下位からの桁上げがな
い場合の、前記零信号（第３零信号）と前記桁上げ信号
（第３桁上げ信号）、および、桁上げがある場合の、前
記零信号（第４零信号）と前記桁上げ信号（第４桁上げ
信号）とが入力され、前記下位部分の下位からの桁上げ信号のない場合の前記
桁上げ信号がない（第３桁上げ信号＝０）場合は、前記
上位部分の下位からの桁上げがない場合の前記零信号
（第１零信号）と前記下位部分の下位からの桁上げ信号
がない場合の前記零信号（第３零信号）の論理積を、前
記２数の加減算結果の下位からの桁上げがない場合の前
記零信号（第５零信号）とし、前記上位部分の前記下位部分からの桁上げがない場合の
桁上げ信号（第１桁上げ信号）を前記２数の加減算結果
のさらに下位からの桁上げ信号がない場合の桁上げ信号
（第５桁上げ信号）とし、前記下位部分の下位からの桁上げ信号がある場合の桁上
げ信号がない（第４桁上げ信号＝０）場合は、前記上位
部分の下位からの桁上げがない場合の零信号（第１零信
号）と前記下位部分の下位からの桁上げ信号がある場合
の零信号（第４零信号）の論理積を前記２数の加減算結
果の下位からの桁上げがある場合の零信号（第６零信
号）とし、前記上位部分の前記下位部分からの桁上げがない場合の
桁上げ信号（第１桁上げ信号）を前記２数の加減算結果
のさらに下位からの桁上げ信号がある場合の桁上げ信号
（第６桁上げ信号）とし、下位部分の下位からの桁上げ信号がない場合の桁上げ信
号がある（第３桁上げ信号＝１）場合は、前記上位部分
の下位からの桁上げがある場合の零信号（第２零信号）
と前記下位部分の下位からの桁上げ信号がない場合の零
信号（第３零信号）の論理積を前記２数の加減算結果の
下位からの桁上げがない場合の零信号（第５零信号）と
し、前記上位部分の前記下位部分からの桁上げがある場合の
桁上げ信号（第２桁上げ信号）を前記２数の加減算結果
のさらに下位からの桁上げ信号がない場合の桁上げ信号
（第５桁上げ信号）とし、前記下位部分の下位からの桁上げ信号がある場合の桁上
げ信号がある（第４桁上げ信号＝１）場合は、前記上位
部分の下位からの桁上げがある場合の零信号（第２零信
号）と前記下位部分の下位からの桁上げ信号がある場合
の零信号（第４零信号）の論理積を前記２数の加減算結
果の下位からの桁上げがある場合の零信号（第６零信
号）とし、前記上位部分の前記下位部分からの桁上げがある場合の
桁上げ信号（第２桁上げ信号）を前記２数の加減算結果
のさらに下位からの桁上げ信号がある場合の桁上げ信号
（第６桁上げ信号）とする零検出信号合成回路を有する
ことを特徴とする零検出回路。
【請求項２】任意ビットの２数の加減算結果が零か否
かを検出する零検出回路において、前記２数を構成する各ビットのうちの各２ビットを抜き
出し、上位ビットと下位ビットに分割し、前記２数の各々の前記上位ビットが入力され、前記上位ビットにおいて、前記下位ビットからの桁上げ
がない場合の、加減算の結果が零か否かを示す零信号
（第１零信号）と桁上げの有無を示す桁上げ信号（第１
桁上げ信号）、および、桁上げがある場合の、零信号
（第２零信号）を求める上位ビット零検出回路と、前記２数の各々の前記下位ビットが入力され、前記下位ビットにおいて、さらに下位からの桁上げがな
い場合の、前記零信号（第３零信号）と前記桁上げ信号
（第３桁上げ信号）、および、桁上げがある場合の、零
信号（第４零信号）を求める下位ビット零検出回路と、前記上位ビット零検出回路からの、前記上位ビットにおいて、前記下位ビットからの桁上げ
がない場合の、加減算の結果が零か否かを示す前記零信
号（第１零信号）と桁上げの有無を示す前記桁上げ信号
（第１桁上げ信号）、および、桁上げがある場合の、前
記零信号（第２零信号）と、前記下位ビット零検出回路からの、前記下位ビットにおいて、さらに下位からの桁上げがな
い場合の、前記零信号（第３零信号）と前記桁上げ信号
（第３桁上げ信号）、および、桁上げがある場合の、前
記零信号（第４零信号）とが入力され、前記下位部分の下位からの桁上げ信号のない場合の桁上
げ信号がない（第３桁上げ信号＝０）場合は、前記上位
部分の下位からの桁上げがない場合の零信号（第１零信
号）と前記下位部分の下位からの桁上げ信号がない場合
の零信号（第３零信号）の論理積を前記２数の加減算結
果の下位からの桁上げがない場合の零信号（第５零信
号）とし、前記上位部分の前記下位部分からの桁上げが
ない場合の桁上げ信号（第１桁上げ信号）を前記２数の
加減算結果のさらに下位からの桁上げ信号がない場合の
桁上げ信号（第５桁上げ信号）とし、前記下位部分の下位からの桁上げ信号がない場合の桁上
げ信号がある（第３桁上げ信号＝１）場合は、前記上位
部分の下位からの桁上げがある場合の零信号（第２零信
号）と前記下位部分の下位からの桁上げ信号がない場合
の零信号（第３零信号）の論理積を前記２数の加減算結
果の下位からの桁上げがない場合の零信号（第５零信
号）とし、前記２数の加減算結果の下位からの桁上げ信
号がない場合の桁上げ信号（第５桁上げ信号）を論理１
とし、前記下位部分の下位からの桁上げ信号がある場合におい
ては、前記上位部分の下位からの桁上げがある場合の零
信号（第２零信号）と前記下位部分の下位からの桁上げ
信号がある場合の零信号（第４零信号）の論理積を前記
２数の加減算結果の下位からの桁上げがある場合の零信
号（第６零信号）とする零検出信号合成回路を有するこ
とを特徴とする零検出回路。
【請求項３】２ⁿのビット数からなる任意の２数の加
減算が零か否かを検出する零検出回路において、前記２数を２^n-1個の２ビットに分離し、該２ビットを
各上位ビットと下位ビットとに分離し、前記上位ビット
は上位ビット零検出回路に入力し、前記下位ビットは前
記下位ビット零検出回路に入力し、前記上位ビット零検出回路から出力される、上位ビット
零信号と上位ビット桁上げ信号と、前記下位ビット零検出回路から出力される、下位ビット
零信号と下位ビット桁上げ信号とを入力信号とし、零信号と桁上げ信号とを出力する２^n-2個の第１段目の
零信号合成回路を有し、前記２^n-2個の前記第１段目
の零信号合成回路の前記２数の上位ビットに対応する前
記第１段目の零信号合成回路から出力される、上位ビッ
ト零信号と上位ビット桁上げ信号と、前記２^n-2個の零信号合成回路の前記２数の下位ビット
に対応する前記零信号合成回路から出力される、下位ビ
ット零信号と下位ビット桁上げ信号とを入力信号とし、零信号と桁上げ信号とを出力する２^n-３個の第２段目の
零信号合成回路とを有し、第Ｎ段目（Ｎ＞２）の零信号合成回路は、２^n-N個の零
信号合成回路からなり、２^n-N-1個の第Ｎ−１段目の零信号合成回路の前記２数
の上位ビットに対応する前記第Ｎ−１段目の零信号合成
回路から出力される、上位ビット零信号と上位ビット桁
上げ信号と、前記２^n-N-1個の第Ｎ−１段目の零信号合成回路の前記
２数の下位ビットに対応する零信号合成回路から出力さ
れる、下位ビット零信号と下位ビット桁上げ信号とを入
力信号とし、零信号と桁上げ信号とを出力し、１個の零検出信号からなる第Ｍ段目の零信号合成回路の
零信号と桁上げ信号とから零を検出することを特徴とす
る請求項１又は２に記載の零検出回路。