JP3327961B2 - Image processing device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は画像処理装置に関し、特
に斜め線やエッジ部の再現性を改善した画像処理装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus, and more particularly to an image processing apparatus with improved reproducibility of oblique lines and edges.

【０００２】[0002]

【従来の技術】電子スチルカメラ等の画像処理装置にお
いては、電子ズーム処理や画像の回転処理のような座標
変換処理が施されている。例えば、電子スチルカメラで
撮影時に生ずる手ぶれに起因する撮影画像の回転ズレ
は、得られた画像データをアドレス（座標）変換により
回転処理して補償される。その際、必要な新たな画素を
生成するためには４点加重平均処理による画素補間手法
が用いられる。2. Description of the Related Art In an image processing apparatus such as an electronic still camera, coordinate transformation processing such as electronic zoom processing and image rotation processing is performed. For example, a rotational shift of a captured image due to a camera shake that occurs at the time of capturing with an electronic still camera is compensated for by rotating the obtained image data by address (coordinate) conversion. At this time, a pixel interpolation method using a four-point weighted average process is used to generate necessary new pixels.

【０００３】図７は、上記座標変換に基づく回転処理の
原理を説明するための図で、細線で示される原画を、θ
だけ回転して斜め走査による太線画像を得る際のアドレ
ス（座標）位置関係を示している。図中、白丸はメモリ
に記憶された実画素を示し、黒丸はメモリから読み出す
仮想画素を示す。各アドレス位置Ｐ（００），Ｐ（１
０），Ｐ（２０），Ｐ（０１），Ｐ（１１），Ｐ（２
１），Ｐ（０２），Ｐ（１２），Ｐ（２２）対応の画素
データがフィールドメモリに書き込まれており、これら
アドレス位置の画素データを用いて、位置Ｐ（００）を
中心にしてθだけ回転した後の太線で示す対応アドレス
位置Ｑ（１０），Ｑ（２０），Ｑ（０１），Ｑ（１
１），Ｑ（２１），…を求め、アドレス信号としてフィ
ールドメモリに送出する。FIG. 7 is a diagram for explaining the principle of the rotation process based on the above coordinate transformation.
This figure shows the address (coordinate) positional relationship when a thick line image is obtained by oblique scanning by rotating only by rotation. In the figure, white circles indicate real pixels stored in the memory, and black circles indicate virtual pixels read from the memory. Each address position P (00), P (1
0), P (20), P (01), P (11), P (2
Pixel data corresponding to 1), P (02), P (12), and P (22) are written in the field memory, and the pixel data at these address positions is used to set θ around the position P (00). Address positions Q (10), Q (20), Q (01), Q (1
1), Q (21),... Are sent to the field memory as address signals.

【０００４】例えば、図７におけるアドレス位置Ｑ（１
０），Ｑ（２０），Ｑ（０１），Ｑ（１１）仮想画素ア
ドレスは、図示の関係から次のようにして求まる。 Ｑ（１０）：ｘ…Ｐ（００）＋ｃｏｓθ ｙ…Ｐ（００）＋ｓｉｎθ Ｑ（２０）：ｘ…Ｐ（００）＋２ｃｏｓθ ＝Ｐ（１０）＋２ｃｏｓθ−１ ｙ…Ｐ（００）＋２ｓｉｎθ ＝Ｐ（１０）＋２ｓｉｎθ Ｑ（０１）：ｘ…Ｐ（００）−ｓｉｎθ ｙ…Ｐ（００）＋ｃｏｓθ Ｑ（１１）：ｘ…Ｐ（００）−ｓｉｎθ＋ｃｏｓθ ＝Ｐ（０１）−ｓｉｎθ＋ｃｏｓθ ｙ…Ｐ（００）＋ｃｏｓθ＋ｓｉｎθ ＝Ｐ（０１）＋ｃｏｓθ＋ｓｉｎθ−１[0004] For example, an address position Q (1
The virtual pixel addresses 0), Q (20), Q (01), and Q (11) are obtained from the relationship shown in the drawing as follows. Q (10): x P (00) + cos θ y P (00) + sin θ Q (20): x P (00) +2 cos θ = P (10) +2 cos θ−1 y P (00) +2 sin θ = P (10 ) +2 sin θ Q (01): x P (00) −sin θ y P (00) + cos θ Q (11): x P (00) −sin θ + cos θ = P (01) −sin θ + cos θ y P (00) + cos θ + sin θ = P (01) + cos θ + sin θ−1

【０００５】図８には、上述Ｘアドレスを発生する回路
例が示されている。ＸＳＴレジスタ１１１Ｘには、最初
に読み出す画素アドレス、本例では０が設定され、ＸＷ
レジスタ１１２Ｘからは、図７に示すＸＷ＝ｃｏｓθが
発生され、Ｘ０レジスタ１１３Ｘからは、図７に示すＸ
０＝−ｓｉｎθが発生されている。加算器１１４Ｘの出
力は、遅延器１１６Ｘで１クロック（１画素分）遅延さ
れる。加算器１１４Ｘは、ＸＷレジスタ１１２Ｘからの
ｃｏｓθと、遅延器１１６Ｘからの出力とを加算する。
遅延器１１６Ｘの出力は、ＸＳＴレジスタ１１１Ｘから
の出力（本例では０）と、加算器１１８Ｘにおいて加算
される。遅延器１１７Ｘは、加算器１１５Ｘの出力を１
Ｈだけ遅延する。加算器１１５Ｘは、Ｘ０レジスタ１１
３Ｘからの−ｓｉｎθと、遅延器１１７Ｘからの出力と
を加算する。加算器１１９Ｘは、遅延器１１７Ｘの出力
と、加算器１１８Ｘの出力とを加算してＸアドレス信号
として出力する。FIG. 8 shows an example of a circuit for generating the X address. In the XST register 111X, a pixel address to be read first, 0 in this example, is set.
XW = cos θ shown in FIG. 7 is generated from the register 112X, and XW shown in FIG.
0 = −sin θ has been generated. The output of the adder 114X is delayed by one clock (one pixel) by the delay unit 116X. The adder 114X adds cos θ from the XW register 112X and the output from the delay unit 116X.
The output of the delay unit 116X is added to the output (0 in this example) from the XST register 111X in the adder 118X. The delay unit 117X outputs the output of the adder 115X to 1
Delay by H. The adder 115X includes the X0 register 11
-Sin θ from 3X and the output from delay unit 117X are added. Adder 119X adds the output of delay unit 117X and the output of adder 118X, and outputs the result as an X address signal.

【０００６】図９は、図８と同様なＹアドレス信号を発
生する回路例が示されている。ＹＳＴレジスタ１１１Ｙ
には、０が設定され、ＹＷレジスタ１１２Ｙからは、図
７に示すＹＷ＝ｓｉｎθが発生され、Ｙ０レジスタ１１
３Ｙからは、図７に示すＹ０＝ｃｏｓθが発生される。
加算器１１４Ｙの出力は遅延器１１６Ｙで１クロック
（１画素分）遅延される。加算器１１４Ｙは、ＹＷレジ
スタ１１２Ｙからのｓｉｎθと、遅延器１１６Ｙからの
出力とを加算する。遅延器１１６Ｙの出力は、ＹＳＴレ
ジスタ１１１Ｙからの出力（本例では０）と、加算器１
１８Ｙにより加算される。遅延器１１７Ｙは、加算器１
１５Ｙの出力を１Ｈだけ遅延する。加算器１１５Ｙは、
Ｙ０レジスタ１１３Ｙからのｃｏｓθと、遅延器１１７
Ｙからの出力とを加算する。加算器１１９Ｙは、遅延器
１１７Ｙの出力と、加算器１１８Ｙの出力とを加算して
Ｙアドレス信号として出力する。FIG. 9 shows an example of a circuit for generating a Y address signal similar to that of FIG. YST register 111Y
Is set to 0, YW = sinθ shown in FIG. 7 is generated from the YW register 112Y, and the Y0 register 11
From 3Y, Y0 = cos θ shown in FIG. 7 is generated.
The output of the adder 114Y is delayed by one clock (one pixel) by the delay unit 116Y. The adder 114Y adds sinθ from the YW register 112Y and the output from the delay unit 116Y. The output of the delay unit 116Y is the output from the YST register 111Y (0 in this example) and the adder 1
18Y. The delay unit 117Y includes the adder 1
The output of 15Y is delayed by 1H. The adder 115Y is
Cos θ from Y0 register 113Y and delay 117
The output from Y is added. Adder 119Y adds the output of delay unit 117Y and the output of adder 118Y, and outputs the result as a Y address signal.

【０００７】上記ＸＳＴレジスタ１１１ＸとＹＳＴレジ
スタ１１１Ｙの設定値を変化させることにより、水平及
び垂直方向の画像のぶれを補正でき、ＸＷレジスタ１１
２Ｘ、ＹＷレジスタ１１２Ｙ、Ｘ０レジスタ１１３Ｘ、
Ｙ０レジスタ１１３Ｙの設定値を変化させることによ
り、回転角度が調整される。By changing the set values of the XST register 111X and the YST register 111Y, the image blur in the horizontal and vertical directions can be corrected.
2X, YW register 112Y, X0 register 113X,
By changing the set value of the Y0 register 113Y, the rotation angle is adjusted.

【０００８】図１０には、図７に示すアドレス変換原理
図を、図１１に示す３対４のアスペクト比（７６８画
素，２４０ライン）に適用し、３０度だけ回転した場合
のアドレス変換図が示されている。この場合、図１１に
示す如く、１画素は縦横が２．４対１の大きさとなる。 このとき、ＸＳＴ＝０ ＸＷ＝０．８６６ Ｘ
０＝−２．４×０．５ ＹＳＴ＝０ ＹＷ＝０．５／２．４ Ｙ０＝０．８
６６ であり、図からも明らかなように、画素数ｍ、ライン数
ｎにおけるＸアドレスＸｍｎとＹアドレスＹｍｎを表す
一般式は次のようになる。 Ｘｍｎ＝ＸＳＴ＋ｍ・ＸＷ＋ｎ・Ｘ０ Ｙｍｎ＝ＹＳＴ＋ｍ・ＹＷ＋ｎ・Ｙ０ 例えば、０ライン目（ｎ＝０）のアドレス（座標）は、 （ＸＹ）＝（０，０），（０．８６６，０．２０８），
（１．７３２，０．４１７），… １ライン目（ｎ＝１）では、（ＸＹ）＝（−１．２，
０．８６６），（−０．３３４，１．０７４），（０．
５３２，１．２８），…となる。ここで、各アドレスの
整数部がアドレスＡｄｄを、少数部が補間係数Ｋを示し
ていることは図から明らかである。FIG. 10 is a diagram showing an address conversion principle in the case where the principle of address conversion shown in FIG. 7 is applied to a 3 to 4 aspect ratio (768 pixels, 240 lines) shown in FIG. 11 and rotated by 30 degrees. It is shown. In this case, as shown in FIG. 11, one pixel has a size of 2.4 to 1 in length and width. At this time, XST = 0 XW = 0.866 X
0 = −2.4 × 0.5 YST = 0 YW = 0.5 / 2.4 Y0 = 0.8
66, and as is apparent from the figure, the general formula representing the X address Xmn and the Y address Ymn in the number of pixels m and the number of lines n is as follows. Xmn = XST + m.XW + n.X0 Ymn = YST + m.YW + n.Y0 For example, the address (coordinate) of the 0th line (n = 0) is (XY) = (0,0), (0.866,0.208) ,
(1.732, 0.417),... In the first line (n = 1), (XY) = (− 1.2,
0.866), (-0.334, 1.074), (0.
532, 1.28),. Here, it is clear from the figure that the integer part of each address indicates the address Add and the decimal part indicates the interpolation coefficient K.

【０００９】上記補間処理は、例えば図１２に示すよう
な４点加重方式を用いるのが好ましい。メモリから読み
出すべきアドレス位置Ｑは、図のように、Ｘ１とＸ２を
定めると、周囲の４点Ｐ（１１），Ｐ（２１），Ｐ（１
２），Ｐ（２２）の加重平均を用いて、下式により求め
る。 Ｑ＝（１−Ｋｙ）Ｘ１＋Ｋｙ・Ｘ２ Ｘ１＝（１−Ｋｘ）Ｐ（１１）＋ＫｘＰ（２１） Ｘ２＝（１−Ｋｘ）Ｐ（１２）＋ＫｘＰ（２２） したがって、 Ｑ＝（１−Ｋｘ）（１−Ｋｙ）Ｐ（１１）＋Ｋｘ（１−Ｋｙ）Ｐ（２１） ＋Ｋｙ（１−Ｋｘ）Ｐ（１２）＋Ｋｘ・Ｋｙ・Ｐ（２２）…（１） （１）式の演算は、１サイクル内に４画素アドレスＰ
（１１），Ｐ（２１），Ｐ（１２），Ｐ（２２）を同時
に読み出すことにより実現できる。上記４画素の同時読
み出しは、例えば図１３に示すようなメモリ構成を用い
て行うことができる。For the above-mentioned interpolation processing, it is preferable to use a four-point weighting method as shown in FIG. When X1 and X2 are defined as shown in the figure, the address position Q to be read from the memory is determined by four surrounding points P (11), P (21), P (1).
2) Using the weighted average of P (22), it is obtained by the following equation. Q = (1-Ky) X1 + Ky.X2 X1 = (1-Kx) P (11) + KxP (21) X2 = (1-Kx) P (12) + KxP (22) Therefore, Q = (1-Kx) ( 1−Ky) P (11) + Kx (1−Ky) P (21) + Ky (1−Kx) P (12) + Kx · Ky · P (22) (1) The operation of equation (1) is one cycle Within 4 pixel address P
(11), P (21), P (12), and P (22) can be realized by reading them simultaneously. Simultaneous reading of the four pixels can be performed using a memory configuration as shown in FIG. 13, for example.

【００１０】図１３に示す例では、一度のアドレス供給
により４画素を読み出すことができるように、偶数列、
偶数行専用メモリ（Ａ）、奇数列、偶数行専用メモリ
（Ｂ）、偶数列、奇数行専用メモリ（Ｃ）及び奇数列、
奇数行専用メモリ（Ｄ）の４個の独立メモリを設けてい
る。[0010] In the example shown in FIG. 13, even-numbered columns,
Even row dedicated memory (A), odd column, even row dedicated memory (B), even column, odd row dedicated memory (C) and odd column
Four independent memories of an odd-row dedicated memory (D) are provided.

【００１１】図１４は、上述４点加重平均回路による演
算を行うためにメモリからのデータ読み出し用アドレス
発生回路を示し、列アドレス０〜９ビットと行アドレス
０〜７ビットから奇数列メモリ用列アドレス、偶数列メ
モリ用列アドレス、奇数行メモリ用行アドレスおよび偶
数行メモリ用行アドレスが生成される。列アドレスの０
ビットはセレクト信号ＨＳＥＬとして出力されるととも
に、加算器２１１で、１〜９ビットと加算される。１〜
９ビットが奇数列メモリ用列アドレスとなり、加算器２
１１の出力が偶数列メモリ用列アドレスとなる。同様
に、行アドレスの０ビットはセレクト信号ＶＳＥＬとし
て出力されるとともに、加算器２１２で、１〜７ビット
と加算される。１〜７ビットが奇数行メモリ用行アドレ
スとなり、加算器２１２の出力が偶数行メモリ用行アド
レスとなる。FIG. 14 shows an address generation circuit for reading data from a memory in order to perform an operation by the above-mentioned four-point weighted averaging circuit. An address, a column address for even-numbered memory, a row address for odd-numbered memory, and a row address for even-numbered memory are generated. Column address 0
The bit is output as a select signal HSEL, and is added to 1 to 9 bits by an adder 211. 1 to
9 bits become the column address for the odd-numbered column memory, and the adder 2
The output of 11 becomes the column address for even column memory. Similarly, the 0 bit of the row address is output as the select signal VSEL, and is added by the adder 212 to 1 to 7 bits. Bits 1 to 7 become the row address for the odd-numbered memory, and the output of the adder 212 becomes the row address for the even-numbered memory.

【００１２】図１５にはメモリから読み出したリードデ
ータを用いて（１）式に示す４点加重平均演算を行うた
めの回路例が示されている。図１５において、セレクタ
２１と２２は、図１４で得られたセレクト信号ＨＳＥＬ
が“Ｈ”のときは“Ｈ”端子が、“Ｌ”のときは“Ｌ”
端子が選択され、セレクタ７は、同様にセレクト信号Ｖ
ＳＥＬにより対応する端子が選択される。セレクタ２１
には、偶数列偶数行リードデータと奇数列偶数行リード
データが入力され、セレクタ２２には、偶数列奇数行リ
ードデータと奇数列奇数行リードデータが入力されてい
る。FIG. 15 shows an example of a circuit for performing the four-point weighted averaging operation shown in equation (1) using the read data read from the memory. 15, the selectors 21 and 22 are connected to the select signal HSEL obtained in FIG.
Is “H”, the “H” terminal is “L”, and “L”
Terminal is selected, and the selector 7 similarly selects the select signal V
The corresponding terminal is selected by SEL. Selector 21
Are input with even-column even-row read data and odd-column even-row read data, and the selector 22 is input with even-column odd-row read data and odd-column odd-row read data.

【００１３】セレクタ２１からの２つの出力は、それぞ
れ乗算器１，２により係数（１−Ｋｘ），Ｋｘが乗算さ
れる。乗算器１と２の出力は、加算器５で加算され、セ
レクタ７の２入力端子（Ｌ，Ｈ）に出力される。一方、
セレクタ２２からの２つの出力は、それぞれ乗算器３，
４により係数（１−Ｋｘ），Ｋｘが乗算される。乗算器
３と４の出力は、加算器６で加算され、セレクタ７の他
の２入力端子（Ｌ，Ｈ）に出力される。セレクタ７から
の２つの出力は、上記Ｘ１とＸ２であり、それぞれ乗算
器８，９により係数（１−Ｋｘ），Ｋｘが乗算される。
乗算器８と９の出力は、加算器１０で加算されて補間後
のデータＱが得られる。The two outputs from the selector 21 are multiplied by coefficients (1-Kx) and Kx by multipliers 1 and 2, respectively. The outputs of the multipliers 1 and 2 are added by the adder 5 and output to two input terminals (L, H) of the selector 7. on the other hand,
The two outputs from the selector 22 are connected to multipliers 3 and 3, respectively.
4 is multiplied by coefficients (1-Kx) and Kx. The outputs of the multipliers 3 and 4 are added by the adder 6 and output to the other two input terminals (L, H) of the selector 7. The two outputs from the selector 7 are X1 and X2 described above, and are multiplied by the coefficients (1-Kx) and Kx by the multipliers 8 and 9, respectively.
The outputs of the multipliers 8 and 9 are added by an adder 10 to obtain interpolated data Q.

【００１４】[0014]

【発明が解決しようとする課題】上述のように、４点の
原画素データに基づく補間処理を行う従来の画像処理装
置は、４点の原画素データのうち水平方向と垂直方向に
ある２つの原画素データに基づいて補間データを得てい
るため、以下に述べるように、斜め線やエッジ部を補間
処理する際には、図１６に示すように、斜め線やエッジ
部がギザギザ状になるため表示画面が見づらくなる。As described above, a conventional image processing apparatus that performs interpolation processing based on four points of original pixel data is composed of two points in the horizontal and vertical directions of the four points of original pixel data. Since the interpolation data is obtained based on the original pixel data, as described below, when the diagonal lines and the edge portions are interpolated, the diagonal lines and the edge portions are jagged as shown in FIG. Therefore, the display screen becomes difficult to see.

【００１５】図１６は、斜めエッジの画像で、図におけ
る数値は輝度レベルを示し、１６が白レベルに、０が黒
レベルに対応する。この場合、４隅の輝度レベルは、右
上端が＃１６で他は＃０である。上述従来の補間処理を
施すと、同図に示すように、点線で示される斜線部は本
来、黒部分であるにもかかわらず、多少の輝度レベルを
もつため灰色がかってしまい、また完全に黒レベルであ
る部分も若干明るくなってしまい、斜め線部が不明瞭と
なるばかりでなく、白部分と黒部分の境界部がギザギザ
な表示となってしまうという問題がある。FIG. 16 shows an image of a diagonal edge. Numerical values in the figure indicate luminance levels, 16 corresponding to a white level, and 0 corresponding to a black level. In this case, the brightness levels at the four corners are # 16 at the upper right corner and # 0 at the other corners. When the above-described conventional interpolation processing is performed, as shown in the figure, the hatched portion indicated by the dotted line is grayish because it has a certain luminance level despite being originally a black portion, and is completely black. The level portion also becomes slightly bright, so that not only the oblique line portion becomes unclear, but also the boundary portion between the white portion and the black portion has a jagged display.

【００１６】そこで、本発明の目的は、４点加重平均補
間処理において、斜め線やエッジ部の再現性を向上した
画像処理装置に関する。Accordingly, an object of the present invention is to provide an image processing apparatus which has improved reproducibility of oblique lines and edges in four-point weighted average interpolation processing.

【００１７】[0017]

【課題を解決するための手段】前述の課題を解決するた
め、本発明による画像処理装置は、当該補間画素データ
をその近傍に位置する４点の原画素データに基づいて加
重平均演算により求める演算手段と、上記４点の画像デ
ータのうち少なくとも３点の分布態様に基づいてこの４
点により囲まれる領域内に斜め線のエッジをなすパター
ンが存在することを判定する判定手段と、上記判定手段
が当該４点により囲まれる領域内に斜め線のエッジをな
すパターンが存在することを判定したときには該領域内
の斜め線のエッジをなすパターンに該当する補間画素デ
ータとして上記演算手段に依らず当該４点のいずれかの
原画素データ自体を適用する手段と、を備えて構成され
る。In order to solve the above-mentioned problem, an image processing apparatus according to the present invention calculates an interpolated pixel data by a weighted average operation based on four original pixel data located in the vicinity thereof. Means based on the distribution mode of at least three of the four image data.
Determining means for determining that a pattern forming an oblique line edge exists in an area surrounded by points; and determining that the pattern forming an oblique line edge exists in an area surrounded by the four points. Means for applying any one of the four points of the original pixel data itself as interpolation pixel data corresponding to a pattern forming an edge of a diagonal line in the area when the judgment is made. .

【００１８】[0018]

【作用】本発明では、近傍に位置する４点の画像データ
のうち少なくとも３点の分布態様に基づいて該４点で囲
まれる領域内に斜め線のエッジをなすパターンが存在す
るときに、該領域内の斜め線のエッジをなすパターンに
該当する補間画素データとして４点加重平均演算に依ら
ず当該４点のいずれかの原画素データ自体を用いてい
る。According to the present invention, when a pattern forming an oblique line edge exists in a region surrounded by at least three points based on the distribution mode of at least three points among image data of four points located in the vicinity, As the interpolated pixel data corresponding to the pattern forming the edge of the oblique line in the region, original pixel data itself of any of the four points is used regardless of the four-point weighted average calculation.

【００１９】[0019]

【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。図１は、本発明による画像処理装置の
一実施例を示す構成ブロック図である。同図中、図１５
と同一符号が付されている要素は同様な機能をもつ構成
要素である。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing the configuration of an embodiment of the image processing apparatus according to the present invention. In FIG.
Elements denoted by the same reference numerals are those having the same function.

【００２０】本実施例は、４隅の輝度レベルの相互の大
小関係に基づいて斜め線で区切られた三角部分の状態を
判断し、判断結果に基づいて補間処理を中止したりする
処理を施して再現性の劣化を除去する。例えば、図２
（Ａ）に示すような従来の補間により得られる補間後の
画像データ（図１６と同一）に対して、本実施例による
処理を施す場合を考える。In this embodiment, the state of the triangular portion divided by the diagonal line is determined based on the magnitude relationship between the brightness levels of the four corners, and the interpolation process is stopped based on the determination result. To remove the deterioration of reproducibility. For example, FIG.
A case in which the processing according to the present embodiment is applied to the interpolated image data (same as FIG. 16) obtained by the conventional interpolation as shown in FIG.

【００２１】本実施例においては、４隅の画像データ
（輝度レベル）のうち３点の輝度レベルが“０”であれ
ば、同図（Ｂ）に示すように、これら３点で囲まれた領
域内にある画素の輝度レベルはすべて“０”であるはず
である。したがって、この場合には、Ａ領域の輝度レベ
ルはすべて“０”を得、また、Ｂ領域においては、斜線
が存在する可能性もあるが、本例では４点補間処理を施
して補間データを得ている。In this embodiment, if the luminance level of three points among the image data (luminance levels) at the four corners is "0", the image data is surrounded by these three points as shown in FIG. The luminance levels of the pixels in the area should be all “0”. Therefore, in this case, all the brightness levels in the area A obtain “0”, and in the area B, there is a possibility that an oblique line may exist. In this example, the interpolation data is obtained by performing the four-point interpolation processing. It has gained.

【００２２】原画が斜め線１本の場合のパターンの認識
について図３を参照して説明する。図３（Ａ）の４隅の
各画素輝度レベルをそれぞれ＃１，＃２，＃３，および
＃４とし、当該補間画素の＃１からのｘ方向とｙ方向距
離をそれぞれＫｘとＫｙとすると、 条件（１１）：＃１＝＃４且つ＃１≠＃２且つ＃１≠＃
３のとき、Ｋｘ＝Ｋｙならば、同図（Ｂ）に示す如くパ
ターンと認識され、補間画素は＃１と＃４を結ぶ直線上
にあり、この直線上の画素データとしては、補間処理を
施さずに、＃１または＃４のデータをそのまま出力すれ
ば良い。 条件（１２）：＃２＝＃３且つ＃１≠＃２且つ＃２≠＃
４のとき、１−Ｋｘ＝Ｋｙ（Ｋｘ＝１−Ｋｙ）ならば、
補間画素は、同図（Ｃ）に示すパターンと認識され、補
間画素は＃２と＃３を結ぶ直線上にあり、この直線上の
画素データとしては、補間処理を施さずに＃２または＃
３のデータをそのまま出力すれば良い。The recognition of a pattern in the case where the original image is a single oblique line will be described with reference to FIG. Assuming that the pixel luminance levels at the four corners in FIG. 3A are # 1, # 2, # 3, and # 4, respectively, and the distances of the interpolation pixel from # 1 in the x and y directions are Kx and Ky, respectively. Condition (11): # 1 = # 4 and # 1 ≠ # 2 and # 1 ≠ #
At the time of 3, if Kx = Ky, the pattern is recognized as shown in FIG. 7B, and the interpolated pixel is on a straight line connecting # 1 and # 4. Instead, the data of # 1 or # 4 may be output as it is. Condition (12): # 2 = # 3 and # 1 ≠ # 2 and # 2 ≠ #
At the time of 4, if 1−Kx = Ky (Kx = 1−Ky),
The interpolated pixel is recognized as the pattern shown in FIG. 3C, and the interpolated pixel is on a straight line connecting # 2 and # 3. Pixel data on this straight line is # 2 or # without interpolation processing.
The data of No. 3 may be output as it is.

【００２３】次に、原画が、図４の（Ａ）〜（Ｄ）に示
すような斜めエッジの場合についての処理を説明する。 条件（２１）：＃１＝＃４且つ＃１＝＃２且つ＃１≠＃
３のとき、Ｋｘ＞Ｋｙならば、図４（Ａ）に示す斜めエ
ッジを含む＃１−＃２−＃４を結ぶ三角形（斜線部）の
領域内の画素データとしては、＃１，＃２または＃４の
データをそのまま出力すれば良い。 条件（２２）：＃１＝＃４且つ＃１＝＃３且つ＃１≠＃
２のとき、Ｋｘ＜Ｋｙならば、同図（Ｂ）に示すパター
ンと認識され、斜線の三角形領域内の画素データとして
は、＃１，＃３または＃４の画素データをそのまま出力
すれば良い。 条件（２３）：＃２＝＃３且つ＃１＝＃２且つ＃２≠＃
４のとき、１−Ｋｘ＞Ｋｙならば、同図（Ｃ）に示すパ
ターンと認識され、斜線の三角形領域内の画素データ
は、＃２，＃１または＃３の画素データをそのまま出力
すれば良い。 条件（２４）：＃２＝＃３且つ＃２＝＃４且つ＃１≠＃
２のとき、１−Ｋｘ＜Ｋｙならば、同図（Ｄ）に示すパ
ターンと認識され、斜線の三角形領域内の画素データ
は、＃２，＃３または＃４の画素データをそのまま出力
すれば良い。Next, the processing in the case where the original image has oblique edges as shown in FIGS. 4A to 4D will be described. Condition (21): # 1 = # 4 and # 1 = # 2 and # 1 ≠ #
At the time of 3, if Kx> Ky, the pixel data in the triangular (hatched portion) connecting # 1- # 2- # 4 including the oblique edge shown in FIG. Alternatively, the data of # 4 may be output as it is. Condition (22): # 1 = # 4 and # 1 = # 3 and # 1 ≠ #
In the case of 2, if Kx <Ky, it is recognized as the pattern shown in FIG. 7B, and the pixel data of # 1, # 3 or # 4 may be output as it is as the pixel data in the hatched triangular area. . Condition (23): # 2 = # 3 and # 1 = # 2 and # 2 ≠ #
At the time of 4, if 1−Kx> Ky, the pattern shown in FIG. 4C is recognized, and the pixel data in the hatched triangular area is obtained by directly outputting the pixel data of # 2, # 1 or # 3. good. Condition (24): # 2 = # 3 and # 2 = # 4 and # 1 ≠ #
At the time of 2, if 1−Kx <Ky, the pattern shown in FIG. 4D is recognized, and the pixel data in the hatched triangular area is obtained by directly outputting the pixel data of # 2, # 3 or # 4. good.

【００２４】次に、図４（Ｅ）に示す斜線領域内または
白部領域内に４点がある場合には、４点の画素データ
は、すべて等しくすれば良い。すなわち、 条件（３１）：＃１＝＃２＝＃３＝＃４のときは、Ｋ
ｘ，Ｋｙに無関係に各画素データは＃１，＃２，＃３ま
たは＃４のいずれかのデータをそのまま出力すれば良
い。Next, when there are four points in the hatched area or the white area shown in FIG. 4 (E), all four pixel data may be made equal. That is, Condition (31): When # 1 = # 2 = # 3 = # 4, K
Regardless of x and Ky, each pixel data may be any one of # 1, # 2, # 3 or # 4 as it is.

【００２５】以上から、条件（１１）と（１２）及び
（３１）は、条件（２１）〜（２４）に包含される。こ
れらをまとめると、次の条件（１）〜（４）となる。 条件（１）：＃１＝＃４且つ＃１＝＃２且つＫｘ≧Ｋｙ
ならば、＃１の画素データをそのまま出力する。 条件（２）：＃１＝＃４且つ＃１＝＃３且つＫｘ≦Ｋｙ
ならば、＃１の画素データをそのまま出力する。 条件（３）：＃２＝＃３且つ＃１＝＃２且つ１−Ｋｘ≧
Ｋｙならば、＃２の画素データをそのまま出力する。 条件（４）：＃２＝＃３且つ＃２＝＃４且つ１−Ｋｘ≦
Ｋｙならば、＃２の画素データをそのまま出力する。From the above, the conditions (11), (12) and (31) are included in the conditions (21) to (24). When these are summarized, the following conditions (1) to (4) are satisfied. Condition (1): # 1 = # 4 and # 1 = # 2 and Kx ≧ Ky
Then, the pixel data of # 1 is output as it is. Condition (2): # 1 = # 4 and # 1 = # 3 and Kx ≦ Ky
Then, the pixel data of # 1 is output as it is. Condition (3): # 2 = # 3 and # 1 = # 2 and 1−Kx ≧
If Ky, the pixel data of # 2 is output as it is. Condition (4): # 2 = # 3 and # 2 = # 4 and 1−Kx ≦
If Ky, the pixel data of # 2 is output as it is.

【００２６】本実施例は、図１５に示す従来の回路を基
本としつつ、セレクタ１１、大小比較回路１２と１３、
ＡＮＤゲート１４〜１７、ＯＲゲート１８と１９が付加
されている。The present embodiment is based on the conventional circuit shown in FIG. 15 and further comprises a selector 11, size comparison circuits 12 and 13,
AND gates 14 to 17 and OR gates 18 and 19 are added.

【００２７】大小比較回路１２は、上記条件（１）〜
（４）における＃１〜＃４の相対的大きさの関係を判断
する回路で、＃１＝＃２，＃１＝＃３，＃１＝＃４，＃
２＝＃３，＃２＝＃４のとき各出力端子から出力を発生
する。また、大小比較回路１３は、Ｋｘ，Ｋｙ，１−Ｋ
ｘの相互の大小関係を判断する回路であり、Ｋｘ≧Ｋ
ｙ，Ｋｘ≦Ｋｙ，１−Ｋｘ≧Ｋｙ，１−Ｋｘ≦Ｋｙのと
き各出力端子から出力を発生する。The magnitude comparison circuit 12 satisfies the above conditions (1) to (5).
A circuit for determining the relative size relationship of # 1 to # 4 in (4), where # 1 = # 2, # 1 = # 3, # 1 = # 4, #
When 2 = # 3 and # 2 = # 4, an output is generated from each output terminal. In addition, the magnitude comparison circuit 13 calculates Kx, Ky, 1−K
x is a circuit for determining the mutual magnitude relationship of x
When y, Kx ≦ Ky, 1−Kx ≧ Ky, 1−Kx ≦ Ky, an output is generated from each output terminal.

【００２８】大小比較回路１２と１３の各出力は、図示
のごとく、ＡＮＤゲート１４〜１７に入力される。した
がって、ＡＮＤゲート１４，１５，１６及び１７から
は、条件（１），（２），（３）及び（４）に応答して
出力が生成される。ＡＮＤゲート１４と１５の出力はＯ
Ｒゲート１８に、ＡＮＤゲート１６と１７の出力はＯＲ
ゲート１９に入力されるから、ＯＲゲート１８と１９の
出力は、セレクタ１１の制御信号としてセレクタ１１に
送出される。つまり、条件（１）と（２）の場合には＃
１の画素データを、条件（３）と（４）の場合には＃２
の画素データをセレクタ１１で選択するような制御が行
われる。そのため、セレクタ１１の入力端子１１ａ，１
１ｂ及び１１ｃには、４点加重平均補間データである加
算器１０の出力、＃１のデータ及び＃２のデータが供給
されている。The outputs of the magnitude comparison circuits 12 and 13 are input to AND gates 14 to 17 as shown in the figure. Therefore, outputs are generated from the AND gates 14, 15, 16 and 17 in response to the conditions (1), (2), (3) and (4). The outputs of AND gates 14 and 15 are O
The output of the AND gates 16 and 17 is OR
Since the signals are input to the gate 19, the outputs of the OR gates 18 and 19 are sent to the selector 11 as control signals for the selector 11. That is, in the case of conditions (1) and (2), #
1 in the case of conditions (3) and (4).
Is performed such that the selector 11 selects the pixel data. Therefore, the input terminals 11a, 1
1b and 11c are supplied with the output of the adder 10, the data of # 1, and the data of # 2, which are four-point weighted average interpolation data.

【００２９】図５には、大小比較回路１２と１３の構成
例が示されている。例えば、減算器１２１で得られる＃
１データと＃２データの差データがＮＯＲゲート１２２
に入力され、入力がすべて“Ｌ”のとき、“Ｈ”が出力
されるような構成である。FIG. 5 shows a configuration example of the magnitude comparison circuits 12 and 13. For example, # obtained by the subtractor 121
The difference data between 1 data and # 2 data is NOR gate 122
, And when all inputs are “L”, “H” is output.

【００３０】また、２つのデータに若干のマージンを見
越して、冗長性をもたせた回路が図６に示されている。
本例では、２つのデータの差が予め定めた許容値ｘ内に
あるときは、両データは同一と判断して処理を行う。そ
のため、減算器１２１で得られる２つのデータの差の絶
対値Ｂを絶対値回路１２３で求め、コンパレータ１２４
で、この絶対値と許容値Ａ（＝ｘ）とを比較し、Ａ≧Ｂ
であるとき出力を発生する。FIG. 6 shows a circuit provided with redundancy in consideration of a slight margin between two data.
In this example, when the difference between the two data is within a predetermined allowable value x, the processing is performed by determining that the two data are the same. Therefore, the absolute value B of the difference between the two data obtained by the subtractor 121 is obtained by the absolute value circuit 123, and the absolute value B is obtained by the comparator 124.
Then, the absolute value is compared with the allowable value A (= x), and A ≧ B
Generates output when.

【００３１】[0031]

【発明の効果】以上説明したように、本発明による画像
処理装置によれば、４点加重平均にある画素補間を行う
際、斜め線や斜めエッジが含まれている場合にもシャー
プで斜め線やエッジ部分の再現性の劣化を回避すること
ができる。As described above, according to the image processing apparatus of the present invention, when performing pixel interpolation in a four-point weighted average, even if an oblique line or an oblique edge is included, a sharp oblique line is obtained. Also, it is possible to avoid the deterioration of the reproducibility of the edge portion.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明による画像処理装置の一実施例を示す構
成ブロック図である。FIG. 1 is a configuration block diagram showing an embodiment of an image processing apparatus according to the present invention.

【図２】図１に示す実施例の動作を説明するための図で
ある。FIG. 2 is a diagram for explaining the operation of the embodiment shown in FIG. 1;

【図３】図１に示す実施例の動作を説明するための図で
ある。FIG. 3 is a diagram for explaining the operation of the embodiment shown in FIG. 1;

【図４】図１に示す実施例の動作を説明するための図で
ある。FIG. 4 is a diagram for explaining the operation of the embodiment shown in FIG. 1;

【図５】図１に示す実施例の大小比較回路の構成例を示
すブロック図である。FIG. 5 is a block diagram showing a configuration example of a magnitude comparison circuit of the embodiment shown in FIG. 1;

【図６】図１に示す実施例の大小比較回路の他の構成例
を示すブロック図である。FIG. 6 is a block diagram showing another configuration example of the magnitude comparison circuit of the embodiment shown in FIG. 1;

【図７】本発明の実施例における画像回転原理を示すア
ドレス生成原理図である。FIG. 7 is an address generation principle diagram showing an image rotation principle in the embodiment of the present invention.

【図８】図７に示す原理図によりＸアドレスを生成する
ための回路図である。FIG. 8 is a circuit diagram for generating an X address based on the principle diagram shown in FIG. 7;

【図９】図７に示す原理図によりＹアドレスを生成する
ための回路図である。FIG. 9 is a circuit diagram for generating a Y address based on the principle diagram shown in FIG. 7;

【図１０】図７に示す原理を実際の画像回転に適用した
場合のアドレス生成原理を示す図である。FIG. 10 is a diagram showing an address generation principle when the principle shown in FIG. 7 is applied to actual image rotation.

【図１１】図１０に示す原理図の基本となる画像構成図
である。FIG. 11 is an image configuration diagram that is the basis of the principle diagram shown in FIG. 10;

【図１２】本発明の実施例における補間処理回路７での
補間処理を４点加重平均演算により行う原理図である。FIG. 12 is a principle diagram of performing an interpolation process by an interpolation processing circuit 7 by a four-point weighted average calculation in the embodiment of the present invention.

【図１３】図１２に示す補間処理を行うのに用いられる
メモリ構成図である。FIG. 13 is a memory configuration diagram used for performing the interpolation processing shown in FIG. 12;

【図１４】図１２に示す補間処理で用いられるメモリ読
み出し用のアドレス生成回路の一例を示す回路図であ
る。FIG. 14 is a circuit diagram showing an example of an address generation circuit for memory reading used in the interpolation processing shown in FIG. 12;

【図１５】図１２に示す補間処理の一例を示す回路図で
ある。15 is a circuit diagram illustrating an example of the interpolation processing illustrated in FIG.

【図１６】従来の画像処理装置の問題点を説明するため
の図である。FIG. 16 is a diagram for explaining a problem of a conventional image processing apparatus.

【符号の説明】[Explanation of symbols]

１〜４，８，９ 乗算器 ５，６，１０ 加算器 ７，１１，２１，２２ セレクタ １２，１３ 大小比較回路 １４〜１７ ＡＮＤゲート １８，１９ ＯＲゲート 1-4,8,9 multiplier 5,6,10 adder 7,11,21,22 selector 12,13 size comparison circuit 14-17 AND gate 18,19 OR gate

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 3/40 H04N 5/14 H04N 5/232 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁷ , DB name) G06T 3/40 H04N 5/14 H04N 5/232

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】当該補間画素データをその近傍に位置する
４点の原画素データに基づいて加重平均演算により求め
る演算手段と、 上記４点の画像データのうち少なくとも３点の分布態様
に基づいてこの４点により囲まれる領域内に斜め線のエ
ッジをなすパターンが存在することを判定する判定手段
と、 上記判定手段が当該４点により囲まれる領域内に斜め線
のエッジをなすパターンが存在することを判定したとき
には該領域内の斜め線のエッジをなすパターンに該当す
る補間画素データとして上記演算手段に依らず当該４点
のいずれかの原画素データ自体を適用する手段と、 を備えたことを特徴とする画像処理装置。A calculating means for obtaining the interpolated pixel data by a weighted average calculation based on four original pixel data located in the vicinity thereof; and a distribution mode of at least three of the four image data. Determining means for determining that a pattern forming an edge of a diagonal line exists in an area surrounded by the four points; and a pattern forming an edge of the diagonal line in the area surrounded by the four points. Means for applying any one of the four points of the original pixel data itself as interpolation pixel data corresponding to a pattern forming an edge of a diagonal line in the area when it is determined that An image processing apparatus characterized by the above-mentioned.