JPH06178192A - Picture processor - Google Patents
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- JPH06178192A JPH06178192A JP4350254A JP35025492A JPH06178192A JP H06178192 A JPH06178192 A JP H06178192A JP 4350254 A JP4350254 A JP 4350254A JP 35025492 A JP35025492 A JP 35025492A JP H06178192 A JPH06178192 A JP H06178192A
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- 238000010586 diagram Methods 0.000 description 23
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/403—Edge-driven scaling; Edge-based scaling
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
- Picture Signal Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は画像処理装置に関し、特
に斜め線やエッジ部の再現性を改善した画像処理装置に
関する。
【0002】
【従来の技術】電子スチルカメラ等の画像処理装置にお
いては、電子ズーム処理や画像の回転処理のような座標
変換処理が施されている。例えば、電子スチルカメラで
撮影時に生ずる手ぶれに起因する撮影画像の回転ズレ
は、得られた画像データをアドレス(座標)変換により
回転処理して補償される。その際、必要な新たな画素を
生成するためには4点加重平均処理による画素補間手法
が用いられる。
【0003】図7は、上記座標変換に基づく回転処理の
原理を説明するための図で、細線で示される原画を、θ
だけ回転して斜め走査による太線画像を得る際のアドレ
ス(座標)位置関係を示している。図中、白丸はメモリ
に記憶された実画素を示し、黒丸はメモリから読み出す
仮想画素を示す。各アドレス位置P(00),P(1
0),P(20),P(01),P(11),P(2
1),P(02),P(12),P(22)対応の画素
データがフィールドメモリに書き込まれており、これら
アドレス位置の画素データを用いて、位置P(00)を
中心にしてθだけ回転した後の太線で示す対応アドレス
位置Q(10),Q(20),Q(01),Q(1
1),Q(21),…を求め、アドレス信号としてフィ
ールドメモリに送出する。
【0004】例えば、図7におけるアドレス位置Q(1
0),Q(20),Q(01),Q(11)仮想画素ア
ドレスは、図示の関係から次のようにして求まる。
Q(10):x…P(00)+cosθ
y…P(00)+sinθ
Q(20):x…P(00)+2cosθ
=P(10)+2cosθ−1
y…P(00)+2sinθ
=P(10)+2sinθ
Q(01):x…P(00)−sinθ
y…P(00)+cosθ
Q(11):x…P(00)−sinθ+cosθ
=P(01)−sinθ+cosθ
y…P(00)+cosθ+sinθ
=P(01)+cosθ+sinθ−1
【0005】図8には、上述Xアドレスを発生する回路
例が示されている。XSTレジスタ111Xには、最初
に読み出す画素アドレス、本例では0が設定され、XW
レジスタ112Xからは、図7に示すXW=cosθが
発生され、X0レジスタ113Xからは、図7に示すX
0=−sinθが発生されている。加算器114Xの出
力は、遅延器116Xで1クロック(1画素分)遅延さ
れる。加算器114Xは、XWレジスタ112Xからの
cosθと、遅延器116Xからの出力とを加算する。
遅延器116Xの出力は、XSTレジスタ111Xから
の出力(本例では0)と、加算器118Xにおいて加算
される。遅延器117Xは、加算器115Xの出力を1
Hだけ遅延する。加算器115Xは、X0レジスタ11
3Xからの−sinθと、遅延器117Xからの出力と
を加算する。加算器119Xは、遅延器117Xの出力
と、加算器118Xの出力とを加算してXアドレス信号
として出力する。
【0006】図9は、図8と同様なYアドレス信号を発
生する回路例が示されている。YSTレジスタ111Y
には、0が設定され、YWレジスタ112Yからは、図
7に示すYW=sinθが発生され、Y0レジスタ11
3Yからは、図7に示すY0=cosθが発生される。
加算器114Yの出力は遅延器116Yで1クロック
(1画素分)遅延される。加算器114Yは、YWレジ
スタ112Yからのsinθと、遅延器116Yからの
出力とを加算する。遅延器116Yの出力は、YSTレ
ジスタ111Yからの出力(本例では0)と、加算器1
18Yにより加算される。遅延器117Yは、加算器1
15Yの出力を1Hだけ遅延する。加算器115Yは、
Y0レジスタ113Yからのcosθと、遅延器117
Yからの出力とを加算する。加算器119Yは、遅延器
117Yの出力と、加算器118Yの出力とを加算して
Yアドレス信号として出力する。
【0007】上記XSTレジスタ111XとYSTレジ
スタ111Yの設定値を変化させることにより、水平及
び垂直方向の画像のぶれを補正でき、XWレジスタ11
2X、YWレジスタ112Y、X0レジスタ113X、
Y0レジスタ113Yの設定値を変化させることによ
り、回転角度が調整される。
【0008】図10には、図7に示すアドレス変換原理
図を、図11に示す3対4のアスペクト比(768画
素,240ライン)に適用し、30度だけ回転した場合
のアドレス変換図が示されている。この場合、図11に
示す如く、1画素は縦横が2.4対1の大きさとなる。
このとき、XST=0 XW=0.866 X
0=−2.4×0.5
YST=0 YW=0.5/2.4 Y0=0.8
66
であり、図からも明らかなように、画素数m、ライン数
nにおけるXアドレスXmnとYアドレスYmnを表す
一般式は次のようになる。
Xmn=XST+m・XW+n・X0
Ymn=YST+m・YW+n・Y0
例えば、0ライン目(n=0)のアドレス(座標)は、
(XY)=(0,0),(0.866,0.208),
(1.732,0.417),…
1ライン目(n=1)では、(XY)=(−1.2,
0.866),(−0.334,1.074),(0.
532,1.28),…となる。ここで、各アドレスの
整数部がアドレスAddを、少数部が補間係数Kを示し
ていることは図から明らかである。
【0009】上記補間処理は、例えば図12に示すよう
な4点加重方式を用いるのが好ましい。メモリから読み
出すべきアドレス位置Qは、図のように、X1とX2を
定めると、周囲の4点P(11),P(21),P(1
2),P(22)の加重平均を用いて、下式により求め
る。
Q=(1−Ky)X1+Ky・X2
X1=(1−Kx)P(11)+KxP(21)
X2=(1−Kx)P(12)+KxP(22)
したがって、
Q=(1−Kx)(1−Ky)P(11)+Kx(1−Ky)P(21)
+Ky(1−Kx)P(12)+Kx・Ky・P(22)…(1)
(1)式の演算は、1サイクル内に4画素アドレスP
(11),P(21),P(12),P(22)を同時
に読み出すことにより実現できる。上記4画素の同時読
み出しは、例えば図13に示すようなメモリ構成を用い
て行うことができる。
【0010】図13に示す例では、一度のアドレス供給
により4画素を読み出すことができるように、偶数列、
偶数行専用メモリ(A)、奇数列、偶数行専用メモリ
(B)、偶数列、奇数行専用メモリ(C)及び奇数列、
奇数行専用メモリ(D)の4個の独立メモリを設けてい
る。
【0011】図14は、上述4点加重平均回路による演
算を行うためにメモリからのデータ読み出し用アドレス
発生回路を示し、列アドレス0〜9ビットと行アドレス
0〜7ビットから奇数列メモリ用列アドレス、偶数列メ
モリ用列アドレス、奇数行メモリ用行アドレスおよび偶
数行メモリ用行アドレスが生成される。列アドレスの0
ビットはセレクト信号HSELとして出力されるととも
に、加算器211で、1〜9ビットと加算される。1〜
9ビットが奇数列メモリ用列アドレスとなり、加算器2
11の出力が偶数列メモリ用列アドレスとなる。同様
に、行アドレスの0ビットはセレクト信号VSELとし
て出力されるとともに、加算器212で、1〜7ビット
と加算される。1〜7ビットが奇数行メモリ用行アドレ
スとなり、加算器212の出力が偶数行メモリ用行アド
レスとなる。
【0012】図15にはメモリから読み出したリードデ
ータを用いて(1)式に示す4点加重平均演算を行うた
めの回路例が示されている。図15において、セレクタ
21と22は、図14で得られたセレクト信号HSEL
が“H”のときは“H”端子が、“L”のときは“L”
端子が選択され、セレクタ7は、同様にセレクト信号V
SELにより対応する端子が選択される。セレクタ21
には、偶数列偶数行リードデータと奇数列偶数行リード
データが入力され、セレクタ22には、偶数列奇数行リ
ードデータと奇数列奇数行リードデータが入力されてい
る。
【0013】セレクタ21からの2つの出力は、それぞ
れ乗算器1,2により係数(1−Kx),Kxが乗算さ
れる。乗算器1と2の出力は、加算器5で加算され、セ
レクタ7の2入力端子(L,H)に出力される。一方、
セレクタ22からの2つの出力は、それぞれ乗算器3,
4により係数(1−Kx),Kxが乗算される。乗算器
3と4の出力は、加算器6で加算され、セレクタ7の他
の2入力端子(L,H)に出力される。セレクタ7から
の2つの出力は、上記X1とX2であり、それぞれ乗算
器8,9により係数(1−Kx),Kxが乗算される。
乗算器8と9の出力は、加算器10で加算されて補間後
のデータQが得られる。
【0014】
【発明が解決しようとする課題】上述のように、4点の
原画素データに基づく補間処理を行う従来の画像処理装
置は、4点の原画素データのうち水平方向と垂直方向に
ある2つの原画素データに基づいて補間データを得てい
るため、以下に述べるように、斜め線やエッジ部を補間
処理する際には、図16に示すように、斜め線やエッジ
部がギザギザ状になるため表示画面が見づらくなる。
【0015】図16は、斜めエッジの画像で、図におけ
る数値は輝度レベルを示し、16が白レベルに、0が黒
レベルに対応する。この場合、4隅の輝度レベルは、右
上端が#16で他は#0である。上述従来の補間処理を
施すと、同図に示すように、点線で示される斜線部は本
来、黒部分であるにもかかわらず、多少の輝度レベルを
もつため灰色がかってしまい、また完全に黒レベルであ
る部分も若干明るくなってしまい、斜め線部が不明瞭と
なるばかりでなく、白部分と黒部分の境界部がギザギザ
な表示となってしまうという問題がある。
【0016】そこで、本発明の目的は、4点加重平均補
間処理において、斜め線やエッジ部の再現性を向上した
画像処理装置に関する。
【0017】
【課題を解決するための手段】前述の課題を解決するた
め、本発明による画像処理装置は、当該補間画素データ
をその近傍に位置する4点の原画素データに基づいて加
重平均演算により求める演算手段と、上記4点の画像デ
ータの分布態様に基づいてこの4点により囲まれる領域
内に斜め線のエッジをなすパターンが存在することを判
定する判定手段と、上記判定手段が当該4点により囲ま
れる領域内に斜め線のエッジをなすパターンが存在する
ことを判定したときには該領域内の斜め線のエッジをな
すパターンに該当する補間画素データとして上記演算手
段に依らず当該4点のいずれかの原画素データ自体を適
用する手段と、を備えて構成される。
【0018】
【作用】本発明では、近傍に位置する4点の画像データ
の分布態様に基づいて該4点で囲まれる領域内に斜め線
のエッジをなすパターンが存在するときに、該領域内の
斜め線のエッジをなすパターンに該当する補間画素デー
タとして4点加重平均演算に依らず当該4点のいずれか
の原画素データ自体を用いている。
【0019】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。図1は、本発明による画像処理装置の
一実施例を示す構成ブロック図である。同図中、図15
と同一符号が付されている要素は同様な機能をもつ構成
要素である。
【0020】本実施例は、4隅の輝度レベルの相互の大
小関係に基づいて斜め線で区切られた三角部分の状態を
判断し、判断結果に基づいて補間処理を中止したりする
処理を施して再現性の劣化を除去する。例えば、図2
(A)に示すような従来の補間により得られる補間後の
画像データ(図16と同一)に対して、本実施例による
処理を施す場合を考える。
【0021】本実施例においては、4隅の画像データ
(輝度レベル)のうち3点の輝度レベルが“0”であれ
ば、同図(B)に示すように、これら3点で囲まれた領
域内にある画素の輝度レベルはすべて“0”であるはず
である。したがって、この場合には、A領域の輝度レベ
ルはすべて“0”を得、また、B領域においては、斜線
が存在する可能性もあるが、本例では4点補間処理を施
して補間データを得ている。
【0022】原画が斜め線1本の場合のパターンの認識
について図3を参照して説明する。図3(A)の4隅の
各画素輝度レベルをそれぞれ#1,#2,#3,および
#4とし、当該補間画素の#1からのx方向とy方向距
離をそれぞれKxとKyとすると、
条件(11):#1=#4且つ#1≠#2且つ#1≠#
3のとき、Kx=Kyならば、同図(B)に示す如くパ
ターンと認識され、補間画素は#1と#4を結ぶ直線上
にあり、この直線上の画素データとしては、補間処理を
施さずに、#1または#4のデータをそのまま出力すれ
ば良い。
条件(12):#2=#3且つ#1≠#2且つ#2≠#
4のとき、1−Kx=Ky(Kx=1−Ky)ならば、
補間画素は、同図(C)に示すパターンと認識され、補
間画素は#2と#3を結ぶ直線上にあり、この直線上の
画素データとしては、補間処理を施さずに#2または#
3のデータをそのまま出力すれば良い。
【0023】次に、原画が、図4の(A)〜(D)に示
すような斜めエッジの場合についての処理を説明する。
条件(21):#1=#4且つ#1=#2且つ#1≠#
3のとき、Kx>Kyならば、図4(A)に示す斜めエ
ッジを含む#1−#2−#4を結ぶ三角形(斜線部)の
領域内の画素データとしては、#1,#2または#4の
データをそのまま出力すれば良い。
条件(22):#1=#4且つ#1=#3且つ#1≠#
2のとき、Kx<Kyならば、同図(B)に示すパター
ンと認識され、斜線の三角形領域内の画素データとして
は、#1,#3または#4の画素データをそのまま出力
すれば良い。
条件(23):#2=#3且つ#1=#2且つ#2≠#
4のとき、1−Kx>Kyならば、同図(C)に示すパ
ターンと認識され、斜線の三角形領域内の画素データ
は、#2,#1または#3の画素データをそのまま出力
すれば良い。
条件(24):#2=#3且つ#2=#4且つ#1≠#
2のとき、1−Kx<Kyならば、同図(D)に示すパ
ターンと認識され、斜線の三角形領域内の画素データ
は、#2,#3または#4の画素データをそのまま出力
すれば良い。
【0024】次に、図4(E)に示す斜線領域内または
白部領域内に4点がある場合には、4点の画素データ
は、すべて等しくすれば良い。すなわち、
条件(31):#1=#2=#3=#4のときは、K
x,Kyに無関係に各画素データは#1,#2,#3ま
たは#4のいずれかのデータをそのまま出力すれば良
い。
【0025】以上から、条件(11)と(12)及び
(31)は、条件(21)〜(24)に包含される。こ
れらをまとめると、次の条件(1)〜(4)となる。
条件(1):#1=#4且つ#1=#2且つKx≧Ky
ならば、#1の画素データをそのまま出力する。
条件(2):#1=#4且つ#1=#3且つKx≦Ky
ならば、#1の画素データをそのまま出力する。
条件(3):#2=#3且つ#1=#2且つ1−Kx≧
Kyならば、#2の画素データをそのまま出力する。
条件(4):#2=#3且つ#2=#4且つ1−Kx≦
Kyならば、#2の画素データをそのまま出力する。
【0026】本実施例は、図15に示す従来の回路を基
本としつつ、セレクタ11、大小比較回路12と13、
ANDゲート14〜17、ORゲート18と19が付加
されている。
【0027】大小比較回路12は、上記条件(1)〜
(4)における#1〜#4の相対的大きさの関係を判断
する回路で、#1=#2,#1=#3,#1=#4,#
2=#3,#2=#4のとき各出力端子から出力を発生
する。また、大小比較回路13は、Kx,Ky,1−K
xの相互の大小関係を判断する回路であり、Kx≧K
y,Kx≦Ky,1−Kx≧Ky,1−Kx≦Kyのと
き各出力端子から出力を発生する。
【0028】大小比較回路12と13の各出力は、図示
のごとく、ANDゲート14〜17に入力される。した
がって、ANDゲート14,15,16及び17から
は、条件(1),(2),(3)及び(4)に応答して
出力が生成される。ANDゲート14と15の出力はO
Rゲート18に、ANDゲート16と17の出力はOR
ゲート19に入力されるから、ORゲート18と19の
出力は、セレクタ11の制御信号としてセレクタ11に
送出される。つまり、条件(1)と(2)の場合には#
1の画素データを、条件(3)と(4)の場合には#2
の画素データをセレクタ11で選択するような制御が行
われる。そのため、セレクタ11の入力端子11a,1
1b及び11cには、4点加重平均補間データである加
算器10の出力、#1のデータ及び#2のデータが供給
されている。
【0029】図5には、大小比較回路12と13の構成
例が示されている。例えば、減算器121で得られる#
1データと#2データの差データがNORゲート122
に入力され、入力がすべて“L”のとき、“H”が出力
されるような構成である。
【0030】また、2つのデータに若干のマージンを見
越して、冗長性をもたせた回路が図6に示されている。
本例では、2つのデータの差が予め定めた許容値x内に
あるときは、両データは同一と判断して処理を行う。そ
のため、減算器121で得られる2つのデータの差の絶
対値Bを絶対値回路123で求め、コンパレータ124
で、この絶対値と許容値A(=x)とを比較し、A≧B
であるとき出力を発生する。
【0031】
【発明の効果】以上説明したように、本発明による画像
処理装置によれば、4点加重平均にある画素補間を行う
際、斜め線や斜めエッジが含まれている場合にもシャー
プで斜め線やエッジ部分の再現性の劣化を回避すること
ができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus, and more particularly to an image processing apparatus with improved reproducibility of diagonal lines and edges. 2. Description of the Related Art In an image processing apparatus such as an electronic still camera, coordinate conversion processing such as electronic zoom processing and image rotation processing is performed. For example, a rotation shift of a photographed image caused by camera shake that occurs when photographing with an electronic still camera is compensated by rotating the obtained image data by address (coordinate) conversion. At that time, in order to generate a necessary new pixel, a pixel interpolation method by four-point weighted average processing is used. FIG. 7 is a diagram for explaining the principle of the rotation processing based on the above coordinate conversion. The original image shown by a thin line is represented by θ.
It shows the address (coordinates) positional relationship when the image is rotated by only 1 to obtain a thick line image by oblique scanning. In the figure, white circles represent real pixels stored in the memory, and black circles represent virtual pixels read from the memory. Each address position P (00), P (1
0), P (20), P (01), P (11), P (2
Pixel data corresponding to 1), P (02), P (12), and P (22) are written in the field memory, and the pixel data at these address positions are used to make θ around the position P (00). Corresponding address positions Q (10), Q (20), Q (01), Q (1
1), Q (21), ... Are obtained and sent to the field memory as an address signal. For example, the address position Q (1
The virtual pixel addresses of 0), Q (20), Q (01), Q (11) are obtained as follows from the relationship shown in the figure. Q (10): x ... P (00) + cos θ y ... P (00) + sin θ Q (20): x ... P (00) +2 cos θ = P (10) +2 cos θ-1 y ... P (00) +2 sin θ = P (10 ) +2 sin θ Q (01): x ... P (00) -sin θ y ... P (00) + cos θ Q (11): x ... P (00) -sin θ + cos θ = P (01) -sin θ + cos θ y ... P (00) + cos θ + sin θ = P (01) + cos θ + sin θ−1 FIG. 8 shows an example of a circuit for generating the X address. In the XST register 111X, the pixel address to be read first, 0 in this example, is set, and XW
XW = cos θ shown in FIG. 7 is generated from the register 112X, and X shown in FIG. 7 is generated from the X0 register 113X.
0 = −sin θ has been generated. The output of the adder 114X is delayed by one clock (for one pixel) by the delay device 116X. The adder 114X adds cos θ from the XW register 112X and the output from the delay device 116X.
The output of the delay device 116X is added to the output (0 in this example) from the XST register 111X in the adder 118X. The delay device 117X outputs the output of the adder 115X to 1
Delay by H. The adder 115X is connected to the X0 register 11
The −sin θ from 3X and the output from the delay device 117X are added. The adder 119X adds the output of the delay device 117X and the output of the adder 118X and outputs the result as an X address signal. FIG. 9 shows an example of a circuit for generating a Y address signal similar to that shown in FIG. YST register 111Y
Is set to 0, YW = sin θ shown in FIG. 7 is generated from the YW register 112Y, and the Y0 register 11
From 3Y, Y0 = cos θ shown in FIG. 7 is generated.
The output of the adder 114Y is delayed by one clock (for one pixel) by the delay device 116Y. The adder 114Y adds sin θ from the YW register 112Y and the output from the delay device 116Y. The output of the delay device 116Y is the output from the YST register 111Y (0 in this example) and the adder 1
18Y is added. The delay device 117Y is the adder 1
The output of 15Y is delayed by 1H. The adder 115Y is
Cos θ from the Y0 register 113Y and the delay device 117
Add the output from Y. The adder 119Y adds the output of the delay device 117Y and the output of the adder 118Y and outputs the result as a Y address signal. By changing the set values of the XST register 111X and the YST register 111Y, it is possible to correct the blurring of the image in the horizontal and vertical directions.
2X, YW register 112Y, X0 register 113X,
The rotation angle is adjusted by changing the set value of the Y0 register 113Y. FIG. 10 is an address conversion diagram when the address conversion principle diagram shown in FIG. 7 is applied to the aspect ratio of 3 to 4 (768 pixels, 240 lines) shown in FIG. 11 and rotated by 30 degrees. It is shown. In this case, as shown in FIG. 11, one pixel has a horizontal and vertical size of 2.4: 1. At this time, XST = 0 XW = 0.866 X
0 = −2.4 × 0.5 YST = 0 YW = 0.5 / 2.4 Y0 = 0.8
66, and as is clear from the figure, the general formula expressing the X address Xmn and the Y address Ymn when the number of pixels is m and the number of lines is n is as follows. Xmn = XST + m * XW + n * X0 Ymn = YST + m * YW + n * Y0 For example, the address (coordinates) of the 0th line (n = 0) is (XY) = (0,0), (0.866,0.208) ,
(1.732, 0.417), ... In the first line (n = 1), (XY) = (-1.2,
0.866), (-0.334, 1.074), (0.
532, 1.28), ... Here, it is clear from the figure that the integer part of each address indicates the address Add and the decimal part indicates the interpolation coefficient K. For the interpolation processing, it is preferable to use a 4-point weighting method as shown in FIG. 12, for example. The address position Q to be read from the memory is determined by defining X1 and X2 as shown in the figure, and the four surrounding points P (11), P (21), P (1
2), using the weighted average of P (22), it is calculated by the following formula. Q = (1-Ky) X1 + Ky * X2 X1 = (1-Kx) P (11) + KxP (21) X2 = (1-Kx) P (12) + KxP (22) Therefore, Q = (1-Kx) ( 1-Ky) P (11) + Kx (1-Ky) P (21) + Ky (1-Kx) P (12) + Kx · Ky · P (22) (1) The operation of the formula (1) is one cycle. 4 pixel address P in
This can be realized by reading (11), P (21), P (12), and P (22) at the same time. The simultaneous reading of the four pixels can be performed using a memory configuration as shown in FIG. 13, for example. In the example shown in FIG. 13, even-numbered columns are arranged so that four pixels can be read by supplying an address once.
Even row dedicated memory (A), odd column, even row dedicated memory (B), even column, odd row dedicated memory (C) and odd column,
Four independent memories of the odd row memory (D) are provided. FIG. 14 shows an address generation circuit for reading data from a memory for performing an arithmetic operation by the above-mentioned four-point weighted average circuit, which is composed of column addresses 0 to 9 bits and row addresses 0 to 7 bits for odd column memory columns. An address, a column address for even column memory, a row address for odd row memory, and a row address for even row memory are generated. 0 for column address
The bits are output as the select signal HSEL and added by the adder 211 with bits 1 to 9. 1 to
9 bits become the column address for the odd column memory, and the adder 2
The output of 11 becomes the column address for the even column memory. Similarly, the 0-bit of the row address is output as the select signal VSEL, and is added by the adder 212 to 1 to 7 bits. Bits 1 to 7 become the row address for the odd row memory, and the output of the adder 212 becomes the row address for the even row memory. FIG. 15 shows an example of a circuit for performing the 4-point weighted average calculation shown in the equation (1) using the read data read from the memory. In FIG. 15, the selectors 21 and 22 are the selection signals HSEL obtained in FIG.
"H" terminal when is "H", "L" when "L"
The terminal is selected, and the selector 7 similarly selects the select signal V
The corresponding terminal is selected by SEL. Selector 21
To the selector 22, the even-numbered even-row read data and the odd-numbered even-row read data are input to the selector 22. The two outputs from the selector 21 are multiplied by the coefficients (1-Kx) and Kx by the multipliers 1 and 2, respectively. The outputs of the multipliers 1 and 2 are added by the adder 5 and output to the 2 input terminals (L, H) of the selector 7. on the other hand,
The two outputs from the selector 22 are the multipliers 3 and 3, respectively.
4 multiplies the coefficients (1-Kx) and Kx. The outputs of the multipliers 3 and 4 are added by the adder 6 and output to the other two input terminals (L, H) of the selector 7. The two outputs from the selector 7 are X1 and X2, which are multiplied by the coefficients (1-Kx) and Kx by the multipliers 8 and 9, respectively.
The outputs of the multipliers 8 and 9 are added by the adder 10 to obtain the interpolated data Q. As described above, the conventional image processing apparatus for performing the interpolation processing based on the original pixel data of four points has the horizontal and vertical directions among the original pixel data of four points. Since the interpolation data is obtained based on certain two original pixel data, as described below, when the diagonal line or the edge part is interpolated, the diagonal line or the edge part is jagged as shown in FIG. It becomes difficult to see the display screen. FIG. 16 is an image of an oblique edge, and the numerical values in the figure indicate the luminance level, 16 corresponds to the white level, and 0 corresponds to the black level. In this case, the brightness levels at the four corners are # 16 at the upper right end and # 0 at the other. When the above-described conventional interpolation processing is performed, as shown in the figure, the shaded area indicated by the dotted line is originally a black portion, but has some brightness level, so that it is grayed and completely black. There is a problem that the level part becomes slightly brighter, the diagonal line part becomes unclear, and the boundary part between the white part and the black part becomes jagged. Therefore, an object of the present invention relates to an image processing apparatus which improves the reproducibility of diagonal lines and edge portions in a four-point weighted average interpolation process. In order to solve the above-mentioned problems, the image processing apparatus according to the present invention calculates the weighted average of the interpolated pixel data based on the original pixel data of four points located in the vicinity thereof. The determining means determines the presence of a pattern forming an edge of an oblique line in the area surrounded by the four points based on the distribution mode of the image data of the four points, and the determining means. When it is determined that a pattern forming an edge of a diagonal line exists in an area surrounded by four points, the four points are determined as the interpolation pixel data corresponding to the pattern forming an edge of the diagonal line in the area regardless of the calculation means. And means for applying one of the original pixel data itself. According to the present invention, when a pattern forming an edge of a diagonal line exists in the area surrounded by the four points based on the distribution mode of the image data of the four points located in the vicinity, The original pixel data itself of any of the four points is used as the interpolated pixel data corresponding to the pattern forming the edge of the diagonal line, regardless of the four-point weighted average calculation. Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a configuration block diagram showing an embodiment of an image processing apparatus according to the present invention. In FIG.
Elements having the same reference numerals as are elements having the same function. In this embodiment, the state of the triangular portions separated by diagonal lines is judged based on the mutual magnitude relation of the brightness levels at the four corners, and the interpolation process is stopped based on the judgment result. To eliminate deterioration of reproducibility. For example, in FIG.
Consider a case where the image data after interpolation (same as in FIG. 16) obtained by the conventional interpolation as shown in FIG. In the present embodiment, if the luminance level at three points of the image data (luminance level) at the four corners is "0", it is surrounded by these three points as shown in FIG. The brightness levels of the pixels in the area should all be "0". Therefore, in this case, all the brightness levels in the area A get "0", and there may be diagonal lines in the area B, but in this example, four-point interpolation processing is performed to obtain the interpolation data. It has gained. The recognition of the pattern when the original image has one diagonal line will be described with reference to FIG. Let the pixel brightness levels at the four corners of FIG. 3A be # 1, # 2, # 3, and # 4, respectively, and let the x-direction and y-direction distances of the interpolation pixel from # 1 be Kx and Ky, respectively. Condition (11): # 1 = # 4 and # 1 ≠ # 2 and # 1 ≠ #
In the case of 3, if Kx = Ky, it is recognized as a pattern as shown in FIG. 7B, and the interpolated pixels are on the straight line connecting # 1 and # 4, and the interpolation processing is performed as the pixel data on this straight line. The data of # 1 or # 4 may be output as it is without performing it. Condition (12): # 2 = # 3 and # 1 ≠ # 2 and # 2 ≠ #
When 4, when 1-Kx = Ky (Kx = 1-Ky),
Interpolated pixels are recognized as the pattern shown in FIG. 6C, and the interpolated pixels are on a straight line connecting # 2 and # 3, and the pixel data on this straight line is # 2 or # without performing interpolation processing.
The data of 3 may be output as it is. Next, the processing when the original image is an oblique edge as shown in FIGS. 4A to 4D will be described. Condition (21): # 1 = # 4 and # 1 = # 2 and # 1 ≠ #
If Kx> Ky in the case of 3, the pixel data in the area of the triangle (hatched portion) connecting # 1- # 2- # 4 including the diagonal edges shown in FIG. Alternatively, the data of # 4 may be output as it is. Condition (22): # 1 = # 4 and # 1 = # 3 and # 1 ≠ #
If Kx <Ky in the case of 2, it is recognized as the pattern shown in FIG. 9B, and the pixel data of # 1, # 3, or # 4 may be directly output as the pixel data in the shaded triangular area. . Condition (23): # 2 = # 3 and # 1 = # 2 and # 2 ≠ #
In the case of 4, if 1-Kx> Ky, it is recognized as the pattern shown in FIG. 7C, and if the pixel data in the shaded triangular area is the pixel data of # 2, # 1 or # 3, it is output as it is. good. Condition (24): # 2 = # 3 and # 2 = # 4 and # 1 ≠ #
In the case of 2, if 1−Kx <Ky, it is recognized as the pattern shown in FIG. 7D, and if the pixel data in the shaded triangular area is the pixel data of # 2, # 3 or # 4, it is output as it is. good. Next, if there are four points in the shaded area or white area shown in FIG. 4E, the pixel data at all four points may be made equal. That is, when condition (31): # 1 = # 2 = # 3 = # 4, K
Regardless of x and Ky, each pixel data may be the data of # 1, # 2, # 3 or # 4 as it is. From the above, the conditions (11), (12) and (31) are included in the conditions (21) to (24). These can be summarized as the following conditions (1) to (4). Condition (1): # 1 = # 4 and # 1 = # 2 and Kx ≧ Ky
If so, the pixel data of # 1 is output as it is. Condition (2): # 1 = # 4 and # 1 = # 3 and Kx ≦ Ky
If so, the pixel data of # 1 is output as it is. Condition (3): # 2 = # 3 and # 1 = # 2 and 1-Kx ≧
If it is Ky, the pixel data of # 2 is output as it is. Condition (4): # 2 = # 3 and # 2 = # 4 and 1-Kx ≦
If it is Ky, the pixel data of # 2 is output as it is. This embodiment is based on the conventional circuit shown in FIG. 15, but includes a selector 11, magnitude comparison circuits 12 and 13,
AND gates 14 to 17 and OR gates 18 and 19 are added. The magnitude comparison circuit 12 has the above conditions (1) to (1).
In the circuit for judging the relative size relationship of # 1 to # 4 in (4), # 1 = # 2, # 1 = # 3, # 1 = # 4, #
When 2 = # 3, # 2 = # 4, an output is generated from each output terminal. Further, the magnitude comparison circuit 13 includes Kx, Ky, 1-K.
This is a circuit for judging the mutual magnitude relation of x, and Kx ≧ K
When y, Kx≤Ky, 1-Kx≥Ky, 1-Kx≤Ky, an output is generated from each output terminal. The outputs of the magnitude comparison circuits 12 and 13 are input to the AND gates 14 to 17, as shown in the figure. Therefore, the AND gates 14, 15, 16 and 17 generate outputs in response to the conditions (1), (2), (3) and (4). The outputs of AND gates 14 and 15 are O
The output of the AND gates 16 and 17 is ORed to the R gate 18.
Since it is input to the gate 19, the outputs of the OR gates 18 and 19 are sent to the selector 11 as the control signal of the selector 11. That is, in the case of the conditions (1) and (2), #
In the case of the conditions (3) and (4), the pixel data of 1 is # 2.
The pixel data of 1 is selected by the selector 11. Therefore, the input terminals 11a, 1 of the selector 11
The outputs of the adder 10, which are 4-point weighted average interpolation data, the data of # 1 and the data of # 2 are supplied to 1b and 11c. FIG. 5 shows a configuration example of the magnitude comparison circuits 12 and 13. For example, the value obtained by the subtractor 121 #
The difference data between 1 data and # 2 data is the NOR gate 122.
Is input, and when all the inputs are "L", "H" is output. Further, FIG. 6 shows a circuit in which two data are provided with some margin in consideration of redundancy.
In this example, when the difference between the two data is within a predetermined allowable value x, both data are judged to be the same and are processed. Therefore, the absolute value B of the difference between the two data obtained by the subtractor 121 is calculated by the absolute value circuit 123, and the comparator 124
Then, the absolute value is compared with the allowable value A (= x), and A ≧ B
Produces an output when. As described above, according to the image processing apparatus of the present invention, when the pixel interpolation in the four-point weighted average is performed, the sharpness is obtained even when the oblique line or the oblique edge is included. Thus, it is possible to avoid deterioration of reproducibility of diagonal lines and edge portions.
【図面の簡単な説明】
【図1】本発明による画像処理装置の一実施例を示す構
成ブロック図である。
【図2】図1に示す実施例の動作を説明するための図で
ある。
【図3】図1に示す実施例の動作を説明するための図で
ある。
【図4】図1に示す実施例の動作を説明するための図で
ある。
【図5】図1に示す実施例の大小比較回路の構成例を示
すブロック図である。
【図6】図1に示す実施例の大小比較回路の他の構成例
を示すブロック図である。
【図7】本発明の実施例における画像回転原理を示すア
ドレス生成原理図である。
【図8】図7に示す原理図によりXアドレスを生成する
ための回路図である。
【図9】図7に示す原理図によりYアドレスを生成する
ための回路図である。
【図10】図7に示す原理を実際の画像回転に適用した
場合のアドレス生成原理を示す図である。
【図11】図10に示す原理図の基本となる画像構成図
である。
【図12】本発明の実施例における補間処理回路7での
補間処理を4点加重平均演算により行う原理図である。
【図13】図12に示す補間処理を行うのに用いられる
メモリ構成図である。
【図14】図12に示す補間処理で用いられるメモリ読
み出し用のアドレス生成回路の一例を示す回路図であ
る。
【図15】図12に示す補間処理の一例を示す回路図で
ある。
【図16】従来の画像処理装置の問題点を説明するため
の図である。
【符号の説明】
1〜4,8,9 乗算器
5,6,10 加算器
7,11,21,22 セレクタ
12,13 大小比較回路
14〜17 ANDゲート
18,19 ORゲートBRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a configuration block diagram showing an embodiment of an image processing apparatus according to the present invention. FIG. 2 is a diagram for explaining the operation of the embodiment shown in FIG. FIG. 3 is a diagram for explaining the operation of the embodiment shown in FIG. FIG. 4 is a diagram for explaining the operation of the embodiment shown in FIG. 5 is a block diagram showing a configuration example of a size comparison circuit of the embodiment shown in FIG. FIG. 6 is a block diagram showing another configuration example of the size comparison circuit of the embodiment shown in FIG. FIG. 7 is an address generation principle diagram showing an image rotation principle in the embodiment of the present invention. 8 is a circuit diagram for generating an X address according to the principle diagram shown in FIG. 7. FIG. 9 is a circuit diagram for generating a Y address according to the principle diagram shown in FIG. 7. FIG. FIG. 10 is a diagram showing an address generation principle when the principle shown in FIG. 7 is applied to actual image rotation. 11 is an image configuration diagram which is a basis of the principle diagram shown in FIG. FIG. 12 is a principle diagram of performing interpolation processing by an interpolation processing circuit 7 according to an embodiment of the present invention by a 4-point weighted average calculation. FIG. 13 is a memory configuration diagram used for performing the interpolation process shown in FIG. 12; 14 is a circuit diagram showing an example of a memory read address generation circuit used in the interpolation processing shown in FIG. 12; 15 is a circuit diagram showing an example of the interpolation process shown in FIG. FIG. 16 is a diagram for explaining a problem of the conventional image processing apparatus. [Explanation of reference numerals] 1-4,8,9 multipliers 5,6,10 adders 7,11,12,22 selectors 12,13 size comparison circuits 14-17 AND gates 18,19 OR gates
Claims (1)
データに基づいて加重平均演算により求める演算手段
と、 上記4点の画像データの分布態様に基づいてこの4点に
より囲まれる領域内に斜め線のエッジをなすパターンが
存在することを判定する判定手段と、 上記判定手段が当該4点により囲まれる領域内に斜め線
のエッジをなすパターンが存在することを判定したとき
には該領域内の斜め線のエッジをなすパターンに該当す
る補間画素データとして上記演算手段に依らず当該4点
のいずれかの原画素データ自体を適用する手段と、 を備えたことを特徴とする画像処理装置。Claims: The interpolation pixel data is calculated by a weighted average calculation based on the original pixel data of four points located in the vicinity of the interpolation pixel data; Judgment means for judging that a pattern forming an oblique line edge exists in the enclosed area, and the judgment means judges that a pattern forming an oblique line edge exists in the area surrounded by the four points. Sometimes, a means for applying the original pixel data itself of any of the four points as interpolation pixel data corresponding to a pattern forming an edge of an oblique line in the area, is provided. Image processing device.
Priority Applications (1)
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JPH06178192A true JPH06178192A (en) | 1994-06-24 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008234426A (en) * | 2007-03-22 | 2008-10-02 | Seiko Epson Corp | Image processing method, image processing device, and electronic equipment |
CN113592714A (en) * | 2021-08-05 | 2021-11-02 | 杭州雄迈集成电路技术股份有限公司 | Image amplification method, module and system |
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1992
- 1992-12-03 JP JP35025492A patent/JP3327961B2/en not_active Expired - Fee Related
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