JP3294330B2 - Character display - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明はキャラクタ表示装置に関
し、特にビデオカメラ等に用いて有益なキャラクタ表示
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a character display device, and more particularly to a character display device useful for a video camera or the like.
【0002】[0002]
【従来の技術】従来、ビデオカメラでは撮影者にカメラ
の動作状態や撮影環境等を知らせるために映像以外にタ
イムカウンタやバッテリ残量、「録画中」等の多種多様
のキャラクタを映像に重畳して表示しているものが多
い。かかる表示を行わせるには、一般にキャラクタ情報
を記憶するROM(キャラクタジェネレータ)に記憶さ
せてあるキャラクタを必要時に読み出し映像信号に重畳
させている。2. Description of the Related Art Conventionally, in a video camera, a variety of characters such as a time counter, a battery remaining amount, and "recording" are superimposed on a video in addition to a video in order to inform a photographer of an operation state of the camera and a shooting environment. Many are displayed. In order to perform such display, a character stored in a ROM (character generator) for storing character information is read out and superimposed on a video signal when necessary.
【0003】ところで、近年、半導体メモリの大容量化
に伴い、画像メモリを利用するビデオカメラが注目され
ており、例えば、一旦メモリに書き込んだ画像データ
を、画素を間引きして読み出したり、同じ画素を何回か
読み出すことにより、画像の縮小、拡大効果を得るとい
う電子ズーム機能を搭載したものが知られている。そこ
で、本願出願人はビデオカメラにおいて、更に、例えば
撮像部から入力された映像信号をデジタル化し、メモリ
へ一旦書き込み、カメラに備えた角度センサによる角度
情報により、読み出し軸をカメラの傾きと相殺し合う方
向に走査して読み出し、読み出された映像データを再び
アナログ映像信号に戻すことにより、常にカメラを水平
に保って撮影するのと実質的に同じ効果を得るものを先
に提案、出願している。In recent years, with the increase in the capacity of a semiconductor memory, a video camera using an image memory has attracted attention. For example, image data once written in the memory is read out by thinning out pixels, or the same pixel is read out. An electronic zoom function is known in which an image is read several times to obtain an image reduction / enlargement effect. Therefore, the applicant of the present application further digitizes a video signal input from, for example, an imaging unit, temporarily writes the video signal into a memory, and cancels the readout axis with the tilt of the camera by angle information from an angle sensor provided in the camera. By scanning and reading in the matching direction, and returning the read video data to an analog video signal again, the one that obtains substantially the same effect as shooting with the camera always kept horizontal is proposed and filed first. ing.
【0004】[0004]
【発明が解決しようとしている課題】しかし、上記した
傾き補正装置においては、傾き補正された画像がどれだ
け補正されたのか、また、補正されずとも水平に保たれ
ているのかが撮影者に分らないという不都合がある。そ
こで、キャラクタジェネレータに360°分のキャラク
タを予め記憶させ、角度情報により選択したキャラクタ
を映像信号に重畳し、補正量を表示するという手段も考
えられるが、キャラクタジェネレータの容量が大きくな
るという問題がある。更に、画像の縮小、拡大について
も縮小、拡大画面に表示するキャラクタは、縮小、拡大
する倍率に合わせたキャラクタを予めキャラクタジェネ
レータに用意しておかなければならず、キャラクタジェ
ネレータの容量が更に一層大きくなるという問題があ
る。However, in the above-described tilt correction apparatus, the photographer can know how much the tilt-corrected image has been corrected and whether the image has been kept horizontal without correction. There is a disadvantage that there is no. Therefore, it is conceivable to store a 360-degree character in the character generator in advance, superimpose the character selected based on the angle information on the video signal, and display the correction amount. However, there is a problem that the capacity of the character generator increases. is there. Furthermore, regarding the reduction and enlargement of the image, the character to be displayed on the reduction / enlargement screen must be prepared in advance in the character generator according to the reduction / enlargement ratio, and the capacity of the character generator is further increased. Problem.
【0005】そこで、本発明の目的は、使用者がキャラ
クタ表示を適宜選択でき利便性に優れ、必要とするキャ
ラクタジェネレータの容量を大幅に低減したキャラクタ
表示装置を提供することにある。Therefore, an object of the present invention is to allow a user to use a character.
An object of the present invention is to provide a character display device which is excellent in convenience, can appropriately select a character display, and greatly reduces the required capacity of a character generator.
【0006】[0006]
【課題を解決するための手段】前述の課題を解決するた
め、本発明によるキャラクタ表示装置は、所定の画像処
理が行われた映像データを、映像とは異なる他の態様を
示す情報であるキャラクタとともに表示するようにした
キャラクタ表示装置において、前記画像処理を行う前の
映像データに第1のキャラクタ対応の信号を重畳する第
1の重畳手段と、前記画像処理を行った後の映像データ
に第2のキャラクタ対応の信号を重畳する第2の重畳手
段と、前記第1のキャラクタ対応の信号のみを重畳して
表示する第1の表示モード、前記第2のキャラクタ対応
の信号のみを重畳して表示する第2の表示モード、及び
前記第1のキャラクタ対応の信号と前記第2のキャラク
タ対応の信号とを重畳して表示する第3の表示モードの
うち、少なくとも2つの表示モードを有し、これら表示
モードを選択する表示モード選択手段とを備えて構成さ
れる。ここで、前記表示モード選択手段は、キャラクタ
対応の信号を重畳せずキャラクタを表示しない第4の表
示モードを更に有し、これら表示モードを選択可能にな
される。また、前記画像処理は、撮影時の傾きを補正す
る傾き補正処理であり、前記第1のキャラクタは、傾き
補正処理による補正量を示すキャラクタである。 In order to solve the above-mentioned problems, a character display device according to the present invention has a predetermined image processing device.
In the character display device configured to display the processed video data together with a character which is information indicating another aspect different from the video, the image data before the image processing is performed.
The first character corresponding to the first character is superimposed on the video data.
1 superimposing means, and video data after performing the image processing.
Second superimposing means for superimposing a signal corresponding to the second character on
And superimpose only the signal corresponding to the first character.
First display mode to be displayed, corresponding to the second character
A second display mode in which only the signals are superimposed and displayed, and
The signal corresponding to the first character and the second character
Of the third display mode in which the signal corresponding to the
Of which at least two display modes
Display mode selecting means for selecting a mode.
It is . Here, the display mode selecting means is a character
Fourth table not displaying characters without superimposing the corresponding signal
Display mode, and these display modes can be selected.
Is done. Further, the image processing corrects a tilt at the time of shooting.
The first character is tilted.
This is a character indicating the amount of correction by the correction processing.
【0007】[0007]
【作用】本発明では、映像信号対応のデジタル映像デー
タが記憶されたメモリから読み出された映像データを、
キャラクタデータとともに表示する際、上記キャラクタ
データ信号を上記入力映像信号や上記メモリに記憶され
る上記映像データに重畳する手段により、回転、縮小、
拡大処理等のそれぞれの処理量に応じたキャラクタを用
意する必要をなくし、キャラクタジェネレータの容量を
節減している。特に、傾き補正については、映像の傾き
補正量と常に対応した傾きのキャラクタを表示表示可能
としている。According to the present invention, the video data read from the memory storing the digital video data corresponding to the video signal is
When displayed together with character data, the character data signal is rotated, reduced, reduced by means for superimposing the character data signal on the input video signal or the video data stored in the memory.
This eliminates the need to prepare characters corresponding to the respective processing amounts such as the enlargement processing, thereby reducing the capacity of the character generator. In particular, with regard to the inclination correction, it is possible to display and display a character whose inclination always corresponds to the amount of inclination correction of the video.
【0008】[0008]
【実施例】次に本発明の実施例を図面を参照しながら説
明する。図1は本発明によるキャラクタ表示装置の一実
施例を示す図で、傾き補正機能を有するブロック図であ
る。尚、図の理解を容易にするために、各回路へのクロ
ック信号線及びクロック信号発生回路については図示を
省略した。水平線に対し角度θ傾けたビデオカメラ(図
2(a))で撮影された映像信号(図2(b))を入力
端子INに入力する。入力された映像信号は、A/D変
換器1でデジタル化される。スイッチ回路2は、映像信
号を書きむ時は端子2a側に接続され、一方、キャラク
タジェネレータ(キャラジェネ)9から出力される第1
のキャラクタ(回転量表示キャラクタ:図2中の上向き
矢印)を書き込む時は2b側に切り換え接続される。つ
まり、スイッチ回路2からは第1のキャラクタがミック
スされた映像(図2(c))が出力され、メモリ3に供
給される。第1のキャラクタがミックスされた映像信号
のメモリ3への書き込みは、書き込みコントロール回路
7からのアドレス信号に基づいて図3(a)のように走
査方向に従って行われる。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a diagram showing an embodiment of a character display device according to the present invention, and is a block diagram having a tilt correction function. For easy understanding of the drawings, illustration of clock signal lines to each circuit and a clock signal generation circuit is omitted. A video signal (FIG. 2B) captured by a video camera (FIG. 2A) inclined at an angle θ with respect to the horizontal line is input to an input terminal IN. The input video signal is digitized by the A / D converter 1. The switch circuit 2 is connected to the terminal 2a side when writing a video signal, while the first is output from a character generator (character generator) 9.
When writing the character (rotation amount display character: upward arrow in FIG. 2), the character is switched to the side 2b. That is, a video (FIG. 2C) in which the first character is mixed is output from the switch circuit 2 and supplied to the memory 3. The writing of the video signal in which the first character is mixed into the memory 3 is performed in the scanning direction as shown in FIG. 3A based on the address signal from the writing control circuit 7.
【0009】映像信号のメモリ3からの読み出しは、角
度センサ10からカメラの傾き角度情報(θ)が入力さ
れたマイコン11によって制御される読み出しコントロ
ール回路8のアドレス信号に基づいて、図3(b)のよ
うに書き込みの軸に対してθだけ傾いた軸について行わ
れる。また、ここで映像の水平修正(カメラの傾きに関
わらずカメラを水平に構えて撮っているのと同じ効果が
得られるような修正)が成され、同時に第1のキャラク
タが角度θだけ回転されたことになる(図2(d))。
メモリ3から読み出された映像信号は、補間処理回路4
で補間処理される。The video signal is read from the memory 3 based on the address signal of the read control circuit 8 controlled by the microcomputer 11 to which the tilt angle information (θ) of the camera is input from the angle sensor 10 as shown in FIG. ) Is performed on an axis inclined by θ with respect to the axis of writing. Also, here, the horizontal correction of the image (correction that obtains the same effect as holding the camera horizontally regardless of the tilt of the camera) is performed, and at the same time, the first character is rotated by the angle θ. (FIG. 2D).
The video signal read from the memory 3 is supplied to an interpolation processing circuit 4
Is interpolated.
【0010】スイッチ回路5は、映像信号を出力する時
は端子5a側に接続され、一方、キャラクタジェネレー
タ9から出力されるタイムカウンタ表示等の第2のキャ
ラクタ(一般キャラクタ:図中“00:00:00”)
を出力する時は端子5b側に切り換え接続される。つま
り、スイッチ回路5からは第2のキャラクタがミックス
された映像信号が出力され、D/A変換器6に供給され
る。D/A変換器6は、入力された映像信号をアナログ
化する。その結果、水平修正された映像信号と、角度θ
だけ回転した第1のキャラクタと、角度補正の影響を受
けない第2のキャラクタが出力端子OUTから出力され
る。マイコン11は、操作部12からの指示信号に従っ
て各種制御を行う。The switch circuit 5 is connected to the terminal 5a side when outputting a video signal, and a second character (general character: "00:00" in the figure) such as a time counter display output from the character generator 9. : 00 ")
Is output and connected to the terminal 5b. That is, a video signal in which the second character is mixed is output from the switch circuit 5 and supplied to the D / A converter 6. The D / A converter 6 converts the input video signal into an analog signal. As a result, the horizontally corrected video signal and the angle θ
The first character rotated by only one rotation and the second character not affected by the angle correction are output from the output terminal OUT. The microcomputer 11 performs various controls according to an instruction signal from the operation unit 12.
【0011】次に、メモリの斜め方向の読み出しについ
て説明する。メモリの画素を斜めに読み出すということ
は図4(a)のように、x−y座標の碁盤目の交点に記
憶された画素を、角度θ傾いたm−n座標の碁盤目の交
点で読み出すことと考えられる。この時、図4(a)か
らも解るように、m−n座標上の点は必ずしもx−y座
標の画素と重なるとは言えない。ここでx−y座標上の
点を実画素、m−n座標上の点を仮想画素とすると、仮
想画素データは一般に近傍4つの実画素データの加重平
均をとることにより導かれる。Next, the reading of the memory in the oblique direction will be described. Reading pixels in the memory obliquely means that pixels stored at the intersection of the xy coordinate grid are read at the intersection of the mn coordinate inclined at an angle θ as shown in FIG. It is considered that. At this time, as can be seen from FIG. 4A, it cannot be said that a point on the mn coordinate necessarily overlaps a pixel on the xy coordinate. Assuming that a point on the xy coordinate is a real pixel and a point on the mn coordinate is a virtual pixel, virtual pixel data is generally derived by taking a weighted average of four neighboring real pixel data.
【0012】今、図4(b)のような位置関係で仮想画
素Qが、実画素P(x,y) 、P(x+1,y) 、P(x,y+1) 、P
(x+1,y+1) に囲まれているとき、仮想画素Qのデータは Q=(1−KY)×X1 +KY×X2 =(1−KX)×(1−KY)×P(x,y) +KY×(1−KY)×P(x+1,y) +KY×(1−KX)×P(x,y+1) +KX×KY×P(x+1,y+1) ・・・・・・(式1) となる。KX、KYは補間係数で、KXは実画素P(x,
y) とP(x,y+1) を結ぶ直線と仮想画素Qの距離、KY
は実画素P(x,y) とP(x+1,y) を結ぶ直線と仮想画素Q
の距離を表す。また、隣合う画素の距離は1なのでK
X、KYは0≦KX<1、0≦KY<1となる。Now, in the positional relationship as shown in FIG. 4B, the virtual pixel Q is changed to the real pixels P (x, y), P (x + 1, y), P (x, y + 1), P (x, y + 1).
When surrounded by (x + 1, y + 1), the data of the virtual pixel Q is: Q = (1−KY) × X1 + KY × X2 = (1−KX) × (1−KY) × P (x , y) + KY × (1-KY) × P (x + 1, y) + KY × (1-KX) × P (x, y + 1) + KX × KY × P (x + 1, y + 1) ... (Equation 1) KX and KY are interpolation coefficients, and KX is the actual pixel P (x,
y), the distance between the straight line connecting P (x, y + 1) and the virtual pixel Q, KY
Is a straight line connecting the real pixel P (x, y) and P (x + 1, y) and the virtual pixel Q
Represents the distance of Also, since the distance between adjacent pixels is 1, K
X and KY satisfy 0 ≦ KX <1 and 0 ≦ KY <1.
【0013】ここで、図5のようにx−y座標を置き、
m−n座標をx−y座標に対して時計の回転方向に角度
θ傾けた時の、任意の仮想画素Q(m0 ,n0 )のx−
y座標[xm0 ,yn0 ]を考える。読み出しスタート
アドレスQ(0,0)のx−y座標を[xst,ys
t]と置くと、各行の読み出しスタートアドレスは、例
えば1行目(n=1)の読み出しスタートアドレスQ
(0,1)=[xst−sinθ,yst+cos
θ]、2行目(n=2)の読み出しスタートアドレスQ
(0,1)=[xst−2×sinθ,yst+2×c
osθ]となり、xに注目すると Xn=0 =xst、 xn=1 =xst−sinθ、 Xn=2 =xst−2×cosθ であり、初項=xst、公差(xo)=−sinθの等
差数列であることが解る。またy軸もx軸同様、初項=
yst、公差(yo)=cosθの等差数列である。し
たがって、n0 行目(n=n0 )の読み出しスタートア
ドレスQ(0,n0 )は[xst−n0 ×sinθ,y
st+n0 ×cosθ]と表すことができる。Here, xy coordinates are set as shown in FIG.
When the mn coordinate is inclined at an angle θ in the clockwise direction with respect to the xy coordinate, the x− of an arbitrary virtual pixel Q (m 0 , n 0 )
Consider the y coordinate [xm 0 , yn 0 ]. The xy coordinates of the read start address Q (0,0) are represented by [xst, ys
t], the read start address of each row is, for example, the read start address Q of the first row (n = 1).
(0,1) = [xst-sin θ, yst + cos
θ], the read start address Q of the second row (n = 2)
(0,1) = [xst−2 × sin θ, yst + 2 × c
os θ], and focusing on x, X n = 0 = xst, x n = 1 = xst−sin θ, X n = 2 = xst−2 × cos θ, and the first term = xst and the tolerance (xo) = − sin θ It turns out that it is an arithmetic progression. The y-axis is the same as the x-axis, the first term =
This is an arithmetic progression of ys, tolerance (yo) = cos θ. Accordingly, the read start address Q of n 0 th row (n = n 0) (0 , n 0) is [xst-n 0 × sinθ, y
st + n 0 × cos θ].
【0014】また、n0 行目の読み出しスタートアドレ
スから画素を順に読み出していくと各列のアドレスは、
例えば1列目(m=1)の時はQ(1,n0 )=[xs
t−n0 ×sinθ+cosθ,yst+n0 ×cos
θ+sinθ]、2列目(m=2)の時はQ(2,n
0 )=[xst−n0 ×sinθ+2×cosθ,ys
t+n0 ×cosθ+2×sinθ]と、x軸は初項=
xst−n0 ×sinθ、公差(xw)=cosθの等
差数列、y軸は初項=yst+n0 ×cosθ、公差
(yw)=sinθの等差数列であることが解る。[0014] In addition, the address of each row of the pixels from the read-out start address of n 0 line will read the order is,
For example, for the first column (m = 1), Q (1, n 0 ) = [xs
t−n 0 × sin θ + cos θ, yst + n 0 × cos
θ + sin θ], Q (2, n) in the second column (m = 2)
0 ) = [xst−n 0 × sin θ + 2 × cos θ, ys
t + n 0 × cos θ + 2 × sin θ] and the x-axis is the first term =
It can be seen that an arithmetic progression of xst−n 0 × sin θ, tolerance (xw) = cos θ, and a y-axis is an arithmetic progression of first term = yst + n 0 × cos θ, tolerance (yw) = sin θ.
【0015】したがって、任意の仮想画素Q(m0 ,n
0 )のx−y軸座標は、 xm0 =xst+n0 ×xo+m0 ×xw =xst+n0 ×(−sinθ)+m0 ×cosθ・・(式2) yn0 =yst+n0 ×yo+m0 ×YW =yst+n0 ×cosθ+m0 ×sinθ・・・・・(式3) と表すことが出来る。Therefore, any virtual pixel Q (m 0 , n
X-y-axis coordinate of 0), xm 0 = xst + n 0 × xo + m 0 × xw = xst + n 0 × (-sinθ) + m 0 × cosθ ·· ( Equation 2) yn 0 = yst + n 0 × yo + m 0 × YW = yst + n 0 × cos θ + m 0 × sin θ (Expression 3)
【0016】例えば、ここで図6に示すように、xst
=0、yst=0、θ=30°とおくとQ(2,1)は
(式2)、(式3)により X2 =0−sin30°+2×cos30°=1.23 y1 =0+cos30°+2×sin30°=1.87 となる。この図6のP(1,1) 、P(2,1) 、P(1,2) 、P
(2,2) を図4(b)のP(x,y) 、P(x+1,y) 、P(x,y+
1) 、P(x+1,y+1) に対応させると図5のx、KX、
y、KYはそれぞれ x=1 (1.23の整数部) KX=0.23 (1.23の小数部) y=1 (1.87の整数部) KY=0.87 (1.87の小数部) となる。つまり(式2)の解の整数部、小数部がそれぞ
れ(式1)のx、KXに相当し、(式3)の解の整数
部、小数部がそれぞれ(式1)のy、KYに相当する。For example, as shown in FIG.
= 0, ys = 0, θ = 30 °, Q (2,1) can be calculated by the following equations (Equation 2) and (Equation 3). X2 = 0−sin30 ° + 2 × cos30 ° = 1.23 y1 = 0 + cos30 ° + 2 × sin 30 ° = 1.87. P (1,1), P (2,1), P (1,2), P
(2,2) is converted to P (x, y), P (x + 1, y), P (x, y +) in FIG.
1) and P (x + 1, y + 1), x, KX,
y and KY are respectively x = 1 (an integer part of 1.23) KX = 0.23 (a decimal part of 1.23) y = 1 (an integer part of 1.87) KY = 0.87 (an integer part of 1.87) Decimal part). That is, the integer part and the decimal part of the solution of (Equation 2) correspond to x and KX of (Equation 1), respectively, and the integer part and the decimal part of the solution of (Equation 3) correspond to y and KY of (Equation 1), respectively. Equivalent to.
【0017】したがって、一例として、図7に示す回路
100により仮想画素Q(m,n)データを読み出すこ
とができる。同図中、100は、図1の100に対応
し、21〜24はメモリ、29は(式1)を行う演算ブ
ロック、27は(式2)、(式3)を行う演算ブロッ
ク、25は書き込みコントロール回路、26は読み出し
コントロール回路、28はマイコン、INは入力端子、
OUTは出力端子をそれぞれ示す。仮想画素Qを読み出
すということは(式1)が演算出来ればよく、これを実
現させるには4つの画素P(x,y) 、P(x+1,y) 、P(x,y
+1) 、P(x+1,y+1)を同時に読み出さなければならな
い。Therefore, as an example, the virtual pixel Q (m, n) data can be read by the circuit 100 shown in FIG. In the figure, 100 corresponds to 100 in FIG. 1, 21 to 24 are memories, 29 is an operation block for performing (Equation 1), 27 is an operation block for performing (Equation 2) and (Equation 3), and 25 is Write control circuit, 26 is a read control circuit, 28 is a microcomputer, IN is an input terminal,
OUT indicates an output terminal. To read out the virtual pixel Q only needs to be able to calculate (Equation 1). To realize this, four pixels P (x, y), P (x + 1, y), P (x, y)
+1) and P (x + 1, y + 1) must be read simultaneously.
【0018】そこで、入力端子23から入力された映像
信号は、メモリ21〜24の4つのメモリに書き込みコ
ントロール回路25のアドレス信号に基づいて図8に示
すように、偶数列、偶数行のデータはメモリ21に、偶
数列、奇数列のデータはメモリ22に、奇数列、偶数行
のデータはメモリ23に、奇数列、奇数行のデータはメ
モリ24に書き込まれる。Then, the video signal input from the input terminal 23 is written into four memories 21 to 24 and the data of the even columns and the even rows are written based on the address signals of the control circuit 25 as shown in FIG. In the memory 21, data of even columns and odd columns are written to the memory 22, data of odd columns and even rows are written to the memory 23, and data of odd columns and odd rows are written to the memory 24.
【0019】かかるメモリ構成によれば、P(x,y) 、P
(x+1,y) 、P(x,y+1) 、P(x+1,y+1) はメモリ21〜2
4に振り分けられるので同時に読み出すことが出来る。
4つのメモリの読み出しは、演算ブロック27で演算さ
れる(式2)、(式3)の解の整数部x、yにより決定
するアドレス信号に基づいて読み出される。According to such a memory configuration, P (x, y), P (x, y)
(x + 1, y), P (x, y + 1), P (x + 1, y + 1) are stored in the memories 21 to 2
4 and can be read simultaneously.
The four memories are read based on the address signals determined by the integer parts x and y of the solutions of (Equation 2) and (Equation 3) calculated by the operation block 27.
【0020】演算ブロック27は、例えば図9のような
構成で実現される。(式2)と(式3)は係数が異なる
同演算なので(式2)で(a)の構成により説明する。
1フィールドごとの読み出しスタート時にxstレジス
タ30、xwレジスタ31、xoレジスタ32のxs
t、xw、xoが傾きθによって決定される(xst
θ、xw=cosθ、xo=−sinθ)。最初の1ク
ロック目(m=0)は、xwレジスタ31からのxwが
加算器33を介して遅延素子35(1クロック遅延)
へ、xoレジスタ32からのxoが加算器34を介して
遅延素子36(1ライン遅延)へ入力され、遅延素子3
6からの出力はない。The operation block 27 is realized by, for example, a configuration as shown in FIG. Since (Equation 2) and (Equation 3) are the same operation with different coefficients, the explanation will be made with (Equation 2) using the configuration of (a).
Xs of xst register 30, xw register 31, and xo register 32 at the start of reading for each field
t, xw, and xo are determined by the gradient θ (xst
θ, xw = cos θ, xo = −sin θ). In the first first clock (m = 0), xw from the xw register 31 is added to the delay element 35 (one clock delay) via the adder 33.
, Xo from the xo register 32 is input to the delay element 36 (one-line delay) via the adder 34,
No output from 6.
【0021】2クロック目(m=1)は、1クロック目
に遅延素子35に供給されたxwが出力され、加算器3
7の端子b、加算器33の端子bに供給される。加算器
33の端子bに遅延素子35から供給されたxwは、加
算器33の端子aにxwレジスタ31から供給されたx
wと加算され,xw+xwつまり、2×xwとなって遅
延素子35に供給される。At the second clock (m = 1), xw supplied to the delay element 35 at the first clock is output.
7 and the terminal b of the adder 33. The xw supplied from the delay element 35 to the terminal b of the adder 33 is the xw supplied from the xw register 31 to the terminal a of the adder 33.
w, and is added to the delay element 35 as xw + xw, that is, 2 × xw.
【0022】3クロック目(m=2)も同様に、2クロ
ック目に遅延素子35に供給された2×xwが出力され
加算器37の端子b、加算器33の端子bに供給され
る。つまり同様の考えで、任意のm0 +1クロック目
(m=m0 )では加算器37の端子bにはm0 ×xwが
供給されることになる。xwは、1ライン読み出し終え
るごとに一旦リセットされるので任意のラインのm0 +
1クロック目についても加算器37の端子にはm0 ×x
wが供給されることになる。Similarly, at the third clock (m = 2), 2 × xw supplied to the delay element 35 at the second clock is output and supplied to the terminal b of the adder 37 and the terminal b of the adder 33. In other words, based on the same idea, m 0 × xw is supplied to the terminal b of the adder 37 at an arbitrary m 0 +1 clock (m = m 0 ). Since xw is reset once each time one line is read, m 0 +
Also for the first clock, the terminal of the adder 37 is m 0 × x
w will be supplied.
【0023】遅延素子36はライン遅延素子で、2ライ
ン目の1クロック目まで出力がないので1ライン目(n
=0)は加算器38の端子b、及び加算器34の端子b
に信号入力がなく、加算器38の端子aに毎クロックx
oレジスタ32から供給されるwoがそのまま遅延素子
36に供給される。The delay element 36 is a line delay element, and there is no output until the first clock of the second line.
= 0) is the terminal b of the adder 38 and the terminal b of the adder 34
No signal is input to the terminal a of the adder 38 and every clock x
The wo supplied from the o register 32 is supplied to the delay element 36 as it is.
【0024】2ライン目(n=1)のm0 クロック目
は、1ライン目のm0 クロック目に遅延素子36に供給
されxoが出力され、加算器38の端子b、加算器34
の端子bに供給される。加算器34の端子bに遅延素子
36から供給されたxoは、加算器33のaにxoレジ
スタから供給されたxoと加算され、xo+xoつま
り、2×xoと成り遅延素子36に供給される。[0024] m 0 clock of the second line (n = 1) is, xo is supplied to the delay element 36 to m 0 clock of the first line is output, the terminal b of the adder 38, the adder 34
Is supplied to the terminal b. The xo supplied from the delay element 36 to the terminal b of the adder 34 is added to the xo supplied from the xo register to the a of the adder 33, and becomes xo + xo, that is, 2 × xo, and is supplied to the delay element 36.
【0025】3ライン目(n=2)のm0 クロック目も
同様に、2ライン目のm0 クロック目に遅延素子36に
供給された2×xoが出力され加算器38の端子b、加
算器34の端子bに供給される。つまり同様の考えで、
任意のn0 +1ライン目(n=n0 )のm0 クロック目
では加算器38の端子bにはn0 ×xoが供給されるこ
とになる。したがって、m=m0 、n=n0 の時、加算
器37の端子a、bにはそれぞれxst、m0 ×xw
が、加算器38の端子a、bにはそれぞれ加算器37の
出力、n0 ×xoが供給され、出力端子にはxst+m
0 ×xw+n0 ×xoが出力され、(式2)が演算され
たことになる。Similarly, at the m 0 clock of the third line (n = 2), 2 × xo supplied to the delay element 36 is output at the m 0 clock of the second line, and the terminal b of the adder 38 Is supplied to the terminal b of the container 34. In other words, with the same idea,
At the m 0 clock of the arbitrary n 0 +1 line (n = n 0 ), n 0 × xo is supplied to the terminal b of the adder 38. Therefore, when m = m 0 and n = n 0 , the terminals a and b of the adder 37 are xst and m 0 × xw, respectively.
However, the terminals a and b of the adder 38 are supplied with the output of the adder 37, n 0 × xo, respectively, and the output terminal is xst + m
0 × xw + n 0 × xo is output, which means that (Equation 2) has been calculated.
【0026】(式3)は、図9(b)のようなYSTレ
ジスタ40、YWレジスタ41、YOレジスタ42、加
算器43、44、47、48及び遅延素子45、46か
ら成る構成で同様に演算される。(Equation 3) has a similar configuration with the YST register 40, YW register 41, YO register 42, adders 43, 44, 47, 48 and delay elements 45, 46 as shown in FIG. Is calculated.
【0027】前述した通り、(式2)と(式3)の解の
整数部が読み出しアドレスx、yになり、小数部が補間
係数KX、KYになるが、読み出しアドレスについては
メモリを4つに分けたのでそれぞれのメモリに合わせた
アドレスに変換しなければならない。アドレス変換は、
列・行同原理なので列アドレスについてのみ以下説明す
る。As described above, the integer parts of the solutions of (Equation 2) and (Equation 3) become the read addresses x and y, and the decimal parts become the interpolation coefficients KX and KY. Must be converted to addresses suitable for each memory. Address translation is
Since the principle of columns and rows is the same, only the column addresses will be described below.
【0028】列アドレスxが偶数、例えば図8中a点の
様にxa=2Mの時、偶数列用メモリの列アドレス、奇
数列用メモリの列アドレスは共に列アドレス2Mを2で
割った商Mとなる。また、列アドレスxが奇数、例えば
図8中、b点の様にxb =2M+1の時、奇数列用メモ
リの列アドレスはxが偶数時同様、列アドレス2M+1
を2で割った商M(小数点以下切り捨て)となるが、偶
数列用メモリの列アドレスはM+1となる。When the column address x is an even number, for example, xa = 2M as shown at point a in FIG. 8, the column address of the even-numbered column memory and the column address of the odd-numbered column memory are both quotients obtained by dividing the column address 2M by 2. It becomes M. Also, when the column address x is an odd number, for example, when xb = 2M + 1 as shown at point b in FIG. 8, the column address of the memory for the odd number column is the same as the column address 2M + 1 when x is an even number.
Is divided by 2 (rounded down below the decimal point), and the column address of the even-numbered column memory is M + 1.
【0029】したがって、図10(a)の様に、列アド
レスxを1ビットシフト回路50により1ビットシフト
することにより2で割り、この商を奇数列用メモリの列
アドレスとして出力し、またこの商と列アドレスの最下
位ビットを加算器51により加算し、和を偶数列用メモ
リの列アドレスとして出力する。列アドレスが偶数時は
最下位ビットは0となり上記商がそのまま出力され、奇
数時は1であるから上記商に1が加算されて出力され、
上記説明が実現する。Therefore, as shown in FIG. 10A, the column address x is shifted by one bit by the one-bit shift circuit 50, divided by two, and this quotient is output as the column address of the odd-numbered column memory. The least significant bits of the quotient and the column address are added by the adder 51, and the sum is output as the column address of the even-number column memory. When the column address is even, the least significant bit becomes 0 and the quotient is output as it is. When the column address is odd, 1 is added to the quotient and output.
The above description is realized.
【0030】行アドレスについても図10(b)のよう
に1ビットシフト回路60と加算器61により、同時に
奇数行用メモリの行アドレスと偶数行用メモリの行アド
レスが得られる。As for the row address, as shown in FIG. 10B, the 1-bit shift circuit 60 and the adder 61 simultaneously obtain the row address of the odd-numbered memory and the row address of the even-numbered memory.
【0031】このようにしてメモリから同時に読みだし
たP(x,y) 、P(x+1,y) 、P(x,y+1)、P(x+1,y+1)
と、演算ブロック29で算出された(式2)、(式3)
の解の小数である補間係数KX、KYを演算ブロック2
9に入力することにより(式1)を演算することが出来
る。P (x, y), P (x + 1, y), P (x, y + 1), P (x + 1, y + 1) read simultaneously from the memory in this manner.
And (Equation 2) and (Equation 3) calculated by the operation block 29
The interpolation coefficients KX and KY, which are decimal numbers of the solution of
9 can be used to calculate (Equation 1).
【0032】演算ブロック29は、例えば図11のよう
な構成で実現される。スイッチ回路72、82は偶数列
用メモリと奇数列用メモリ72、81の出力データを切
り換え、補間係数1−KXを乗じる乗算器74、84に
供給するもので、またスイッチ回路73、83も同様の
2つのデータを切り換え補間係数KXを乗じる乗算器7
5、85に供給するものである。The operation block 29 is realized, for example, by a configuration as shown in FIG. The switch circuits 72 and 82 switch the output data of the even-numbered column memory and the odd-numbered column memory 72 and 81 and supply the data to the multipliers 74 and 84 for multiplying by the interpolation coefficient 1-KX. Multiplier 7 that switches between the two data items and multiplies by the interpolation coefficient KX
5, 85.
【0033】今、図4(b)のように補間係数KX、1
−KXはそれぞれx+1列データ、x列データに乗じら
れるように規定されているので、つまりxが偶数の時は
KXは奇数列であるx+1列データに乗じられ、1−K
Xは偶数列であるx列データに乗じられ、また、xが奇
数の時はKXは偶数列であるx+1列データに乗じら
れ、1−KXは奇数列であるx列データに乗じられる。
従ってスイッチ回路72、73、82、83は、xが偶
数の時は端子a側に接続し、奇数の時b側に接続するこ
とにより、常に乗算器74、84にはx列データが供給
され、乗算器75、85にはx+1列データが供給され
る。スイッチの切り換えは図10と同様、列アドレスの
最下位ビットで行えばよい。加算器76では、乗算器7
4、75から出力された偶数行のx×(1−KX)、
(x+1)×KXが加算され、X1が出力される。乗算
器84、85では、スイッチ回路82、83から供給さ
れたxと1−Kxを乗じる。加算器86では乗算器8
4、85から出力されたx×(1−KX)、(x+1)
×KXが加算され、×2が出力される。加算器76から
出力されたX1は偶数行データ、加算器86から出力さ
れたX2は奇数行データと考えられるので、列データ同
様の上記処理を行えば(式1)が演算され、同時に仮想
画素Q(m,n)が読み出せたことになる。Now, as shown in FIG. 4B, the interpolation coefficients KX, 1
Since -KX is defined so as to be multiplied by x + 1 column data and x column data, respectively, that is, when x is an even number, KX is multiplied by x + 1 column data which is an odd number column, and 1-K
X is multiplied by x column data which is an even column. When x is odd, KX is multiplied by x + 1 column data which is an even column and 1-KX is multiplied by x column data which is an odd column.
Therefore, the switch circuits 72, 73, 82, and 83 are connected to the terminal a when x is an even number, and connected to the b side when x is an odd number, so that x column data is always supplied to the multipliers 74 and 84. , Multipliers 75 and 85 are supplied with x + 1 column data. The switching of the switch may be performed with the least significant bit of the column address as in FIG. In the adder 76, the multiplier 7
Xx (1-KX) of even-numbered rows output from 4, 75;
(X + 1) × KX is added, and X1 is output. The multipliers 84 and 85 multiply x supplied from the switch circuits 82 and 83 by 1−Kx. In the adder 86, the multiplier 8
Xx (1-KX), (x + 1) output from 4, 85
× KX is added, and × 2 is output. It is considered that X1 output from the adder 76 is even-numbered row data, and X2 output from the adder 86 is odd-numbered row data. This means that Q (m, n) has been read.
【0034】また、式(2)、(3)のxst、yst
は回転の中心の設定によって変動するが、θの関数で表
される。スイッチ回路91により,選択されたX1とX
2は、乗算器92で1−KYが、乗算器93でKYが乗
算され、乗算結果は加算器94で加算されてQ(m,
n)が得られる。Further, xst and yst in the equations (2) and (3)
Varies depending on the setting of the center of rotation, but is represented by a function of θ. X1 and X selected by the switch circuit 91 are selected.
2 is multiplied by 1-KY in a multiplier 92 and KY in a multiplier 93, and the multiplication result is added by an adder 94 to obtain Q (m,
n) is obtained.
【0035】尚、本実施例は傾き補正時のキャラクタ表
示について詳細に説明したが、とりわけこの場合、カメ
ラ自身の傾きに対応して傾くキャラクタを表示すること
により補正量を撮影者に伝えられる点で好ましい。しか
るに縮小処理時についても同様に、メモリに記憶する前
の影像信号にキャラクタを重量すれば、キャラクタ自身
も映像同様の縮小処理を受ける。特に、縮小した画像を
一斉に表示するマルチ画面等で用いれば、それぞれの縮
小画面のキャラクタは独立してアドレスを設定されるこ
となく、全て同じ位置・大きさで表示出来る。拡大につ
いても同様であり、また、メモリをそのまま読み出す場
合、つまり画像処理を行わない場合も当然、メモリに記
憶する前の映像信号にキャラクタを重畳すればキャラク
タは表示することが出来、図1に於いては第1のキャラ
クタが第2のキャラクタを兼ねることも可能となる。Although the present embodiment has described in detail the display of a character at the time of tilt correction, in particular, in this case, the amount of correction can be transmitted to the photographer by displaying a character that tilts in accordance with the tilt of the camera itself. Is preferred. Similarly, when the character is weighed in the image signal before being stored in the memory at the time of the reduction processing, the character itself receives the reduction processing similar to the video. In particular, if the reduced images are used in a multi-screen or the like that simultaneously displays the reduced images, the characters of each reduced screen can be displayed at the same position and size without independently setting addresses. The same applies to the enlargement, and when the memory is read as it is, that is, when the image processing is not performed, the character can be displayed by superimposing the character on the video signal before being stored in the memory. In this case, the first character can also serve as the second character.
【0036】また更に、図1に於いては操作部12よ
り、回転、縮小、拡大等の画像処理に応じてキャラクタ
の態様も変化する第1のキャラクタのみを表示する第1
の表示モードと、画像処理と何ら関係のない第2のキャ
ラクタのみを表示する第2のモードと、第1のキャラク
タ表示モードと第2のキャラクタ表示モードを併用する
第3の表示モードと、キャラクタを全く表示しない第4
のモードの4種類を設定し、これらを適宜選択的に利用
することも可能である。Further, in FIG. 1, the operation unit 12 displays only the first character whose character mode changes in accordance with image processing such as rotation, reduction, enlargement, and the like.
Display mode, a second mode for displaying only the second character having no relation to the image processing, a third display mode for using the first character display mode and the second character display mode in combination, and a character display mode. No display at all 4
It is also possible to set four types of modes and selectively use these as appropriate.
【0037】[0037]
【発明の効果】以上説明したように、本発明によれば、
使用者がキャラクタ表示を適宜選択でき利便性を向上す
ることができる。更に、画像処理された映像信号に表示
するキャラクタが、画像処理のパターン分必要とせず1
つで済むためキャラクタジェネレータの容量を大幅に低
減することが出来、また、画像処理の程度(例えば回転
処理の回転角度等)を表示することが出来る。As described above, according to the present invention,
The user can select the character display as appropriate to improve convenience
Can be Further, the characters to be displayed in the image-processed video signal do not require the number of image processing
Thus, the capacity of the character generator can be significantly reduced, and the degree of image processing (for example, the rotation angle of the rotation processing) can be displayed.
【図1】本発明の一実施例を示す構成ブロック図であ
る。FIG. 1 is a configuration block diagram showing one embodiment of the present invention.
【図2】水平線に対し角度θ傾いたカメラの状態と被写
体及び画像の状態を説明する図である。FIG. 2 is a diagram illustrating a state of a camera inclined by an angle θ with respect to a horizontal line, and states of a subject and an image.
【図3】本発明の実施例におけるメモリの斜め方向読み
出しの概念図である。FIG. 3 is a conceptual diagram of oblique reading of a memory according to an embodiment of the present invention.
【図4】本発明の実施例におけるメモリの斜め方向読み
出し時の画素の状態と位置関係を説明する図である。FIG. 4 is a diagram illustrating the state and positional relationship of pixels at the time of reading the memory in an oblique direction according to the embodiment of the present invention.
【図5】本発明の実施例における実画素と仮想画素の位
置関係の算出を説明する図である。FIG. 5 is a diagram illustrating calculation of a positional relationship between a real pixel and a virtual pixel according to the embodiment of the present invention.
【図6】本発明の実施例における実画素と仮想画素の位
置関係の算出の一例を説明する図である。FIG. 6 is a diagram illustrating an example of calculating a positional relationship between a real pixel and a virtual pixel according to the embodiment of the present invention.
【図7】本発明の実施例におけるメモリの斜め方向読み
出しの構成ブロック図の一例を示す図である。FIG. 7 is a diagram illustrating an example of a configuration block diagram of oblique reading from a memory according to the embodiment of the present invention.
【図8】本発明の実施例におけるメモリ構成説明図であ
る。FIG. 8 is an explanatory diagram of a memory configuration in an embodiment of the present invention.
【図9】本発明の実施例における読み出しアドレス、補
間係数発生回路例を示す図である。FIG. 9 is a diagram showing an example of a read address and interpolation coefficient generation circuit in the embodiment of the present invention.
【図10】本発明の実施例における読み出しアドレスの
他の例を示す図である。FIG. 10 is a diagram showing another example of a read address in the embodiment of the present invention.
【図11】本発明の実施例における補間処理回路例を示
す図である。FIG. 11 is a diagram illustrating an example of an interpolation processing circuit according to an embodiment of the present invention.
1 A/D変換器 2 スイッチ回路 3 メモリ 4 補間回路 6 D/A変換器 7 書き込みコントロール回路 8 読み出しコントロール回路 9 キャラクタジェネレタ 10 角度センサ 11 マイコン 12 操作部 DESCRIPTION OF SYMBOLS 1 A / D converter 2 Switch circuit 3 Memory 4 Interpolation circuit 6 D / A converter 7 Write control circuit 8 Read control circuit 9 Character generator 10 Angle sensor 11 Microcomputer 12 Operation part
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04N 5/225 H04N 5/278 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H04N 5/225 H04N 5/278
Claims (3)
映像とは異なる他の態様を示す情報であるキャラクタと
ともに表示するようにしたキャラクタ表示装置におい
て、前記画像処理を行う前の映像データに第1のキャラクタ
対応の信号を重畳する第1の重畳手段と 、前記画像処理を行った後の映像データに第2のキャラク
タ対応の信号を重畳する第2の重畳手段と、 前記第1のキャラクタ対応の信号のみを重畳して表示す
る第1の表示モード、前記第2のキャラクタ対応の信号
のみを重畳して表示する第2の表示モード、及び前記第
1のキャラクタ対応の信号と前記第2のキャラクタ対応
の信号とを重畳して表示する第3の表示モードのうち、
少なくとも2つの表示モードを有し、これら表示モード
を選択する表示モード選択手段と、 を備えたことを特徴とするキャラクタ表示装置。(1)Predetermined image processing has been performedVideo data,
A character that is information indicating another aspect different from the video
In the character display device that is displayed together
hand,The first character is added to the video data before performing the image processing.
First superimposing means for superimposing the corresponding signal; ,A second character is added to the video data after the image processing.
Second superimposing means for superimposing a signal corresponding to the data, Only the signal corresponding to the first character is superimposed and displayed.
A first display mode, a signal corresponding to the second character
A second display mode in which only the
The signal corresponding to the first character and the signal corresponding to the second character
Of the third display mode in which the signal of
At least two display modes, these display modes
Display mode selection means for selecting A character display device comprising:
応の信号を重畳せずキャラクタを表示しない第4の表示
モードを更に有し、これら表示モードを選択可能になさ
れたことを特徴とする請求項1に記載のキャラクタ表示
装置。 2. The display mode selection means according to claim 1, wherein
4th display that does not display characters without superimposing the corresponding signal
Mode, and these display modes can be selected.
The character display according to claim 1, wherein the character is displayed.
apparatus.
傾き補正処理であり、 前記第1のキャラクタは、傾き補正処理による補正量を
示すキャラクタであることを特徴とする請求項1または
2に記載のキャラクタ表示装置。 3. The image processing device according to claim 1, wherein the image processing corrects a tilt at the time of photographing.
This is a tilt correction process, in which the first character sets a correction amount by the tilt correction process.
2. The character according to claim 1, wherein
3. The character display device according to 2.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21831192A JP3294330B2 (en) | 1992-07-24 | 1992-07-24 | Character display |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21831192A JP3294330B2 (en) | 1992-07-24 | 1992-07-24 | Character display |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0646323A JPH0646323A (en) | 1994-02-18 |
JP3294330B2 true JP3294330B2 (en) | 2002-06-24 |
Family
ID=16717861
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21831192A Expired - Fee Related JP3294330B2 (en) | 1992-07-24 | 1992-07-24 | Character display |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3294330B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4508991B2 (en) * | 2005-09-09 | 2010-07-21 | キヤノン株式会社 | Imaging device |
-
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- 1992-07-24 JP JP21831192A patent/JP3294330B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0646323A (en) | 1994-02-18 |
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