JP2960731B2 - Image processing device - Google Patents
Image processing deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビデオメモリに格納された映像データを可
視的に表示する際、映像の拡大，縮小，回転等の画像処
理を行なう画像処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to an image processing apparatus that performs image processing such as enlargement, reduction, and rotation of an image when visually displaying image data stored in a video memory. About.
撮影装置等より供給される映像情報を拡大，縮小，回
転，スクロール等の画像処理をして可視的に表示する場
合、それぞれの画像処理のみを行なう画像処理回路へ映
像情報が送出されそれぞれの画像処理が行なわれ例えば
CRTに画面表示される。When video information supplied from an imaging device or the like is visually displayed by performing image processing such as enlargement, reduction, rotation, and scrolling, the video information is sent to an image processing circuit that performs only each image processing, and each image is transmitted. Processing is performed, for example
Displayed on the CRT screen.
例えば回転の画像処理を行なう画像処理回路は、第７
図に示すように、中央処理装置（以下CPUと略す）バス
１より供給される信号にてＡアドレス発生回路２は、Ａ
ビデオメモリ３及びＢアドレス発生回路４へアドレス信
号を送出する。Ａビデオメモリ３は不図時の撮影装置よ
り供給される映像情報を前記アドレス信号に従い格納す
るメモリであり、Ｂアドレス発生回路４は前記アドレス
信号を基に第１式で示す乗算及び加算を行ない前記映像
情報を回転後の座標値を表すアドレス信号としてＢビデ
オメモリ５へ送出する。For example, an image processing circuit that performs image processing for rotation is the seventh image processing circuit.
As shown in the figure, a signal supplied from a central processing unit (hereinafter abbreviated as CPU) bus 1 causes an A address generating circuit 2 to
An address signal is sent to the video memory 3 and the B address generation circuit 4. The A video memory 3 is a memory for storing the video information supplied from the photographing device when not shown in accordance with the address signal, and the B address generation circuit 4 performs the multiplication and addition represented by the first equation based on the address signal. The video information is sent to the B-video memory 5 as an address signal representing a coordinate value after rotation.
ここでx0,y0はＡアドレス発生回路２が送出するアド
レス値、X,YはＢアドレス発生回路４が送出するアドレ
ス値である。 Here, x 0 and y 0 are address values sent from the A address generation circuit 2, and X and Y are address values sent from the B address generation circuit 4.
Ｂビデオメモリ５は、Ａビデオメモリ３より供給させ
る映像情報をＢアドレス発生回路４より供給されるアド
レス信号に従い格納し、格納した映像情報を例えばCRT
を備えた表示装置６へ送出する。The B video memory 5 stores the video information supplied from the A video memory 3 in accordance with the address signal supplied from the B address generation circuit 4, and stores the stored video information in, for example, a CRT.
To the display device 6 provided with
以上のように構成することで、撮影装置より供給され
る映像情報は一担Ａビデオメモリ３へ格納されるが、Ｂ
ビデオメモリ５内にはＢアドレス発生回路４が送出する
アドレス信号にて元の映像が回転したように表示される
ように映像情報が格納される。よってＢビデオメモリ５
のアドレス順に映像情報を読み出しそれに同期して表示
画面上を水平走査する、いわゆるラスタースキャンする
ことで表示画面上には元の映像が回転したように表示さ
れる。With the above configuration, the video information supplied from the photographing device is stored in the shared A video memory 3,
Video information is stored in the video memory 5 so that the original video is displayed as if rotated by an address signal sent from the B address generation circuit 4. Therefore, the B video memory 5
The original video is rotated and displayed on the display screen by performing horizontal scanning on the display screen in synchronism with the readout of the video information in the order of the addresses.
従来例によれば、映像の拡大，縮小，回転等、特に回
転の画像処理を行なう場合、上述したように撮影装置が
送出する映像情報を格納するＡビデオメモリと、Ａビデ
オメモリ内の映像情報を画像処理した情報を格納するＢ
ビデオメモリとの二つのビデオメモリを必要とした。し
たがって、画像処理された映像を表示するまでに長時間
を要し、リアルタイムに処理できないという問題点があ
った。According to the conventional example, when performing image processing such as enlargement, reduction, rotation, etc., particularly rotation of an image, an A-video memory for storing the image information transmitted by the photographing apparatus as described above, and the image information in the A-video memory B that stores information obtained by image processing of
Two video memories were required, one with video memory. Therefore, there is a problem that it takes a long time to display the image-processed image, and the image cannot be processed in real time.
又、回転の画像処理を行なう際には上述した回転の式
を実行するための乗算器が必要であることより極めて大
規模かつ高速な演算装置が必要となる。したがって製品
のコストが高価となるという問題点があった。Further, when performing rotation image processing, an extremely large-scale and high-speed arithmetic unit is required because a multiplier for executing the above-described rotation equation is required. Therefore, there was a problem that the cost of the product was high.
本発明は上述したような問題点を解決するためになさ
れたもので、画像処理に要する時間が短く、そして製品
コストの安価な画像処理装置を提供することを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and has as its object to provide an image processing apparatus in which the time required for image processing is short and the product cost is low.
〔課題を解決するための手段とその作用〕 本発明は、ビデオメモリにおけるそれぞれが番地を有
する複数のメモリ素子に記憶されている映像データを、
上記番地を指定することで上記メモリ素子から読み出し
て表示装置の表示面にラスタースキャンしながら表示す
る画像処理装置において、 上記ビデオメモリ内における上記映像データの掃引を開
始するスタート番地と、上記ビデオメモリ上の次に上記
メモリ素子を掃引する番地との差を示す値から上記メモ
リ素子の番地を演算する演算手段を備え、 上記演算手段は、レジスタと加算器とを備え、 上記レジスタは、加算数としての、上記表示面上を水平
方向に最小単位幅走査するときに次にメモリ素子を掃引
する番地との差を示す値であり上記映像データの拡大縮
小値を示すΔX/H及びΔY/H並びに上記表示面上を垂直方
向に最小単位幅走査するときに次に上記メモリ素子を掃
引する番地との差を示す値であり、上記映像データの拡
大縮小値を示すΔX/V及びΔY/Vと、被加算数としての、
上記ビデオメモリ内における映像データの掃引を開始す
る上記スタート番地及び上記加算器が送出する加算結果
とを格納し、上記被加算数を上記番地として上記ビデオ
メモリへ送出し、 上記加算器は、演算開始したときには上記レジスタから
供給される上記加算数と上記被加算数としての上記スタ
ート番地との加算を行い、それ以後、上記最小単位幅走
査する毎に上記レジスタから供給される上記加算数と上
記加算結果との加算を行いその結果を新たな加算結果と
して上記レジスタへ送出する、 ことを特徴とする。[Means for Solving the Problems and Their Actions] The present invention provides video data stored in a plurality of memory elements each having an address in a video memory.
An image processing apparatus which reads out from the memory element by specifying the address and displays it while performing raster scan on a display surface of a display device, comprising: a start address for starting sweeping of the video data in the video memory; Next, there is provided arithmetic means for calculating the address of the memory element from a value indicating a difference between the address and the address at which the memory element is swept. The arithmetic means includes a register and an adder. ΔX / H and ΔY / H indicating the difference from the next address to sweep the memory element when scanning the minimum horizontal unit width on the display surface in the horizontal direction. A value indicating a difference from the next address for sweeping the memory element when the minimum unit width is scanned in the vertical direction on the display surface, and indicates a scaling value of the video data. ΔX / V and ΔY / V, and as the augend,
The start address for starting the sweep of the video data in the video memory and the addition result sent by the adder are stored, and the augend is sent to the video memory as the address, and the adder calculates When started, the addition number supplied from the register is added to the start address as the augend, and thereafter, each time the minimum unit width scan is performed, the addition number supplied from the register and the addition number are added. Adding the result of addition and sending the result to the register as a new addition result.
又、上記演算手段で演算された番地の画像情報を上記
ビデオメモリから読み出す読出回路を備えることもでき
る。Further, a reading circuit for reading out the image information of the address calculated by the calculating means from the video memory can be provided.
上記のように構成することで、演算手段はビデオメモ
リ上のスタート番地とアドレスの変化量を示す値とから
ビデオメモリ上の番地を演算する。この演算された番地
がビデオメモリ上で指定され、その番地に書き込まれて
いる映像が読み出され、CRT等にラスタースキャン表示
される。さらに、レジスタは、映像情報が記憶されるビ
デオメモリへ前回のスキャン時の水平及び垂直方向の値
である被加算数をアドレス信号として送出するととも
に、格納される被加算数、及び前記掃引する値である加
算数を加算器へ送出する。With the above configuration, the calculating means calculates the address on the video memory from the start address on the video memory and the value indicating the amount of change in the address. The calculated address is designated on the video memory, and the video written at that address is read out and raster-scanned on a CRT or the like. Further, the register sends the augend, which is the value in the horizontal and vertical directions at the time of the previous scan, as an address signal to the video memory in which the video information is stored, and stores the augend to be stored, and the value to be swept. Is sent to the adder.
加算器はレジスタより供給される被加算数及び加算数
を加算しその結果を前記レジスタへ送出し、レジスタは
この加算結果を格納する。さらにレジスタは、該加算結
果をアドレス信号としてビデオメモリへ送出するととも
に該加算結果と格納される加算数とを加算器へ送出す
る。このように加算器より送出される加算結果をレジス
タよりアドレス信号としてビデオメモリへ順次送出する
ことで、ビデオメモリは該アドレス信号にて支持される
映像データを表示装置に送出する。The adder adds the augend and the addend supplied from the register and sends the result to the register. The register stores the result of the addition. Further, the register sends the addition result to the video memory as an address signal, and sends the addition result and the number of additions to be stored to the adder. In this way, by sequentially sending the addition result sent from the adder to the video memory as an address signal from the register, the video memory sends the video data supported by the address signal to the display device.
この場合に、レジスタより加算器へ送出する加算数す
なわち値ΔH/H,値ΔV/Vを適宜に設定することで、加算
結果であるアドレス信号を変化させ、表示装置に表示さ
れる映像は拡大，縮小，回転等の画像処理を行なうこと
ができる。In this case, by appropriately setting the number of additions to be sent out from the register to the adder, that is, the value ΔH / H and the value ΔV / V, the address signal as the addition result is changed, and the image displayed on the display device is enlarged. , Image processing such as reduction, rotation, and the like.
このように画像処理を行なうには一つのビデオメモ
リ、レジスタ、加算器を備えればよく、ビデオメモリを
２個必要とせず、又乗算器を必要としない。In order to perform the image processing in this manner, one video memory, a register, and an adder may be provided, and two video memories and a multiplier are not required.
本発明の一実施例を示す第１図において、マルチプレ
クサ11は、不図示の制御回路より制御信号が供給される
ことでデータバス10に接続されるａ側接点に切り替えら
れ、ビデオメモリ14内の掃引を開始する番地、言い替え
るとモニタしようとする画像のスタート番地STX,STY、
映像を表示する際表示画面上にて水平方向へ最小ドット
幅分走査したときビデオメモリ14のメモリ素子上をＸ方
向及びＹ方向へΔＸとΔＹだけ掃引する割合を示すΔX/
H,ΔY/H、映像を表示する際表示画面上にて垂直方向へ
最小ドット幅分走査したときビデオメモリ14のメモリ素
子上でＸ方向及びＹ方向へ掃引する割合を示すΔX/V,Δ
Y/Vの各データをデータバス10より供給され、レジスタ1
2に送出する。尚、TSX,STY等のデータをレジスタ12に格
納後マルチプレクサ11は、後述するフルアダー13の出力
側が接続されるｂ側接点に前記制御信号により切り替え
られる。In FIG. 1 showing an embodiment of the present invention, a multiplexer 11 is switched to an a-side contact connected to a data bus 10 by being supplied with a control signal from a control circuit (not shown). The start address of the sweep, in other words, the start address STX, STY of the image to be monitored,
When displaying an image, when scanning the minimum dot width in the horizontal direction on the display screen, the rate of sweeping the memory element of the video memory 14 in the X and Y directions by ΔX and ΔY is indicated by ΔX /
H, ΔY / H, ΔX / V, Δ indicating the rate of sweeping in the X and Y directions on the memory element of the video memory 14 when scanning by the minimum dot width in the vertical direction on the display screen when displaying an image
Each data of Y / V is supplied from data bus 10, and register 1
Send to 2. After storing the data such as TSX and STY in the register 12, the multiplexer 11 is switched to the b-side contact to which the output side of the full adder 13 described later is connected by the control signal.
ビデオメモリ14は、水平方向のＸ座標と垂直方向のＹ
座標とで定まる番地に画素を記憶する。The video memory 14 has a horizontal X coordinate and a vertical Y coordinate.
The pixel is stored at an address determined by the coordinates.
レジスタ12には前記スタート番地STX及びSTYのデータ
が格納される格納部12a、前記ΔX/H及びΔY/Hのデータ
が格納される格納部12b、前記ΔX/V及びΔY/Vのデータ
が格納される格納部12cを備え、これらの計６個のデー
タが予め格納されている。さらにレジスタ12には被加算
数を送出するＡポート12d、及び加算数を送出するＢポ
ート12eが備わり、それぞれフルアダー13へ接続され、
フルアダー13は前記被加算数と前記加算数との加算を行
ないその結果をマルチプレクサ11のｂ側接点を介して再
度レジスタ12へ送出して、フルアダー13より供給される
加算結果CX/H,CY/H,CX/V,CY/V等のデータが格納部12f及
び12gに格納されるようになっている。The register 12 stores a storage unit 12a for storing the data of the start addresses STX and STY, a storage unit 12b for storing the data of ΔX / H and ΔY / H, and stores the data of ΔX / V and ΔY / V. A storage unit 12c is provided, and these six pieces of data are stored in advance. Further, the register 12 is provided with an A port 12d for transmitting the augend, and a B port 12e for transmitting the augend, each of which is connected to the full adder 13,
The full adder 13 adds the augend and the addend, sends the result to the register 12 again via the b-side contact of the multiplexer 11, and outputs the addition result CX / H, CY / Data such as H, CX / V, and CY / V are stored in the storage units 12f and 12g.
又、被加算数が送出されるＡポート12dはビデオメモ
リ14へ接続され、ビデオメモリ14は前記被加算数をアド
レス信号とし、格納する映像データを読み出し該データ
を例えばCRT（ブラウン管あるいは陰極線管）を備えた
表示装置６へ送出する。表示装置６は供給される映像デ
ータを例えばNTSC方式その他公知のラスタースキャン方
式で画面に可視的に表示する。尚、ビデオメモリ14には
不図示の撮影装置や映像再生装置より適宜映像情報が供
給され、ビデオメモリ14はこの映像情報を格納するもの
である。The A port 12d to which the augend is sent is connected to a video memory 14. The video memory 14 uses the augend as an address signal, reads out video data to be stored, and reads the data, for example, a CRT (CRT or cathode ray tube). To the display device 6 provided with The display device 6 visually displays the supplied video data on a screen by, for example, an NTSC system or a known raster scan system. The video memory 14 is supplied with video information from an unillustrated photographing device or video playback device, and the video memory 14 stores the video information.
上記のように構成される画像処理装置において、ビデ
オメモリ14内に第２図（ａ）に示すような映像15を示す
データが格納されており、その一部分の映像15aについ
て例えば回転の画像処理を行なう場合を説明する 垂直同期信号及び水平同期信号の両方がレジスタ12に
供給されるとき、すなわち第２図（ａ）に示す映像15a
における左上隅の箇所を決定するとき、レジスタ12は前
記左上隅の座標であるSTX及びSTYをレジスタ12の格納部
12aよりＡポート12dを介してフルアダー13へ送出し、Δ
X/V及びΔY/Vをレジスタ12の格納部12cよりＢポート12e
を介してフルアダー13へ送出する。例えば第３図を参照
すれば、ΔX/Vは１、ΔY/Vは−３である。よってフルア
ダー13は、供給されたこれらのデータを基にSTX＋ΔX/V
及びSTY＋ΔY/Vの加算を行ないその結果であるCX/V及び
CY/Vをマルチプレクサ11のｂ側接点を介してレジスタ12
の格納部12gに送出する。又、ビデオメモリ14にはレジ
スタ12のＡポート12dよりSTX及びSTYのデータがアドレ
ス信号として供給され、ビデオメモリ14は、供給された
アドレス信号に該当する第３図に例えば０にて示す映像
データを表示装置６に送出する。表示装置６は、水平同
期信号及び垂直同期信号に同期して供給される映像デー
タを表示画面の左上より走査するので、上述し０にて示
す映像データは、第４図に示すように表示装置６の表示
画面16左上隅に表示される。In the image processing apparatus configured as described above, data indicating an image 15 as shown in FIG. 2A is stored in the video memory 14, and for example, rotation image processing is performed on a part of the image 15a. A case where both the vertical synchronizing signal and the horizontal synchronizing signal are supplied to the register 12, that is, the image 15a shown in FIG.
When determining the location of the upper left corner of the register 12, the register 12 stores the coordinates of the upper left corner, STX and STY, in the storage unit of the register 12.
12a to the full adder 13 via the A port 12d, Δ
X / V and ΔY / V are stored in the B port 12e from the storage unit 12c of the register 12.
To the full adder 13 via For example, referring to FIG. 3, ΔX / V is 1, and ΔY / V is −3. Therefore, the full adder 13 calculates STX + ΔX / V based on these supplied data.
And STY + ΔY / V, and the resulting CX / V and
CY / V is stored in the register 12 via the b-side contact of the multiplexer 11.
To the storage unit 12g. The video memory 14 is supplied with STX and STY data as address signals from the A port 12d of the register 12, and the video memory 14 stores, for example, video data indicated by 0 in FIG. 3 corresponding to the supplied address signals. To the display device 6. Since the display device 6 scans the video data supplied in synchronization with the horizontal synchronization signal and the vertical synchronization signal from the upper left of the display screen, the video data indicated by the above-mentioned 0 is displayed on the display device as shown in FIG. 6 is displayed in the upper left corner of the display screen 16.
次にレジスタ12は、格納部12gよりCX/V及びCY/Vのデ
ータをＡポート12dを介してフルアダー13へ送出すると
ともに格納部12bよりΔX/H及びΔY/HのデータをＢポー
ト12eを介してフルアダー13へ送出する。例えば第３図
を参照すれば、ΔX/Hは３、ΔY/Hは−１である。そして
フルアダー13は、供給されたこれらのデータを基にCX/V
＋ΔX/H及びCY/V＋ΔY/Hの加算を行ないその結果である
CY/H及びCY/Hをレジスタ12の格納部12fに送出する。
又、ビデオメモリ14にはレジスタ12のＡポート12dよりC
X/V及びCY/Vのデータがアドレス信号として供給され、
以下上述した作用により第３図に10にて示すデータは、
第４図に示す表示画面16の左上部に示す“10"の位置に
表示される。Next, the register 12 sends the CX / V and CY / V data from the storage unit 12g to the full adder 13 via the A port 12d, and sends the ΔX / H and ΔY / H data from the storage unit 12b to the B port 12e. To the full adder 13. For example, referring to FIG. 3, ΔX / H is 3, and ΔY / H is −1. Then, the full adder 13 performs CX / V
+ ΔX / H and CY / V + ΔY / H are added and the result is
CY / H and CY / H are sent to the storage unit 12f of the register 12.
Also, the video memory 14 receives the C from the A port 12d of the register 12.
X / V and CY / V data are supplied as address signals,
The data indicated by 10 in FIG.
It is displayed at the position "10" shown at the upper left of the display screen 16 shown in FIG.
次にレジスタ12は、格納部12fよりCX/H及びCY/Hのデ
ータをＡポート12d介してフルアダー13へ送出するとと
もに格納部12bより前記ΔX/H及びΔY/HのデータをＢポ
ート12eを介してフルアダー13へ送出する。そしてフル
アダー13は、供給されたこれらのデータを基にCX/H＋Δ
X/H及びCY/H＋ΔY/Hの加算を行ないその結果であるCX/H
及びCY/Hをマルチプレクサ11のｂ側接点を介してレジス
タ12の格納部12fに送出する。又、ビデオメモリ14には
レジスタ12のＡポート12dよりCX/H及びCY/Hのデータが
アドレス信号として供給され、以下上述した作用にて第
３図に11にて示す映像データは、第４図に示す表示装置
６の表示画面16に表示された“10"の右横の位置である1
1にて示される位置に表示される。以下前述したように
表示画面16における走査が１ドットずつ進む毎にCX/H及
びCY/Hの増分を前回にフルアダー13よる送出された計算
値に加算する計算を順次行ないながら表示画面16の１ラ
イン分繰り返す。Next, the register 12 sends the CX / H and CY / H data from the storage unit 12f to the full adder 13 via the A port 12d, and sends the ΔX / H and ΔY / H data from the storage unit 12b to the B port 12e. To the full adder 13. The full adder 13 calculates CX / H + Δ based on these supplied data.
X / H and CY / H + ΔY / H are added and the resulting CX / H
And CY / H are sent to the storage unit 12f of the register 12 via the b-side contact of the multiplexer 11. The CX / H and CY / H data are supplied as address signals from the A port 12d of the register 12 to the video memory 14, and the video data indicated by 11 in FIG. 1 is the position on the right side of “10” displayed on the display screen 16 of the display device 6 shown in FIG.
It is displayed at the position indicated by 1. As described above, each time the scanning on the display screen 16 advances one dot at a time, the increment of CX / H and CY / H is added to the calculation value previously sent by the full adder 13 while sequentially performing the calculation on the display screen 16. Repeat for lines.
一方、水平同期信号のみがレジスタ12に供給されると
き、レジスタ12はCX/V及びCY/Vを格納部12gよりＡポー
ト12dを介してフルアダー13へ送出するとともにΔX/Y及
びΔY/Vを格納部12cよりＢポート12eを介してフルアダ
ー13へ送出する。例えば第３図を参照すれば、ΔX/Vは
１、ΔY/Vは３である。よってフルアダー13は供給され
たこれらのデータを基にCX/V＋ΔX/V及びCY/V＋ΔY/Vの
加算を行ないその結果であるCX/V及びCY/Vをマルチプレ
クサ11のｂ側接点を介してレジスタ12の格納部12gに送
出する。又、ビデオメモリ14にはレジスタ12のＡポート
12dよりCX/V及びCY/Vのデータがアドレス信号として供
給され、該当する映像データが読み出される。読み出さ
れた映像データは、上述したように第４図に示す表示装
置６の表示画面16に表示される。On the other hand, when only the horizontal synchronizing signal is supplied to the register 12, the register 12 sends CX / V and CY / V from the storage unit 12g to the full adder 13 via the A port 12d, and simultaneously outputs ΔX / Y and ΔY / V. The data is sent from the storage unit 12c to the full adder 13 via the B port 12e. For example, referring to FIG. 3, ΔX / V is 1 and ΔY / V is 3. Therefore, the full adder 13 adds CX / V + ΔX / V and CY / V + ΔY / V based on the supplied data and registers the resulting CX / V and CY / V via the b-side contact of the multiplexer 11. It is sent to 12 storage units 12g. The video memory 14 has an A port of the register 12
From 12d, CX / V and CY / V data are supplied as address signals, and the corresponding video data is read. The read video data is displayed on the display screen 16 of the display device 6 shown in FIG. 4 as described above.
次にレジスタ12は格納部12gよりCX/V及びCY/Vのデー
タをＡポート12dを介してフルアダー13へ送出し、格納
部12bよりΔX/H及びΔY/HのデータをＢポート12eを介し
てフルアダー13へ送出する。例えば第３図を参照すれ
ば、ΔX/Hは３、ΔY/Hは−１である。そしてフルアダー
13は、供給されたこれらのデータを基にCX/V＋ΔX/H及
びCY/V＋ΔY/Hの加算を行ないその結果であるCX/H及びC
Y/Hを格納部12fに送出する。又、ビデオメモリ14にはレ
ジスタ12のＡポート12dよりCX/V及びCY/Vのデータがア
ドレス信号として供給され該当する映像データが読み出
される。読み出された映像データは、上述したように表
示装置６の表示画面16上の先に表示した画素の右隣に表
示される。Next, the register 12 sends the CX / V and CY / V data from the storage unit 12g to the full adder 13 via the A port 12d, and the ΔX / H and ΔY / H data from the storage unit 12b via the B port 12e. To the full adder 13. For example, referring to FIG. 3, ΔX / H is 3, and ΔY / H is −1. And the full adder
13 adds CX / V + ΔX / H and CY / V + ΔY / H based on these supplied data, and outputs CX / H and C
Y / H is sent to the storage unit 12f. The CX / V and CY / V data are supplied as address signals from the A port 12d of the register 12 to the video memory 14, and the corresponding video data is read. The read video data is displayed on the display screen 16 of the display device 6 to the right of the previously displayed pixel as described above.
次にレジスタ12は、格納部12fよりCX/H及びCY/Hのデ
ータをＡポート12dを介してフルアダー13へ送出し、格
納部12bよりΔX/H及びΔY/HのデータをＢポート12eを介
してフルアダー13へ送出する。そしてフルアダー13は、
供給されたこれらのデータを基にCX/H＋ΔX/H及びCY/H
＋ΔY/Hの加算を行ないその結果であるCX/H及びCY/Hを
マルチプレクサ11のｂ側接点を介してレジスタ12の格納
部12fに送出する。又、ビデオメモリ14にはレジスタ12
のＡポート12dよりCX/H及びCY/Hのデータがアドレス信
号として供給されたビデオメモリ14内に該当するデータ
が読み出される。読み出された映像データは、第４図に
示す表示装置６の表示画面16上の先に表示した画素の右
横に表示する。以下前述したようにCX/H及びCY/Hの増分
を前回にフルアダー13より送出された計算値に加算する
計算を順次行ないながら表示画面16の１ライン分繰り返
す。Next, the register 12 sends the CX / H and CY / H data from the storage unit 12f to the full adder 13 via the A port 12d, and sends the ΔX / H and ΔY / H data from the storage unit 12b to the B port 12e. To the full adder 13. And full adder 13
Based on these data supplied, CX / H + ΔX / H and CY / H
+ ΔY / H is added, and the resulting CX / H and CY / H are sent to the storage section 12f of the register 12 via the b-side contact of the multiplexer 11. The video memory 14 has a register 12
The corresponding data is read out from the video memory 14 to which the data of CX / H and CY / H are supplied as address signals from the A port 12d. The read video data is displayed on the right side of the previously displayed pixel on the display screen 16 of the display device 6 shown in FIG. Hereinafter, as described above, the calculation for adding the increment of CX / H and CY / H to the calculation value previously sent from the full adder 13 is sequentially performed, and the calculation is repeated for one line of the display screen 16.
上述したように例えば“回転”の画像処理を行なう場
合第３図に示すように、映像データが格納されたビデオ
メモリ14のマトリックス状に配列されたメモリ素子を斜
めに掃引し読み出された映像データを第４図に示すよう
に、垂直及び水平同期信号に同期して表示画面16上に表
示するので、表示画面に表示される映像は、第２図
（ｂ）に示すように、元の映像と比べると映像が回転し
たように表示される。As described above, for example, in the case of performing "rotation" image processing, as shown in FIG. 3, an image read out by obliquely sweeping memory elements arranged in a matrix of a video memory 14 storing image data. Since the data is displayed on the display screen 16 in synchronization with the vertical and horizontal synchronizing signals as shown in FIG. 4, the image displayed on the display screen is, as shown in FIG. The image is displayed as if it were rotated compared to the image.
又、画像を拡大して画面表示する場合、例えば前記Δ
X/Hを0.5、前記ΔY/Hを０、前記ΔX/Vを０、前記ΔY/V
を0.5と操作者が設定することで、表示画面16上におけ
る水平走査及び垂直走査が２ドット進んでビデオメモリ
14内のメモリ素子が１つ掃引されることより、第５図に
示すように、ビデオメモリ14内の例えばメモリ素子０番
に格納される映像データは、第６図に示すように、表示
画面16上において２倍に拡大されて表示される。以下同
様にビデオメモリ14は掃引されることで表示画面16には
ビデオメモリ14に格納される映像が拡大されて画面表示
される。When the image is enlarged and displayed on the screen, for example, the Δ
X / H is 0.5, ΔY / H is 0, ΔX / V is 0, ΔY / V
Is set to 0.5 by the operator, the horizontal scanning and the vertical scanning on the display screen 16 advance by two dots, and the video memory
Since one memory element in the memory 14 is swept, the video data stored in, for example, the memory element 0 in the video memory 14 as shown in FIG. It is enlarged and displayed twice on 16 above. Hereinafter, similarly, the video memory 14 is swept, so that the image stored in the video memory 14 is enlarged and displayed on the display screen 16.
又、上述した拡大操作とは逆に、ΔX/H,ΔY/H,ΔX/V,
ΔY/Vの値を１を越える数に設定することで、上述した
作用の逆の作用にてビデオメモリ14に格納される映像を
縮小して画面表示することができる。Also, contrary to the above-described enlargement operation, ΔX / H, ΔY / H, ΔX / V,
By setting the value of ΔY / V to a number exceeding 1, the image stored in the video memory 14 can be reduced and displayed on the screen by the reverse operation of the above operation.
又、ΔX/H,ΔY/H,ΔX/V,ΔY/Vの値を適宜に設定する
ことで、ビデオメモリ14に格納される映像を水平方向又
は垂直方向へ傾斜して画面表示させたり、あるいはいわ
ゆるスクロール表示させたりすることができる。Also, by appropriately setting the values of ΔX / H, ΔY / H, ΔX / V, ΔY / V, the image stored in the video memory 14 can be displayed on the screen while being inclined in the horizontal or vertical direction, Alternatively, a so-called scroll display can be performed.
以上のように特に“回転”の画像処理を行なう場合、
画像処理された映像データを格納するビデオメモリが不
要となることより、画像処理された映像を画像表示する
迄の時間が短くなり、さらに第１式に示すような乗算式
を実行する必要がないことから乗算器が不要となり小規
模の画像処理装置で高速に演算処理が可能となる。As described above, especially when performing “rotation” image processing,
Since the video memory for storing the image-processed video data is not required, the time required for displaying the image-processed video is reduced, and it is not necessary to execute the multiplication formula as shown in the first formula. This eliminates the need for a multiplier and enables high-speed arithmetic processing with a small-scale image processing device.
尚、第１図において、レジスタ12のＡポート12dより
ビデオメモリ14へ送出されるアドレス信号のビット数
と、同じく12dよりフルアダー13へ送出される信号のビ
ット数は同じであっても又、異なっていてもどちらでも
良い。In FIG. 1, the number of bits of the address signal transmitted from the A port 12d of the register 12 to the video memory 14 and the number of bits of the signal transmitted from the 12d to the full adder 13 are the same or different. Or both.
又、本実施例において、画像処理後の映像はCRT等の
画面表示することとしているが、表示装置６としては用
紙上に可視的に映像表示するプリンタを用いてもよい。In the present embodiment, the image after the image processing is displayed on a screen such as a CRT. However, the display device 6 may be a printer that visually displays the image on paper.
以上詳述したように本発明によれば、拡大，縮小，回
転等の画面処理を実行するための映像情報を記憶するビ
デオメモリは一つでよく、又“回転”の画像処理を行な
う際、乗算を含む演算を実行する必要がなく、加算演算
にて処理できることより乗算器が不要となる。As described in detail above, according to the present invention, only one video memory for storing video information for executing screen processing such as enlargement, reduction, rotation, etc. is required. There is no need to execute an operation including multiplication, and since the processing can be performed by an addition operation, a multiplier is not required.
したがって、画像処理に要する時間が短くなるととも
に、製品コストの安価な画像処理装置を提供することが
できる。Therefore, it is possible to provide an image processing apparatus in which the time required for image processing is reduced and the product cost is low.
第１図は、本発明の画像処理装置の構成を示すブロック
図、第２図（ａ）は本発明の画像処理装置に備わるビデ
オメモリ内での掃引操作を示す図、第２図（ｂ）は第２
図（ａ）にて掃引された映像を画面表示した図、第３図
は本発明の画像処理装置に備わるビデオメモリ内での掃
引操作を詳細に示した図、第４図はビデオメモリ内の映
像データにおける表示画面上の表示位置を示す図、第５
図は本発明の画像処理装置内のビデオメモリに格納され
る映像データの配列を示す図、第６図は第５図に示す映
像データを拡大する画像処理を行った場合の表示画面上
に表示される映像を示す図、第７図は従来の画像処理装
置を示す図である。 ６……表示装置、12……レジスタ、 13……フルアダー、14……ビデオメモリ。FIG. 1 is a block diagram showing the configuration of the image processing apparatus of the present invention, FIG. 2 (a) is a view showing a sweep operation in a video memory provided in the image processing apparatus of the present invention, and FIG. 2 (b) Is the second
FIG. 3A is a view showing a screen of a swept image, FIG. 3 is a view showing details of a sweep operation in a video memory provided in the image processing apparatus of the present invention, and FIG. The figure which shows the display position on the display screen in video data, 5th
The figure shows the arrangement of video data stored in the video memory in the image processing device of the present invention. FIG. 6 shows the arrangement on the display screen when the image processing for enlarging the video data shown in FIG. 5 is performed. FIG. 7 is a diagram showing a conventional image processing apparatus. 6 Display device, 12 Register, 13 Full adder, 14 Video memory.
Claims (2)
する複数のメモリ素子に記憶されている映像データを、
上記番地を指定することで上記メモリ素子から読み出し
て表示装置の表示面にラスタースキャンしながら表示す
る画像処理装置において、 上記ビデオメモリ内における上記映像データの掃引を開
始するスタート番地と、上記ビデオメモリ上の次に上記
メモリ素子を掃引する番地との差を示す値から上記メモ
リ素子の番地を演算する演算手段を備え、 上記演算手段は、レジスタと加算器とを備え、 上記レジスタは、加算数としての、上記表示面上を水平
方向に最小単位幅走査するときに次にメモリ素子を掃引
する番地との差を示す値であり上記映像データの拡大縮
小値を示すΔX/H及びΔY/H並びに上記表示面上を垂直方
向に最小単位幅走査するときに次に上記メモリ素子を掃
引する番地との差を示す値であり、上記映像データの拡
大縮小値を示すΔX/V及びΔY/Vと、被加算数としての、
上記ビデオメモリ内における映像データの掃引を開始す
る上記スタート番地及び上記加算器が送出する加算結果
とを格納し、上記被加算数を上記番地として上記ビデオ
メモリへ送出し、 上記加算器は、演算開始したときには上記レジスタから
供給される上記加算数と上記被加算数としての上記スタ
ート番地との加算を行い、それ以後、上記最小単位幅走
査する毎に上記レジスタから供給される上記加算数と上
記加算結果との加算を行いその結果を新たな加算結果と
して上記レジスタへ送出する、 ことを特徴とする画像処理装置。An image data stored in a plurality of memory elements, each having an address, in a video memory,
An image processing apparatus which reads out from the memory element by specifying the address and displays it while performing raster scan on a display surface of a display device, comprising: a start address for starting sweeping of the video data in the video memory; Next, there is provided arithmetic means for calculating the address of the memory element from a value indicating a difference between the address and the address at which the memory element is swept. The arithmetic means includes a register and an adder. ΔX / H and ΔY / H indicating the difference from the next address to sweep the memory element when scanning the minimum horizontal unit width on the display surface in the horizontal direction. A value indicating a difference from the next address for sweeping the memory element when the minimum unit width is scanned in the vertical direction on the display surface, and indicates a scaling value of the video data. ΔX / V and ΔY / V, and as the augend,
The start address for starting the sweep of the video data in the video memory and the addition result sent by the adder are stored, and the augend is sent to the video memory as the address, and the adder calculates When started, the addition number supplied from the register is added to the start address as the augend, and thereafter, each time the minimum unit width scan is performed, the addition number supplied from the register and the addition number are added. An image processing apparatus, comprising: performing addition with an addition result, and transmitting the result to the register as a new addition result.
を上記ビデオメモリから読み出す読出回路を備えたこと
を特徴とする請求項１記載の画像処理装置。2. An image processing apparatus according to claim 1, further comprising a reading circuit for reading out the image information of the address calculated by said calculating means from said video memory.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63332561A JP2960731B2 (en) | 1988-12-28 | 1988-12-28 | Image processing device |
| US08/080,181 US5459490A (en) | 1988-12-28 | 1993-06-23 | Image processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63332561A JP2960731B2 (en) | 1988-12-28 | 1988-12-28 | Image processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02176787A JPH02176787A (en) | 1990-07-09 |
| JP2960731B2 true JP2960731B2 (en) | 1999-10-12 |
Family
ID=18256298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63332561A Expired - Lifetime JP2960731B2 (en) | 1988-12-28 | 1988-12-28 | Image processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2960731B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61118794A (en) * | 1984-11-15 | 1986-06-06 | カシオ計算機株式会社 | Display system |
-
1988
- 1988-12-28 JP JP63332561A patent/JP2960731B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02176787A (en) | 1990-07-09 |
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