JP3323190B2 - ドライエッチング方法、半導体装置の製造方法及びドライエッチング装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリコンを含む部
材に対するドライエッチング方法、該ドライエッチング
方法を用いた半導体装置の製造方法、及び該ドライエッ
チング方法を行なうためのドライエッチング装置に関す
る。

【０００２】

【従来の技術】半導体装置の製造において、半導体素子
の微細化及び高精度化のために、シリコンを含む部材
（以下、シリコン含有部材）に対してドライエッチング
を行なうときに、誘導結合型プラズマエッチング装置
（ＩＣＰ）等の二電源方式のドライエッチング装置が用
いられている。二電源方式のドライエッチング装置の特
徴は、チャンバー内に導入されたプロセスガスからなる
プラズマを発生させると共に該プラズマ密度を制御する
ための第１の電力（以下、ソース電力と称する）と、該
プラズマ中のイオン（エッチング種）を被エッチング物
に引き込むための第２の電力（以下、バイアス電力と称
する）とを別々に制御しながら印加できることである。
このため、二電源方式のドライエッチング装置を用いる
ことによって高精度な加工特性が得られる。尚、一般的
に、二電源方式のドライエッチング装置においては、ソ
ース電力は、チャンバー外壁に設けられたコイル等に印
加されると共に、バイアス電力は、被エッチング物を載
せるためにチャンバー内に設けられた試料台に印加され
る。

【０００３】従来、シリコン基板に素子分離を形成する
工程においては、窒化膜をマスクとしてシリコン基板を
局所的に酸化することによって素子分離を形成するＬＯ
ＣＯＳ（Local Oxidation of Silicon）法が用いられて
きた。ところが、ＬＯＣＯＳ法を用いた場合、微細化が
進むに従って分離寸法が所望の寸法よりも大きくなり、
その結果、活性領域の確保が困難になるという問題が生
じてきた。そこで、シリコン基板に溝を形成した後、該
溝に酸化膜を埋め込み、その後、酸化膜の表面を含むシ
リコン基板の表面をＣＭＰ（Chemical Mechanical Poli
shing ）法により平坦化することによって素子分離を形
成するＳＴＩ（Shallow Trench isolation）法が用いら
れるようになってきた。このとき、素子分離用溝の形成
に前述の二電源方式のドライエッチング装置が利用され
ている。

【０００４】以下、従来の半導体装置の製造方法、具体
的には、二電源方式のドライエッチング装置を用いてシ
リコン基板に対してエッチングを行なって素子分離用溝
を形成する方法について、図面を参照しながら説明す
る。

【０００５】図１１（ａ）〜（ｄ）は従来の半導体装置
の製造方法の各工程を示す断面図である。

【０００６】まず、図１１（ａ）に示すように、シリコ
ン基板８０上に熱酸化により第１のシリコン酸化膜８１
を形成した後、第１のシリコン酸化膜８１上にＣＶＤ法
等の成膜方法を用いてシリコン窒化膜８２を形成し、そ
の後、シリコン窒化膜８２上にフォトリソグラフィー法
により、素子分離形成領域に開口部を有するレジストパ
ターン８３を形成する。

【０００７】次に、図１１（ｂ）に示すように、レジス
トパターン８３をマスクとしてシリコン窒化膜８２及び
第１のシリコン酸化膜８１に対してドライエッチングを
行なって、シリコン窒化膜８２及び第１のシリコン酸化
膜８１をそれぞれパターン化する。その後、レジストパ
ターン８３をアッシングにより除去した後、シリコン基
板８０を洗浄する。

【０００８】次に、図１１（ｃ）に示すように、パター
ン化されたシリコン窒化膜８２をマスクとしてシリコン
基板８０に対してドライエッチングを行なって、シリコ
ン基板８０に素子分離用溝８４を形成する。ここで、図
１１（ｃ）に示すドライエッチング工程について詳しく
説明する。まず、ドライエッチング装置のチャンバー内
（図示省略）に被エッチング物であるシリコン基板８０
を設置する。その後、チャンバー内を所定の真空度に達
するまで真空排気した後、チャンバー内にシリコン基板
８０に対してエッチングを行なうために必要なガス（以
下、プロセスガスと称する）、具体的にはＣｌ₂ 又はＨ
Ｂｒ等のハロゲン含有ガスと酸素ガスとの混合ガスを導
入する。その後、ソース電力の印加を開始することによ
ってプロセスガスからなるプラズマを発生させた後、バ
イアス電力の印加を開始することによってプラズマ中の
イオンをシリコン基板８０に引き込む。これにより、プ
ラズマ中のイオンとシリコン基板８０の露出部分とが反
応して揮発性の反応生成物（例えばシリコンと塩素との
化合物）が形成される。このとき、チャンバー内の真空
排気により前述の揮発性の反応生成物をチャンバーから
排出することによってシリコン基板８０に対するドライ
エッチングが行なわれる。その後、シリコン基板８０を
洗浄して、シリコン基板８０に対するドライエッチング
時に形成された堆積物（例えば前述の揮発性の反応生成
物と酸素との化合物）を除去する。これにより、シリコ
ン基板８０に素子分離用溝８４が形成される。

【０００９】尚、図１１（ｃ）に示すドライエッチング
工程においては、分離寸法の微細化によりゲート電極の
加工とほぼ同程度の高い加工精度が要求されるために、
二電源方式のドライエッチング装置、例えば誘導結合型
プラズマエッチング装置等が用いられる。

【００１０】次に、シリコン基板８０における素子分離
用溝８４の壁面近傍及び底面近傍の表面準位を低減する
ために、該壁面近傍及び底面近傍を酸化炉を用いて熱酸
化する。その後、シリコン窒化膜８２の上にＣＶＤ法に
より第２のシリコン酸化膜８５を素子分離用溝８４が完
全に埋まるように堆積した後、第２のシリコン酸化膜８
５の表面を含むシリコン窒化膜８２の表面をＣＭＰ法に
より平坦化して素子分離用溝８４の外側の第２のシリコ
ン酸化膜８５を除去する。その後、図１１（ｄ）に示す
ように、シリコン窒化膜８２をウエットエッチングによ
りを除去すると共に、シリコン基板８０を洗浄してシリ
コン基板８０の表面に残存する第１のシリコン酸化膜８
１を除去する。これにより、素子分離用溝８４に埋め込
まれた第２のシリコン酸化膜８５からなる素子分離が形
成される。

【００１１】以下、二電源方式のドライエッチング装置
を用いた図１１（ｃ）に示すドライエッチング工程にお
ける従来のソース電力及びバイアス電力の印加方法（以
下、従来のドライエッチング方法と称する）及びその作
用について図面を参照しながら説明する。

【００１２】図１２は、従来のドライエッチング方法に
おけるソース電力及びバイアス電力のそれぞれの実効値
の時間変化の一例を示す図である。尚、図１２におい
て、ソース電力の印加を開始した時刻を電力印加時刻の
基準（０秒）としている。また、本明細書において、電
力の実効値とは、電極（バイアス電力の場合は試料台で
あり、ソース電力の場合はコイル等である）に実際に印
加されている電力における振動量の２乗の時間的平均値
の平方根を意味するものとする。

【００１３】図１２に示すように、バイアス電力の印加
開始はソース電力の印加開始よりも１秒遅れて行なわれ
ている。また、ソース電力の実効値は６００Ｗに設定さ
れている一方、バイアス電力の実効値は２００Ｗに設定
されている。

【００１４】図１３（ａ）〜（ｃ）は、従来のドライエ
ッチング方法の作用を示す図、具体的には、図１１
（ｃ）に示すドライエッチング工程におけるドライエッ
チング装置のチャンバー内の状態の変化を示す図であ
り、（ａ）はチャンバー内にプロセスガスを導入した直
後の状態を示しており、（ｂ）はソース電力の印加を開
始した直後の状態を示しており、（ｃ）はバイアス電力
の印加を開始した直後の状態を示している。尚、図１３
（ａ）〜（ｃ）において、シリコン基板上のシリコン窒
化膜等の図示を省略していると共に、チャンバー内の試
料台等の図示を省略している。

【００１５】まず、図１３（ａ）に示すように、被エッ
チング物であるシリコン基板８０をドライエッチング装
置のチャンバー８６内に設置した後、チャンバー８６内
を所定の真空度に達するまで真空排気し、その後、チャ
ンバー８６内にシリコン基板８０に対してエッチングを
行なうために必要なプロセスガス８７を導入する。次
に、図１３（ｂ）に示すように、ソース電力を印加する
ことによってプロセスガス８７からなるプラズマ８７Ａ
を発生させた後、図１３（ｃ）に示すように、バイアス
電力を印加することによってプラズマ８７Ａ中のイオン
８８をシリコン基板８０に引き込む。

【００１６】すなわち、二電源方式のドライエッチング
装置は、プロセスガスからなるプラズマの発生及び該プ
ラズマ密度の調整と、該プラズマ中のイオンの被エッチ
ング物への引き込みとをそれぞれ独立して制御できる。
このため、二電源方式のドライエッチング装置を用いた
従来のドライエッチング方法においては、まずソース電
力の印加によってプロセスガスからなるプラズマを発生
させてから、バイアス電力の印加によってプラズマ中の
イオンを被エッチング物に引き込むことによって、被エ
ッチング物に対してエッチングを行なっている。

【００１７】

【発明が解決しようとする課題】しかしながら、従来の
ドライエッチング方法を用いて例えばシリコン基板に素
子分離用溝を形成すると、図１４に示すように、エッチ
ングが途中で停止してしまい、その結果、所望の分離深
さを有する素子分離用溝を形成できなくなるという問題
が生じる。尚、図１４は、図１１（ｃ）に示すドライエ
ッチング工程でエッチングが途中で停止してしまった状
態を示している。また、図１４において、図１１（ｃ）
と同一の部材には同一の符号を付している。

【００１８】また、従来のドライエッチング方法を被エ
ッチング物であるシリコン基板等に用いた場合、エッチ
ングに起因してシリコン基板等にダメージ層が生じる結
果、半導体装置の電気的特性等が劣化してしまうという
問題が生じる。

【００１９】さらに、従来のドライエッチング方法を用
いて例えばシリコン基板に素子分離用溝を形成したとき
には、シリコン基板における素子分離用溝の壁面近傍及
び底面近傍の表面準位を低減するために、該壁面近傍及
び底面近傍を酸化炉を用いて熱酸化する必要がある一
方、酸化炉の使用に伴い半導体装置の製造コストが増大
してしまうという問題が生じる。

【００２０】前記に鑑み、本発明は、二電源方式のドラ
イエッチング装置を用いてシリコン含有部材に対してエ
ッチングを行なうときにエッチングが途中で停止してし
まうことを防止できるようにすることを第１の目的と
し、ドライエッチング時にシリコン含有部材に生じるダ
メージ層に起因して半導体装置の電気的特性が劣化する
ことを防止できるようにすることを第２の目的とし、シ
リコン基板における素子分離用溝の壁面近傍及び底面近
傍の表面準位を低コストで低減できるようにすることを
第３の目的とする。

【００２１】

【課題を解決するための手段】前記の第１の目的を達成
するために、本願発明者らは、従来のドライエッチング
方法におけるエッチング停止（図１４参照）の原因につ
いて検討を加えたところ、以下に述べるような知見を得
た。

【００２２】図１５（ａ）〜（ｃ）は従来のドライエッ
チング方法におけるエッチング停止が生じる様子、具体
的には、図１１（ｃ）に示すドライエッチング工程の各
タイミングにおけるドライエッチング装置のチャンバー
内の状態を示す図であり、（ａ）はプロセスガスが導入
されたチャンバー内においてソース電力の印加を開始し
た直後の状態を示しており、（ｂ）はバイアス電力の印
加開始前にソース電力の印加を継続したときの状態を示
しており、（ｃ）はバイアス電力の印加を開始した直後
の状態を示している。尚、図１５（ａ）〜（ｃ）におい
て、シリコン基板上のシリコン窒化膜等の図示を省略し
ていると共に、チャンバー内の試料台等の図示を省略し
ている。

【００２３】まず、図１５（ａ）に示すように、被エッ
チング物であるシリコン基板８０をドライエッチング装
置のチャンバー８６内に設置した後、チャンバー８６内
を所定の真空度に達するまで真空排気し、その後、チャ
ンバー８６内にシリコン基板８０に対してエッチングを
行なうために必要なプロセスガス８７（例えばハロゲン
含有ガスと酸素ガスとの混合ガス）を導入した後、ソー
ス電力を印加することによってプロセスガス８７からな
るプラズマ８７Ａを発生させる。

【００２４】次に、図１５（ｂ）に示すように、バイア
ス電力の印加開始前にソース電力の印加を継続すると、
プラズマ８７Ａ中にエッチング種となるイオン８８と共
に活性な酸素（以下、酸素ラジカルと称する）８９が発
生する。このとき、酸素ラジカル８９とシリコン基板８
０の露出部分とが反応して、シリコン基板８０上に薄い
シリコン酸化膜９０が形成される。

【００２５】次に、図１５（ｃ）に示すように、バイア
ス電力を印加することによってプラズマ８７Ａ中のイオ
ン８８をシリコン基板８０に引き込む。しかしながら、
被エッチング物であるシリコン基板８０の上にシリコン
酸化膜９０が形成されていると共に、シリコン酸化膜の
エッチング速度がシリコンのエッチング速度の約１００
分の１であるので、シリコン基板８０に対するエッチン
グがほとんど進行しない。

【００２６】本願発明者らは、従来のドライエッチング
方法におけるエッチング停止のメカニズム（図１５
（ａ）〜（ｃ）参照）を検証するために、以下に説明す
る２つの実験を行なった。

【００２７】まず、第１の実験において、バイアス電力
の印加開始前にソース電力の印加を継続した場合におけ
るシリコン基板表面の酸化を検証するために、ソース電
力の印加のみによって生成されたプラズマにシリコン基
板を一定時間曝しながらシリコン基板表面に形成される
シリコン酸化膜の膜厚を測定した。このとき、二電源方
式のドライエッチング装置として誘導結合型プラズマエ
ッチング装置を用いると共に、ソース電力及びバイアス
電力のそれぞれの実効値を６００Ｗ及び０Ｗに設定し
た。また、プロセスガスとしてＣｌ₂ ガスとＯ₂ ガスと
の混合ガス（圧力：７Ｐａ、Ｃｌ₂ ガス流量：１５０ｍ
ｌ／ｍｉｎ、Ｏ₂ ガス流量：６ｍｌ／ｍｉｎ）を用い
た。

【００２８】図１６は第１の実験の結果、具体的には、
シリコン基板表面における酸化膜厚（縦軸）のソース電
力印加時間（横軸）に対する依存性を示している。

【００２９】図１６に示すように、バイアス電力の印加
開始前にソース電力の印加を開始すると、ソース電力印
加時間の経過に伴ってシリコン基板表面が厚く酸化され
ていくことが判明した。

【００３０】次に、第２の実験において、ソース電力及
びバイアス電力のそれぞれの印加開始タイミングとシリ
コン基板に対するエッチングの停止との関係を検証する
ために、ソース電力の印加開始タイミングとバイアス電
力の印加開始タイミングとを色々変えながらシリコン基
板に対してドライエッチングを行なったときのシリコン
基板のエッチング深さ（以下、シリコン削れ量と称す
る）を測定した。このとき、第２の実験の対象となる試
料として、図１１（ａ）及び（ｂ）に示す従来の半導体
装置の製造方法によって形成されたシリコン基板（素子
分離形成用マスクパターンとなるシリコン窒化膜８２が
形成されたシリコン基板８０）を用いた。また、第２の
実験におけるシリコン削れ量の目標値を３００ｎｍに設
定した。また、二電源方式のドライエッチング装置とし
て誘導結合型プラズマエッチング装置を用いると共に、
ソース電力及びバイアス電力のそれぞれの実効値を６０
０Ｗ及び２００Ｗに設定した。さらに、プロセスガスと
してＣｌ₂ ガスとＯ₂ ガスとの混合ガス（圧力：７Ｐ
ａ、Ｃｌ₂ ガス流量：１５０ｍｌ／ｍｉｎ、Ｏ₂ ガス流
量：６ｍｌ／ｍｉｎ）を用いた。

【００３１】尚、第２の実験においては、ソース電力の
印加開始時刻を基準時刻として、バイアス電力の印加開
始時刻を基準時刻からの遅延時間（バイアス電力の印加
開始時刻がソース電力の印加開始時刻よりも早い場合に
は負の値をとる）によって表した。

【００３２】図１７は第２の実験の結果、具体的には、
シリコン削れ量（縦軸）の遅延時間（横軸）に対する依
存性を示している。

【００３３】図１７に示すように、バイアス電力の印加
開始前にソース電力の印加を開始すると、シリコン基板
に対するエッチングの停止が発生することが判明した。
具体的には、ソース電力の印加開始によりプラズマを発
生させてからバイアス電力の印加を開始するまでの時
間、つまりソース電力の印加開始時刻からシリコン基板
に対するエッチングの開始時刻までの時間が僅かであっ
ても、シリコン基板表面の酸化が生じ、その結果、シリ
コン基板に対するエッチングが停止してしまう。

【００３４】図１６及び図１７に示した結果から、本願
発明者らは、前記の第１の目的を達成するためには、つ
まりシリコン含有部材に対するドライエッチングが途中
で停止してしまうことを防止するためには、シリコン含
有部材に対してドライエッチングを行なうときに、シリ
コン含有部材表面を酸化させないことが重要であること
を見出した。また、シリコン含有部材表面を酸化させな
いための具体的な方法として、二電源方式のドライエッ
チング装置においてソース電力の印加開始前にバイアス
電力の印加を開始する方法を着想した。ところで、一般
に、印加電力の実効値に対する設定値が大きくなるに従
って、該電力の印加開始からその実効値が設定値に達す
るまでに要する時間が長くなる。このため、バイアス電
力の実効値に対する設定値（第１の設定値）よりもソー
ス電力の実効値に対する設定値（第２の設定値）が高い
場合においてバイアス電力の印加開始と同時に又はバイ
アス電力の印加開始前にソース電力の印加を開始する場
合であっても、バイアス電力の実効値が第１の設定値に
達した後にソース電力の実効値が第２の設定値に達する
ならば、前述の「ソース電力の印加開始前にバイアス電
力の印加を開始する方法」と同等の効果が得られる。

【００３５】また、本願発明者らは、二電源方式のドラ
イエッチング装置を用いてシリコン含有部材に対してエ
ッチングを行なう場合、該エッチングに引き続いて同じ
二電源方式のドライエッチング装置を用いてバイアス電
力を印加することなくソース電力を印加することによ
り、エッチング時にシリコン含有部材に生じたダメージ
層を酸化し、その後、酸化されたダメージ層を基板洗浄
により除去することによって、前記の第２の目的を達成
できること、つまり半導体装置の電気的特性の劣化を防
止できることに着想した。

【００３６】さらに、本願発明者らは、二電源方式のド
ライエッチング装置でバイアス電力を印加することなく
ソース電力を印加して、シリコン基板における素子分離
用溝の壁面近傍及び底面近傍を酸化することによって、
前記の第３の目的を達成できること、つまりシリコン基
板における素子分離用溝の壁面近傍及び底面近傍の表面
準位を酸化炉を用いることなく低コストで低減できるこ
とに着想した。

【００３７】本発明は、以上に説明した知見に基づきな
されたものであって、具体的には、前記の第１の目的を
達成するために、本発明に係るドライエッチング方法
は、チャンバー内にプラズマを発生させるためのソース
電力と、該プラズマ中のイオンをチャンバー内の被エッ
チング物に引き込むためのバイアス電力とを独立して制
御できる二電源方式のドライエッチング装置を用いたド
ライエッチング方法を前提とし、チャンバー内に、少な
くともシリコンを含む部材が露出した基板を設置する工
程と、基板が設置されたチャンバー内に少なくとも酸素
を含むプロセスガスを導入する工程と、ソース電力の印
加によりプロセスガスからなるプラズマを発生させると
共にバイアス電力の印加により該プラズマ中のイオンを
部材に引き込むことにより、部材に対してエッチングを
行なう工程とを備え、部材に対してエッチングを行なう
工程は、部材の表面における酸化が進行する前にバイア
ス電力の印加を開始する工程を含む。

【００３８】本発明のドライエッチング方法によると、
被エッチング物であるシリコン含有部材に対して二電源
方式のドライエッチング装置を用いてエッチングを行な
うときに、シリコン含有部材の表面における酸化が進行
する前にバイアス電力の印加を開始する。このため、プ
ラズマ中のイオンのシリコン含有部材への引き込みが、
シリコン含有部材の表面に形成される酸化膜によって阻
害されることがないので、シリコン含有部材に対するド
ライエッチングが途中で停止してしまうことを確実に防
止できる。

【００３９】本発明のドライエッチング方法において、
部材に対してエッチングを行なう工程は、ソース電力の
印加を開始する前にバイアス電力の印加を開始する工程
を含むことが好ましい。

【００４０】このようにすると、ソース電力の印加によ
り発生したプラズマ中の酸素ラジカルによってシリコン
含有部材の表面が酸化される前に、プラズマ中のイオン
をシリコン含有部材に確実に引き込み、それによってシ
リコン含有部材に対して確実にエッチングを行なうこと
ができる。

【００４１】本発明のドライエッチング方法において、
部材に対してエッチングを行なう工程は、バイアス電力
の実効値が第１の設定値に達した後にソース電力の実効
値が第２の設定値に達するようにソース電力及びバイア
ス電力の印加を行なう工程を含むことが好ましい。

【００４２】このようにすると、ソース電力の印加によ
り発生したプラズマ中の酸素ラジカルによってシリコン
含有部材の表面が酸化される前に、プラズマ中のイオン
をシリコン含有部材に確実に引き込み、それによってシ
リコン含有部材に対して確実にエッチングを開始するこ
とができる。具体的には、ソース電力の第２の設定値が
バイアス電力の第１の設定値よりも高い場合等には、バ
イアス電力の印加開始と同時に又はバイアス電力の印加
開始前にソース電力の印加を開始しても、ソース電力の
実効値が第２の設定値に達する時点がバイアス電力の実
効値が第１の設定値に達する時点よりも後になる。従っ
て、このような場合には、バイアス電力の印加開始後に
ソース電力の印加を開始する場合と同等の効果が得られ
る。

【００４３】本発明のドライエッチング方法において、
シリコン含有部材としてシリコン基板、ポリシリコン
膜、アモルファスシリコン膜又はシリサイド膜等を用い
てもよい。

【００４４】前記の第１の目的を達成するために、本発
明に係る第１の半導体装置の製造方法は、チャンバー内
にプラズマを発生させるためのソース電力と、該プラズ
マ中のイオンをチャンバー内の被エッチング物に引き込
むためのバイアス電力とを独立して制御できる二電源方
式のドライエッチング装置を用いた半導体装置の製造方
法を前提とし、シリコン基板上に、素子分離形成領域に
開口部を有するマスクパターンを形成する工程と、チャ
ンバー内に、マスクパターンが形成されたシリコン基板
を設置する工程と、シリコン基板が設置されたチャンバ
ー内に少なくとも酸素を含むプロセスガスを導入する工
程と、ソース電力の印加によりプロセスガスからなるプ
ラズマを発生させると共にバイアス電力の印加により該
プラズマ中のイオンをシリコン基板に引き込むことによ
り、シリコン基板に対してエッチングを行なってシリコ
ン基板に素子分離用溝を形成する工程とを備え、素子分
離用溝を形成する工程は、シリコン基板の露出部分にお
ける酸化が進行する前にバイアス電力の印加を開始する
工程を含む。

【００４５】第１の半導体装置の製造方法によると、シ
リコン基板に対して二電源方式のドライエッチング装置
を用いてエッチングを行なって素子分離用溝を形成する
ときに、シリコン基板の露出部分における酸化が進行す
る前にバイアス電力の印加を開始する。このため、プラ
ズマ中のイオンのシリコン基板への引き込みが、シリコ
ン基板の表面に形成される酸化膜によって阻害されるこ
とがないので、シリコン基板に対するドライエッチング
が途中で停止してしまうことを確実に防止できる。従っ
て、シリコン基板に所望の分離深さを有する素子分離用
溝を形成できる。

【００４６】第１の半導体装置の製造方法において、素
子分離用溝を形成する工程は、ソース電力の印加を開始
する前にバイアス電力の印加を開始する工程を含むこと
が好ましい。

【００４７】このようにすると、ソース電力の印加によ
り発生したプラズマ中の酸素ラジカルによってシリコン
基板の表面が酸化される前に、プラズマ中のイオンをシ
リコン基板に確実に引き込み、それによってシリコン基
板に対して確実にエッチングを行なうことができる。

【００４８】第１の半導体装置の製造方法において、素
子分離用溝を形成する工程は、バイアス電力の実効値が
第１の設定値に達した後にソース電力の実効値が第２の
設定値に達するようにソース電力及びバイアス電力の印
加を行なう工程を含むことが好ましい。

【００４９】このようにすると、ソース電力の印加によ
り発生したプラズマ中の酸素ラジカルによってシリコン
基板の表面が酸化される前に、プラズマ中のイオンをシ
リコン基板に確実に引き込み、それによってシリコン基
板に対して確実にエッチングを行なうことができる。

【００５０】前記の第１の目的を達成するために、本発
明に係る第２の半導体装置の製造方法は、チャンバー内
にプラズマを発生させるためのソース電力と、該プラズ
マ中のイオンをチャンバー内の被エッチング物に引き込
むためのバイアス電力とを独立して制御できる二電源方
式のドライエッチング装置を用いた半導体装置の製造方
法を前提とし、基板上に少なくともシリコンを含む導電
膜を形成する工程と、導電膜上にゲート電極形成領域を
覆うマスクパターンを形成する工程と、チャンバー内
に、導電膜及びマスクパターンが形成された基板を設置
する工程と、基板が設置されたチャンバー内に少なくと
も酸素を含むプロセスガスを導入する工程と、ソース電
力の印加によりプロセスガスからなるプラズマを発生さ
せると共にバイアス電力の印加により該プラズマ中のイ
オンを導電膜に引き込むことにより、導電膜に対してエ
ッチングを行なって導電膜からなるゲート電極を形成す
る工程とを備え、ゲート電極を形成する工程は、導電膜
の露出部分における酸化が進行する前にバイアス電力の
印加を開始する工程を含む。

【００５１】第２の半導体装置の製造方法によると、基
板上に形成されたシリコン含有導電膜に対して二電源方
式のドライエッチング装置を用いてエッチングを行なっ
てゲート電極を形成するときに、シリコン含有導電膜の
露出部分における酸化が進行する前にバイアス電力の印
加を開始する。このため、プラズマ中のイオンのシリコ
ン含有導電膜への引き込みが、シリコン含有導電膜の表
面に形成される酸化膜によって阻害されることがないの
で、シリコン含有導電膜に対するドライエッチングが途
中で停止してしまうことを確実に防止できる。従って、
所望の寸法を有するゲート電極を形成できる。

【００５２】第２の半導体装置の製造方法において、ゲ
ート電極を形成する工程は、ソース電力の印加を開始す
る前にバイアス電力の印加を開始する工程を含むことが
好ましい。

【００５３】このようにすると、ソース電力の印加によ
り発生したプラズマ中の酸素ラジカルによってシリコン
含有導電膜の表面が酸化される前に、プラズマ中のイオ
ンをシリコン含有導電膜に確実に引き込み、それによっ
てシリコン含有導電膜に対して確実にエッチングを行な
うことができる。

【００５４】第２の半導体装置の製造方法において、ゲ
ート電極を形成する工程は、バイアス電力の実効値が第
１の設定値に達した後にソース電力の実効値が第２の設
定値に達するようにソース電力及びバイアス電力の印加
を行なう工程を含むことが好ましい。

【００５５】このようにすると、ソース電力の印加によ
り発生したプラズマ中の酸素ラジカルによってシリコン
含有導電膜の表面が酸化される前に、プラズマ中のイオ
ンをシリコン含有導電膜に確実に引き込み、それによっ
てシリコン含有導電膜に対して確実にエッチングを行な
うことができる。

【００５６】第２の半導体装置の製造方法において、シ
リコン含有導電膜としてポリシリコン膜、アモルファス
シリコン膜又はシリサイド膜等を用いてもよい。

【００５７】前記の第２の目的を達成するために、本発
明に係る第３の半導体装置の製造方法は、チャンバー内
にプラズマを発生させるためのソース電力と、該プラズ
マ中のイオンをチャンバー内の被エッチング物に引き込
むためのバイアス電力とを独立して制御できる二電源方
式のドライエッチング装置を用いた半導体装置の製造方
法を前提とし、チャンバー内に、少なくともシリコンを
含む部材が露出した基板を設置した後、チャンバー内に
第１のプロセスガスを導入し、その後、ソース電力の印
加により第１のプロセスガスからなる第１のプラズマを
発生させると共にバイアス電力の印加により該第１のプ
ラズマ中のイオンを部材に引き込むことにより、部材に
対してエッチングを行なう工程と、部材に対してエッチ
ングを行なう工程よりも後に、第１のプロセスガスをチ
ャンバーから排気し、その後、チャンバー内に基板を設
置したままチャンバー内に少なくとも酸素を含む第２の
プロセスガスを導入する工程と、バイアス電力の印加を
行なうことなくソース電力の印加により第２のプロセス
ガスからなる第２のプラズマを発生させることにより、
部材に対してエッチングを行なう工程において部材に生
じたダメージ層を酸化する工程と、基板をチャンバーか
ら取り出した後、基板を洗浄することにより、酸化され
たダメージ層を除去する工程とを備えている。

【００５８】第３の半導体装置の製造方法によると、二
電源方式のドライエッチング装置を用いてシリコン含有
部材に対してエッチングを行なった後、同じ二電源方式
のドライエッチング装置を用いてバイアス電力を印加す
ることなくソース電力を印加することにより、ドライエ
ッチング時にシリコン含有部材に生じたダメージ層を酸
化し、その後、酸化されたダメージ層を基板洗浄により
除去する。このため、ドライエッチング時にシリコン含
有部材に生じるダメージ層に起因して半導体装置の電気
的特性が劣化することを防止できる。また、酸化炉に代
えて、ドライエッチング時に使用された二電源方式のド
ライエッチング装置を用いることによってダメージ層の
酸化を行なえるので、半導体装置の製造コストを大幅に
削減することができる。

【００５９】第３の半導体装置の製造方法において、部
材はシリコン基板であり、部材に対してエッチングを行
なう工程は、シリコン基板に素子分離用溝を形成する工
程を含み、ダメージ層を酸化する工程は、シリコン基板
における素子分離用溝の壁面近傍及び底面近傍に生じた
ダメージ層を酸化する工程を含むことが好ましい。

【００６０】このようにすると、シリコン基板に対して
ドライエッチングを行なって素子分離用溝を形成したと
きに、シリコン基板における素子分離用溝の壁面近傍及
び底面近傍に生じたダメージ層を低コストで除去でき
る。

【００６１】第３の半導体装置の製造方法において、部
材は、基板上に形成された少なくともシリコンを含む導
電膜であり、部材に対してエッチングを行なう工程は、
基板上に導電膜からなるゲート電極を形成する工程を含
み、ダメージ層を酸化する工程は、ゲート電極の側面に
生じたダメージ層を酸化する工程を含むことが好まし
い。

【００６２】このようにすると、基板上に形成されたシ
リコン含有導電膜に対してドライエッチングを行なって
ゲート電極を形成したときに、ゲート電極の側面に生じ
たダメージ層を低コストで除去できる。

【００６３】また、この場合、シリコン含有導電膜とし
てポリシリコン膜、アモルファスシリコン膜又はシリサ
イド膜等を用いてもよい。

【００６４】前記の第３の目的を達成するために、本発
明に係る第４の半導体装置の製造方法は、チャンバー内
にプラズマを発生させるためのソース電力と、該プラズ
マ中のイオンをチャンバー内の被エッチング物に引き込
むためのバイアス電力とを独立して制御できる二電源方
式のドライエッチング装置を用いた半導体装置の製造方
法を前提とし、チャンバー内に、素子分離用溝が形成さ
れたシリコン基板を設置する工程と、シリコン基板が設
置されたチャンバー内に少なくとも酸素を含むプロセス
ガスを導入する工程と、バイアス電力の印加を行なうこ
となくソース電力の印加によりプロセスガスからなるプ
ラズマを発生させることにより、シリコン基板における
素子分離用溝の壁面近傍及び底面近傍を酸化してシリコ
ン酸化膜を形成する工程と、基板をチャンバーから取り
出した後、シリコン酸化膜が形成された素子分離用溝に
絶縁膜を埋め込んで素子分離を形成する工程とを備えて
いる。

【００６５】第４の半導体装置の製造方法によると、二
電源方式のドライエッチング装置を用いてバイアス電力
を印加することなくソース電力を印加することにより、
シリコン基板における素子分離用溝の壁面近傍及び底面
近傍を酸化してシリコン酸化膜を形成する。このため、
酸化炉を用いることなく、シリコン基板における素子分
離用溝の壁面近傍及び底面近傍の表面準位を低減でき
る。また、酸化炉を用いることなく、素子分離用溝のコ
ーナ部を丸めて素子分離の絶縁破壊耐圧を向上させるこ
とができる。従って、半導体装置の製造コストを大幅に
削減することができる。尚、第４の半導体装置の製造方
法において、シリコン基板における素子分離用溝の壁面
近傍及び底面近傍を、ドライエッチング時に生じたダメ
ージ層よりも深く酸化することによって、ダメージ層除
去のための酸化と、表面準位低減及び絶縁破壊耐圧向上
のための酸化とを同時に行なうことができる。この場
合、酸化されたダメージ層を除去するための洗浄工程を
省略できる。

【００６６】第４の半導体装置の製造方法のうちの素子
分離を形成する工程において、素子分離用溝が完全に埋
まるようにシリコン基板上に絶縁膜を形成した後、絶縁
膜の表面を含むシリコン基板の表面をＣＭＰ法により平
坦化して絶縁膜における素子分離用溝の外側の部分を除
去してもよい。

【００６７】前記の第１の目的を達成するために、本発
明に係るドライエッチング装置は、チャンバー内にプラ
ズマを発生させるためのソース電力と、該プラズマ中の
イオンをチャンバー内の被エッチング物に引き込むため
のバイアス電力とを独立して制御できる二電源方式のド
ライエッチング装置を前提とし、バイアス電力の印加を
開始すると同時にタイマーを初期化して動作させるバイ
アス電力印加手段と、タイマーにより測定された経過時
間が所定の時間に達したときにソース電力の印加を開始
するソース電力印加手段とを備えている。

【００６８】本発明のドライエッチング装置によると、
バイアス電力印加手段によりバイアス電力の印加が開始
されてからの経過時間が所定の時間に達したときに、ソ
ース電力印加手段によりソース電力の印加が開始され
る。すなわち、ソース電力の印加が開始される前に必ず
バイアス電力の印加が開始される。このため、酸素を含
むプロセスガスを用いて被エッチング物であるシリコン
含有部材に対してエッチングを行なう場合であっても、
ソース電力の印加により発生したプラズマ中の酸素ラジ
カルによってシリコン含有部材が酸化される前に、バイ
アス電力の印加を開始してプラズマ中のイオンをシリコ
ン含有部材に確実に引き込むことができる。その結果、
プラズマ中のイオンのシリコン含有部材への引き込み
が、シリコン含有部材の表面に形成される酸化膜によっ
て阻害されることがないので、シリコン含有部材に対す
るドライエッチングが途中で停止してしまうことを確実
に防止できる。

【００６９】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置の製造方法について
図面を参照しながら説明する。

【００７０】図１（ａ）〜（ｄ）は第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【００７１】まず、図１（ａ）に示すように、シリコン
基板１０上に例えば熱酸化により第１のシリコン酸化膜
１１を形成した後、第１のシリコン酸化膜１１上に例え
ばＣＶＤ法等の成膜方法を用いてシリコン窒化膜１２を
形成し、その後、シリコン窒化膜１２上にフォトリソグ
ラフィー法により、素子分離形成領域に開口部を有する
レジストパターン１３を形成する。

【００７２】次に、図１（ｂ）に示すように、レジスト
パターン１３をマスクとしてシリコン窒化膜１２及び第
１のシリコン酸化膜１１に対してドライエッチングを行
なって、シリコン窒化膜１２及び第１のシリコン酸化膜
１１をそれぞれパターン化する。その後、アッシングに
よりレジストパターン１３を除去した後、シリコン基板
１０を洗浄する。

【００７３】次に、図１（ｃ）に示すように、パターン
化されたシリコン窒化膜１２をマスクとしてシリコン基
板１０に対してドライエッチングを行なって、シリコン
基板１０に素子分離用溝１４を形成する。ここで、図１
（ｃ）に示すドライエッチング工程について詳しく説明
する。まず、ドライエッチング装置のチャンバー内（図
示省略）に被エッチング物であるシリコン基板１０を設
置する。その後、チャンバー内を所定の真空度に達する
まで真空排気した後、チャンバー内にシリコン基板１０
に対してエッチングを行なうために必要なプロセスガ
ス、例えばハロゲン含有ガスと酸素ガスとの混合ガスを
導入する。その後、バイアス電力の印加を開始すること
によってプロセスガスからなる第１のプラズマを発生さ
せると同時に該第１のプラズマ中のイオンをシリコン基
板１０に引き込む。その後、バイアス電力の印加を継続
しながらソース電力の印加を開始することによってプロ
セスガスからなる第２のプラズマを発生させると共に該
第２のプラズマ中のイオンをシリコン基板１０に引き込
む。これにより、プラズマ中のイオンとシリコン基板１
０の露出部分とが反応して揮発性の反応生成物が形成さ
れる。このとき、チャンバー内の真空排気により前述の
揮発性の反応生成物をチャンバーから排出することによ
ってシリコン基板１０に対するドライエッチングが行な
われる。その後、シリコン基板１０をチャンバーから取
り出した後、シリコン基板１０を洗浄して、シリコン基
板１０に対するドライエッチング時に形成された堆積物
を除去する。これにより、シリコン基板１０に素子分離
用溝１４が形成される。

【００７４】尚、図１（ｃ）に示すドライエッチング工
程においては、分離寸法の微細化によりゲート電極の加
工とほぼ同程度の高い加工精度が要求されるために、二
電源方式のドライエッチング装置、例えば誘導結合型プ
ラズマエッチング装置を用いると共に、ソース電力及び
バイアス電力のそれぞれの実効値を例えば６００Ｗ及び
２００Ｗに設定する。また、プロセスガスとして例えば
Ｃｌ₂ ガスとＯ₂ ガスとの混合ガス（圧力：７Ｐａ、Ｃ
ｌ₂ ガス流量：１５０ｍｌ／ｍｉｎ、Ｏ₂ ガス流量：６
ｍｌ／ｍｉｎ）を用いる。さらに、バイアス電力の印加
開始をソース電力の印加開始よりも例えば１秒早く行な
う。図２は、図１（ｃ）に示すドライエッチング工程に
おけるソース電力及びバイアス電力のそれぞれの実効値
の時間変化の一例を示す図である。但し、図２におい
て、ソース電力の印加を開始した時刻を電力印加時刻の
基準（０秒）としている。

【００７５】次に、シリコン基板１０における素子分離
用溝１４の壁面近傍及び底面近傍の表面準位を低減する
ために、該壁面近傍及び底面近傍を酸化する。その後、
シリコン窒化膜１２の上に例えばＣＶＤ法により第２の
シリコン酸化膜１５を素子分離用溝１４が完全に埋まる
ように堆積した後、第２のシリコン酸化膜１５の表面を
含むシリコン窒化膜１２の表面をＣＭＰ法により平坦化
して素子分離用溝１４の外側の第２のシリコン酸化膜１
５を除去する。その後、図１（ｄ）に示すように、シリ
コン窒化膜１２をウエットエッチングによりを除去する
と共に、シリコン基板１０を洗浄してシリコン基板１０
の表面に残存する第１のシリコン酸化膜１１を除去す
る。これにより、素子分離用溝１４に埋め込まれた第２
のシリコン酸化膜１５からなる素子分離が形成される。

【００７６】以下、第１の実施形態に係る半導体装置の
製造方法の特徴である、二電源方式のドライエッチング
装置を用いた図１（ｃ）に示すドライエッチング工程に
おけるソース電力及びバイアス電力の印加方法（以下、
本発明のドライエッチング方法と称する）、つまりソー
ス電力の印加を開始する前にバイアス電力の印加を開始
する方法の作用について、図面を参照しながら説明す
る。

【００７７】図３（ａ）〜（ｃ）は、本発明のドライエ
ッチング方法の作用を示す図、具体的には、図１（ｃ）
に示すドライエッチング工程におけるドライエッチング
装置のチャンバー内の状態の変化を示す図であり、
（ａ）はチャンバー内にプロセスガスを導入した直後の
状態を示しており、（ｂ）はバイアス電力の印加を開始
した直後の状態を示しており、（ｃ）はソース電力の印
加を開始した直後の状態を示している。尚、図３（ａ）
〜（ｃ）において、シリコン基板上のシリコン窒化膜等
の図示を省略していると共に、チャンバー内の試料台等
の図示を省略している。

【００７８】まず、図３（ａ）に示すように、被エッチ
ング物であるシリコン基板１０をドライエッチング装置
のチャンバー１７内に設置した後、チャンバー１７内を
所定の真空度に達するまで真空排気し、その後、チャン
バー１７内にシリコン基板１０に対してエッチングを行
なうために必要なプロセスガス１８を導入する。次に、
図３（ｂ）に示すように、バイアス電力を印加すること
によってプロセスガス１８からなる第１のプラズマ１８
Ａを発生させると共に該第１のプラズマ１８Ａ中のイオ
ン１９をシリコン基板１０に引き込む。その後、バイア
ス電力の印加を継続しながらソース電力を印加すること
によってプロセスガス１８からなる第２のプラズマ１８
Ｂを発生させると共に該第２のプラズマ１８Ｂ中のイオ
ン１９をシリコン基板１０に引き込む。

【００７９】すなわち、二電源方式のドライエッチング
装置を用いた従来のドライエッチング方法においてはソ
ース電力の印加を開始してからバイアス電力の印加を開
始したが、二電源方式のドライエッチング装置を用いた
本発明のドライエッチング方法においてはバイアス電力
の印加を開始してからソース電力の印加を開始する。そ
の結果、本発明のドライエッチング方法においては、従
来のドライエッチング方法（図１５（ａ）〜（ｃ）参
照）において見られたような、プラズマ中のイオンのシ
リコン基板への引き込みによるエッチングが始まる前に
プラズマ中の酸素ラジカル（活性な酸素）とシリコン基
板の露出部分とが反応してシリコン基板上に酸化膜が形
成される事態を回避することができる。言い換えると、
本発明のドライエッチング方法においては、プラズマ中
の酸素ラジカルと被エッチング物であるシリコン基板と
が反応する前に、プラズマ中のイオンをシリコン基板の
方向へ加速させ、それによってシリコン基板に対するエ
ッチングを開始することができる。具体的には、本発明
のドライエッチング方法においてソース電力の印加を開
始する前にバイアス電力の印加を開始することにより、
バイアス電力によって加速運動をするイオンが、ランダ
ム運動をする酸素ラジカルよりも早くシリコン基板に到
達するので、シリコン基板上に酸化膜が形成されてシリ
コン基板に対するエッチングが停止してしまうことを防
止できる。

【００８０】以上に説明したように、第１の実施形態に
よると、シリコン基板１０に対して二電源方式のドライ
エッチング装置を用いてエッチングを行なって素子分離
用溝１４を形成するときに、ソース電力の印加を開始す
る前にバイアス電力の印加を開始する。このため、ソー
ス電力の印加により発生したプラズマ中の酸素ラジカル
によってシリコン基板１０の露出部分が酸化される前
に、バイアス電力の印加を開始してプラズマ中のイオン
をシリコン基板１０に確実に引き込むことができる。そ
の結果、プラズマ中のイオンのシリコン基板１０への引
き込みが、シリコン基板１０の表面に形成される酸化膜
によって阻害されることがないので、シリコン基板１０
に対するドライエッチングが途中で停止してしまうこと
を確実に防止できる。従って、シリコン基板１０に所望
の分離深さを有する素子分離用溝１４を形成できる。

【００８１】尚、第１の実施形態において、二電源方式
のドライエッチング装置として誘導結合型プラズマエッ
チング装置を用いたが、これに代えて、電子サイクロン
共鳴型（ＥＣＲ）、容量結合型プラズマ２周波型又は表
面波プラズマ型（ＳＷＰ）等の他の二電源方式のドライ
エッチング装置を用いてもよい。

【００８２】また、第１の実施形態において、ソース電
力の印加を開始する前にバイアス電力の印加を開始した
が、これに代えて、バイアス電力の実効値に対する第１
の設定値よりもソース電力の実効値に対する第２の設定
値が高い場合においてバイアス電力の印加開始と同時に
又はバイアス電力の印加開始前にソース電力の印加を開
始する場合に、バイアス電力の実効値が第１の設定値に
達した後にソース電力の実効値が第２の設定値に達する
ようにソース電力及びバイアス電力の印加を行なっても
よい。図４は、バイアス電力の実効値に対する第１の設
定値よりもソース電力の実効値に対する第２の設定値が
高い場合においてバイアス電力の印加開始と同時にソー
ス電力の印加を開始する場合における、ソース電力及び
バイアス電力のそれぞれの実効値の時間変化の一例を示
す図である。但し、図４において、ソース電力の印加を
開始した時刻を電力印加時刻の基準（０秒）としている
と共に、ソース電力及びバイアス電力の実効値をそれぞ
れ６００Ｗ及び２００Ｗに設定している。

【００８３】また、第１の実施形態において、素子分離
用溝を形成するためにシリコン基板に対してドライエッ
チングを行なう場合を対象としたが、これに限られず、
他の目的のためにシリコン含有部材に対してドライエッ
チングを行なう場合を対象としても、シリコン含有部材
に対するドライエッチングの停止を防止できるという効
果が得られる。

【００８４】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置の製造方法について図面を参
照しながら説明する。

【００８５】図５（ａ）〜（ｃ）は第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【００８６】まず、図５（ａ）に示すように、シリコン
基板２０上に熱酸化によりシリコン酸化膜からなるゲー
ト絶縁膜２１を形成した後、ゲート絶縁膜２１上に例え
ばＣＶＤ法等の成膜方法を用いてポリシリコン膜２２を
形成し、その後、ポリシリコン膜２２上にフォトリソグ
ラフィー法により、ゲート電極形成領域を覆うレジスト
パターン２３を形成する。

【００８７】次に、図５（ｂ）に示すように、レジスト
パターン２３をマスクとしてポリシリコン膜２２に対し
てドライエッチングを行なって、シリコン基板２０上に
ゲート絶縁膜２１を介してポリシリコン膜２２からなる
ゲート電極２４を形成する。ここで、図５（ｂ）に示す
ドライエッチング工程について詳しく説明する。まず、
ドライエッチング装置のチャンバー内（図示省略）に被
エッチング物であるポリシリコン膜２２が形成されたシ
リコン基板２０を設置する。その後、チャンバー内を所
定の真空度に達するまで真空排気した後、チャンバー内
にポリシリコン膜２２に対してエッチングを行なうため
に必要なプロセスガス、例えばハロゲン含有ガスと酸素
ガスとの混合ガスを導入する。その後、バイアス電力の
印加を開始することによってプロセスガスからなる第１
のプラズマを発生させると同時に該第１のプラズマ中の
イオンをポリシリコン膜２２に引き込む。その後、バイ
アス電力の印加を継続しながらソース電力の印加を開始
することによってプロセスガスからなる第２のプラズマ
を発生させると共に該第２のプラズマ中のイオンをポリ
シリコン膜２２に引き込む。これにより、プラズマ中の
イオンとポリシリコン膜２２の露出部分とが反応して揮
発性の反応生成物が形成される。このとき、チャンバー
内の真空排気により前述の揮発性の反応生成物をチャン
バーから排出することによってポリシリコン膜２２に対
するドライエッチングが行なわれ、その結果、ポリシリ
コン膜２２からなるゲート電極２４が形成される。

【００８８】尚、図５（ｂ）に示すドライエッチング工
程においては、ゲート寸法の微細化により高い加工精度
が要求されるために、二電源方式のドライエッチング装
置、例えば誘導結合型プラズマエッチング装置を用いる
と共に、ソース電力及びバイアス電力のそれぞれの実効
値を例えば２００Ｗ及び５０Ｗに設定した。また、プロ
セスガスとして例えばＣｌ₂ ガスとＨＢｒガスとＯ₂ ガ
スとの混合ガス（圧力：４Ｐａ、Ｃｌ₂ ガス流量：２５
ｍｌ／ｍｉｎ、ＨＢｒガス流量：１２５ｍｌ／ｍｉｎ、
Ｏ₂ ガス流量：１ｍｌ／ｍｉｎ）を用いた。さらに、バ
イアス電力の印加開始をソース電力の印加開始よりも例
えば１秒早く行なった。

【００８９】次に、シリコン基板２０をチャンバーから
取り出した後、図５（ｃ）に示すように、アッシングに
よりレジストパターン２３を除去し、その後、シリコン
基板２０を洗浄して、ポリシリコン膜２２に対するドラ
イエッチング時に形成された堆積物、及びゲート絶縁膜
２１におけるゲート電極２４の外側の部分を除去する。

【００９０】以上に説明したように、第２の実施形態に
よると、ポリシリコン膜２２に対して二電源方式のドラ
イエッチング装置を用いてエッチングを行なってゲート
電極２４を形成するときに、ソース電力の印加を開始す
る前にバイアス電力の印加を開始する。このため、ソー
ス電力の印加により発生したプラズマ中の酸素ラジカル
によってポリシリコン膜２２の露出部分が酸化される前
に、バイアス電力の印加を開始してプラズマ中のイオン
をポリシリコン膜２２に確実に引き込むことができる。
その結果、プラズマ中のイオンのポリシリコン膜２２へ
の引き込みが、ポリシリコン膜２２の表面に形成される
酸化膜によって阻害されることがないので、ポリシリコ
ン膜２２に対するドライエッチングが途中で停止してし
まうことを確実に防止できる。従って、所望の寸法を有
するゲート電極２４を形成できる。

【００９１】尚、第２の実施形態において、二電源方式
のドライエッチング装置として誘導結合型プラズマエッ
チング装置を用いたが、これに代えて、電子サイクロン
共鳴型、容量結合型プラズマ２周波型又は表面波プラズ
マ型等の他の二電源方式のドライエッチング装置を用い
てもよい。

【００９２】また、第２の実施形態において、ソース電
力の印加を開始する前にバイアス電力の印加を開始した
が、これに代えて、バイアス電力の実効値に対する第１
の設定値よりもソース電力の実効値に対する第２の設定
値が高い場合においてバイアス電力の印加開始と同時に
又はバイアス電力の印加開始前にソース電力の印加を開
始する場合に、バイアス電力の実効値が第１の設定値に
達した後にソース電力の実効値が第２の設定値に達する
ようにソース電力及びバイアス電力の印加を行なっても
よい。

【００９３】また、第２の実施形態において、ゲート電
極を構成する導電膜としてポリシリコン膜を用いたが、
これに代えて、少なくともシリコンを含む他の導電膜、
例えばアモルファスシリコン膜、又はＷＳｉ（タングス
テンシリサイド）膜等のシリサイド膜を用いてもよい。

【００９４】また、第２の実施形態において、ゲート電
極を形成するためにポリシリコン膜に対してドライエッ
チングを行なう場合を対象としたが、これに限られず、
他の目的のためにシリコン含有部材に対してドライエッ
チングを行なう場合を対象としても、シリコン含有部材
に対するドライエッチングの停止を防止できるという効
果が得られる。

【００９５】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置の製造方法について図面を参
照しながら説明する。

【００９６】図６（ａ）〜（ｅ）は第３の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【００９７】まず、図６（ａ）に示すように、シリコン
基板３０上に例えば熱酸化により第１のシリコン酸化膜
３１を形成した後、第１のシリコン酸化膜３１上に例え
ばＣＶＤ法等の成膜方法を用いてシリコン窒化膜３２を
形成する。その後、シリコン窒化膜３２上にフォトリソ
グラフィー法により、素子分離形成領域に開口部を有す
るレジストパターン（図示省略）を形成した後、該レジ
ストパターンをマスクとしてシリコン窒化膜３２及び第
１のシリコン酸化膜３１に対してドライエッチングを行
なって、シリコン窒化膜３２及び第１のシリコン酸化膜
３１をそれぞれパターン化する。その後、アッシングに
よりレジストパターンを除去した後、シリコン基板３０
を洗浄する。

【００９８】次に、図６（ｂ）に示すように、パターン
化されたシリコン窒化膜３２をマスクとしてシリコン基
板３０に対してドライエッチングを行なって、シリコン
基板３０に素子分離用溝３３を形成する。このとき、シ
リコン基板３０における素子分離用溝３３の壁面近傍及
び底面近傍に、結晶性の悪い又は不純物が混入したシリ
コン層つまりダメージ層３４が生じる。ここで、図６
（ｂ）に示すドライエッチング工程について詳しく説明
する。まず、ドライエッチング装置のチャンバー内（図
示省略）に被エッチング物であるシリコン基板３０を設
置する。その後、チャンバー内を所定の真空度に達する
まで真空排気した後、チャンバー内にシリコン基板３０
に対してエッチングを行なうために必要な第１のプロセ
スガス、例えばＣｌ₂ ガス又はＨＢｒガス等のハロゲン
含有ガスと酸素ガスとの混合ガスを導入する。その後、
ソース電力の印加により第１のプロセスガスからなる第
１のプラズマを発生させると共にバイアス電力の印加に
より該第１のプラズマ中のイオンをシリコン基板３０に
引き込む。これにより、第１のプラズマ中のイオンとシ
リコン基板３０の露出部分とが反応して揮発性の反応生
成物が形成される。このとき、チャンバー内の真空排気
により前述の揮発性の反応生成物をチャンバーから排出
することによってシリコン基板３０に対するドライエッ
チングが行なわれる。

【００９９】尚、図６（ｂ）に示すドライエッチング工
程においては、分離寸法の微細化によりゲート電極の加
工とほぼ同程度の高い加工精度が要求されるために、二
電源方式のドライエッチング装置、例えば誘導結合型プ
ラズマエッチング装置を用いる。

【０１００】次に、図６（ｂ）に示すドライエッチング
工程の終了後、第１のプロセスガスをチャンバーから排
気し、その後、チャンバー内にシリコン基板３０を設置
したままチャンバー内に少なくとも酸素を含む第２のプ
ロセスガスを導入する。その後、バイアス電力の印加を
行なうことなくソース電力の印加により第２のプロセス
ガスからなる第２のプラズマを発生させることにより、
第２のプラズマ中の酸素ラジカルとダメージ層３４とを
反応させ、それによって、図６（ｃ）に示すように、酸
化ダメージ層３４Ａ（具体的にはシリコン酸化膜）を形
成する。

【０１０１】尚、図６（ｃ）に示すダメージ層酸化工程
においては、ソース電力の実効値を例えば６００Ｗ（バ
イアス電力の実効値は０Ｗ）に設定すると共に、第２の
プロセスガスとして例えばＯ₂ ガス（圧力：７Ｐａ、ガ
ス流量：５０ｍｌ／ｍｉｎ）を用いる。

【０１０２】次に、シリコン基板３０をチャンバーから
取り出した後、図６（ｄ）に示すように、例えばＨＦを
含む薬液等を用いてシリコン基板３０を洗浄することに
よって、酸化ダメージ層３４Ａ、及びシリコン基板３０
に対するドライエッチング時に形成された堆積物を除去
する。これにより、シリコン基板３０に、ダメージ層３
４が除去された素子分離用溝３３を形成できる。

【０１０３】次に、シリコン基板３０における素子分離
用溝３３の壁面近傍及び底面近傍の表面準位を低減する
ために、該壁面近傍及び底面近傍を酸化する。その後、
シリコン窒化膜３２の上に例えばＣＶＤ法により第２の
シリコン酸化膜３５を素子分離用溝３３が完全に埋まる
ように堆積した後、第２のシリコン酸化膜３５の表面を
含むシリコン窒化膜３２の表面をＣＭＰ法により平坦化
して素子分離用溝３３の外側の第２のシリコン酸化膜３
５を除去する。その後、図６（ｅ）に示すように、シリ
コン窒化膜３２をウエットエッチングによりを除去する
と共に、シリコン基板３０を洗浄してシリコン基板３０
の表面に残存する第１のシリコン酸化膜３１を除去す
る。これにより、素子分離用溝３３に埋め込まれた第２
のシリコン酸化膜３５からなる素子分離が形成される。

【０１０４】以上に説明したように、第３の実施形態に
よると、二電源方式のドライエッチング装置を用いてシ
リコン基板３０に対してエッチングを行なって素子分離
用溝３３を形成した後、同じ二電源方式のドライエッチ
ング装置を用いてバイアス電力を印加することなくソー
ス電力を印加することにより、シリコン基板３０におけ
る素子分離用溝３３の壁面近傍及び底面近傍にドライエ
ッチング時に生じたダメージ層３４を酸化し、その後、
酸化されたダメージ層３４Ａを基板洗浄により除去す
る。このため、ダメージ層３４に起因して半導体装置の
電気的特性が劣化することを防止できる。また、酸化炉
に代えて、ドライエッチング時に使用された二電源方式
のドライエッチング装置を用いることによりダメージ層
３４の酸化を行なえるので、半導体装置の製造コストを
大幅に削減することができる。

【０１０５】尚、第３の実施形態において、二電源方式
のドライエッチング装置として誘導結合型プラズマエッ
チング装置を用いたが、これに代えて、電子サイクロン
共鳴型、容量結合型プラズマ２周波型又は表面波プラズ
マ型等の他の二電源方式のドライエッチング装置を用い
てもよい。

【０１０６】また、第３の実施形態において、第２のプ
ロセスガスとしてＯ₂ ガスを用いたが、これに代えて、
Ｏ₂ ガスと不活性ガスとの混合ガスを用いてもよい。

【０１０７】また、第３の実施形態において、図６
（ｂ）に示すドライエッチング工程と図６（ｃ）に示す
ダメージ層酸化工程とで同一の二電源方式のドライエッ
チング装置を用いたが、これに代えて、各工程で異なる
二電源方式のドライエッチング装置を用いてもよいし、
又は図６（ｂ）に示すドライエッチング工程で二電源方
式以外の他のドライエッチング装置を用いてもよい。ま
た、図６（ｂ）に示すドライエッチング工程で二電源方
式のドライエッチング装置を用いる場合、バイアス電力
の印加をシリコン基板３０の露出部分における酸化が進
行する前に開始することが好ましい。具体的には、ソー
ス電力の印加を開始する前にバイアス電力の印加を開始
するか、又は、バイアス電力の実効値が第１の設定値に
達した後にソース電力の実効値が第２の設定値に達する
ようにソース電力及びバイアス電力の印加を行なうこと
が好ましい。

【０１０８】また、第３の実施形態において、素子分離
用溝を形成するためにシリコン基板に対してドライエッ
チングを行なう場合を対象としたが、これに限られず、
他の目的のためにシリコン含有部材に対してドライエッ
チングを行なう場合を対象としても、ドライエッチング
時にシリコン含有部材に生じるダメージ層に起因して半
導体装置の電気的特性が劣化することを防止できるとい
う効果が得られる。

【０１０９】（第４の実施形態）以下、本発明の第４の
実施形態に係る半導体装置の製造方法について図面を参
照しながら説明する。

【０１１０】図７（ａ）〜（ｄ）は第４の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【０１１１】まず、図７（ａ）に示すように、シリコン
基板４０上に熱酸化によりシリコン酸化膜からなるゲー
ト絶縁膜４１を形成した後、ゲート絶縁膜４１上に例え
ばＣＶＤ法等の成膜方法を用いてポリシリコン膜４２を
形成し、その後、ポリシリコン膜４２上にフォトリソグ
ラフィー法により、ゲート電極形成領域を覆うレジスト
パターン４３を形成する。

【０１１２】次に、図７（ｂ）に示すように、レジスト
パターン４３をマスクとしてポリシリコン膜４２に対し
てドライエッチングを行なって、シリコン基板４０上に
ゲート絶縁膜４１を介してポリシリコン膜４２からなる
ゲート電極４４を形成する。このとき、ゲート電極４４
の側面にダメージ層４５が生じる。ここで、図７（ｂ）
に示すドライエッチング工程について詳しく説明する。
まず、ドライエッチング装置のチャンバー内（図示省
略）に被エッチング物であるポリシリコン膜４２が形成
されたシリコン基板４０を設置する。その後、チャンバ
ー内を所定の真空度に達するまで真空排気した後、チャ
ンバー内にポリシリコン膜４２に対してエッチングを行
なうために必要な第１のプロセスガス、例えばＣｌ₂ ガ
ス又はＨＢｒガス等のハロゲン含有ガスと酸素ガスとの
混合ガスを導入する。その後、ソース電力の印加により
第１のプロセスガスからなる第１のプラズマを発生させ
ると共にバイアス電力の印加により該第１のプラズマ中
のイオンをポリシリコン膜４２に引き込む。これによ
り、第１のプラズマ中のイオンとポリシリコン膜４２の
露出部分とが反応して揮発性の反応生成物が形成され
る。このとき、チャンバー内の真空排気により前述の揮
発性の反応生成物をチャンバーから排出することによっ
てポリシリコン膜４２に対するドライエッチングが行な
われ、その結果、ポリシリコン膜４２からなるゲート電
極４４が形成される。

【０１１３】尚、図７（ｂ）に示すドライエッチング工
程においては、ゲート寸法の微細化により高い加工精度
が要求されるために、二電源方式のドライエッチング装
置、例えば誘導結合型プラズマエッチング装置を用い
る。

【０１１４】次に、図７（ｂ）に示すドライエッチング
工程の終了後、第１のプロセスガスをチャンバーから排
気し、その後、チャンバー内にシリコン基板４０を設置
したままチャンバー内に少なくとも酸素を含む第２のプ
ロセスガスを導入する。その後、バイアス電力の印加を
行なうことなくソース電力の印加により第２のプロセス
ガスからなる第２のプラズマを発生させることにより、
第２のプラズマ中の酸素ラジカルとダメージ層４５とを
反応させ、それによって、図７（ｃ）に示すように、酸
化ダメージ層４５Ａ（具体的にはシリコン酸化膜）を形
成する。

【０１１５】尚、図７（ｃ）に示すダメージ層酸化工程
においては、ソース電力の実効値を例えば６００Ｗ（バ
イアス電力の実効値は０Ｗ）に設定すると共に、第２の
プロセスガスとして例えばＯ₂ ガス（圧力：７Ｐａ、ガ
ス流量：４０ｍｌ／ｍｉｎ）を用いる。

【０１１６】次に、シリコン基板４０をチャンバーから
取り出した後、図７（ｄ）に示すように、アッシングに
よりレジストパターン４３を除去し、その後、例えばＨ
Ｆを含む薬液等を用いてシリコン基板４０を洗浄するこ
とによって、酸化ダメージ層４５Ａ、ポリシリコン膜４
２に対するドライエッチング時に形成された堆積物、及
びゲート絶縁膜４１におけるゲート電極４４の外側の部
分を除去する。これにより、シリコン基板４０上にゲー
ト絶縁膜４１を介して、ダメージ層４５が除去されたゲ
ート電極４４を形成できる。

【０１１７】以上に説明したように、第４の実施形態に
よると、二電源方式のドライエッチング装置を用いてポ
リシリコン膜４２に対してエッチングを行なってゲート
電極４４を形成した後、同じ二電源方式のドライエッチ
ング装置を用いてバイアス電力を印加することなくソー
ス電力を印加することにより、ゲート電極４４の側面に
ドライエッチング時に生じたダメージ層４５を酸化し、
その後、酸化されたダメージ層４５Ａを基板洗浄により
除去する。このため、ダメージ層４５に起因して半導体
装置の電気的特性が劣化することを防止できる。また、
酸化炉に代えて、ドライエッチング時に使用された二電
源方式のドライエッチング装置を用いることによりダメ
ージ層４５の酸化を行なえるので、半導体装置の製造コ
ストを大幅に削減することができる。

【０１１８】尚、第４の実施形態において、二電源方式
のドライエッチング装置として誘導結合型プラズマエッ
チング装置を用いたが、これに代えて、電子サイクロン
共鳴型、容量結合型プラズマ２周波型又は表面波プラズ
マ型等の他の二電源方式のドライエッチング装置を用い
てもよい。

【０１１９】また、第４の実施形態において、第２のプ
ロセスガスとしてＯ₂ ガスを用いたが、これに代えて、
Ｏ₂ ガスと不活性ガスとの混合ガスを用いてもよい。

【０１２０】また、第４の実施形態において、図７
（ｂ）に示すドライエッチング工程と図７（ｃ）に示す
ダメージ層酸化工程とで同一の二電源方式のドライエッ
チング装置を用いたが、これに代えて、各工程で異なる
二電源方式のドライエッチング装置を用いてもよいし、
又は図７（ｂ）に示すドライエッチング工程で二電源方
式以外の他のドライエッチング装置を用いてもよい。ま
た、図７（ｂ）に示すドライエッチング工程で二電源方
式のドライエッチング装置を用いる場合、バイアス電力
の印加をポリシリコン膜４２の露出部分における酸化が
進行する前に開始することが好ましい。具体的には、ソ
ース電力の印加を開始する前にバイアス電力の印加を開
始するか、又は、バイアス電力の実効値が第１の設定値
に達した後にソース電力の実効値が第２の設定値に達す
るようにソース電力及びバイアス電力の印加を行なうこ
とが好ましい。

【０１２１】また、第４の実施形態において、ゲート電
極を構成する導電膜としてポリシリコン膜を用いたが、
これに代えて、少なくともシリコンを含む他の導電膜、
例えばアモルファスシリコン膜、又はＷＳｉ膜等のシリ
サイド膜を用いてもよい。

【０１２２】また、第４の実施形態において、ゲート電
極を形成するためにポリシリコン膜に対してドライエッ
チングを行なう場合を対象としたが、これに限られず、
他の目的のためにシリコン含有部材に対してドライエッ
チングを行なう場合を対象としても、ドライエッチング
時にシリコン含有部材に生じるダメージ層に起因して半
導体装置の電気的特性が劣化することを防止できるとい
う効果が得られる。

【０１２３】（第５の実施形態）以下、本発明の第５の
実施形態に係る半導体装置の製造方法について図面を参
照しながら説明する。

【０１２４】図８（ａ）〜（ｄ）は第５の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【０１２５】まず、図８（ａ）に示すように、シリコン
基板５０上に例えば熱酸化により第１のシリコン酸化膜
５１を形成した後、第１のシリコン酸化膜５１上に例え
ばＣＶＤ法等の成膜方法を用いてシリコン窒化膜５２を
形成する。その後、シリコン窒化膜５２上にフォトリソ
グラフィー法により、素子分離形成領域に開口部を有す
るレジストパターン（図示省略）を形成した後、該レジ
ストパターンをマスクとしてシリコン窒化膜５２及び第
１のシリコン酸化膜５１に対してドライエッチングを行
なって、シリコン窒化膜５２及び第１のシリコン酸化膜
５１をそれぞれパターン化する。その後、アッシングに
よりレジストパターンを除去した後、シリコン基板５０
を洗浄する。

【０１２６】次に、図８（ｂ）に示すように、パターン
化されたシリコン窒化膜５２をマスクとしてシリコン基
板５０に対してドライエッチングを行なった後、シリコ
ン基板５０を洗浄して、シリコン基板５０に対するドラ
イエッチング時に形成された堆積物を除去する。これに
より、シリコン基板５０に素子分離用溝５３が形成され
る。

【０１２７】次に、図８（ｃ）に示すように、シリコン
基板５０における素子分離用溝５３の壁面近傍及び底面
近傍を酸化して第２のシリコン酸化膜５４を形成する。
これにより、シリコン基板５０における素子分離用溝５
３の壁面近傍及び底面近傍の表面準位を低減できると共
に、素子分離用溝５３のコーナ部を丸めて素子分離の絶
縁破壊耐圧を向上させることができる。尚、第５の実施
形態においては、図８（ｃ）に示す酸化工程を二電源方
式のドライエッチング装置を用いて行なう。ここで、図
８（ｃ）に示す酸化工程について詳しく説明する。ま
ず、二電源方式のドライエッチング装置のチャンバー内
（図示省略）に、素子分離用溝５３が形成されたシリコ
ン基板５０を設置する。その後、チャンバー内を所定の
真空度に達するまで真空排気した後、チャンバー内にシ
リコン基板５０を酸化させるのに必要なプロセスガス、
つまり少なくとも酸素を含むプロセスガスを導入する。
その後、バイアス電力の印加を行なうことなくソース電
力の印加によりプロセスガスからなるプラズマを発生さ
せることにより、該プラズマ中の酸素ラジカルと、シリ
コン基板５０における素子分離用溝５３の壁面近傍及び
底面近傍とを反応させ、それによって第２のシリコン酸
化膜５４を形成する。

【０１２８】尚、図８（ｃ）に示す酸化工程において
は、二電源方式のドライエッチング装置として例えば誘
導結合型プラズマエッチング装置を用いると共に、ソー
ス電力の実効値を例えば６００Ｗ（バイアス電力の実効
値は０Ｗ）に設定する。また、プロセスガスとして例え
ばＯ₂ ガス（圧力：７Ｐａ、ガス流量：６０ｍｌ／ｍｉ
ｎ）を用いる。

【０１２９】次に、シリコン基板５０をチャンバーから
取り出した後、シリコン窒化膜５２の上に例えばＣＶＤ
法により第３のシリコン酸化膜５５を素子分離用溝５３
が完全に埋まるように堆積した後、第３のシリコン酸化
膜５５の表面を含むシリコン窒化膜５２の表面をＣＭＰ
法により平坦化して素子分離用溝５３の外側の第３のシ
リコン酸化膜５５を除去する。尚、第２のシリコン酸化
膜５４は、第３のシリコン酸化膜５５の堆積時に第３の
シリコン酸化膜５５と一体化してしまう。その後、図８
（ｄ）に示すように、シリコン窒化膜５２をウエットエ
ッチングによりを除去すると共に、シリコン基板５０を
洗浄してシリコン基板５０の表面に残存する第１のシリ
コン酸化膜５１を除去する。これにより、素子分離用溝
５３に埋め込まれた第３のシリコン酸化膜５５からなる
素子分離が形成される。

【０１３０】以上に説明したように、第５の実施形態に
よると、二電源方式のドライエッチング装置を用いてバ
イアス電力を印加することなくソース電力を印加するこ
とにより、シリコン基板５０における素子分離用溝５３
の壁面近傍及び底面近傍を酸化してシリコン酸化膜（第
２のシリコン酸化膜５４）を形成する。このため、酸化
炉を用いることなく、シリコン基板５０における素子分
離用溝５３の壁面近傍及び底面近傍の表面準位を低減で
きる。また、酸化炉を用いることなく、素子分離用溝５
３のコーナ部を丸めて素子分離の絶縁破壊耐圧を向上さ
せることができる。従って、半導体装置の製造コストを
大幅に削減することができる。

【０１３１】尚、第５の実施形態において、二電源方式
のドライエッチング装置として誘導結合型プラズマエッ
チング装置を用いたが、これに代えて、電子サイクロン
共鳴型、容量結合型プラズマ２周波型又は表面波プラズ
マ型等の他の二電源方式のドライエッチング装置を用い
てもよい。

【０１３２】また、第５の実施形態において、プロセス
ガスとしてＯ₂ ガスを用いたが、これに代えて、Ｏ₂ ガ
スと不活性ガスとの混合ガスを用いてもよい。

【０１３３】また、第５の実施形態において、図８
（ｂ）に示す素子分離用溝形成工程を二電源方式のドラ
イエッチング装置を用いて行なってもよい。このとき、
シリコン基板５０の露出部分における酸化が進行する前
にバイアス電力の印加を開始することが好ましい。具体
的には、ソース電力の印加を開始する前にバイアス電力
の印加を開始するか、又は、バイアス電力の実効値が第
１の設定値に達した後にソース電力の実効値が第２の設
定値に達するようにソース電力及びバイアス電力の印加
を行なうことが好ましい。

【０１３４】また、第５の実施形態において、図８
（ｂ）に示す素子分離用溝形成工程でシリコン基板５０
に対してドライエッチングを行なった後に、二電源方式
のドライエッチング装置を用いてバイアス電力を印加す
ることなくソース電力を印加することにより、シリコン
基板５０における素子分離用溝５３の壁面近傍及び底面
近傍にドライエッチング時に生じたダメージ層を酸化
し、その後、酸化されたダメージ層を基板洗浄により除
去することが好ましい。このとき、シリコン基板５０に
対するドライエッチングを二電源方式のドライエッチン
グ装置を用いて行なう場合、同じドライエッチング装置
をダメージ層の酸化に続けて用いてもよい。また、図８
（ｃ）に示す酸化工程でシリコン基板５０における素子
分離用溝５３の壁面近傍及び底面近傍をダメージ層より
も深く酸化することによって、ダメージ層の酸化を図８
（ｃ）に示す酸化工程において同時に行なうこともでき
る。この場合、酸化されたダメージ層を除去するための
洗浄工程を省略できる。

【０１３５】（第６の実施形態）以下、本発明の第６の
実施形態に係るドライエッチング装置、具体的には二電
源方式のドライエッチング装置について図面を参照しな
がら説明する。

【０１３６】図９は第６の実施形態に係るドライエッチ
ング装置（以下、本発明のドライエッチング装置と称す
る）の概略構造を示している。

【０１３７】図９に示すように、本発明のドライエッチ
ング装置６０は、プラズマを生成するチャンバー６１
と、該チャンバー６１の底部に配置された試料台６２
と、チャンバー６１内にプロセスガスを導入するガス供
給口６３と、試料台６２と接続され且つ試料台６２にバ
イアス電力を印加するバイアス電力供給電源６４と、バ
イアス電力供給電源６４と接続され且つ試料台６２に印
加されるバイアス電力の実効値を測定するバイアス電力
モニター６５と、バイアス電力モニター６５と接続され
且つバイアス電力の印加が開始されてからの経過時間を
測定するタイマー６６と、タイマー６６と接続され且つ
チャンバー６１の外壁に設けられたコイル（図示省略）
等にソース電力を印加するソース電力供給電源６７とを
備えている。

【０１３８】以下、本発明のドライエッチング装置を用
いたドライエッチング方法について、図１０に示すフロ
ーチャートを参照しながら説明する。

【０１３９】まず、ステップＳ１において、チャンバー
６１内における試料台６２上に例えばシリコン基板等の
被エッチング物７０を設置した後、チャンバー６１内を
所定の真空度に達するまで真空排気し、その後、チャン
バー６１内に被エッチング物７０に対してエッチングを
行なうために必要なプロセスガス、例えばハロゲン含有
ガスと酸素ガスとの混合ガスをガス供給口６３から導入
する。

【０１４０】次に、ステップＳ２において、チャンバー
６１内に導入されたプロセスガスの圧力が設定値と等し
くなっているかどうかを確認する。プロセスガスの圧力
が設定値と等しくない場合、ステップＳ３において、プ
ロセスガスの圧力が設定値と等しくなるまで、排気バル
ブ（図示省略）の開閉等によりプロセスガスの圧力を調
整する。

【０１４１】次に、プロセスガスの圧力が設定値と等し
くなると、ステップＳ４において、バイアス電力供給電
源６４がバイアス電力の印加を開始する。このとき、同
時に、ステップＳ５において、バイアス電力供給電源６
４がタイマー６５を初期化して動作開始させる。

【０１４２】次に、ステップＳ６において、バイアス電
力モニター６５により測定されたバイアス電力の実効値
が設定値と等しいかどうかを確認する。バイアス電力の
実効値が設定値と等しくない場合、ステップＳ７におい
て、バイアス電力の実効値が設定値と等しくなるまで、
バイアス電力印加用マッチング回路（図示省略）等を用
いてバイアス電力の実効値を調整する。

【０１４３】次に、バイアス電力の実効値が設定値と等
しくなると、ステップＳ８において、タイマー６６によ
り測定された、バイアス電力印加開始後の経過時間が所
定の時間に達しているかどうかを確認する。経過時間が
所定の時間に達していない場合、ステップＳ９におい
て、経過時間が所定の時間に達するまでバイアス電力の
印加のみを続行する。

【０１４４】次に、経過時間が所定の時間に達すると、
ステップＳ１０において、バイアス電力モニター６５が
ソース電力供給電源６７にソース電力印加指示信号Ｓ_G
を発信する。そして、ソース電力供給電源６７はソース
電力印加指示信号Ｓ_G を受信するとソース電力の印加を
開始する。すなわち、第６の実施形態においては、バイ
アス電力の実効値が設定値と等しくなり且つバイアス電
力印加開始後の経過時間が所定の時間に達したときに、
ソース電力の印加が開始される。

【０１４５】次に、ステップＳ１１において、ソース電
力の実効値が設定値と等しいかどうかを確認する。ソー
ス電力の実効値が設定値と等しくない場合、ステップＳ
１２において、ソース電力の実効値が設定値と等しくな
るまで、ソース電力印加用マッチング回路（図示省略）
等を用いてソース電力の実効値を調整する。尚、第６の
実施形態において、例えばソース電力が印加されるコイ
ルにバイアス電力モニター６５を接続しておくことによ
って、バイアス電力モニター６５を用いてソース電力の
実効値を測定してもよい。

【０１４６】次に、バイアス電力の実効値が設定値と等
しくなると、ステップＳ１３において、被エッチング物
７０に対するエッチングを行なう。具体的には、ステッ
プＳ１３において、ソース電力の印加によりプロセスガ
スからなるプラズマ７１が発生すると共にバイアス電力
の印加によりプラズマ７１中のイオンが被エッチング物
７０に引き込まれる。これにより、プラズマ７１中のイ
オンと被エッチング物７０とが反応して揮発性の反応生
成物が形成される。このとき、チャンバー６１内の真空
排気により前述の揮発性の反応生成物をチャンバー６１
から排出することによって被エッチング物７０に対する
ドライエッチングが行なわれる。

【０１４７】以上に説明したように、第６の実施形態に
よると、バイアス電力の印加を開始すると同時にタイマ
ー６６を初期化して動作させるバイアス電力供給電源６
４と、タイマー６６により測定された経過時間が所定の
時間に達したときにソース電力の印加を開始するソース
電力供給電源６７とを備えている。すなわち、バイアス
電力供給電源６４によりバイアス電力の印加が開始され
てからの経過時間が所定の時間に達したときに、ソース
電力供給電源６７によりソース電力の印加が開始される
ため、ソース電力の印加が開始される前に必ずバイアス
電力の印加が開始される。このため、酸素を含むプロセ
スガスを用いて被エッチング物７０であるシリコン含有
部材に対してエッチングを行なう場合であっても、ソー
ス電力の印加により発生したプラズマ７１中の酸素ラジ
カルによって被エッチング物７０が酸化される前に、バ
イアス電力の印加を開始してプラズマ７１中のイオンを
被エッチング物７０に確実に引き込むことができる。そ
の結果、プラズマ７１中のイオンの被エッチング物７０
への引き込みが、被エッチング物７０の表面に形成され
る酸化膜によって阻害されることがないので、被エッチ
ング物７０に対するドライエッチングが途中で停止して
しまうことを確実に防止できる。

【０１４８】尚、第６の実施形態において、バイアス電
力の実効値が設定値と等しくなり且つバイアス電力印加
開始後の経過時間が所定の時間に達したときに、ソース
電力供給電源６７がソース電力の印加を開始したが、バ
イアス電力の実効値に対する設定値よりもソース電力の
実効値に対する設定値が高い場合には、バイアス電力モ
ニター６５によりバイアス電力の実効値を測定すること
なく、バイアス電力印加開始後の経過時間が所定の時間
に達したときにソース電力供給電源６７がソース電力の
印加を開始してもよい。この場合、所定の時間を０に設
定して、バイアス電力供給電源６４がバイアス電力の印
加を開始するのと同時にソース電力供給電源６７がソー
ス電力の印加を開始してもよい。

【０１４９】また、第６の実施形態において、バイアス
電力を印加するバイアス電力供給電源６４と、バイアス
電力の実効値を測定するバイアス電力モニター６５と、
バイアス電力の印加が開始されてからの経過時間を測定
するタイマー６６とを別々に設けたが、これに代えて、
バイアス電力供給電源６４の機能と、バイアス電力モニ
ター６５又はタイマー６６の機能とを有するバイアス電
力供給手段を設けてもよい。

【０１５０】

【発明の効果】本発明によると、プラズマ中のイオンの
シリコン含有部材への引き込みが、シリコン含有部材の
表面に形成される酸化膜によって阻害されることがない
ので、シリコン含有部材に対するドライエッチングが途
中で停止してしまうことを確実に防止できる。

【０１５１】また、本発明によると、酸化炉に代えて、
ドライエッチング時に使用された二電源方式のドライエ
ッチング装置を用いることによって、シリコン含有部材
に生じたダメージ層の酸化を行なったり、又は、シリコ
ン基板における素子分離用溝の壁面近傍及び底面近傍を
酸化して該壁面近傍及び底面近傍の表面準位を低減した
りできるので、半導体装置の製造コストを大幅に削減す
ることができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図２】本発明の第１の実施形態に係る半導体装置の製
造方法におけるドライエッチング工程でのソース電力及
びバイアス電力のそれぞれの実効値の時間変化の一例を
示す図である。

【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体装置の製造方法におけるドライエッチング工程
でのドライエッチング装置のチャンバー内の状態の変化
を示す図である。

【図４】本発明の第１の実施形態に係る半導体装置の製
造方法におけるドライエッチング工程でのソース電力及
びバイアス電力のそれぞれの実効値の時間変化の一例を
示す図である。

【図５】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図６】（ａ）〜（ｅ）は本発明の第３の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図７】（ａ）〜（ｄ）は本発明の第４の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図８】（ａ）〜（ｄ）は本発明の第５の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。

【図９】本発明の第６の実施形態に係るドライエッチン
グ装置の概略構造を示す図である。

【図１０】本発明の第６の実施形態に係るドライエッチ
ング装置を用いたドライエッチング方法のフローチャー
トである。

【図１１】（ａ）〜（ｄ）は従来の半導体装置の製造方
法の各工程を示す断面図である。

【図１２】従来の半導体装置の製造方法におけるドライ
エッチング工程でのソース電力及びバイアス電力のそれ
ぞれの実効値の時間変化の一例を示す図である。

【図１３】（ａ）〜（ｃ）は従来の半導体装置の製造方
法におけるドライエッチング工程でのドライエッチング
装置のチャンバー内の状態の変化を示す図である。

【図１４】従来の半導体装置の製造方法の問題点を説明
するための図である。

【図１５】（ａ）〜（ｃ）は従来の半導体装置の製造方
法におけるドライエッチング工程でエッチング停止が生
じる様子を示す図である。

【図１６】バイアス電力の印加開始前にソース電力の印
加を継続した場合にシリコン基板表面に形成される酸化
膜の膜厚の、ソース電力印加時間に対する依存性を示す
図である。

【図１７】ソース電力の印加開始タイミングとバイアス
電力の印加開始タイミングとを色々変えながらシリコン
基板に対してドライエッチングを行なったときのシリコ
ン削れ量の、バイアス電力印加開始時刻の遅延時間（ソ
ース電力印加開始時刻を基準時刻とする）に対する依存
性を示す図である。

【符号の説明】

１０ シリコン基板 １１ 第１のシリコン酸化膜 １２ シリコン窒化膜 １３ レジストパターン １４ 素子分離用溝 １５ 第２のシリコン酸化膜 １７ チャンバー １８ プロセスガス １８Ａ 第１のプラズマ １８Ｂ 第２のプラズマ １９ イオン ２０ シリコン基板 ２１ ゲート絶縁膜 ２２ ポリシリコン膜 ２３ レジストパターン ２４ ゲート電極 ３０ シリコン基板 ３１ 第１のシリコン酸化膜 ３２ シリコン窒化膜 ３３ 素子分離用溝 ３４ ダメージ層 ３４Ａ 酸化ダメージ層 ３５ 第２のシリコン酸化膜 ４０ シリコン基板 ４１ ゲート絶縁膜 ４２ ポリシリコン膜 ４３ レジストパターン ４４ ゲート電極 ４５ ダメージ層 ４５Ａ 酸化ダメージ層 ５０ シリコン基板 ５１ 第１のシリコン酸化膜 ５２ シリコン窒化膜 ５３ 素子分離用溝 ５４ 第２のシリコン酸化膜 ５５ 第３のシリコン酸化膜 ６０ ドライエッチング装置 ６１ チャンバー ６２ 試料台 ６３ ガス供給口 ６４ バイアス電力供給電源 ６５ バイアス電力モニター ６６ タイマー ６７ ソース電力供給電源 ７０ 被エッチング物 ７１ プラズマ Ｓ_G ソース電力印加指示信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−288256（ＪＰ，Ａ) 特開 平11−238722（ＪＰ，Ａ) 特開 平１−106432（ＪＰ，Ａ) 特開 平９−82495（ＪＰ，Ａ) 特開 平３−280536（ＪＰ，Ａ) 特開 平11−251292（ＪＰ，Ａ) 特開 平11−145111（ＪＰ，Ａ) 特開2001−156051（ＪＰ，Ａ) 特開 平７−183097（ＪＰ，Ａ) 特開 平８−213362（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/3065 C23F 4/00

Claims (18)

(57)【特許請求の範囲】
1. 【請求項１】 チャンバー内にプラズマを発生させるた
   めのソース電力と、該プラズマ中のイオンを前記チャン
   バー内の被エッチング物に引き込むためのバイアス電力
   とを独立して制御できる二電源方式のドライエッチング
   装置を用いたドライエッチング方法であって、 前記チャンバー内に、少なくともシリコンを含む部材が
   露出した基板を設置する工程と、 前記基板が設置された前記チャンバー内に少なくとも酸
   素を含むプロセスガスを導入する工程と、 前記ソース電力の印加により前記プロセスガスからなる
   プラズマを発生させると共に前記バイアス電力の印加に
   より該プラズマ中のイオンを前記部材に引き込むことに
   より、前記部材に対してエッチングを行なう工程とを備
   え、 前記部材に対してエッチングを行なう工程は、前記部材
   の表面における酸化が進行する前に前記バイアス電力の
   印加を開始することにより前記プラズマを発生させる工
   程を含むことを特徴とするドライエッチング方法。
2. 【請求項２】 前記部材に対してエッチングを行なう工
   程は、前記ソース電力の印加を開始する前に前記バイア
   ス電力の印加を開始する工程を含むことを特徴とする請
   求項１に記載のドライエッチング方法。
3. 【請求項３】 前記部材に対してエッチングを行なう工
   程は、前記バイアス電力の実効値が第１の設定値に達し
   た後に前記ソース電力の実効値が第２の設定値に達する
   ように前記ソース電力及びバイアス電力の印加を行なう
   工程を含むことを特徴とする請求項１に記載のドライエ
   ッチング方法。
4. 【請求項４】 前記部材はシリコン基板、ポリシリコン
   膜、アモルファスシリコン膜又はシリサイド膜であるこ
   とを特徴とする請求項１に記載のドライエッチング方
   法。
5. 【請求項５】 チャンバー内にプラズマを発生させるた
   めのソース電力と、該プラズマ中のイオンを前記チャン
   バー内の被エッチング物に引き込むためのバイアス電力
   とを独立して制御できる二電源方式のドライエッチング
   装置を用いた半導体装置の製造方法であって、 シリコン基板上に、素子分離形成領域に開口部を有する
   マスクパターンを形成する工程と、 前記チャンバー内に、前記マスクパターンが形成された
   前記シリコン基板を設置する工程と、 前記シリコン基板が設置された前記チャンバー内に少な
   くとも酸素を含むプロセスガスを導入する工程と、 前記ソース電力の印加により前記プロセスガスからなる
   プラズマを発生させると共に前記バイアス電力の印加に
   より該プラズマ中のイオンを前記シリコン基板に引き込
   むことにより、前記シリコン基板に対してエッチングを
   行なって前記シリコン基板に素子分離用溝を形成する工
   程とを備え、 前記素子分離用溝を形成する工程は、前記シリコン基板
   の露出部分における酸化が進行する前に前記バイアス電
   力の印加を開始することにより前記プラズマを発生させ
   る工程を含むことを特徴とする半導体装置の製造方法。
6. 【請求項６】 前記素子分離用溝を形成する工程は、前
   記ソース電力の印加を開始する前に前記バイアス電力の
   印加を開始する工程を含むことを特徴とする請求項５に
   記載の半導体装置の製造方法。
7. 【請求項７】 前記素子分離用溝を形成する工程は、前
   記バイアス電力の実効値が第１の設定値に達した後に前
   記ソース電力の実効値が第２の設定値に達するように前
   記ソース電力及びバイアス電力の印加を行なう工程を含
   むことを特徴とする請求項５に記載の半導体装置の製造
   方法。
8. 【請求項８】 チャンバー内にプラズマを発生させるた
   めのソース電力と、該プラズマ中のイオンを前記チャン
   バー内の被エッチング物に引き込むためのバイアス電力
   とを独立して制御できる二電源方式のドライエッチング
   装置を用いた半導体装置の製造方法であって、 基板上に少なくともシリコンを含む導電膜を形成する工
   程と、 前記導電膜上にゲート電極形成領域を覆うマスクパター
   ンを形成する工程と、 前記チャンバー内に、前記導電膜及びマスクパターンが
   形成された前記基板を設置する工程と、 前記基板が設置された前記チャンバー内に少なくとも酸
   素を含むプロセスガスを導入する工程と、 前記ソース電力の印加により前記プロセスガスからなる
   プラズマを発生させると共に前記バイアス電力の印加に
   より該プラズマ中のイオンを前記導電膜に引き込むこと
   により、前記導電膜に対してエッチングを行なって前記
   導電膜からなるゲート電極を形成する工程とを備え、 前記ゲート電極を形成する工程は、前記導電膜の露出部
   分における酸化が進行する前に前記バイアス電力の印加
   を開始することにより前記プラズマを発生させる工程を
   含むことを特徴とする半導体装置の製造方法。
9. 【請求項９】 前記ゲート電極を形成する工程は、前記
   ソース電力の印加を開始する前に前記バイアス電力の印
   加を開始する工程を含むことを特徴とする請求項８に記
   載の半導体装置の製造方法。
10. 【請求項１０】 前記ゲート電極を形成する工程は、前
    記バイアス電力の実効値が第１の設定値に達した後に前
    記ソース電力の実効値が第２の設定値に達するように前
    記ソース電力及びバイアス電力の印加を行なう工程を含
    むことを特徴とする請求項８に記載の半導体装置の製造
    方法。
11. 【請求項１１】 前記導電膜はポリシリコン膜、アモル
    ファスシリコン膜又はシリサイド膜であることを特徴と
    する請求項８に記載の半導体装置の製造方法。
12. 【請求項１２】 チャンバー内にプラズマを発生させる
    ためのソース電力と、該プラズマ中のイオンを前記チャ
    ンバー内の被エッチング物に引き込むためのバイアス電
    力とを独立して制御できる二電源方式のドライエッチン
    グ装置を用いた半導体装置の製造方法であって、 前記チャンバー内に、少なくともシリコンを含む部材が
    露出した基板を設置した後、前記チャンバー内に第１の
    プロセスガスを導入し、その後、前記ソース電力の印加
    により前記第１のプロセスガスからなる第１のプラズマ
    を発生させると共に前記バイアス電力の印加により該第
    １のプラズマ中のイオンを前記部材に引き込むことによ
    り、前記部材に対してエッチングを行なう工程と、 前記部材に対してエッチングを行なう工程よりも後に、
    前記第１のプロセスガスを前記チャンバーから排気し、
    その後、前記チャンバー内に前記基板を設置したまま前
    記チャンバー内に少なくとも酸素を含む第２のプロセス
    ガスを導入する工程と、 前記バイアス電力の印加を行なうことなく前記ソース電
    力の印加により前記第２のプロセスガスからなる第２の
    プラズマを発生させることにより、前記チャンバー内に
    前記基板を設置したまま、前記部材に対してエッチング
    を行なう工程において前記部材に生じたダメージ層を酸
    化する工程と、 前記基板を前記チャンバーから取り出した後、前記基板
    を洗浄することにより、酸化された前記ダメージ層を除
    去する工程とを備えていることを特徴とする半導体装置
    の製造方法。
13. 【請求項１３】 前記部材はシリコン基板であり、 前記部材に対してエッチングを行なう工程は、前記シリ
    コン基板に素子分離用溝を形成する工程を含み、 前記ダメージ層を酸化する工程は、前記シリコン基板に
    おける前記素子分離用溝の壁面近傍及び底面近傍に生じ
    た前記ダメージ層を酸化する工程を含むことを特徴とす
    る請求項１２に記載の半導体装置の製造方法。
14. 【請求項１４】 前記部材は、前記基板上に形成された
    少なくともシリコンを含む導電膜であり、 前記部材に対してエッチングを行なう工程は、前記基板
    上に前記導電膜からなるゲート電極を形成する工程を含
    み、 前記ダメージ層を酸化する工程は、前記ゲート電極の側
    面に生じた前記ダメージ層を酸化する工程を含むことを
    特徴とする請求項１２に記載の半導体装置の製造方法。
15. 【請求項１５】 前記導電膜はポリシリコン膜、アモル
    ファスシリコン膜又はシリサイド膜であることを特徴と
    する請求項１４に記載の半導体装置の製造方法。
16. 【請求項１６】 チャンバー内にプラズマを発生させる
    ためのソース電力と、該プラズマ中のイオンを前記チャ
    ンバー内の被エッチング物に引き込むためのバイアス電
    力とを独立して制御できる二電源方式のドライエッチン
    グ装置を用いた半導体装置の製造方法であって、 前記チャンバー内に、素子分離用溝が形成されたシリコ
    ン基板を設置する工程と、 前記シリコン基板が設置された前記チャンバー内に少な
    くとも酸素を含むプロセスガスを導入する工程と、 前記バイアス電力の印加を行なうことなく前記ソース電
    力の印加により前記プロセスガスからなるプラズマを発
    生させることにより、前記シリコン基板における前記素
    子分離用溝の壁面近傍及び底面近傍を酸化してシリコン
    酸化膜を形成する工程と、 前記基板を前記チャンバーから取り出した後、前記シリ
    コン酸化膜が形成された前記素子分離用溝に絶縁膜を埋
    め込んで素子分離を形成する工程とを備えていることを
    特徴とする半導体装置の製造方法。
17. 【請求項１７】 前記素子分離を形成する工程は、前記
    素子分離用溝が完全に埋まるように前記シリコン基板上
    に前記絶縁膜を形成した後、前記絶縁膜の表面を含む前
    記シリコン基板の表面をＣＭＰ法により平坦化して前記
    絶縁膜における前記素子分離用溝の外側の部分を除去す
    る工程を含むことを特徴とする請求項１６に記載の半導
    体装置の製造方法。
18. 【請求項１８】 チャンバー内にプラズマを発生させる
    ためのソース電力と、該プラズマ中のイオンを前記チャ
    ンバー内のシリコン含有部材からなる被エッチング物に
    引き込むためのバイアス電力とを独立して制御できる二
    電源方式のドライエッチング装置であって、前記チャンバー内に配置された試料台と、 酸素ガスを含むプロセスガスを前記チャンバー内に導入
    するガス供給口と、 前記試料台にバイアス電力を印加するバイアス電力供給
    手段と、 タイマーと接続されたソース電力供給手段とを備え、 前記バイアス電力供給手段は、 前記バイアス電力の印加
    を開始することにより前記プラズマを発生させると同時
    に前記タイマーを初期化して動作させ、 前記ソース電力供給手段は、 前記タイマーにより測定さ
    れた経過時間が所定の時間に達したときに前記ソース電
    力の印加を開始することを特徴とするドライエッチング
    装置。