JP3323190B2 - Dry etching method, method of manufacturing semiconductor device, and dry etching apparatus - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、シリコンを含む部
材に対するドライエッチング方法、該ドライエッチング
方法を用いた半導体装置の製造方法、及び該ドライエッ
チング方法を行なうためのドライエッチング装置に関す
る。The present invention relates to a method for dry-etching a member containing silicon, a method for manufacturing a semiconductor device using the dry-etching method, and a dry-etching apparatus for performing the dry-etching method.

【０００２】[0002]

【従来の技術】半導体装置の製造において、半導体素子
の微細化及び高精度化のために、シリコンを含む部材
（以下、シリコン含有部材）に対してドライエッチング
を行なうときに、誘導結合型プラズマエッチング装置
（ＩＣＰ）等の二電源方式のドライエッチング装置が用
いられている。二電源方式のドライエッチング装置の特
徴は、チャンバー内に導入されたプロセスガスからなる
プラズマを発生させると共に該プラズマ密度を制御する
ための第１の電力（以下、ソース電力と称する）と、該
プラズマ中のイオン（エッチング種）を被エッチング物
に引き込むための第２の電力（以下、バイアス電力と称
する）とを別々に制御しながら印加できることである。
このため、二電源方式のドライエッチング装置を用いる
ことによって高精度な加工特性が得られる。尚、一般的
に、二電源方式のドライエッチング装置においては、ソ
ース電力は、チャンバー外壁に設けられたコイル等に印
加されると共に、バイアス電力は、被エッチング物を載
せるためにチャンバー内に設けられた試料台に印加され
る。2. Description of the Related Art In the manufacture of a semiconductor device, when dry etching is performed on a member containing silicon (hereinafter, silicon-containing member) in order to miniaturize and increase the precision of a semiconductor element, inductively coupled plasma etching is performed. A dual-power-supply dry etching apparatus such as an apparatus (ICP) is used. The dual power supply type dry etching apparatus is characterized by a first power (hereinafter, referred to as a source power) for generating plasma composed of a process gas introduced into a chamber and controlling the plasma density, and a plasma. The second power (hereinafter referred to as bias power) for drawing ions (etching species) therein into the object to be etched can be applied while being separately controlled.
For this reason, a highly accurate processing characteristic can be obtained by using a dual power supply type dry etching apparatus. In general, in a dual-power-supply dry etching apparatus, source power is applied to a coil or the like provided on the outer wall of the chamber, and bias power is provided in the chamber for mounting an object to be etched. Applied to the sample stage.

【０００３】従来、シリコン基板に素子分離を形成する
工程においては、窒化膜をマスクとしてシリコン基板を
局所的に酸化することによって素子分離を形成するＬＯ
ＣＯＳ（Local Oxidation of Silicon）法が用いられて
きた。ところが、ＬＯＣＯＳ法を用いた場合、微細化が
進むに従って分離寸法が所望の寸法よりも大きくなり、
その結果、活性領域の確保が困難になるという問題が生
じてきた。そこで、シリコン基板に溝を形成した後、該
溝に酸化膜を埋め込み、その後、酸化膜の表面を含むシ
リコン基板の表面をＣＭＰ（Chemical Mechanical Poli
shing ）法により平坦化することによって素子分離を形
成するＳＴＩ（Shallow Trench isolation）法が用いら
れるようになってきた。このとき、素子分離用溝の形成
に前述の二電源方式のドライエッチング装置が利用され
ている。Conventionally, in a step of forming an element isolation on a silicon substrate, an LO is formed by locally oxidizing the silicon substrate using a nitride film as a mask.
The COS (Local Oxidation of Silicon) method has been used. However, when the LOCOS method is used, as the miniaturization progresses, the separation dimension becomes larger than a desired dimension,
As a result, there has been a problem that it is difficult to secure an active region. Therefore, after forming a groove in the silicon substrate, an oxide film is buried in the groove, and then the surface of the silicon substrate including the surface of the oxide film is subjected to CMP (Chemical Mechanical Polishing).
An STI (Shallow Trench isolation) method for forming an element isolation by flattening by a shing method has come to be used. At this time, the above-described dual-power-supply dry etching apparatus is used to form the element isolation groove.

【０００４】以下、従来の半導体装置の製造方法、具体
的には、二電源方式のドライエッチング装置を用いてシ
リコン基板に対してエッチングを行なって素子分離用溝
を形成する方法について、図面を参照しながら説明す
る。A conventional method for manufacturing a semiconductor device, specifically, a method for forming an element isolation groove by etching a silicon substrate using a dual power supply type dry etching apparatus will be described with reference to the drawings. I will explain while.

【０００５】図１１（ａ）〜（ｄ）は従来の半導体装置
の製造方法の各工程を示す断面図である。FIGS. 11A to 11D are cross-sectional views showing steps of a conventional method for manufacturing a semiconductor device.

【０００６】まず、図１１（ａ）に示すように、シリコ
ン基板８０上に熱酸化により第１のシリコン酸化膜８１
を形成した後、第１のシリコン酸化膜８１上にＣＶＤ法
等の成膜方法を用いてシリコン窒化膜８２を形成し、そ
の後、シリコン窒化膜８２上にフォトリソグラフィー法
により、素子分離形成領域に開口部を有するレジストパ
ターン８３を形成する。First, as shown in FIG. 11A, a first silicon oxide film 81 is formed on a silicon substrate 80 by thermal oxidation.
Is formed, a silicon nitride film 82 is formed on the first silicon oxide film 81 using a film forming method such as a CVD method, and then, on the silicon nitride film 82, a photolithographic method is used to form an element isolation region. A resist pattern 83 having an opening is formed.

【０００７】次に、図１１（ｂ）に示すように、レジス
トパターン８３をマスクとしてシリコン窒化膜８２及び
第１のシリコン酸化膜８１に対してドライエッチングを
行なって、シリコン窒化膜８２及び第１のシリコン酸化
膜８１をそれぞれパターン化する。その後、レジストパ
ターン８３をアッシングにより除去した後、シリコン基
板８０を洗浄する。Next, as shown in FIG. 11B, dry etching is performed on the silicon nitride film 82 and the first silicon oxide film 81 by using the resist pattern 83 as a mask to form the silicon nitride film 82 and the first silicon oxide film 81. Are patterned respectively. After removing the resist pattern 83 by ashing, the silicon substrate 80 is washed.

【０００８】次に、図１１（ｃ）に示すように、パター
ン化されたシリコン窒化膜８２をマスクとしてシリコン
基板８０に対してドライエッチングを行なって、シリコ
ン基板８０に素子分離用溝８４を形成する。ここで、図
１１（ｃ）に示すドライエッチング工程について詳しく
説明する。まず、ドライエッチング装置のチャンバー内
（図示省略）に被エッチング物であるシリコン基板８０
を設置する。その後、チャンバー内を所定の真空度に達
するまで真空排気した後、チャンバー内にシリコン基板
８０に対してエッチングを行なうために必要なガス（以
下、プロセスガスと称する）、具体的にはＣｌ₂ 又はＨ
Ｂｒ等のハロゲン含有ガスと酸素ガスとの混合ガスを導
入する。その後、ソース電力の印加を開始することによ
ってプロセスガスからなるプラズマを発生させた後、バ
イアス電力の印加を開始することによってプラズマ中の
イオンをシリコン基板８０に引き込む。これにより、プ
ラズマ中のイオンとシリコン基板８０の露出部分とが反
応して揮発性の反応生成物（例えばシリコンと塩素との
化合物）が形成される。このとき、チャンバー内の真空
排気により前述の揮発性の反応生成物をチャンバーから
排出することによってシリコン基板８０に対するドライ
エッチングが行なわれる。その後、シリコン基板８０を
洗浄して、シリコン基板８０に対するドライエッチング
時に形成された堆積物（例えば前述の揮発性の反応生成
物と酸素との化合物）を除去する。これにより、シリコ
ン基板８０に素子分離用溝８４が形成される。Next, as shown in FIG. 11C, dry etching is performed on the silicon substrate 80 using the patterned silicon nitride film 82 as a mask to form an element isolation groove 84 in the silicon substrate 80. I do. Here, the dry etching step shown in FIG. 11C will be described in detail. First, a silicon substrate 80 to be etched is placed in a chamber (not shown) of a dry etching apparatus.
Is installed. Thereafter, the inside of the chamber is evacuated until a predetermined degree of vacuum is reached, and then a gas (hereinafter referred to as a process gas) required for etching the silicon substrate 80 into the chamber, specifically, Cl ₂ or H
A mixed gas of a halogen-containing gas such as Br and an oxygen gas is introduced. Then, after the application of the source power is started to generate a plasma composed of the process gas, the application of the bias power is started to draw the ions in the plasma into the silicon substrate 80. As a result, ions in the plasma react with the exposed portion of the silicon substrate 80 to form a volatile reaction product (for example, a compound of silicon and chlorine). At this time, the silicon substrate 80 is dry-etched by discharging the volatile reaction product from the chamber by evacuating the chamber. Thereafter, the silicon substrate 80 is washed to remove deposits (for example, the above-mentioned compound of a volatile reaction product and oxygen) formed during dry etching of the silicon substrate 80. As a result, an isolation groove 84 is formed in the silicon substrate 80.

【０００９】尚、図１１（ｃ）に示すドライエッチング
工程においては、分離寸法の微細化によりゲート電極の
加工とほぼ同程度の高い加工精度が要求されるために、
二電源方式のドライエッチング装置、例えば誘導結合型
プラズマエッチング装置等が用いられる。In the dry etching step shown in FIG. 11 (c), a processing accuracy almost equal to that of the gate electrode is required due to miniaturization of the separation dimension.
A dry etching apparatus of a dual power supply type, for example, an inductively coupled plasma etching apparatus or the like is used.

【００１０】次に、シリコン基板８０における素子分離
用溝８４の壁面近傍及び底面近傍の表面準位を低減する
ために、該壁面近傍及び底面近傍を酸化炉を用いて熱酸
化する。その後、シリコン窒化膜８２の上にＣＶＤ法に
より第２のシリコン酸化膜８５を素子分離用溝８４が完
全に埋まるように堆積した後、第２のシリコン酸化膜８
５の表面を含むシリコン窒化膜８２の表面をＣＭＰ法に
より平坦化して素子分離用溝８４の外側の第２のシリコ
ン酸化膜８５を除去する。その後、図１１（ｄ）に示す
ように、シリコン窒化膜８２をウエットエッチングによ
りを除去すると共に、シリコン基板８０を洗浄してシリ
コン基板８０の表面に残存する第１のシリコン酸化膜８
１を除去する。これにより、素子分離用溝８４に埋め込
まれた第２のシリコン酸化膜８５からなる素子分離が形
成される。Next, in order to reduce the surface level near the wall surface and the bottom surface of the isolation groove 84 in the silicon substrate 80, the vicinity of the wall surface and the bottom surface are thermally oxidized using an oxidation furnace. Thereafter, a second silicon oxide film 85 is deposited on the silicon nitride film 82 by a CVD method so that the element isolation trench 84 is completely filled, and then the second silicon oxide film 8 is formed.
The surface of the silicon nitride film 82 including the surface of No. 5 is flattened by the CMP method to remove the second silicon oxide film 85 outside the element isolation groove 84. Thereafter, as shown in FIG. 11D, the silicon nitride film 82 is removed by wet etching, and the silicon substrate 80 is cleaned and the first silicon oxide film 8 remaining on the surface of the silicon substrate 80 is removed.
Remove one. As a result, an element isolation composed of the second silicon oxide film 85 buried in the element isolation groove 84 is formed.

【００１１】以下、二電源方式のドライエッチング装置
を用いた図１１（ｃ）に示すドライエッチング工程にお
ける従来のソース電力及びバイアス電力の印加方法（以
下、従来のドライエッチング方法と称する）及びその作
用について図面を参照しながら説明する。A conventional method of applying source power and bias power (hereinafter referred to as a conventional dry etching method) in a dry etching step shown in FIG. 11C using a dual power supply type dry etching apparatus and its operation. Will be described with reference to the drawings.

【００１２】図１２は、従来のドライエッチング方法に
おけるソース電力及びバイアス電力のそれぞれの実効値
の時間変化の一例を示す図である。尚、図１２におい
て、ソース電力の印加を開始した時刻を電力印加時刻の
基準（０秒）としている。また、本明細書において、電
力の実効値とは、電極（バイアス電力の場合は試料台で
あり、ソース電力の場合はコイル等である）に実際に印
加されている電力における振動量の２乗の時間的平均値
の平方根を意味するものとする。FIG. 12 is a diagram showing an example of a time change of the effective value of each of the source power and the bias power in the conventional dry etching method. In FIG. 12, the time when the application of the source power is started is set as a reference (0 second) of the power application time. In this specification, the effective value of the power is the square of the amount of vibration in the power actually applied to the electrode (a sample stage in the case of bias power, a coil or the like in the case of source power). Means the square root of the temporal average of

【００１３】図１２に示すように、バイアス電力の印加
開始はソース電力の印加開始よりも１秒遅れて行なわれ
ている。また、ソース電力の実効値は６００Ｗに設定さ
れている一方、バイアス電力の実効値は２００Ｗに設定
されている。As shown in FIG. 12, the start of bias power application is delayed by one second from the start of source power application. The effective value of the source power is set to 600 W, while the effective value of the bias power is set to 200 W.

【００１４】図１３（ａ）〜（ｃ）は、従来のドライエ
ッチング方法の作用を示す図、具体的には、図１１
（ｃ）に示すドライエッチング工程におけるドライエッ
チング装置のチャンバー内の状態の変化を示す図であ
り、（ａ）はチャンバー内にプロセスガスを導入した直
後の状態を示しており、（ｂ）はソース電力の印加を開
始した直後の状態を示しており、（ｃ）はバイアス電力
の印加を開始した直後の状態を示している。尚、図１３
（ａ）〜（ｃ）において、シリコン基板上のシリコン窒
化膜等の図示を省略していると共に、チャンバー内の試
料台等の図示を省略している。FIGS. 13A to 13C are views showing the operation of the conventional dry etching method. More specifically, FIGS.
It is a figure which shows the change of the state in the chamber of the dry etching apparatus in the dry etching process shown to (c), (a) has shown the state immediately after introducing a process gas into a chamber, (b) has shown the source. A state immediately after the start of the application of the power is shown, and (c) shows a state immediately after the start of the application of the bias power. Note that FIG.
In (a) to (c), illustration of a silicon nitride film and the like on a silicon substrate is omitted, and illustration of a sample stage and the like in a chamber is omitted.

【００１５】まず、図１３（ａ）に示すように、被エッ
チング物であるシリコン基板８０をドライエッチング装
置のチャンバー８６内に設置した後、チャンバー８６内
を所定の真空度に達するまで真空排気し、その後、チャ
ンバー８６内にシリコン基板８０に対してエッチングを
行なうために必要なプロセスガス８７を導入する。次
に、図１３（ｂ）に示すように、ソース電力を印加する
ことによってプロセスガス８７からなるプラズマ８７Ａ
を発生させた後、図１３（ｃ）に示すように、バイアス
電力を印加することによってプラズマ８７Ａ中のイオン
８８をシリコン基板８０に引き込む。First, as shown in FIG. 13A, after a silicon substrate 80 to be etched is set in a chamber 86 of a dry etching apparatus, the inside of the chamber 86 is evacuated until a predetermined degree of vacuum is reached. Thereafter, a process gas 87 necessary for etching the silicon substrate 80 is introduced into the chamber 86. Next, as shown in FIG. 13B, by applying a source power, a plasma 87A comprising the process gas 87 is formed.
Then, as shown in FIG. 13C, ions 88 in the plasma 87A are drawn into the silicon substrate 80 by applying a bias power.

【００１６】すなわち、二電源方式のドライエッチング
装置は、プロセスガスからなるプラズマの発生及び該プ
ラズマ密度の調整と、該プラズマ中のイオンの被エッチ
ング物への引き込みとをそれぞれ独立して制御できる。
このため、二電源方式のドライエッチング装置を用いた
従来のドライエッチング方法においては、まずソース電
力の印加によってプロセスガスからなるプラズマを発生
させてから、バイアス電力の印加によってプラズマ中の
イオンを被エッチング物に引き込むことによって、被エ
ッチング物に対してエッチングを行なっている。That is, the dual-power-supply dry etching apparatus can independently control generation of plasma composed of a process gas, adjustment of the plasma density, and attraction of ions in the plasma into an object to be etched.
For this reason, in a conventional dry etching method using a dual power supply type dry etching apparatus, first, a plasma composed of a process gas is generated by applying a source power, and then ions in the plasma are etched by applying a bias power. The object to be etched is etched by being drawn into the object.

【００１７】[0017]

【発明が解決しようとする課題】しかしながら、従来の
ドライエッチング方法を用いて例えばシリコン基板に素
子分離用溝を形成すると、図１４に示すように、エッチ
ングが途中で停止してしまい、その結果、所望の分離深
さを有する素子分離用溝を形成できなくなるという問題
が生じる。尚、図１４は、図１１（ｃ）に示すドライエ
ッチング工程でエッチングが途中で停止してしまった状
態を示している。また、図１４において、図１１（ｃ）
と同一の部材には同一の符号を付している。However, when a conventional dry etching method is used to form an element isolation groove in a silicon substrate, for example, the etching stops halfway as shown in FIG. There is a problem that it becomes impossible to form an element isolation groove having a desired isolation depth. FIG. 14 shows a state where the etching is stopped halfway in the dry etching step shown in FIG. 11C. Further, in FIG. 14, FIG.
The same members as those described above are denoted by the same reference numerals.

【００１８】また、従来のドライエッチング方法を被エ
ッチング物であるシリコン基板等に用いた場合、エッチ
ングに起因してシリコン基板等にダメージ層が生じる結
果、半導体装置の電気的特性等が劣化してしまうという
問題が生じる。Further, when a conventional dry etching method is used for a silicon substrate or the like as an object to be etched, a damage layer is formed on the silicon substrate or the like due to the etching, so that electrical characteristics and the like of the semiconductor device are deteriorated. The problem arises.

【００１９】さらに、従来のドライエッチング方法を用
いて例えばシリコン基板に素子分離用溝を形成したとき
には、シリコン基板における素子分離用溝の壁面近傍及
び底面近傍の表面準位を低減するために、該壁面近傍及
び底面近傍を酸化炉を用いて熱酸化する必要がある一
方、酸化炉の使用に伴い半導体装置の製造コストが増大
してしまうという問題が生じる。Further, when element isolation grooves are formed in, for example, a silicon substrate using a conventional dry etching method, in order to reduce surface states near the wall surface and bottom surface of the element isolation grooves in the silicon substrate, While it is necessary to thermally oxidize the vicinity of the wall surface and the bottom surface using an oxidation furnace, there is a problem that the use of the oxidation furnace increases the manufacturing cost of the semiconductor device.

【００２０】前記に鑑み、本発明は、二電源方式のドラ
イエッチング装置を用いてシリコン含有部材に対してエ
ッチングを行なうときにエッチングが途中で停止してし
まうことを防止できるようにすることを第１の目的と
し、ドライエッチング時にシリコン含有部材に生じるダ
メージ層に起因して半導体装置の電気的特性が劣化する
ことを防止できるようにすることを第２の目的とし、シ
リコン基板における素子分離用溝の壁面近傍及び底面近
傍の表面準位を低コストで低減できるようにすることを
第３の目的とする。In view of the foregoing, the present invention has been made to prevent the etching from being stopped halfway when etching a silicon-containing member using a dual power supply type dry etching apparatus. A second object is to prevent the electrical characteristics of a semiconductor device from deteriorating due to a damaged layer generated in a silicon-containing member during dry etching, and to provide an element isolation groove in a silicon substrate. It is a third object of the present invention to reduce the surface states near the wall surface and the bottom surface at low cost.

【００２１】[0021]

【課題を解決するための手段】前記の第１の目的を達成
するために、本願発明者らは、従来のドライエッチング
方法におけるエッチング停止（図１４参照）の原因につ
いて検討を加えたところ、以下に述べるような知見を得
た。Means for Solving the Problems In order to achieve the first object, the present inventors have examined the cause of the etching stop (see FIG. 14) in the conventional dry etching method. The following findings were obtained.

【００２２】図１５（ａ）〜（ｃ）は従来のドライエッ
チング方法におけるエッチング停止が生じる様子、具体
的には、図１１（ｃ）に示すドライエッチング工程の各
タイミングにおけるドライエッチング装置のチャンバー
内の状態を示す図であり、（ａ）はプロセスガスが導入
されたチャンバー内においてソース電力の印加を開始し
た直後の状態を示しており、（ｂ）はバイアス電力の印
加開始前にソース電力の印加を継続したときの状態を示
しており、（ｃ）はバイアス電力の印加を開始した直後
の状態を示している。尚、図１５（ａ）〜（ｃ）におい
て、シリコン基板上のシリコン窒化膜等の図示を省略し
ていると共に、チャンバー内の試料台等の図示を省略し
ている。FIGS. 15 (a) to 15 (c) show how etching stops in the conventional dry etching method, specifically, the inside of the chamber of the dry etching apparatus at each timing of the dry etching step shown in FIG. 11 (c). 5A shows a state immediately after starting application of source power in a chamber into which a process gas has been introduced, and FIG. 6B shows a state immediately before starting application of bias power. The state when the application is continued is shown, and (c) shows the state immediately after the start of the application of the bias power. In FIGS. 15A to 15C, the illustration of the silicon nitride film on the silicon substrate and the like is omitted, and the illustration of the sample stage and the like in the chamber is omitted.

【００２３】まず、図１５（ａ）に示すように、被エッ
チング物であるシリコン基板８０をドライエッチング装
置のチャンバー８６内に設置した後、チャンバー８６内
を所定の真空度に達するまで真空排気し、その後、チャ
ンバー８６内にシリコン基板８０に対してエッチングを
行なうために必要なプロセスガス８７（例えばハロゲン
含有ガスと酸素ガスとの混合ガス）を導入した後、ソー
ス電力を印加することによってプロセスガス８７からな
るプラズマ８７Ａを発生させる。First, as shown in FIG. 15A, a silicon substrate 80 to be etched is placed in a chamber 86 of a dry etching apparatus, and the inside of the chamber 86 is evacuated until a predetermined degree of vacuum is reached. Then, after introducing a process gas 87 (for example, a mixed gas of a halogen-containing gas and an oxygen gas) necessary for etching the silicon substrate 80 into the chamber 86, the process gas is applied by applying a source power. A plasma 87A composed of the plasma 87 is generated.

【００２４】次に、図１５（ｂ）に示すように、バイア
ス電力の印加開始前にソース電力の印加を継続すると、
プラズマ８７Ａ中にエッチング種となるイオン８８と共
に活性な酸素（以下、酸素ラジカルと称する）８９が発
生する。このとき、酸素ラジカル８９とシリコン基板８
０の露出部分とが反応して、シリコン基板８０上に薄い
シリコン酸化膜９０が形成される。Next, as shown in FIG. 15B, when the application of the source power is continued before the start of the application of the bias power,
Active oxygen (hereinafter, referred to as oxygen radicals) 89 is generated in the plasma 87A together with ions 88 serving as etching species. At this time, the oxygen radical 89 and the silicon substrate 8
The thinned silicon oxide film 90 is formed on the silicon substrate 80 by reacting with the exposed portion of 0.

【００２５】次に、図１５（ｃ）に示すように、バイア
ス電力を印加することによってプラズマ８７Ａ中のイオ
ン８８をシリコン基板８０に引き込む。しかしながら、
被エッチング物であるシリコン基板８０の上にシリコン
酸化膜９０が形成されていると共に、シリコン酸化膜の
エッチング速度がシリコンのエッチング速度の約１００
分の１であるので、シリコン基板８０に対するエッチン
グがほとんど進行しない。Next, as shown in FIG. 15C, ions 88 in the plasma 87A are drawn into the silicon substrate 80 by applying a bias power. However,
A silicon oxide film 90 is formed on a silicon substrate 80 which is an object to be etched, and the etching rate of the silicon oxide film is about 100 times that of silicon.
Since it is 1/1, the etching of the silicon substrate 80 hardly progresses.

【００２６】本願発明者らは、従来のドライエッチング
方法におけるエッチング停止のメカニズム（図１５
（ａ）〜（ｃ）参照）を検証するために、以下に説明す
る２つの実験を行なった。The inventors of the present application have proposed a mechanism of stopping etching in a conventional dry etching method (FIG. 15).
In order to verify (a) to (c)), two experiments described below were performed.

【００２７】まず、第１の実験において、バイアス電力
の印加開始前にソース電力の印加を継続した場合におけ
るシリコン基板表面の酸化を検証するために、ソース電
力の印加のみによって生成されたプラズマにシリコン基
板を一定時間曝しながらシリコン基板表面に形成される
シリコン酸化膜の膜厚を測定した。このとき、二電源方
式のドライエッチング装置として誘導結合型プラズマエ
ッチング装置を用いると共に、ソース電力及びバイアス
電力のそれぞれの実効値を６００Ｗ及び０Ｗに設定し
た。また、プロセスガスとしてＣｌ₂ ガスとＯ₂ ガスと
の混合ガス（圧力：７Ｐａ、Ｃｌ₂ ガス流量：１５０ｍ
ｌ／ｍｉｎ、Ｏ₂ ガス流量：６ｍｌ／ｍｉｎ）を用い
た。First, in the first experiment, in order to verify the oxidation of the surface of the silicon substrate when the application of the source power was continued before the start of the application of the bias power, the plasma generated only by the application of the source power While exposing the substrate for a certain period of time, the thickness of the silicon oxide film formed on the surface of the silicon substrate was measured. At this time, an inductively coupled plasma etching apparatus was used as a dual power supply type dry etching apparatus, and the effective values of source power and bias power were set to 600 W and 0 W, respectively. As a process gas, a mixed gas of Cl ₂ gas and O ₂ gas (pressure: 7 Pa, flow rate of Cl ₂ gas: 150 m)
1 / min, O ₂ gas flow rate: 6 ml / min).

【００２８】図１６は第１の実験の結果、具体的には、
シリコン基板表面における酸化膜厚（縦軸）のソース電
力印加時間（横軸）に対する依存性を示している。FIG. 16 shows the results of the first experiment, specifically,
The dependence of the oxide film thickness (vertical axis) on the silicon substrate surface with the source power application time (horizontal axis) is shown.

【００２９】図１６に示すように、バイアス電力の印加
開始前にソース電力の印加を開始すると、ソース電力印
加時間の経過に伴ってシリコン基板表面が厚く酸化され
ていくことが判明した。As shown in FIG. 16, when the application of the source power was started before the start of the application of the bias power, it was found that the surface of the silicon substrate was thickly oxidized with the lapse of the application time of the source power.

【００３０】次に、第２の実験において、ソース電力及
びバイアス電力のそれぞれの印加開始タイミングとシリ
コン基板に対するエッチングの停止との関係を検証する
ために、ソース電力の印加開始タイミングとバイアス電
力の印加開始タイミングとを色々変えながらシリコン基
板に対してドライエッチングを行なったときのシリコン
基板のエッチング深さ（以下、シリコン削れ量と称す
る）を測定した。このとき、第２の実験の対象となる試
料として、図１１（ａ）及び（ｂ）に示す従来の半導体
装置の製造方法によって形成されたシリコン基板（素子
分離形成用マスクパターンとなるシリコン窒化膜８２が
形成されたシリコン基板８０）を用いた。また、第２の
実験におけるシリコン削れ量の目標値を３００ｎｍに設
定した。また、二電源方式のドライエッチング装置とし
て誘導結合型プラズマエッチング装置を用いると共に、
ソース電力及びバイアス電力のそれぞれの実効値を６０
０Ｗ及び２００Ｗに設定した。さらに、プロセスガスと
してＣｌ₂ ガスとＯ₂ ガスとの混合ガス（圧力：７Ｐ
ａ、Ｃｌ₂ ガス流量：１５０ｍｌ／ｍｉｎ、Ｏ₂ ガス流
量：６ｍｌ／ｍｉｎ）を用いた。Next, in the second experiment, in order to verify the relationship between the respective application start timings of the source power and the bias power and the stop of the etching on the silicon substrate, the application start timing of the source power and the application of the bias power were examined. The etching depth of the silicon substrate when dry etching was performed on the silicon substrate while changing the start timing in various ways (hereinafter, referred to as silicon shaving amount) was measured. At this time, as a sample to be subjected to the second experiment, a silicon substrate (a silicon nitride film to be a mask pattern for element isolation formation) formed by the conventional method of manufacturing a semiconductor device shown in FIGS. The silicon substrate 80) on which was formed 82 was used. In addition, the target value of the silicon shaving amount in the second experiment was set to 300 nm. In addition, while using an inductively coupled plasma etching apparatus as a dual power supply type dry etching apparatus,
The effective value of each of the source power and the bias power is 60
It was set to 0W and 200W. Further, as a process gas, a mixed gas of Cl ₂ gas and O ₂ gas (pressure: 7P)
a, Cl ₂ gas flow rate: 150 ml / min, O ₂ gas flow rate: 6 ml / min).

【００３１】尚、第２の実験においては、ソース電力の
印加開始時刻を基準時刻として、バイアス電力の印加開
始時刻を基準時刻からの遅延時間（バイアス電力の印加
開始時刻がソース電力の印加開始時刻よりも早い場合に
は負の値をとる）によって表した。In the second experiment, the application start time of the source power is set as a reference time, and the application start time of the bias power is set to a delay time from the reference time (the application start time of the bias power is the application start time of the source power). If it is earlier, it takes a negative value).

【００３２】図１７は第２の実験の結果、具体的には、
シリコン削れ量（縦軸）の遅延時間（横軸）に対する依
存性を示している。FIG. 17 shows the results of the second experiment, specifically,
The dependence of the silicon shaving amount (vertical axis) on the delay time (horizontal axis) is shown.

【００３３】図１７に示すように、バイアス電力の印加
開始前にソース電力の印加を開始すると、シリコン基板
に対するエッチングの停止が発生することが判明した。
具体的には、ソース電力の印加開始によりプラズマを発
生させてからバイアス電力の印加を開始するまでの時
間、つまりソース電力の印加開始時刻からシリコン基板
に対するエッチングの開始時刻までの時間が僅かであっ
ても、シリコン基板表面の酸化が生じ、その結果、シリ
コン基板に対するエッチングが停止してしまう。As shown in FIG. 17, it has been found that if the application of the source power is started before the application of the bias power, the etching of the silicon substrate is stopped.
Specifically, the time from the generation of plasma by the start of source power application to the start of bias power application, that is, the time from the start of source power application to the start of etching of the silicon substrate is short. However, oxidation of the silicon substrate surface occurs, and as a result, etching of the silicon substrate stops.

【００３４】図１６及び図１７に示した結果から、本願
発明者らは、前記の第１の目的を達成するためには、つ
まりシリコン含有部材に対するドライエッチングが途中
で停止してしまうことを防止するためには、シリコン含
有部材に対してドライエッチングを行なうときに、シリ
コン含有部材表面を酸化させないことが重要であること
を見出した。また、シリコン含有部材表面を酸化させな
いための具体的な方法として、二電源方式のドライエッ
チング装置においてソース電力の印加開始前にバイアス
電力の印加を開始する方法を着想した。ところで、一般
に、印加電力の実効値に対する設定値が大きくなるに従
って、該電力の印加開始からその実効値が設定値に達す
るまでに要する時間が長くなる。このため、バイアス電
力の実効値に対する設定値（第１の設定値）よりもソー
ス電力の実効値に対する設定値（第２の設定値）が高い
場合においてバイアス電力の印加開始と同時に又はバイ
アス電力の印加開始前にソース電力の印加を開始する場
合であっても、バイアス電力の実効値が第１の設定値に
達した後にソース電力の実効値が第２の設定値に達する
ならば、前述の「ソース電力の印加開始前にバイアス電
力の印加を開始する方法」と同等の効果が得られる。From the results shown in FIGS. 16 and 17, the present inventors have found that in order to achieve the first object, that is, to prevent dry etching of the silicon-containing member from being stopped halfway. In order to do so, it has been found that it is important not to oxidize the surface of the silicon-containing member when performing dry etching on the silicon-containing member. Also, as a specific method for preventing the surface of the silicon-containing member from being oxidized, a method of starting application of bias power before starting application of source power in a dual power supply dry etching apparatus was conceived. By the way, generally, as the set value for the effective value of the applied power increases, the time required from the start of application of the power to the effective value reaching the set value becomes longer. For this reason, when the set value (second set value) for the effective value of the source power is higher than the set value (first set value) for the effective value of the bias power, at the same time as the start of the application of the bias power, or Even when the application of the source power is started before the application is started, if the effective value of the source power reaches the second set value after the effective value of the bias power reaches the first set value, The same effect as “the method of starting the application of the bias power before the start of the application of the source power” can be obtained.

【００３５】また、本願発明者らは、二電源方式のドラ
イエッチング装置を用いてシリコン含有部材に対してエ
ッチングを行なう場合、該エッチングに引き続いて同じ
二電源方式のドライエッチング装置を用いてバイアス電
力を印加することなくソース電力を印加することによ
り、エッチング時にシリコン含有部材に生じたダメージ
層を酸化し、その後、酸化されたダメージ層を基板洗浄
により除去することによって、前記の第２の目的を達成
できること、つまり半導体装置の電気的特性の劣化を防
止できることに着想した。Further, when etching is performed on a silicon-containing member using a dual power supply type dry etching apparatus, the present inventors use the same dual power supply type dry etching apparatus after the etching. The second object is achieved by applying source power without applying a voltage, thereby oxidizing a damaged layer formed on the silicon-containing member during etching, and then removing the oxidized damaged layer by washing the substrate. It was conceived that what can be achieved, that is, deterioration of the electrical characteristics of the semiconductor device can be prevented.

【００３６】さらに、本願発明者らは、二電源方式のド
ライエッチング装置でバイアス電力を印加することなく
ソース電力を印加して、シリコン基板における素子分離
用溝の壁面近傍及び底面近傍を酸化することによって、
前記の第３の目的を達成できること、つまりシリコン基
板における素子分離用溝の壁面近傍及び底面近傍の表面
準位を酸化炉を用いることなく低コストで低減できるこ
とに着想した。Further, the inventors of the present invention apply a source power without applying a bias power by using a dual power supply type dry etching apparatus to oxidize the vicinity of the wall surface and the bottom surface of the isolation trench in the silicon substrate. By
The present inventors have conceived that the third object can be achieved, that is, the surface level near the wall surface and the bottom surface of the isolation groove in the silicon substrate can be reduced at low cost without using an oxidation furnace.

【００３７】本発明は、以上に説明した知見に基づきな
されたものであって、具体的には、前記の第１の目的を
達成するために、本発明に係るドライエッチング方法
は、チャンバー内にプラズマを発生させるためのソース
電力と、該プラズマ中のイオンをチャンバー内の被エッ
チング物に引き込むためのバイアス電力とを独立して制
御できる二電源方式のドライエッチング装置を用いたド
ライエッチング方法を前提とし、チャンバー内に、少な
くともシリコンを含む部材が露出した基板を設置する工
程と、基板が設置されたチャンバー内に少なくとも酸素
を含むプロセスガスを導入する工程と、ソース電力の印
加によりプロセスガスからなるプラズマを発生させると
共にバイアス電力の印加により該プラズマ中のイオンを
部材に引き込むことにより、部材に対してエッチングを
行なう工程とを備え、部材に対してエッチングを行なう
工程は、部材の表面における酸化が進行する前にバイア
ス電力の印加を開始する工程を含む。The present invention has been made based on the findings described above. More specifically, in order to achieve the first object, the dry etching method according to the present invention comprises: It is premised on a dry etching method using a dual power supply type dry etching apparatus capable of independently controlling a source power for generating plasma and a bias power for drawing ions in the plasma into an object to be etched in a chamber. And a step of installing a substrate in which a member containing at least silicon is exposed in a chamber, a step of introducing a process gas containing at least oxygen into a chamber in which the substrate is installed, and a process gas by applying source power. Generating plasma and drawing ions in the plasma into a member by applying bias power More, and a step of performing etching with respect to member, the step of performing etching for the member, comprising the step of starting the application of the bias power before the oxidation at the surface of the member to proceed.

【００３８】本発明のドライエッチング方法によると、
被エッチング物であるシリコン含有部材に対して二電源
方式のドライエッチング装置を用いてエッチングを行な
うときに、シリコン含有部材の表面における酸化が進行
する前にバイアス電力の印加を開始する。このため、プ
ラズマ中のイオンのシリコン含有部材への引き込みが、
シリコン含有部材の表面に形成される酸化膜によって阻
害されることがないので、シリコン含有部材に対するド
ライエッチングが途中で停止してしまうことを確実に防
止できる。According to the dry etching method of the present invention,
When etching is performed on a silicon-containing member to be etched using a dual-power-supply dry etching apparatus, application of bias power is started before oxidation of the surface of the silicon-containing member proceeds. For this reason, the attraction of ions in the plasma to the silicon-containing member,
Since it is not hindered by the oxide film formed on the surface of the silicon-containing member, it is possible to reliably prevent the dry etching of the silicon-containing member from being stopped halfway.

【００３９】本発明のドライエッチング方法において、
部材に対してエッチングを行なう工程は、ソース電力の
印加を開始する前にバイアス電力の印加を開始する工程
を含むことが好ましい。In the dry etching method of the present invention,
Preferably, the step of etching the member includes the step of starting the application of bias power before starting the application of source power.

【００４０】このようにすると、ソース電力の印加によ
り発生したプラズマ中の酸素ラジカルによってシリコン
含有部材の表面が酸化される前に、プラズマ中のイオン
をシリコン含有部材に確実に引き込み、それによってシ
リコン含有部材に対して確実にエッチングを行なうこと
ができる。In this way, before the surface of the silicon-containing member is oxidized by oxygen radicals in the plasma generated by the application of the source power, ions in the plasma are reliably drawn into the silicon-containing member, whereby the silicon-containing member is drawn. The member can be reliably etched.

【００４１】本発明のドライエッチング方法において、
部材に対してエッチングを行なう工程は、バイアス電力
の実効値が第１の設定値に達した後にソース電力の実効
値が第２の設定値に達するようにソース電力及びバイア
ス電力の印加を行なう工程を含むことが好ましい。In the dry etching method of the present invention,
The step of performing etching on the member includes the step of applying source power and bias power so that the effective value of source power reaches the second set value after the effective value of bias power reaches the first set value. It is preferable to include

【００４２】このようにすると、ソース電力の印加によ
り発生したプラズマ中の酸素ラジカルによってシリコン
含有部材の表面が酸化される前に、プラズマ中のイオン
をシリコン含有部材に確実に引き込み、それによってシ
リコン含有部材に対して確実にエッチングを開始するこ
とができる。具体的には、ソース電力の第２の設定値が
バイアス電力の第１の設定値よりも高い場合等には、バ
イアス電力の印加開始と同時に又はバイアス電力の印加
開始前にソース電力の印加を開始しても、ソース電力の
実効値が第２の設定値に達する時点がバイアス電力の実
効値が第１の設定値に達する時点よりも後になる。従っ
て、このような場合には、バイアス電力の印加開始後に
ソース電力の印加を開始する場合と同等の効果が得られ
る。Thus, before the surface of the silicon-containing member is oxidized by the oxygen radicals in the plasma generated by the application of the source power, the ions in the plasma are reliably drawn into the silicon-containing member, whereby the silicon-containing member is drawn. Etching can be reliably started for the member. Specifically, when the second set value of the source power is higher than the first set value of the bias power, the application of the source power is performed at the same time as the start of the application of the bias power or before the start of the application of the bias power. Even after the start, the time when the effective value of the source power reaches the second set value is later than the time when the effective value of the bias power reaches the first set value. Therefore, in such a case, the same effect as when the application of the source power is started after the application of the bias power is started can be obtained.

【００４３】本発明のドライエッチング方法において、
シリコン含有部材としてシリコン基板、ポリシリコン
膜、アモルファスシリコン膜又はシリサイド膜等を用い
てもよい。In the dry etching method of the present invention,
As the silicon-containing member, a silicon substrate, a polysilicon film, an amorphous silicon film, a silicide film, or the like may be used.

【００４４】前記の第１の目的を達成するために、本発
明に係る第１の半導体装置の製造方法は、チャンバー内
にプラズマを発生させるためのソース電力と、該プラズ
マ中のイオンをチャンバー内の被エッチング物に引き込
むためのバイアス電力とを独立して制御できる二電源方
式のドライエッチング装置を用いた半導体装置の製造方
法を前提とし、シリコン基板上に、素子分離形成領域に
開口部を有するマスクパターンを形成する工程と、チャ
ンバー内に、マスクパターンが形成されたシリコン基板
を設置する工程と、シリコン基板が設置されたチャンバ
ー内に少なくとも酸素を含むプロセスガスを導入する工
程と、ソース電力の印加によりプロセスガスからなるプ
ラズマを発生させると共にバイアス電力の印加により該
プラズマ中のイオンをシリコン基板に引き込むことによ
り、シリコン基板に対してエッチングを行なってシリコ
ン基板に素子分離用溝を形成する工程とを備え、素子分
離用溝を形成する工程は、シリコン基板の露出部分にお
ける酸化が進行する前にバイアス電力の印加を開始する
工程を含む。In order to achieve the first object, a first method of manufacturing a semiconductor device according to the present invention comprises the steps of: providing a source power for generating plasma in a chamber; Assuming a method of manufacturing a semiconductor device using a dual power supply type dry etching apparatus that can independently control bias power for drawing in an object to be etched, and having an opening in an element isolation formation region on a silicon substrate A step of forming a mask pattern, a step of installing a silicon substrate on which the mask pattern is formed in the chamber, a step of introducing a process gas containing at least oxygen into the chamber in which the silicon substrate is installed, and The plasma generated from the process gas is generated by the application, and the ion in the plasma is generated by the application of the bias power. Forming an element isolation groove in the silicon substrate by etching the silicon substrate by drawing the silicon substrate into the silicon substrate. In the step of forming the element isolation groove, oxidation in an exposed portion of the silicon substrate is reduced. Starting the application of bias power before proceeding.

【００４５】第１の半導体装置の製造方法によると、シ
リコン基板に対して二電源方式のドライエッチング装置
を用いてエッチングを行なって素子分離用溝を形成する
ときに、シリコン基板の露出部分における酸化が進行す
る前にバイアス電力の印加を開始する。このため、プラ
ズマ中のイオンのシリコン基板への引き込みが、シリコ
ン基板の表面に形成される酸化膜によって阻害されるこ
とがないので、シリコン基板に対するドライエッチング
が途中で停止してしまうことを確実に防止できる。従っ
て、シリコン基板に所望の分離深さを有する素子分離用
溝を形成できる。According to the first method for manufacturing a semiconductor device, when a silicon substrate is etched by using a dual power supply type dry etching apparatus to form a trench for element isolation, oxidation at an exposed portion of the silicon substrate is performed. Of the bias power is started before the operation proceeds. For this reason, since the attraction of ions in the plasma to the silicon substrate is not hindered by the oxide film formed on the surface of the silicon substrate, it is ensured that dry etching on the silicon substrate is stopped halfway. Can be prevented. Therefore, an element isolation groove having a desired isolation depth can be formed in the silicon substrate.

【００４６】第１の半導体装置の製造方法において、素
子分離用溝を形成する工程は、ソース電力の印加を開始
する前にバイアス電力の印加を開始する工程を含むこと
が好ましい。In the first method of manufacturing a semiconductor device, the step of forming the element isolation groove preferably includes the step of starting the application of bias power before starting the application of source power.

【００４７】このようにすると、ソース電力の印加によ
り発生したプラズマ中の酸素ラジカルによってシリコン
基板の表面が酸化される前に、プラズマ中のイオンをシ
リコン基板に確実に引き込み、それによってシリコン基
板に対して確実にエッチングを行なうことができる。In this way, before the surface of the silicon substrate is oxidized by oxygen radicals in the plasma generated by the application of the source power, ions in the plasma are reliably drawn into the silicon substrate, whereby the silicon substrate is Etching can be performed reliably.

【００４８】第１の半導体装置の製造方法において、素
子分離用溝を形成する工程は、バイアス電力の実効値が
第１の設定値に達した後にソース電力の実効値が第２の
設定値に達するようにソース電力及びバイアス電力の印
加を行なう工程を含むことが好ましい。In the first method for fabricating a semiconductor device, the step of forming the element isolation trench includes the step of changing the effective value of the source power to the second set value after the effective value of the bias power reaches the first set value. Preferably, the method includes a step of applying source power and bias power so as to achieve the above.

【００４９】このようにすると、ソース電力の印加によ
り発生したプラズマ中の酸素ラジカルによってシリコン
基板の表面が酸化される前に、プラズマ中のイオンをシ
リコン基板に確実に引き込み、それによってシリコン基
板に対して確実にエッチングを行なうことができる。In this way, before the surface of the silicon substrate is oxidized by oxygen radicals in the plasma generated by the application of the source power, ions in the plasma are reliably drawn into the silicon substrate, whereby the silicon substrate is Etching can be performed reliably.

【００５０】前記の第１の目的を達成するために、本発
明に係る第２の半導体装置の製造方法は、チャンバー内
にプラズマを発生させるためのソース電力と、該プラズ
マ中のイオンをチャンバー内の被エッチング物に引き込
むためのバイアス電力とを独立して制御できる二電源方
式のドライエッチング装置を用いた半導体装置の製造方
法を前提とし、基板上に少なくともシリコンを含む導電
膜を形成する工程と、導電膜上にゲート電極形成領域を
覆うマスクパターンを形成する工程と、チャンバー内
に、導電膜及びマスクパターンが形成された基板を設置
する工程と、基板が設置されたチャンバー内に少なくと
も酸素を含むプロセスガスを導入する工程と、ソース電
力の印加によりプロセスガスからなるプラズマを発生さ
せると共にバイアス電力の印加により該プラズマ中のイ
オンを導電膜に引き込むことにより、導電膜に対してエ
ッチングを行なって導電膜からなるゲート電極を形成す
る工程とを備え、ゲート電極を形成する工程は、導電膜
の露出部分における酸化が進行する前にバイアス電力の
印加を開始する工程を含む。In order to achieve the first object, a second method for manufacturing a semiconductor device according to the present invention comprises the steps of: providing a source power for generating plasma in a chamber; Forming a conductive film containing at least silicon on a substrate, assuming a method of manufacturing a semiconductor device using a dual-power-supply dry etching apparatus capable of independently controlling a bias power for drawing into an object to be etched; and Forming a mask pattern over the conductive film over the gate electrode formation region; installing a substrate on which the conductive film and the mask pattern are formed in the chamber; and supplying at least oxygen to the chamber in which the substrate is installed. A process gas introduction process, and applying a source power to generate a plasma comprising the process gas and bias the plasma. Forming a gate electrode made of a conductive film by etching the conductive film by drawing ions in the plasma into the conductive film by applying a force, wherein the step of forming the gate electrode comprises: Starting the application of bias power before the oxidation of the exposed portion of the substrate proceeds.

【００５１】第２の半導体装置の製造方法によると、基
板上に形成されたシリコン含有導電膜に対して二電源方
式のドライエッチング装置を用いてエッチングを行なっ
てゲート電極を形成するときに、シリコン含有導電膜の
露出部分における酸化が進行する前にバイアス電力の印
加を開始する。このため、プラズマ中のイオンのシリコ
ン含有導電膜への引き込みが、シリコン含有導電膜の表
面に形成される酸化膜によって阻害されることがないの
で、シリコン含有導電膜に対するドライエッチングが途
中で停止してしまうことを確実に防止できる。従って、
所望の寸法を有するゲート電極を形成できる。According to the second method of manufacturing a semiconductor device, when a silicon-containing conductive film formed on a substrate is etched using a dual power supply type dry etching apparatus to form a gate electrode, Bias power application is started before oxidation of the exposed portion of the contained conductive film proceeds. Therefore, the attraction of ions in the plasma into the silicon-containing conductive film is not hindered by the oxide film formed on the surface of the silicon-containing conductive film, so that dry etching of the silicon-containing conductive film is stopped halfway. Can be reliably prevented. Therefore,
A gate electrode having desired dimensions can be formed.

【００５２】第２の半導体装置の製造方法において、ゲ
ート電極を形成する工程は、ソース電力の印加を開始す
る前にバイアス電力の印加を開始する工程を含むことが
好ましい。In the second method for manufacturing a semiconductor device, the step of forming the gate electrode preferably includes the step of starting the application of bias power before starting the application of source power.

【００５３】このようにすると、ソース電力の印加によ
り発生したプラズマ中の酸素ラジカルによってシリコン
含有導電膜の表面が酸化される前に、プラズマ中のイオ
ンをシリコン含有導電膜に確実に引き込み、それによっ
てシリコン含有導電膜に対して確実にエッチングを行な
うことができる。In this manner, before the surface of the silicon-containing conductive film is oxidized by oxygen radicals in the plasma generated by the application of the source power, ions in the plasma are reliably drawn into the silicon-containing conductive film. The silicon-containing conductive film can be reliably etched.

【００５４】第２の半導体装置の製造方法において、ゲ
ート電極を形成する工程は、バイアス電力の実効値が第
１の設定値に達した後にソース電力の実効値が第２の設
定値に達するようにソース電力及びバイアス電力の印加
を行なう工程を含むことが好ましい。In the second method for manufacturing a semiconductor device, the step of forming the gate electrode is performed so that the effective value of the source power reaches the second set value after the effective value of the bias power reaches the first set value. It is preferable to include a step of applying source power and bias power to the power supply.

【００５５】このようにすると、ソース電力の印加によ
り発生したプラズマ中の酸素ラジカルによってシリコン
含有導電膜の表面が酸化される前に、プラズマ中のイオ
ンをシリコン含有導電膜に確実に引き込み、それによっ
てシリコン含有導電膜に対して確実にエッチングを行な
うことができる。In this manner, before the surface of the silicon-containing conductive film is oxidized by oxygen radicals in the plasma generated by the application of the source power, ions in the plasma are reliably drawn into the silicon-containing conductive film. The silicon-containing conductive film can be reliably etched.

【００５６】第２の半導体装置の製造方法において、シ
リコン含有導電膜としてポリシリコン膜、アモルファス
シリコン膜又はシリサイド膜等を用いてもよい。In the second method for manufacturing a semiconductor device, a polysilicon film, an amorphous silicon film, a silicide film, or the like may be used as the silicon-containing conductive film.

【００５７】前記の第２の目的を達成するために、本発
明に係る第３の半導体装置の製造方法は、チャンバー内
にプラズマを発生させるためのソース電力と、該プラズ
マ中のイオンをチャンバー内の被エッチング物に引き込
むためのバイアス電力とを独立して制御できる二電源方
式のドライエッチング装置を用いた半導体装置の製造方
法を前提とし、チャンバー内に、少なくともシリコンを
含む部材が露出した基板を設置した後、チャンバー内に
第１のプロセスガスを導入し、その後、ソース電力の印
加により第１のプロセスガスからなる第１のプラズマを
発生させると共にバイアス電力の印加により該第１のプ
ラズマ中のイオンを部材に引き込むことにより、部材に
対してエッチングを行なう工程と、部材に対してエッチ
ングを行なう工程よりも後に、第１のプロセスガスをチ
ャンバーから排気し、その後、チャンバー内に基板を設
置したままチャンバー内に少なくとも酸素を含む第２の
プロセスガスを導入する工程と、バイアス電力の印加を
行なうことなくソース電力の印加により第２のプロセス
ガスからなる第２のプラズマを発生させることにより、
部材に対してエッチングを行なう工程において部材に生
じたダメージ層を酸化する工程と、基板をチャンバーか
ら取り出した後、基板を洗浄することにより、酸化され
たダメージ層を除去する工程とを備えている。In order to achieve the second object, a third method of manufacturing a semiconductor device according to the present invention comprises the steps of: providing a source power for generating plasma in a chamber; Assuming a method of manufacturing a semiconductor device using a dual-power-supply dry etching apparatus capable of independently controlling a bias power for drawing in an object to be etched, a substrate in which a member containing at least silicon is exposed in a chamber. After the installation, a first process gas is introduced into the chamber, and thereafter, a first plasma composed of the first process gas is generated by applying a source power, and the first plasma in the first plasma is generated by applying a bias power. A step of etching the member by drawing ions into the member, and a step of etching the member After that, exhausting the first process gas from the chamber, and then introducing a second process gas containing at least oxygen into the chamber with the substrate installed in the chamber, and applying bias power. And generating a second plasma composed of a second process gas by applying a source power,
The method includes a step of oxidizing a damaged layer generated in the member in the step of etching the member, and a step of removing the oxidized damaged layer by cleaning the substrate after removing the substrate from the chamber. .

【００５８】第３の半導体装置の製造方法によると、二
電源方式のドライエッチング装置を用いてシリコン含有
部材に対してエッチングを行なった後、同じ二電源方式
のドライエッチング装置を用いてバイアス電力を印加す
ることなくソース電力を印加することにより、ドライエ
ッチング時にシリコン含有部材に生じたダメージ層を酸
化し、その後、酸化されたダメージ層を基板洗浄により
除去する。このため、ドライエッチング時にシリコン含
有部材に生じるダメージ層に起因して半導体装置の電気
的特性が劣化することを防止できる。また、酸化炉に代
えて、ドライエッチング時に使用された二電源方式のド
ライエッチング装置を用いることによってダメージ層の
酸化を行なえるので、半導体装置の製造コストを大幅に
削減することができる。According to the third method of manufacturing a semiconductor device, after etching a silicon-containing member using a dual power supply type dry etching apparatus, bias power is reduced using the same dual power supply type dry etching apparatus. By applying the source power without applying the voltage, the damaged layer generated in the silicon-containing member during the dry etching is oxidized, and then the oxidized damaged layer is removed by cleaning the substrate. For this reason, it is possible to prevent the electrical characteristics of the semiconductor device from deteriorating due to the damage layer generated on the silicon-containing member during dry etching. Further, since the damaged layer can be oxidized by using a dual-power-supply dry etching apparatus used for dry etching instead of the oxidation furnace, the manufacturing cost of the semiconductor device can be significantly reduced.

【００５９】第３の半導体装置の製造方法において、部
材はシリコン基板であり、部材に対してエッチングを行
なう工程は、シリコン基板に素子分離用溝を形成する工
程を含み、ダメージ層を酸化する工程は、シリコン基板
における素子分離用溝の壁面近傍及び底面近傍に生じた
ダメージ層を酸化する工程を含むことが好ましい。In the third method of manufacturing a semiconductor device, the member is a silicon substrate, and the step of etching the member includes the step of forming an element isolation groove in the silicon substrate, and the step of oxidizing the damaged layer. Preferably, the method includes a step of oxidizing a damaged layer formed near the wall surface and the bottom surface of the isolation groove in the silicon substrate.

【００６０】このようにすると、シリコン基板に対して
ドライエッチングを行なって素子分離用溝を形成したと
きに、シリコン基板における素子分離用溝の壁面近傍及
び底面近傍に生じたダメージ層を低コストで除去でき
る。In this manner, when dry etching is performed on the silicon substrate to form an element isolation groove, a damaged layer formed near the wall surface and the bottom surface of the element isolation groove on the silicon substrate can be formed at low cost. Can be removed.

【００６１】第３の半導体装置の製造方法において、部
材は、基板上に形成された少なくともシリコンを含む導
電膜であり、部材に対してエッチングを行なう工程は、
基板上に導電膜からなるゲート電極を形成する工程を含
み、ダメージ層を酸化する工程は、ゲート電極の側面に
生じたダメージ層を酸化する工程を含むことが好まし
い。In the third method for manufacturing a semiconductor device, the member is a conductive film containing at least silicon formed on a substrate, and the step of etching the member includes:
Preferably, the step of oxidizing the damaged layer includes the step of forming a gate electrode made of a conductive film on the substrate, and the step of oxidizing the damaged layer formed on the side surface of the gate electrode.

【００６２】このようにすると、基板上に形成されたシ
リコン含有導電膜に対してドライエッチングを行なって
ゲート電極を形成したときに、ゲート電極の側面に生じ
たダメージ層を低コストで除去できる。In this manner, when a silicon-containing conductive film formed on a substrate is dry-etched to form a gate electrode, a damaged layer formed on the side surface of the gate electrode can be removed at low cost.

【００６３】また、この場合、シリコン含有導電膜とし
てポリシリコン膜、アモルファスシリコン膜又はシリサ
イド膜等を用いてもよい。In this case, a polysilicon film, an amorphous silicon film, a silicide film, or the like may be used as the silicon-containing conductive film.

【００６４】前記の第３の目的を達成するために、本発
明に係る第４の半導体装置の製造方法は、チャンバー内
にプラズマを発生させるためのソース電力と、該プラズ
マ中のイオンをチャンバー内の被エッチング物に引き込
むためのバイアス電力とを独立して制御できる二電源方
式のドライエッチング装置を用いた半導体装置の製造方
法を前提とし、チャンバー内に、素子分離用溝が形成さ
れたシリコン基板を設置する工程と、シリコン基板が設
置されたチャンバー内に少なくとも酸素を含むプロセス
ガスを導入する工程と、バイアス電力の印加を行なうこ
となくソース電力の印加によりプロセスガスからなるプ
ラズマを発生させることにより、シリコン基板における
素子分離用溝の壁面近傍及び底面近傍を酸化してシリコ
ン酸化膜を形成する工程と、基板をチャンバーから取り
出した後、シリコン酸化膜が形成された素子分離用溝に
絶縁膜を埋め込んで素子分離を形成する工程とを備えて
いる。In order to achieve the third object, a fourth method of manufacturing a semiconductor device according to the present invention comprises the steps of: providing a source power for generating plasma in a chamber; A method of manufacturing a semiconductor device using a dual-power-supply dry etching apparatus capable of independently controlling a bias power for drawing into an object to be etched, and a silicon substrate having an element isolation groove formed in a chamber And a step of introducing a process gas containing at least oxygen into a chamber in which a silicon substrate is installed, and by generating a plasma made of a process gas by applying source power without applying bias power. Forming a silicon oxide film by oxidizing the vicinity of the wall surface and the bottom surface of the isolation trench in the silicon substrate. A step, and a step of forming after the substrate was taken out from the chamber, the embedded element isolation silicon oxide film is formed elements isolating trench insulating film.

【００６５】第４の半導体装置の製造方法によると、二
電源方式のドライエッチング装置を用いてバイアス電力
を印加することなくソース電力を印加することにより、
シリコン基板における素子分離用溝の壁面近傍及び底面
近傍を酸化してシリコン酸化膜を形成する。このため、
酸化炉を用いることなく、シリコン基板における素子分
離用溝の壁面近傍及び底面近傍の表面準位を低減でき
る。また、酸化炉を用いることなく、素子分離用溝のコ
ーナ部を丸めて素子分離の絶縁破壊耐圧を向上させるこ
とができる。従って、半導体装置の製造コストを大幅に
削減することができる。尚、第４の半導体装置の製造方
法において、シリコン基板における素子分離用溝の壁面
近傍及び底面近傍を、ドライエッチング時に生じたダメ
ージ層よりも深く酸化することによって、ダメージ層除
去のための酸化と、表面準位低減及び絶縁破壊耐圧向上
のための酸化とを同時に行なうことができる。この場
合、酸化されたダメージ層を除去するための洗浄工程を
省略できる。According to the fourth method for manufacturing a semiconductor device, the source power is applied without applying the bias power by using the dual power supply type dry etching apparatus.
A silicon oxide film is formed by oxidizing the vicinity of the wall surface and the bottom surface of the isolation trench in the silicon substrate. For this reason,
Without using an oxidation furnace, surface levels near the wall surface and the bottom surface of the element isolation groove in the silicon substrate can be reduced. Further, without using an oxidation furnace, the corner portion of the element isolation groove can be rounded to improve the dielectric breakdown voltage of element isolation. Therefore, the manufacturing cost of the semiconductor device can be significantly reduced. In the fourth method of manufacturing a semiconductor device, the vicinity of the wall surface and the bottom surface of the isolation groove in the silicon substrate is oxidized deeper than the damaged layer generated during the dry etching, thereby achieving oxidation for removing the damaged layer. In addition, oxidation for reducing the surface state and improving the dielectric breakdown voltage can be performed simultaneously. In this case, a cleaning step for removing the oxidized damaged layer can be omitted.

【００６６】第４の半導体装置の製造方法のうちの素子
分離を形成する工程において、素子分離用溝が完全に埋
まるようにシリコン基板上に絶縁膜を形成した後、絶縁
膜の表面を含むシリコン基板の表面をＣＭＰ法により平
坦化して絶縁膜における素子分離用溝の外側の部分を除
去してもよい。In the step of forming element isolation in the fourth method of manufacturing a semiconductor device, an insulating film is formed on a silicon substrate so that the element isolating groove is completely filled, and then the silicon including the surface of the insulating film is formed. The surface of the substrate may be planarized by a CMP method to remove a portion of the insulating film outside the element isolation groove.

【００６７】前記の第１の目的を達成するために、本発
明に係るドライエッチング装置は、チャンバー内にプラ
ズマを発生させるためのソース電力と、該プラズマ中の
イオンをチャンバー内の被エッチング物に引き込むため
のバイアス電力とを独立して制御できる二電源方式のド
ライエッチング装置を前提とし、バイアス電力の印加を
開始すると同時にタイマーを初期化して動作させるバイ
アス電力印加手段と、タイマーにより測定された経過時
間が所定の時間に達したときにソース電力の印加を開始
するソース電力印加手段とを備えている。In order to achieve the first object, a dry etching apparatus according to the present invention comprises: a source power for generating plasma in a chamber; and ions in the plasma being applied to an object to be etched in the chamber. Assuming a dual-power-supply dry etching system that can independently control the bias power for pulling in,
A bias power application unit that initializes and operates the timer at the same time as the start is provided, and a source power application unit that starts application of the source power when the elapsed time measured by the timer reaches a predetermined time.

【００６８】本発明のドライエッチング装置によると、
バイアス電力印加手段によりバイアス電力の印加が開始
されてからの経過時間が所定の時間に達したときに、ソ
ース電力印加手段によりソース電力の印加が開始され
る。すなわち、ソース電力の印加が開始される前に必ず
バイアス電力の印加が開始される。このため、酸素を含
むプロセスガスを用いて被エッチング物であるシリコン
含有部材に対してエッチングを行なう場合であっても、
ソース電力の印加により発生したプラズマ中の酸素ラジ
カルによってシリコン含有部材が酸化される前に、バイ
アス電力の印加を開始してプラズマ中のイオンをシリコ
ン含有部材に確実に引き込むことができる。その結果、
プラズマ中のイオンのシリコン含有部材への引き込み
が、シリコン含有部材の表面に形成される酸化膜によっ
て阻害されることがないので、シリコン含有部材に対す
るドライエッチングが途中で停止してしまうことを確実
に防止できる。According to the dry etching apparatus of the present invention,
When the elapsed time from the start of the application of the bias power by the bias power application unit reaches a predetermined time, the application of the source power is started by the source power application unit. That is, the application of the bias power is always started before the application of the source power is started. For this reason, even when etching is performed on a silicon-containing member that is an object to be etched using a process gas containing oxygen,
Before the silicon-containing member is oxidized by oxygen radicals in the plasma generated by the application of the source power, the application of the bias power can be started to reliably draw the ions in the plasma into the silicon-containing member. as a result,
Since the attraction of ions in the plasma into the silicon-containing member is not hindered by the oxide film formed on the surface of the silicon-containing member, it is ensured that dry etching of the silicon-containing member is stopped halfway. Can be prevented.

【００６９】[0069]

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置の製造方法について
図面を参照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment A method for manufacturing a semiconductor device according to a first embodiment of the present invention will be described below with reference to the drawings.

【００７０】図１（ａ）〜（ｄ）は第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 1A to 1D are cross-sectional views showing steps of a method for manufacturing a semiconductor device according to the first embodiment.

【００７１】まず、図１（ａ）に示すように、シリコン
基板１０上に例えば熱酸化により第１のシリコン酸化膜
１１を形成した後、第１のシリコン酸化膜１１上に例え
ばＣＶＤ法等の成膜方法を用いてシリコン窒化膜１２を
形成し、その後、シリコン窒化膜１２上にフォトリソグ
ラフィー法により、素子分離形成領域に開口部を有する
レジストパターン１３を形成する。First, as shown in FIG. 1A, after a first silicon oxide film 11 is formed on a silicon substrate 10 by, for example, thermal oxidation, the first silicon oxide film 11 is formed on the first silicon oxide film 11 by, for example, a CVD method. A silicon nitride film 12 is formed using a film forming method, and thereafter, a resist pattern 13 having an opening in an element isolation formation region is formed on the silicon nitride film 12 by photolithography.

【００７２】次に、図１（ｂ）に示すように、レジスト
パターン１３をマスクとしてシリコン窒化膜１２及び第
１のシリコン酸化膜１１に対してドライエッチングを行
なって、シリコン窒化膜１２及び第１のシリコン酸化膜
１１をそれぞれパターン化する。その後、アッシングに
よりレジストパターン１３を除去した後、シリコン基板
１０を洗浄する。Next, as shown in FIG. 1B, the silicon nitride film 12 and the first silicon oxide film 11 are dry-etched using the resist pattern 13 as a mask to form the silicon nitride film 12 and the first silicon oxide film 11. Are respectively patterned. After removing the resist pattern 13 by ashing, the silicon substrate 10 is washed.

【００７３】次に、図１（ｃ）に示すように、パターン
化されたシリコン窒化膜１２をマスクとしてシリコン基
板１０に対してドライエッチングを行なって、シリコン
基板１０に素子分離用溝１４を形成する。ここで、図１
（ｃ）に示すドライエッチング工程について詳しく説明
する。まず、ドライエッチング装置のチャンバー内（図
示省略）に被エッチング物であるシリコン基板１０を設
置する。その後、チャンバー内を所定の真空度に達する
まで真空排気した後、チャンバー内にシリコン基板１０
に対してエッチングを行なうために必要なプロセスガ
ス、例えばハロゲン含有ガスと酸素ガスとの混合ガスを
導入する。その後、バイアス電力の印加を開始すること
によってプロセスガスからなる第１のプラズマを発生さ
せると同時に該第１のプラズマ中のイオンをシリコン基
板１０に引き込む。その後、バイアス電力の印加を継続
しながらソース電力の印加を開始することによってプロ
セスガスからなる第２のプラズマを発生させると共に該
第２のプラズマ中のイオンをシリコン基板１０に引き込
む。これにより、プラズマ中のイオンとシリコン基板１
０の露出部分とが反応して揮発性の反応生成物が形成さ
れる。このとき、チャンバー内の真空排気により前述の
揮発性の反応生成物をチャンバーから排出することによ
ってシリコン基板１０に対するドライエッチングが行な
われる。その後、シリコン基板１０をチャンバーから取
り出した後、シリコン基板１０を洗浄して、シリコン基
板１０に対するドライエッチング時に形成された堆積物
を除去する。これにより、シリコン基板１０に素子分離
用溝１４が形成される。Next, as shown in FIG. 1C, dry etching is performed on the silicon substrate 10 using the patterned silicon nitride film 12 as a mask to form an element isolation groove 14 in the silicon substrate 10. I do. Here, FIG.
The dry etching step shown in (c) will be described in detail. First, a silicon substrate 10 to be etched is set in a chamber (not shown) of a dry etching apparatus. Thereafter, the inside of the chamber is evacuated until a predetermined degree of vacuum is reached.
For example, a process gas required to perform etching, for example, a mixed gas of a halogen-containing gas and an oxygen gas is introduced. Thereafter, by starting application of bias power, a first plasma composed of a process gas is generated, and at the same time, ions in the first plasma are drawn into the silicon substrate 10. Thereafter, the application of the source power is started while the application of the bias power is continued, thereby generating the second plasma composed of the process gas and drawing ions in the second plasma into the silicon substrate 10. Thereby, the ions in the plasma and the silicon substrate 1
Reacts with the exposed portions of 0 to form volatile reaction products. At this time, the silicon substrate 10 is subjected to dry etching by discharging the volatile reaction products from the chamber by evacuation of the chamber. Then, after removing the silicon substrate 10 from the chamber, the silicon substrate 10 is washed to remove deposits formed during dry etching on the silicon substrate 10. As a result, an isolation groove 14 is formed in the silicon substrate 10.

【００７４】尚、図１（ｃ）に示すドライエッチング工
程においては、分離寸法の微細化によりゲート電極の加
工とほぼ同程度の高い加工精度が要求されるために、二
電源方式のドライエッチング装置、例えば誘導結合型プ
ラズマエッチング装置を用いると共に、ソース電力及び
バイアス電力のそれぞれの実効値を例えば６００Ｗ及び
２００Ｗに設定する。また、プロセスガスとして例えば
Ｃｌ₂ ガスとＯ₂ ガスとの混合ガス（圧力：７Ｐａ、Ｃ
ｌ₂ ガス流量：１５０ｍｌ／ｍｉｎ、Ｏ₂ ガス流量：６
ｍｌ／ｍｉｎ）を用いる。さらに、バイアス電力の印加
開始をソース電力の印加開始よりも例えば１秒早く行な
う。図２は、図１（ｃ）に示すドライエッチング工程に
おけるソース電力及びバイアス電力のそれぞれの実効値
の時間変化の一例を示す図である。但し、図２におい
て、ソース電力の印加を開始した時刻を電力印加時刻の
基準（０秒）としている。In the dry etching step shown in FIG. 1 (c), a processing accuracy as high as that of the processing of the gate electrode is required due to the miniaturization of the separation dimension. For example, an inductively coupled plasma etching apparatus is used, and the effective values of the source power and the bias power are set to, for example, 600 W and 200 W, respectively. As a process gas, for example, a mixed gas of Cl ₂ gas and O ₂ gas (pressure: 7 Pa, C
l ₂ gas flow rate: 150 ml / min, O ₂ gas flow rate: 6
ml / min). Further, the application of the bias power is started, for example, one second earlier than the application of the source power. FIG. 2 is a diagram showing an example of a time change of the effective value of each of the source power and the bias power in the dry etching step shown in FIG. However, in FIG. 2, the time when the application of the source power is started is set as a reference (0 second) of the power application time.

【００７５】次に、シリコン基板１０における素子分離
用溝１４の壁面近傍及び底面近傍の表面準位を低減する
ために、該壁面近傍及び底面近傍を酸化する。その後、
シリコン窒化膜１２の上に例えばＣＶＤ法により第２の
シリコン酸化膜１５を素子分離用溝１４が完全に埋まる
ように堆積した後、第２のシリコン酸化膜１５の表面を
含むシリコン窒化膜１２の表面をＣＭＰ法により平坦化
して素子分離用溝１４の外側の第２のシリコン酸化膜１
５を除去する。その後、図１（ｄ）に示すように、シリ
コン窒化膜１２をウエットエッチングによりを除去する
と共に、シリコン基板１０を洗浄してシリコン基板１０
の表面に残存する第１のシリコン酸化膜１１を除去す
る。これにより、素子分離用溝１４に埋め込まれた第２
のシリコン酸化膜１５からなる素子分離が形成される。Next, in order to reduce the surface state near the wall surface and the bottom surface of the isolation trench 14 in the silicon substrate 10, the vicinity of the wall surface and the bottom surface are oxidized. afterwards,
After a second silicon oxide film 15 is deposited on the silicon nitride film 12 by, for example, a CVD method so that the element isolation trench 14 is completely filled, the silicon nitride film 12 including the surface of the second silicon oxide film 15 is removed. The surface is flattened by the CMP method, and the second silicon oxide film 1 outside the isolation trench 14 is formed.
5 is removed. After that, as shown in FIG. 1D, the silicon nitride film 12 is removed by wet etching, and the silicon
The first silicon oxide film 11 remaining on the surface is removed. As a result, the second embedded in the element isolation groove 14 is formed.
An element isolation made of the silicon oxide film 15 is formed.

【００７６】以下、第１の実施形態に係る半導体装置の
製造方法の特徴である、二電源方式のドライエッチング
装置を用いた図１（ｃ）に示すドライエッチング工程に
おけるソース電力及びバイアス電力の印加方法（以下、
本発明のドライエッチング方法と称する）、つまりソー
ス電力の印加を開始する前にバイアス電力の印加を開始
する方法の作用について、図面を参照しながら説明す
る。Hereinafter, application of source power and bias power in the dry etching step shown in FIG. 1C using a dual power supply type dry etching apparatus, which is a feature of the method of manufacturing the semiconductor device according to the first embodiment. Method (hereafter,
The operation of the dry etching method of the present invention), that is, the method of starting the application of bias power before starting the application of source power, will be described with reference to the drawings.

【００７７】図３（ａ）〜（ｃ）は、本発明のドライエ
ッチング方法の作用を示す図、具体的には、図１（ｃ）
に示すドライエッチング工程におけるドライエッチング
装置のチャンバー内の状態の変化を示す図であり、
（ａ）はチャンバー内にプロセスガスを導入した直後の
状態を示しており、（ｂ）はバイアス電力の印加を開始
した直後の状態を示しており、（ｃ）はソース電力の印
加を開始した直後の状態を示している。尚、図３（ａ）
〜（ｃ）において、シリコン基板上のシリコン窒化膜等
の図示を省略していると共に、チャンバー内の試料台等
の図示を省略している。FIGS. 3A to 3C are views showing the operation of the dry etching method of the present invention. Specifically, FIGS.
It is a diagram showing a change in the state in the chamber of the dry etching apparatus in the dry etching step shown in,
(A) shows a state immediately after the process gas is introduced into the chamber, (b) shows a state immediately after the application of the bias power is started, and (c) shows a state immediately after the application of the source power. The state immediately after is shown. FIG. 3 (a)
In (c), the illustration of the silicon nitride film and the like on the silicon substrate is omitted, and the illustration of the sample stage and the like in the chamber is omitted.

【００７８】まず、図３（ａ）に示すように、被エッチ
ング物であるシリコン基板１０をドライエッチング装置
のチャンバー１７内に設置した後、チャンバー１７内を
所定の真空度に達するまで真空排気し、その後、チャン
バー１７内にシリコン基板１０に対してエッチングを行
なうために必要なプロセスガス１８を導入する。次に、
図３（ｂ）に示すように、バイアス電力を印加すること
によってプロセスガス１８からなる第１のプラズマ１８
Ａを発生させると共に該第１のプラズマ１８Ａ中のイオ
ン１９をシリコン基板１０に引き込む。その後、バイア
ス電力の印加を継続しながらソース電力を印加すること
によってプロセスガス１８からなる第２のプラズマ１８
Ｂを発生させると共に該第２のプラズマ１８Ｂ中のイオ
ン１９をシリコン基板１０に引き込む。First, as shown in FIG. 3A, a silicon substrate 10 to be etched is placed in a chamber 17 of a dry etching apparatus, and the inside of the chamber 17 is evacuated until a predetermined degree of vacuum is reached. Thereafter, a process gas 18 necessary for etching the silicon substrate 10 is introduced into the chamber 17. next,
As shown in FIG. 3B, a first plasma 18 composed of a process gas 18 is applied by applying a bias power.
A is generated and the ions 19 in the first plasma 18A are drawn into the silicon substrate 10. Thereafter, by applying source power while continuing to apply bias power, the second plasma 18 comprising the process gas 18 is formed.
B is generated and ions 19 in the second plasma 18B are drawn into the silicon substrate 10.

【００７９】すなわち、二電源方式のドライエッチング
装置を用いた従来のドライエッチング方法においてはソ
ース電力の印加を開始してからバイアス電力の印加を開
始したが、二電源方式のドライエッチング装置を用いた
本発明のドライエッチング方法においてはバイアス電力
の印加を開始してからソース電力の印加を開始する。そ
の結果、本発明のドライエッチング方法においては、従
来のドライエッチング方法（図１５（ａ）〜（ｃ）参
照）において見られたような、プラズマ中のイオンのシ
リコン基板への引き込みによるエッチングが始まる前に
プラズマ中の酸素ラジカル（活性な酸素）とシリコン基
板の露出部分とが反応してシリコン基板上に酸化膜が形
成される事態を回避することができる。言い換えると、
本発明のドライエッチング方法においては、プラズマ中
の酸素ラジカルと被エッチング物であるシリコン基板と
が反応する前に、プラズマ中のイオンをシリコン基板の
方向へ加速させ、それによってシリコン基板に対するエ
ッチングを開始することができる。具体的には、本発明
のドライエッチング方法においてソース電力の印加を開
始する前にバイアス電力の印加を開始することにより、
バイアス電力によって加速運動をするイオンが、ランダ
ム運動をする酸素ラジカルよりも早くシリコン基板に到
達するので、シリコン基板上に酸化膜が形成されてシリ
コン基板に対するエッチングが停止してしまうことを防
止できる。That is, in the conventional dry etching method using the dual power supply type dry etching apparatus, the application of the bias power was started after the application of the source power was started, but the dual power supply type dry etching apparatus was used. In the dry etching method of the present invention, the application of the bias power is started before the application of the source power is started. As a result, in the dry etching method of the present invention, etching by drawing ions in the plasma into the silicon substrate, as seen in the conventional dry etching method (see FIGS. 15A to 15C), starts. It is possible to avoid a situation in which an oxygen radical (active oxygen) in plasma reacts with an exposed portion of the silicon substrate to form an oxide film on the silicon substrate. In other words,
In the dry etching method of the present invention, before oxygen radicals in the plasma react with the silicon substrate to be etched, ions in the plasma are accelerated toward the silicon substrate, thereby starting etching on the silicon substrate. can do. Specifically, by starting application of bias power before starting application of source power in the dry etching method of the present invention,
Since the ions that accelerate by the bias power reach the silicon substrate earlier than the oxygen radicals that randomly move, it is possible to prevent an oxide film from being formed on the silicon substrate and stopping the etching of the silicon substrate.

【００８０】以上に説明したように、第１の実施形態に
よると、シリコン基板１０に対して二電源方式のドライ
エッチング装置を用いてエッチングを行なって素子分離
用溝１４を形成するときに、ソース電力の印加を開始す
る前にバイアス電力の印加を開始する。このため、ソー
ス電力の印加により発生したプラズマ中の酸素ラジカル
によってシリコン基板１０の露出部分が酸化される前
に、バイアス電力の印加を開始してプラズマ中のイオン
をシリコン基板１０に確実に引き込むことができる。そ
の結果、プラズマ中のイオンのシリコン基板１０への引
き込みが、シリコン基板１０の表面に形成される酸化膜
によって阻害されることがないので、シリコン基板１０
に対するドライエッチングが途中で停止してしまうこと
を確実に防止できる。従って、シリコン基板１０に所望
の分離深さを有する素子分離用溝１４を形成できる。As described above, according to the first embodiment, when the silicon substrate 10 is etched using the dual power supply type dry etching apparatus to form the element isolation trench 14, the source The application of the bias power is started before the application of the power is started. Therefore, before the exposed portion of the silicon substrate 10 is oxidized by oxygen radicals in the plasma generated by the application of the source power, the application of the bias power is started to reliably draw the ions in the plasma into the silicon substrate 10. Can be. As a result, the attraction of the ions in the plasma into the silicon substrate 10 is not hindered by the oxide film formed on the surface of the silicon substrate 10.
Can be reliably prevented from stopping dry etching on the way. Accordingly, it is possible to form the element isolation groove 14 having a desired isolation depth in the silicon substrate 10.

【００８１】尚、第１の実施形態において、二電源方式
のドライエッチング装置として誘導結合型プラズマエッ
チング装置を用いたが、これに代えて、電子サイクロン
共鳴型（ＥＣＲ）、容量結合型プラズマ２周波型又は表
面波プラズマ型（ＳＷＰ）等の他の二電源方式のドライ
エッチング装置を用いてもよい。In the first embodiment, an inductively coupled plasma etching apparatus is used as a dual power supply type dry etching apparatus. Instead of this, an electron cyclone resonance (ECR) and a capacitively coupled plasma two frequency Alternatively, a dry etching apparatus of another dual power supply type such as a mold or a surface wave plasma type (SWP) may be used.

【００８２】また、第１の実施形態において、ソース電
力の印加を開始する前にバイアス電力の印加を開始した
が、これに代えて、バイアス電力の実効値に対する第１
の設定値よりもソース電力の実効値に対する第２の設定
値が高い場合においてバイアス電力の印加開始と同時に
又はバイアス電力の印加開始前にソース電力の印加を開
始する場合に、バイアス電力の実効値が第１の設定値に
達した後にソース電力の実効値が第２の設定値に達する
ようにソース電力及びバイアス電力の印加を行なっても
よい。図４は、バイアス電力の実効値に対する第１の設
定値よりもソース電力の実効値に対する第２の設定値が
高い場合においてバイアス電力の印加開始と同時にソー
ス電力の印加を開始する場合における、ソース電力及び
バイアス電力のそれぞれの実効値の時間変化の一例を示
す図である。但し、図４において、ソース電力の印加を
開始した時刻を電力印加時刻の基準（０秒）としている
と共に、ソース電力及びバイアス電力の実効値をそれぞ
れ６００Ｗ及び２００Ｗに設定している。Further, in the first embodiment, the application of the bias power is started before the application of the source power is started.
In the case where the second set value for the effective value of the source power is higher than the set value of the bias power, when the application of the source power is started simultaneously with the start of the application of the bias power or before the start of the application of the bias power, the effective value of the bias power is May be applied such that the effective value of the source power reaches the second set value after the first reaches the first set value. FIG. 4 shows a case where the source power application is started simultaneously with the start of the bias power application when the second set value for the effective value of the source power is higher than the first set value for the effective value of the bias power. It is a figure showing an example of a time change of each effective value of power and bias power. However, in FIG. 4, the time when the application of the source power is started is set as a reference (0 second) of the power application time, and the effective values of the source power and the bias power are set to 600 W and 200 W, respectively.

【００８３】また、第１の実施形態において、素子分離
用溝を形成するためにシリコン基板に対してドライエッ
チングを行なう場合を対象としたが、これに限られず、
他の目的のためにシリコン含有部材に対してドライエッ
チングを行なう場合を対象としても、シリコン含有部材
に対するドライエッチングの停止を防止できるという効
果が得られる。In the first embodiment, the case where dry etching is performed on a silicon substrate to form an element isolation groove is intended. However, the present invention is not limited to this.
Even when the silicon-containing member is dry-etched for another purpose, the effect of preventing the dry-etching of the silicon-containing member from being stopped can be obtained.

【００８４】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置の製造方法について図面を参
照しながら説明する。(Second Embodiment) Hereinafter, a method for manufacturing a semiconductor device according to a second embodiment of the present invention will be described with reference to the drawings.

【００８５】図５（ａ）〜（ｃ）は第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 5A to 5C are cross-sectional views showing steps of a method for manufacturing a semiconductor device according to the second embodiment.

【００８６】まず、図５（ａ）に示すように、シリコン
基板２０上に熱酸化によりシリコン酸化膜からなるゲー
ト絶縁膜２１を形成した後、ゲート絶縁膜２１上に例え
ばＣＶＤ法等の成膜方法を用いてポリシリコン膜２２を
形成し、その後、ポリシリコン膜２２上にフォトリソグ
ラフィー法により、ゲート電極形成領域を覆うレジスト
パターン２３を形成する。First, as shown in FIG. 5A, after a gate insulating film 21 made of a silicon oxide film is formed on a silicon substrate 20 by thermal oxidation, a film is formed on the gate insulating film 21 by, for example, a CVD method or the like. A polysilicon film 22 is formed by using a method, and thereafter, a resist pattern 23 covering a gate electrode formation region is formed on the polysilicon film 22 by a photolithography method.

【００８７】次に、図５（ｂ）に示すように、レジスト
パターン２３をマスクとしてポリシリコン膜２２に対し
てドライエッチングを行なって、シリコン基板２０上に
ゲート絶縁膜２１を介してポリシリコン膜２２からなる
ゲート電極２４を形成する。ここで、図５（ｂ）に示す
ドライエッチング工程について詳しく説明する。まず、
ドライエッチング装置のチャンバー内（図示省略）に被
エッチング物であるポリシリコン膜２２が形成されたシ
リコン基板２０を設置する。その後、チャンバー内を所
定の真空度に達するまで真空排気した後、チャンバー内
にポリシリコン膜２２に対してエッチングを行なうため
に必要なプロセスガス、例えばハロゲン含有ガスと酸素
ガスとの混合ガスを導入する。その後、バイアス電力の
印加を開始することによってプロセスガスからなる第１
のプラズマを発生させると同時に該第１のプラズマ中の
イオンをポリシリコン膜２２に引き込む。その後、バイ
アス電力の印加を継続しながらソース電力の印加を開始
することによってプロセスガスからなる第２のプラズマ
を発生させると共に該第２のプラズマ中のイオンをポリ
シリコン膜２２に引き込む。これにより、プラズマ中の
イオンとポリシリコン膜２２の露出部分とが反応して揮
発性の反応生成物が形成される。このとき、チャンバー
内の真空排気により前述の揮発性の反応生成物をチャン
バーから排出することによってポリシリコン膜２２に対
するドライエッチングが行なわれ、その結果、ポリシリ
コン膜２２からなるゲート電極２４が形成される。Next, as shown in FIG. 5B, dry etching is performed on the polysilicon film 22 using the resist pattern 23 as a mask, and the polysilicon film 22 is formed on the silicon substrate 20 via the gate insulating film 21. A gate electrode 24 of 22 is formed. Here, the dry etching step shown in FIG. 5B will be described in detail. First,
A silicon substrate 20 on which a polysilicon film 22 to be etched is formed is placed in a chamber (not shown) of a dry etching apparatus. Thereafter, the inside of the chamber is evacuated until a predetermined degree of vacuum is reached, and then a process gas required for etching the polysilicon film 22, for example, a mixed gas of a halogen-containing gas and an oxygen gas is introduced into the chamber. I do. Thereafter, by starting application of bias power, the first
And the ions in the first plasma are drawn into the polysilicon film 22 at the same time. Thereafter, the application of the source power is started while the application of the bias power is continued, thereby generating the second plasma composed of the process gas and drawing ions in the second plasma into the polysilicon film 22. As a result, ions in the plasma react with the exposed portions of the polysilicon film 22 to form volatile reaction products. At this time, the above-mentioned volatile reaction products are exhausted from the chamber by evacuation of the chamber, thereby performing dry etching on the polysilicon film 22. As a result, a gate electrode 24 made of the polysilicon film 22 is formed. You.

【００８８】尚、図５（ｂ）に示すドライエッチング工
程においては、ゲート寸法の微細化により高い加工精度
が要求されるために、二電源方式のドライエッチング装
置、例えば誘導結合型プラズマエッチング装置を用いる
と共に、ソース電力及びバイアス電力のそれぞれの実効
値を例えば２００Ｗ及び５０Ｗに設定した。また、プロ
セスガスとして例えばＣｌ₂ ガスとＨＢｒガスとＯ₂ ガ
スとの混合ガス（圧力：４Ｐａ、Ｃｌ₂ ガス流量：２５
ｍｌ／ｍｉｎ、ＨＢｒガス流量：１２５ｍｌ／ｍｉｎ、
Ｏ₂ ガス流量：１ｍｌ／ｍｉｎ）を用いた。さらに、バ
イアス電力の印加開始をソース電力の印加開始よりも例
えば１秒早く行なった。In the dry etching step shown in FIG. 5 (b), a dual power supply type dry etching apparatus, for example, an inductively coupled plasma etching apparatus, is required because high processing accuracy is required due to miniaturization of gate dimensions. At the same time, the effective values of the source power and the bias power were set to 200 W and 50 W, for example. As a process gas, for example, a mixed gas of Cl ₂ gas, HBr gas, and O ₂ gas (pressure: 4 Pa, flow rate of Cl ₂ gas: 25)
ml / min, HBr gas flow rate: 125 ml / min,
O ₂ gas flow rate: 1 ml / min) was used. Further, the application of the bias power was started, for example, one second earlier than the application of the source power.

【００８９】次に、シリコン基板２０をチャンバーから
取り出した後、図５（ｃ）に示すように、アッシングに
よりレジストパターン２３を除去し、その後、シリコン
基板２０を洗浄して、ポリシリコン膜２２に対するドラ
イエッチング時に形成された堆積物、及びゲート絶縁膜
２１におけるゲート電極２４の外側の部分を除去する。Next, after removing the silicon substrate 20 from the chamber, as shown in FIG. 5C, the resist pattern 23 is removed by ashing, and then the silicon substrate 20 is washed to remove the polysilicon film 22. The deposit formed during the dry etching and the portion of the gate insulating film 21 outside the gate electrode 24 are removed.

【００９０】以上に説明したように、第２の実施形態に
よると、ポリシリコン膜２２に対して二電源方式のドラ
イエッチング装置を用いてエッチングを行なってゲート
電極２４を形成するときに、ソース電力の印加を開始す
る前にバイアス電力の印加を開始する。このため、ソー
ス電力の印加により発生したプラズマ中の酸素ラジカル
によってポリシリコン膜２２の露出部分が酸化される前
に、バイアス電力の印加を開始してプラズマ中のイオン
をポリシリコン膜２２に確実に引き込むことができる。
その結果、プラズマ中のイオンのポリシリコン膜２２へ
の引き込みが、ポリシリコン膜２２の表面に形成される
酸化膜によって阻害されることがないので、ポリシリコ
ン膜２２に対するドライエッチングが途中で停止してし
まうことを確実に防止できる。従って、所望の寸法を有
するゲート電極２４を形成できる。As described above, according to the second embodiment, when the gate electrode 24 is formed by etching the polysilicon film 22 using a dual power supply dry etching apparatus, the source power Before starting the application of the bias power, the application of the bias power is started. Therefore, before the exposed portion of the polysilicon film 22 is oxidized by the oxygen radicals in the plasma generated by the application of the source power, the application of the bias power is started to reliably transfer the ions in the plasma to the polysilicon film 22. Can be withdrawn.
As a result, the attraction of ions in the plasma into the polysilicon film 22 is not hindered by the oxide film formed on the surface of the polysilicon film 22, so that the dry etching of the polysilicon film 22 is stopped halfway. Can be reliably prevented. Therefore, the gate electrode 24 having a desired size can be formed.

【００９１】尚、第２の実施形態において、二電源方式
のドライエッチング装置として誘導結合型プラズマエッ
チング装置を用いたが、これに代えて、電子サイクロン
共鳴型、容量結合型プラズマ２周波型又は表面波プラズ
マ型等の他の二電源方式のドライエッチング装置を用い
てもよい。In the second embodiment, an inductively coupled plasma etching apparatus is used as a dual power supply type dry etching apparatus. Instead, an electron cyclone resonance type, a capacitively coupled plasma dual frequency type, or a surface etching method may be used. Another dual power supply type dry etching apparatus such as a wave plasma type may be used.

【００９２】また、第２の実施形態において、ソース電
力の印加を開始する前にバイアス電力の印加を開始した
が、これに代えて、バイアス電力の実効値に対する第１
の設定値よりもソース電力の実効値に対する第２の設定
値が高い場合においてバイアス電力の印加開始と同時に
又はバイアス電力の印加開始前にソース電力の印加を開
始する場合に、バイアス電力の実効値が第１の設定値に
達した後にソース電力の実効値が第２の設定値に達する
ようにソース電力及びバイアス電力の印加を行なっても
よい。Further, in the second embodiment, the application of the bias power is started before the application of the source power is started.
In the case where the second set value for the effective value of the source power is higher than the set value of the bias power, when the application of the source power is started simultaneously with the start of the application of the bias power or before the start of the application of the bias power, the effective value of the bias power is May be applied such that the effective value of the source power reaches the second set value after the first reaches the first set value.

【００９３】また、第２の実施形態において、ゲート電
極を構成する導電膜としてポリシリコン膜を用いたが、
これに代えて、少なくともシリコンを含む他の導電膜、
例えばアモルファスシリコン膜、又はＷＳｉ（タングス
テンシリサイド）膜等のシリサイド膜を用いてもよい。In the second embodiment, the polysilicon film is used as the conductive film constituting the gate electrode.
Instead, another conductive film containing at least silicon,
For example, an amorphous silicon film or a silicide film such as a WSi (tungsten silicide) film may be used.

【００９４】また、第２の実施形態において、ゲート電
極を形成するためにポリシリコン膜に対してドライエッ
チングを行なう場合を対象としたが、これに限られず、
他の目的のためにシリコン含有部材に対してドライエッ
チングを行なう場合を対象としても、シリコン含有部材
に対するドライエッチングの停止を防止できるという効
果が得られる。In the second embodiment, the case where dry etching is performed on a polysilicon film to form a gate electrode is intended. However, the present invention is not limited to this.
Even when the silicon-containing member is dry-etched for another purpose, the effect of preventing the dry-etching of the silicon-containing member from being stopped can be obtained.

【００９５】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置の製造方法について図面を参
照しながら説明する。(Third Embodiment) Hereinafter, a method for manufacturing a semiconductor device according to a third embodiment of the present invention will be described with reference to the drawings.

【００９６】図６（ａ）〜（ｅ）は第３の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 6A to 6E are cross-sectional views showing each step of the method for manufacturing a semiconductor device according to the third embodiment.

【００９７】まず、図６（ａ）に示すように、シリコン
基板３０上に例えば熱酸化により第１のシリコン酸化膜
３１を形成した後、第１のシリコン酸化膜３１上に例え
ばＣＶＤ法等の成膜方法を用いてシリコン窒化膜３２を
形成する。その後、シリコン窒化膜３２上にフォトリソ
グラフィー法により、素子分離形成領域に開口部を有す
るレジストパターン（図示省略）を形成した後、該レジ
ストパターンをマスクとしてシリコン窒化膜３２及び第
１のシリコン酸化膜３１に対してドライエッチングを行
なって、シリコン窒化膜３２及び第１のシリコン酸化膜
３１をそれぞれパターン化する。その後、アッシングに
よりレジストパターンを除去した後、シリコン基板３０
を洗浄する。First, as shown in FIG. 6A, after a first silicon oxide film 31 is formed on a silicon substrate 30 by, for example, thermal oxidation, the first silicon oxide film 31 is formed on the first silicon oxide film 31 by, for example, a CVD method. The silicon nitride film 32 is formed using a film forming method. Thereafter, a resist pattern (not shown) having an opening in an element isolation formation region is formed on the silicon nitride film 32 by photolithography, and the silicon nitride film 32 and the first silicon oxide film are formed using the resist pattern as a mask. The silicon nitride film 32 and the first silicon oxide film 31 are respectively patterned by performing dry etching on the silicon nitride film 31. Thereafter, after the resist pattern is removed by ashing, the silicon substrate 30 is removed.
Wash.

【００９８】次に、図６（ｂ）に示すように、パターン
化されたシリコン窒化膜３２をマスクとしてシリコン基
板３０に対してドライエッチングを行なって、シリコン
基板３０に素子分離用溝３３を形成する。このとき、シ
リコン基板３０における素子分離用溝３３の壁面近傍及
び底面近傍に、結晶性の悪い又は不純物が混入したシリ
コン層つまりダメージ層３４が生じる。ここで、図６
（ｂ）に示すドライエッチング工程について詳しく説明
する。まず、ドライエッチング装置のチャンバー内（図
示省略）に被エッチング物であるシリコン基板３０を設
置する。その後、チャンバー内を所定の真空度に達する
まで真空排気した後、チャンバー内にシリコン基板３０
に対してエッチングを行なうために必要な第１のプロセ
スガス、例えばＣｌ₂ ガス又はＨＢｒガス等のハロゲン
含有ガスと酸素ガスとの混合ガスを導入する。その後、
ソース電力の印加により第１のプロセスガスからなる第
１のプラズマを発生させると共にバイアス電力の印加に
より該第１のプラズマ中のイオンをシリコン基板３０に
引き込む。これにより、第１のプラズマ中のイオンとシ
リコン基板３０の露出部分とが反応して揮発性の反応生
成物が形成される。このとき、チャンバー内の真空排気
により前述の揮発性の反応生成物をチャンバーから排出
することによってシリコン基板３０に対するドライエッ
チングが行なわれる。Next, as shown in FIG. 6B, dry etching is performed on the silicon substrate 30 using the patterned silicon nitride film 32 as a mask to form an element isolation groove 33 in the silicon substrate 30. I do. At this time, a silicon layer having poor crystallinity or containing impurities, that is, a damaged layer 34 is formed near the wall surface and the bottom surface of the isolation trench 33 in the silicon substrate 30. Here, FIG.
The dry etching step shown in (b) will be described in detail. First, a silicon substrate 30 to be etched is placed in a chamber (not shown) of a dry etching apparatus. Thereafter, the inside of the chamber is evacuated until a predetermined degree of vacuum is reached.
Introducing a first process gas necessary for performing an etching process, for example, a mixed gas of a halogen-containing gas such as Cl ₂ gas or HBr gas and an oxygen gas. afterwards,
A first plasma composed of a first process gas is generated by applying source power, and ions in the first plasma are drawn into the silicon substrate 30 by applying bias power. As a result, ions in the first plasma react with the exposed portions of the silicon substrate 30 to form volatile reaction products. At this time, the silicon substrate 30 is dry-etched by discharging the volatile reaction product from the chamber by evacuating the chamber.

【００９９】尚、図６（ｂ）に示すドライエッチング工
程においては、分離寸法の微細化によりゲート電極の加
工とほぼ同程度の高い加工精度が要求されるために、二
電源方式のドライエッチング装置、例えば誘導結合型プ
ラズマエッチング装置を用いる。In the dry etching step shown in FIG. 6 (b), since a high processing accuracy almost equal to the processing of the gate electrode is required due to the miniaturization of the separation size, a dual power supply type dry etching apparatus is used. For example, an inductively coupled plasma etching apparatus is used.

【０１００】次に、図６（ｂ）に示すドライエッチング
工程の終了後、第１のプロセスガスをチャンバーから排
気し、その後、チャンバー内にシリコン基板３０を設置
したままチャンバー内に少なくとも酸素を含む第２のプ
ロセスガスを導入する。その後、バイアス電力の印加を
行なうことなくソース電力の印加により第２のプロセス
ガスからなる第２のプラズマを発生させることにより、
第２のプラズマ中の酸素ラジカルとダメージ層３４とを
反応させ、それによって、図６（ｃ）に示すように、酸
化ダメージ層３４Ａ（具体的にはシリコン酸化膜）を形
成する。Next, after the completion of the dry etching step shown in FIG. 6B, the first process gas is exhausted from the chamber, and thereafter, the chamber contains at least oxygen while the silicon substrate 30 is installed in the chamber. A second process gas is introduced. After that, by applying a source power without applying a bias power, a second plasma composed of a second process gas is generated,
Oxygen radicals in the second plasma react with the damaged layer 34, thereby forming an oxidized damaged layer 34A (specifically, a silicon oxide film) as shown in FIG. 6C.

【０１０１】尚、図６（ｃ）に示すダメージ層酸化工程
においては、ソース電力の実効値を例えば６００Ｗ（バ
イアス電力の実効値は０Ｗ）に設定すると共に、第２の
プロセスガスとして例えばＯ₂ ガス（圧力：７Ｐａ、ガ
ス流量：５０ｍｌ／ｍｉｎ）を用いる。In the damage layer oxidation step shown in FIG. 6C, the effective value of the source power is set to, for example, 600 W (the effective value of the bias power is 0 W), and O _{2 is used} as the second process gas. A gas (pressure: 7 Pa, gas flow rate: 50 ml / min) is used.

【０１０２】次に、シリコン基板３０をチャンバーから
取り出した後、図６（ｄ）に示すように、例えばＨＦを
含む薬液等を用いてシリコン基板３０を洗浄することに
よって、酸化ダメージ層３４Ａ、及びシリコン基板３０
に対するドライエッチング時に形成された堆積物を除去
する。これにより、シリコン基板３０に、ダメージ層３
４が除去された素子分離用溝３３を形成できる。Next, after the silicon substrate 30 is taken out of the chamber, as shown in FIG. 6D, the silicon substrate 30 is washed using, for example, a chemical solution containing HF, so that the oxidized damage layer 34A, Silicon substrate 30
The deposits formed during dry etching of the substrate are removed. Thereby, the damage layer 3 is formed on the silicon substrate 30.
4 can be formed to form the element isolation groove 33.

【０１０３】次に、シリコン基板３０における素子分離
用溝３３の壁面近傍及び底面近傍の表面準位を低減する
ために、該壁面近傍及び底面近傍を酸化する。その後、
シリコン窒化膜３２の上に例えばＣＶＤ法により第２の
シリコン酸化膜３５を素子分離用溝３３が完全に埋まる
ように堆積した後、第２のシリコン酸化膜３５の表面を
含むシリコン窒化膜３２の表面をＣＭＰ法により平坦化
して素子分離用溝３３の外側の第２のシリコン酸化膜３
５を除去する。その後、図６（ｅ）に示すように、シリ
コン窒化膜３２をウエットエッチングによりを除去する
と共に、シリコン基板３０を洗浄してシリコン基板３０
の表面に残存する第１のシリコン酸化膜３１を除去す
る。これにより、素子分離用溝３３に埋め込まれた第２
のシリコン酸化膜３５からなる素子分離が形成される。Next, in order to reduce the surface state near the wall surface and the bottom surface of the element isolation groove 33 in the silicon substrate 30, the vicinity of the wall surface and the bottom surface are oxidized. afterwards,
After a second silicon oxide film 35 is deposited on the silicon nitride film 32 by, for example, the CVD method so that the element isolation trench 33 is completely filled, the silicon nitride film 32 including the surface of the second silicon oxide film 35 is removed. The surface is flattened by the CMP method and the second silicon oxide film 3 outside the isolation trench 33 is formed.
5 is removed. Thereafter, as shown in FIG. 6E, the silicon nitride film 32 is removed by wet etching, and the silicon substrate 30 is washed and
The first silicon oxide film 31 remaining on the surface is removed. As a result, the second embedded in the element isolation groove 33 is formed.
An element isolation made of the silicon oxide film 35 is formed.

【０１０４】以上に説明したように、第３の実施形態に
よると、二電源方式のドライエッチング装置を用いてシ
リコン基板３０に対してエッチングを行なって素子分離
用溝３３を形成した後、同じ二電源方式のドライエッチ
ング装置を用いてバイアス電力を印加することなくソー
ス電力を印加することにより、シリコン基板３０におけ
る素子分離用溝３３の壁面近傍及び底面近傍にドライエ
ッチング時に生じたダメージ層３４を酸化し、その後、
酸化されたダメージ層３４Ａを基板洗浄により除去す
る。このため、ダメージ層３４に起因して半導体装置の
電気的特性が劣化することを防止できる。また、酸化炉
に代えて、ドライエッチング時に使用された二電源方式
のドライエッチング装置を用いることによりダメージ層
３４の酸化を行なえるので、半導体装置の製造コストを
大幅に削減することができる。As described above, according to the third embodiment, the silicon substrate 30 is etched using the dual power supply type dry etching apparatus to form the element isolation groove 33, and then the same By applying source power without applying bias power using a dry etching apparatus of a power supply type, the damage layer 34 generated during dry etching near the wall surface and the bottom surface of the element isolation groove 33 in the silicon substrate 30 is oxidized. And then
The oxidized damaged layer 34A is removed by cleaning the substrate. Therefore, it is possible to prevent the electrical characteristics of the semiconductor device from deteriorating due to the damaged layer 34. Further, the damage layer 34 can be oxidized by using a dry etching apparatus of a dual power supply type used at the time of dry etching instead of the oxidation furnace, so that the manufacturing cost of the semiconductor device can be significantly reduced.

【０１０５】尚、第３の実施形態において、二電源方式
のドライエッチング装置として誘導結合型プラズマエッ
チング装置を用いたが、これに代えて、電子サイクロン
共鳴型、容量結合型プラズマ２周波型又は表面波プラズ
マ型等の他の二電源方式のドライエッチング装置を用い
てもよい。In the third embodiment, an inductively coupled plasma etching apparatus is used as a dual power supply type dry etching apparatus. Instead, an electron cyclone resonance type, a capacitively coupled plasma dual frequency type, or a surface etching method may be used. Another dual power supply type dry etching apparatus such as a wave plasma type may be used.

【０１０６】また、第３の実施形態において、第２のプ
ロセスガスとしてＯ₂ ガスを用いたが、これに代えて、
Ｏ₂ ガスと不活性ガスとの混合ガスを用いてもよい。In the third embodiment, the O ₂ gas is used as the second process gas.
A mixed gas of O ₂ gas and inert gas may be used.

【０１０７】また、第３の実施形態において、図６
（ｂ）に示すドライエッチング工程と図６（ｃ）に示す
ダメージ層酸化工程とで同一の二電源方式のドライエッ
チング装置を用いたが、これに代えて、各工程で異なる
二電源方式のドライエッチング装置を用いてもよいし、
又は図６（ｂ）に示すドライエッチング工程で二電源方
式以外の他のドライエッチング装置を用いてもよい。ま
た、図６（ｂ）に示すドライエッチング工程で二電源方
式のドライエッチング装置を用いる場合、バイアス電力
の印加をシリコン基板３０の露出部分における酸化が進
行する前に開始することが好ましい。具体的には、ソー
ス電力の印加を開始する前にバイアス電力の印加を開始
するか、又は、バイアス電力の実効値が第１の設定値に
達した後にソース電力の実効値が第２の設定値に達する
ようにソース電力及びバイアス電力の印加を行なうこと
が好ましい。Further, in the third embodiment, FIG.
Although the same dual power supply type dry etching apparatus was used for the dry etching step shown in FIG. 6B and the damage layer oxidation step shown in FIG. 6C, a different dual power supply type dry etching apparatus was used in each step. An etching device may be used,
Alternatively, another dry etching apparatus other than the dual power supply method may be used in the dry etching step shown in FIG. When a dual power supply type dry etching apparatus is used in the dry etching step shown in FIG. 6B, it is preferable that the application of bias power be started before the oxidation of the exposed portion of the silicon substrate 30 proceeds. Specifically, the application of the bias power is started before the application of the source power is started, or the effective value of the source power is changed to the second setting after the effective value of the bias power reaches the first set value. It is preferable to apply the source power and the bias power to reach the values.

【０１０８】また、第３の実施形態において、素子分離
用溝を形成するためにシリコン基板に対してドライエッ
チングを行なう場合を対象としたが、これに限られず、
他の目的のためにシリコン含有部材に対してドライエッ
チングを行なう場合を対象としても、ドライエッチング
時にシリコン含有部材に生じるダメージ層に起因して半
導体装置の電気的特性が劣化することを防止できるとい
う効果が得られる。In the third embodiment, the case where dry etching is performed on a silicon substrate to form a trench for element isolation is intended. However, the present invention is not limited to this.
Even when dry etching is performed on a silicon-containing member for another purpose, it is possible to prevent the electrical characteristics of the semiconductor device from deteriorating due to a damaged layer generated in the silicon-containing member during dry etching. The effect is obtained.

【０１０９】（第４の実施形態）以下、本発明の第４の
実施形態に係る半導体装置の製造方法について図面を参
照しながら説明する。(Fourth Embodiment) Hereinafter, a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention will be described with reference to the drawings.

【０１１０】図７（ａ）〜（ｄ）は第４の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 7A to 7D are cross-sectional views showing steps of a method for manufacturing a semiconductor device according to the fourth embodiment.

【０１１１】まず、図７（ａ）に示すように、シリコン
基板４０上に熱酸化によりシリコン酸化膜からなるゲー
ト絶縁膜４１を形成した後、ゲート絶縁膜４１上に例え
ばＣＶＤ法等の成膜方法を用いてポリシリコン膜４２を
形成し、その後、ポリシリコン膜４２上にフォトリソグ
ラフィー法により、ゲート電極形成領域を覆うレジスト
パターン４３を形成する。First, as shown in FIG. 7A, after a gate insulating film 41 made of a silicon oxide film is formed on a silicon substrate 40 by thermal oxidation, a film is formed on the gate insulating film 41 by, for example, a CVD method or the like. A polysilicon film 42 is formed by using a method, and thereafter, a resist pattern 43 covering a gate electrode formation region is formed on the polysilicon film 42 by photolithography.

【０１１２】次に、図７（ｂ）に示すように、レジスト
パターン４３をマスクとしてポリシリコン膜４２に対し
てドライエッチングを行なって、シリコン基板４０上に
ゲート絶縁膜４１を介してポリシリコン膜４２からなる
ゲート電極４４を形成する。このとき、ゲート電極４４
の側面にダメージ層４５が生じる。ここで、図７（ｂ）
に示すドライエッチング工程について詳しく説明する。
まず、ドライエッチング装置のチャンバー内（図示省
略）に被エッチング物であるポリシリコン膜４２が形成
されたシリコン基板４０を設置する。その後、チャンバ
ー内を所定の真空度に達するまで真空排気した後、チャ
ンバー内にポリシリコン膜４２に対してエッチングを行
なうために必要な第１のプロセスガス、例えばＣｌ₂ ガ
ス又はＨＢｒガス等のハロゲン含有ガスと酸素ガスとの
混合ガスを導入する。その後、ソース電力の印加により
第１のプロセスガスからなる第１のプラズマを発生させ
ると共にバイアス電力の印加により該第１のプラズマ中
のイオンをポリシリコン膜４２に引き込む。これによ
り、第１のプラズマ中のイオンとポリシリコン膜４２の
露出部分とが反応して揮発性の反応生成物が形成され
る。このとき、チャンバー内の真空排気により前述の揮
発性の反応生成物をチャンバーから排出することによっ
てポリシリコン膜４２に対するドライエッチングが行な
われ、その結果、ポリシリコン膜４２からなるゲート電
極４４が形成される。Next, as shown in FIG. 7B, dry etching is performed on the polysilicon film 42 using the resist pattern 43 as a mask, and the polysilicon film 42 is formed on the silicon substrate 40 with the gate insulating film 41 interposed therebetween. A gate electrode 44 consisting of 42 is formed. At this time, the gate electrode 44
A damage layer 45 is formed on the side surface of. Here, FIG.
Will be described in detail.
First, a silicon substrate 40 on which a polysilicon film 42 to be etched is formed is placed in a chamber (not shown) of a dry etching apparatus. Thereafter, the inside of the chamber is evacuated until a predetermined degree of vacuum is reached, and then a first process gas required for etching the polysilicon film 42 in the chamber, for example, a halogen such as Cl ₂ gas or HBr gas. A mixed gas of the contained gas and the oxygen gas is introduced. After that, a first plasma composed of the first process gas is generated by applying the source power, and ions in the first plasma are drawn into the polysilicon film 42 by applying the bias power. As a result, ions in the first plasma react with the exposed portion of the polysilicon film 42 to form a volatile reaction product. At this time, the above-mentioned volatile reaction products are exhausted from the chamber by evacuation of the chamber, thereby performing dry etching on the polysilicon film 42. As a result, a gate electrode 44 made of the polysilicon film 42 is formed. You.

【０１１３】尚、図７（ｂ）に示すドライエッチング工
程においては、ゲート寸法の微細化により高い加工精度
が要求されるために、二電源方式のドライエッチング装
置、例えば誘導結合型プラズマエッチング装置を用い
る。In the dry etching step shown in FIG. 7 (b), a dual power supply type dry etching apparatus, for example, an inductively coupled plasma etching apparatus, is required because high processing accuracy is required due to miniaturization of gate dimensions. Used.

【０１１４】次に、図７（ｂ）に示すドライエッチング
工程の終了後、第１のプロセスガスをチャンバーから排
気し、その後、チャンバー内にシリコン基板４０を設置
したままチャンバー内に少なくとも酸素を含む第２のプ
ロセスガスを導入する。その後、バイアス電力の印加を
行なうことなくソース電力の印加により第２のプロセス
ガスからなる第２のプラズマを発生させることにより、
第２のプラズマ中の酸素ラジカルとダメージ層４５とを
反応させ、それによって、図７（ｃ）に示すように、酸
化ダメージ層４５Ａ（具体的にはシリコン酸化膜）を形
成する。Next, after the completion of the dry etching step shown in FIG. 7B, the first process gas is exhausted from the chamber, and then at least oxygen is contained in the chamber while the silicon substrate 40 is installed in the chamber. A second process gas is introduced. After that, by applying a source power without applying a bias power, a second plasma composed of a second process gas is generated,
The oxygen radicals in the second plasma react with the damaged layer 45, thereby forming an oxidized damaged layer 45A (specifically, a silicon oxide film) as shown in FIG. 7C.

【０１１５】尚、図７（ｃ）に示すダメージ層酸化工程
においては、ソース電力の実効値を例えば６００Ｗ（バ
イアス電力の実効値は０Ｗ）に設定すると共に、第２の
プロセスガスとして例えばＯ₂ ガス（圧力：７Ｐａ、ガ
ス流量：４０ｍｌ／ｍｉｎ）を用いる。In the damage layer oxidation step shown in FIG. 7C, the effective value of the source power is set to, for example, 600 W (the effective value of the bias power is 0 W), and O _{2 is used} as the second process gas. Gas (pressure: 7 Pa, gas flow rate: 40 ml / min) is used.

【０１１６】次に、シリコン基板４０をチャンバーから
取り出した後、図７（ｄ）に示すように、アッシングに
よりレジストパターン４３を除去し、その後、例えばＨ
Ｆを含む薬液等を用いてシリコン基板４０を洗浄するこ
とによって、酸化ダメージ層４５Ａ、ポリシリコン膜４
２に対するドライエッチング時に形成された堆積物、及
びゲート絶縁膜４１におけるゲート電極４４の外側の部
分を除去する。これにより、シリコン基板４０上にゲー
ト絶縁膜４１を介して、ダメージ層４５が除去されたゲ
ート電極４４を形成できる。Next, after removing the silicon substrate 40 from the chamber, the resist pattern 43 is removed by ashing as shown in FIG.
By cleaning the silicon substrate 40 using a chemical solution containing F, the oxidation damage layer 45A and the polysilicon film 4 are removed.
The deposits formed during the dry etching of 2 and the portion of the gate insulating film 41 outside the gate electrode 44 are removed. Thus, the gate electrode 44 from which the damaged layer 45 has been removed can be formed on the silicon substrate 40 via the gate insulating film 41.

【０１１７】以上に説明したように、第４の実施形態に
よると、二電源方式のドライエッチング装置を用いてポ
リシリコン膜４２に対してエッチングを行なってゲート
電極４４を形成した後、同じ二電源方式のドライエッチ
ング装置を用いてバイアス電力を印加することなくソー
ス電力を印加することにより、ゲート電極４４の側面に
ドライエッチング時に生じたダメージ層４５を酸化し、
その後、酸化されたダメージ層４５Ａを基板洗浄により
除去する。このため、ダメージ層４５に起因して半導体
装置の電気的特性が劣化することを防止できる。また、
酸化炉に代えて、ドライエッチング時に使用された二電
源方式のドライエッチング装置を用いることによりダメ
ージ層４５の酸化を行なえるので、半導体装置の製造コ
ストを大幅に削減することができる。As described above, according to the fourth embodiment, the polysilicon film 42 is etched using the dual power supply type dry etching apparatus to form the gate electrode 44, and then the same two power supply By applying source power without applying bias power using a dry etching apparatus of the type, the damage layer 45 generated during dry etching on the side surface of the gate electrode 44 is oxidized,
Thereafter, the oxidized damaged layer 45A is removed by cleaning the substrate. Therefore, it is possible to prevent the electrical characteristics of the semiconductor device from deteriorating due to the damaged layer 45. Also,
The damage layer 45 can be oxidized by using a dual power supply type dry etching apparatus used at the time of dry etching instead of the oxidation furnace, so that the manufacturing cost of the semiconductor device can be significantly reduced.

【０１１８】尚、第４の実施形態において、二電源方式
のドライエッチング装置として誘導結合型プラズマエッ
チング装置を用いたが、これに代えて、電子サイクロン
共鳴型、容量結合型プラズマ２周波型又は表面波プラズ
マ型等の他の二電源方式のドライエッチング装置を用い
てもよい。In the fourth embodiment, an inductively coupled plasma etching apparatus is used as a dual power supply type dry etching apparatus. Instead, an electron cyclone resonance type, a capacitively coupled plasma dual frequency type or a surface etching method may be used. Another dual power supply type dry etching apparatus such as a wave plasma type may be used.

【０１１９】また、第４の実施形態において、第２のプ
ロセスガスとしてＯ₂ ガスを用いたが、これに代えて、
Ｏ₂ ガスと不活性ガスとの混合ガスを用いてもよい。Further, in the fourth embodiment, the O ₂ gas is used as the second process gas.
A mixed gas of O ₂ gas and inert gas may be used.

【０１２０】また、第４の実施形態において、図７
（ｂ）に示すドライエッチング工程と図７（ｃ）に示す
ダメージ層酸化工程とで同一の二電源方式のドライエッ
チング装置を用いたが、これに代えて、各工程で異なる
二電源方式のドライエッチング装置を用いてもよいし、
又は図７（ｂ）に示すドライエッチング工程で二電源方
式以外の他のドライエッチング装置を用いてもよい。ま
た、図７（ｂ）に示すドライエッチング工程で二電源方
式のドライエッチング装置を用いる場合、バイアス電力
の印加をポリシリコン膜４２の露出部分における酸化が
進行する前に開始することが好ましい。具体的には、ソ
ース電力の印加を開始する前にバイアス電力の印加を開
始するか、又は、バイアス電力の実効値が第１の設定値
に達した後にソース電力の実効値が第２の設定値に達す
るようにソース電力及びバイアス電力の印加を行なうこ
とが好ましい。Further, in the fourth embodiment, FIG.
Although the same dual power supply type dry etching apparatus was used in the dry etching step shown in FIG. 7B and the damage layer oxidation step shown in FIG. 7C, a different dual power supply type dry etching apparatus was used in each step. An etching device may be used,
Alternatively, another dry etching apparatus other than the dual power supply method may be used in the dry etching step shown in FIG. When a dual power supply type dry etching apparatus is used in the dry etching step shown in FIG. 7B, it is preferable that the application of the bias power be started before the oxidation of the exposed portion of the polysilicon film 42 proceeds. Specifically, the application of the bias power is started before the application of the source power is started, or the effective value of the source power is changed to the second setting after the effective value of the bias power reaches the first set value. It is preferable to apply the source power and the bias power to reach the values.

【０１２１】また、第４の実施形態において、ゲート電
極を構成する導電膜としてポリシリコン膜を用いたが、
これに代えて、少なくともシリコンを含む他の導電膜、
例えばアモルファスシリコン膜、又はＷＳｉ膜等のシリ
サイド膜を用いてもよい。In the fourth embodiment, the polysilicon film is used as the conductive film forming the gate electrode.
Instead, another conductive film containing at least silicon,
For example, an amorphous silicon film or a silicide film such as a WSi film may be used.

【０１２２】また、第４の実施形態において、ゲート電
極を形成するためにポリシリコン膜に対してドライエッ
チングを行なう場合を対象としたが、これに限られず、
他の目的のためにシリコン含有部材に対してドライエッ
チングを行なう場合を対象としても、ドライエッチング
時にシリコン含有部材に生じるダメージ層に起因して半
導体装置の電気的特性が劣化することを防止できるとい
う効果が得られる。In the fourth embodiment, the case where dry etching is performed on a polysilicon film to form a gate electrode is intended. However, the present invention is not limited to this.
Even when dry etching is performed on a silicon-containing member for another purpose, it is possible to prevent the electrical characteristics of the semiconductor device from deteriorating due to a damaged layer generated in the silicon-containing member during dry etching. The effect is obtained.

【０１２３】（第５の実施形態）以下、本発明の第５の
実施形態に係る半導体装置の製造方法について図面を参
照しながら説明する。(Fifth Embodiment) Hereinafter, a method for manufacturing a semiconductor device according to a fifth embodiment of the present invention will be described with reference to the drawings.

【０１２４】図８（ａ）〜（ｄ）は第５の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 8A to 8D are cross-sectional views showing steps of a method for manufacturing a semiconductor device according to the fifth embodiment.

【０１２５】まず、図８（ａ）に示すように、シリコン
基板５０上に例えば熱酸化により第１のシリコン酸化膜
５１を形成した後、第１のシリコン酸化膜５１上に例え
ばＣＶＤ法等の成膜方法を用いてシリコン窒化膜５２を
形成する。その後、シリコン窒化膜５２上にフォトリソ
グラフィー法により、素子分離形成領域に開口部を有す
るレジストパターン（図示省略）を形成した後、該レジ
ストパターンをマスクとしてシリコン窒化膜５２及び第
１のシリコン酸化膜５１に対してドライエッチングを行
なって、シリコン窒化膜５２及び第１のシリコン酸化膜
５１をそれぞれパターン化する。その後、アッシングに
よりレジストパターンを除去した後、シリコン基板５０
を洗浄する。First, as shown in FIG. 8A, after a first silicon oxide film 51 is formed on a silicon substrate 50 by, for example, thermal oxidation, the first silicon oxide film 51 is formed on the first silicon oxide film 51 by, for example, a CVD method. The silicon nitride film 52 is formed using a film forming method. Thereafter, a resist pattern (not shown) having an opening in an element isolation formation region is formed on the silicon nitride film 52 by photolithography, and the silicon nitride film 52 and the first silicon oxide film are formed using the resist pattern as a mask. The silicon nitride film 52 and the first silicon oxide film 51 are patterned by performing dry etching on the silicon nitride film 52. Then, after the resist pattern is removed by ashing, the silicon substrate 50 is removed.
Wash.

【０１２６】次に、図８（ｂ）に示すように、パターン
化されたシリコン窒化膜５２をマスクとしてシリコン基
板５０に対してドライエッチングを行なった後、シリコ
ン基板５０を洗浄して、シリコン基板５０に対するドラ
イエッチング時に形成された堆積物を除去する。これに
より、シリコン基板５０に素子分離用溝５３が形成され
る。Next, as shown in FIG. 8B, dry etching is performed on the silicon substrate 50 using the patterned silicon nitride film 52 as a mask, and then the silicon substrate 50 is cleaned. The deposits formed during the dry etching for 50 are removed. As a result, an isolation groove 53 is formed in the silicon substrate 50.

【０１２７】次に、図８（ｃ）に示すように、シリコン
基板５０における素子分離用溝５３の壁面近傍及び底面
近傍を酸化して第２のシリコン酸化膜５４を形成する。
これにより、シリコン基板５０における素子分離用溝５
３の壁面近傍及び底面近傍の表面準位を低減できると共
に、素子分離用溝５３のコーナ部を丸めて素子分離の絶
縁破壊耐圧を向上させることができる。尚、第５の実施
形態においては、図８（ｃ）に示す酸化工程を二電源方
式のドライエッチング装置を用いて行なう。ここで、図
８（ｃ）に示す酸化工程について詳しく説明する。ま
ず、二電源方式のドライエッチング装置のチャンバー内
（図示省略）に、素子分離用溝５３が形成されたシリコ
ン基板５０を設置する。その後、チャンバー内を所定の
真空度に達するまで真空排気した後、チャンバー内にシ
リコン基板５０を酸化させるのに必要なプロセスガス、
つまり少なくとも酸素を含むプロセスガスを導入する。
その後、バイアス電力の印加を行なうことなくソース電
力の印加によりプロセスガスからなるプラズマを発生さ
せることにより、該プラズマ中の酸素ラジカルと、シリ
コン基板５０における素子分離用溝５３の壁面近傍及び
底面近傍とを反応させ、それによって第２のシリコン酸
化膜５４を形成する。Next, as shown in FIG. 8C, the vicinity of the wall surface and the bottom surface of the element isolation groove 53 in the silicon substrate 50 is oxidized to form a second silicon oxide film 54.
Thereby, the groove 5 for element isolation in the silicon substrate 50 is formed.
3, the surface level near the wall surface and the bottom surface can be reduced, and the breakdown voltage of element isolation can be improved by rounding the corner of the element isolation groove 53. In the fifth embodiment, the oxidation step shown in FIG. 8C is performed using a dual power supply type dry etching apparatus. Here, the oxidation step shown in FIG. 8C will be described in detail. First, a silicon substrate 50 having a device isolation groove 53 formed therein is placed in a chamber (not shown) of a dual power supply type dry etching apparatus. After that, the inside of the chamber is evacuated until a predetermined degree of vacuum is reached, and then a process gas required to oxidize the silicon substrate 50 in the chamber,
That is, a process gas containing at least oxygen is introduced.
Thereafter, by generating a plasma composed of the process gas by applying the source power without applying the bias power, oxygen radicals in the plasma and the vicinity of the wall surface and the bottom surface of the element isolation groove 53 in the silicon substrate 50 are reduced. To form a second silicon oxide film 54.

【０１２８】尚、図８（ｃ）に示す酸化工程において
は、二電源方式のドライエッチング装置として例えば誘
導結合型プラズマエッチング装置を用いると共に、ソー
ス電力の実効値を例えば６００Ｗ（バイアス電力の実効
値は０Ｗ）に設定する。また、プロセスガスとして例え
ばＯ₂ ガス（圧力：７Ｐａ、ガス流量：６０ｍｌ／ｍｉ
ｎ）を用いる。In the oxidation step shown in FIG. 8C, for example, an inductively coupled plasma etching apparatus is used as a dry etching apparatus of the dual power supply type, and the effective value of the source power is set to, for example, 600 W (effective value of the bias power). Is set to 0 W). As a process gas, for example, O ₂ gas (pressure: 7 Pa, gas flow rate: 60 ml / mi)
n) is used.

【０１２９】次に、シリコン基板５０をチャンバーから
取り出した後、シリコン窒化膜５２の上に例えばＣＶＤ
法により第３のシリコン酸化膜５５を素子分離用溝５３
が完全に埋まるように堆積した後、第３のシリコン酸化
膜５５の表面を含むシリコン窒化膜５２の表面をＣＭＰ
法により平坦化して素子分離用溝５３の外側の第３のシ
リコン酸化膜５５を除去する。尚、第２のシリコン酸化
膜５４は、第３のシリコン酸化膜５５の堆積時に第３の
シリコン酸化膜５５と一体化してしまう。その後、図８
（ｄ）に示すように、シリコン窒化膜５２をウエットエ
ッチングによりを除去すると共に、シリコン基板５０を
洗浄してシリコン基板５０の表面に残存する第１のシリ
コン酸化膜５１を除去する。これにより、素子分離用溝
５３に埋め込まれた第３のシリコン酸化膜５５からなる
素子分離が形成される。Next, after taking out the silicon substrate 50 from the chamber, for example, a CVD
The third silicon oxide film 55 is formed by the
Is completely buried, the surface of the silicon nitride film 52 including the surface of the third silicon oxide film 55 is removed by CMP.
The third silicon oxide film 55 outside the element isolation groove 53 is removed by flattening by a method. Note that the second silicon oxide film 54 is integrated with the third silicon oxide film 55 when the third silicon oxide film 55 is deposited. Then, FIG.
As shown in (d), the silicon nitride film 52 is removed by wet etching, and the silicon substrate 50 is washed to remove the first silicon oxide film 51 remaining on the surface of the silicon substrate 50. As a result, an element isolation composed of the third silicon oxide film 55 buried in the element isolation groove 53 is formed.

【０１３０】以上に説明したように、第５の実施形態に
よると、二電源方式のドライエッチング装置を用いてバ
イアス電力を印加することなくソース電力を印加するこ
とにより、シリコン基板５０における素子分離用溝５３
の壁面近傍及び底面近傍を酸化してシリコン酸化膜（第
２のシリコン酸化膜５４）を形成する。このため、酸化
炉を用いることなく、シリコン基板５０における素子分
離用溝５３の壁面近傍及び底面近傍の表面準位を低減で
きる。また、酸化炉を用いることなく、素子分離用溝５
３のコーナ部を丸めて素子分離の絶縁破壊耐圧を向上さ
せることができる。従って、半導体装置の製造コストを
大幅に削減することができる。As described above, according to the fifth embodiment, by applying source power without applying bias power by using a dual power supply type dry etching apparatus, the device isolation for the silicon substrate 50 can be reduced. Groove 53
Is oxidized near the wall and near the bottom to form a silicon oxide film (second silicon oxide film 54). For this reason, the surface level near the wall surface and the bottom surface of the element isolation groove 53 in the silicon substrate 50 can be reduced without using an oxidation furnace. Also, without using an oxidation furnace, the device isolation grooves 5 can be used.
By rounding the corner of No. 3, the dielectric breakdown voltage of element isolation can be improved. Therefore, the manufacturing cost of the semiconductor device can be significantly reduced.

【０１３１】尚、第５の実施形態において、二電源方式
のドライエッチング装置として誘導結合型プラズマエッ
チング装置を用いたが、これに代えて、電子サイクロン
共鳴型、容量結合型プラズマ２周波型又は表面波プラズ
マ型等の他の二電源方式のドライエッチング装置を用い
てもよい。In the fifth embodiment, an inductively coupled plasma etching apparatus is used as a dual power supply type dry etching apparatus. Instead, an electron cyclone resonance type, a capacitively coupled plasma dual frequency type or a surface etching method may be used. Another dual power supply type dry etching apparatus such as a wave plasma type may be used.

【０１３２】また、第５の実施形態において、プロセス
ガスとしてＯ₂ ガスを用いたが、これに代えて、Ｏ₂ ガ
スと不活性ガスとの混合ガスを用いてもよい。Further, in the fifth embodiment, the O ₂ gas is used as the process gas, but a mixed gas of the O ₂ gas and the inert gas may be used instead.

【０１３３】また、第５の実施形態において、図８
（ｂ）に示す素子分離用溝形成工程を二電源方式のドラ
イエッチング装置を用いて行なってもよい。このとき、
シリコン基板５０の露出部分における酸化が進行する前
にバイアス電力の印加を開始することが好ましい。具体
的には、ソース電力の印加を開始する前にバイアス電力
の印加を開始するか、又は、バイアス電力の実効値が第
１の設定値に達した後にソース電力の実効値が第２の設
定値に達するようにソース電力及びバイアス電力の印加
を行なうことが好ましい。Also, in the fifth embodiment, FIG.
The step of forming the element isolation groove shown in FIG. 2B may be performed using a dual power supply type dry etching apparatus. At this time,
It is preferable to start applying the bias power before the oxidation of the exposed portion of the silicon substrate 50 proceeds. Specifically, the application of the bias power is started before the application of the source power is started, or the effective value of the source power is changed to the second setting after the effective value of the bias power reaches the first set value. It is preferable to apply the source power and the bias power to reach the values.

【０１３４】また、第５の実施形態において、図８
（ｂ）に示す素子分離用溝形成工程でシリコン基板５０
に対してドライエッチングを行なった後に、二電源方式
のドライエッチング装置を用いてバイアス電力を印加す
ることなくソース電力を印加することにより、シリコン
基板５０における素子分離用溝５３の壁面近傍及び底面
近傍にドライエッチング時に生じたダメージ層を酸化
し、その後、酸化されたダメージ層を基板洗浄により除
去することが好ましい。このとき、シリコン基板５０に
対するドライエッチングを二電源方式のドライエッチン
グ装置を用いて行なう場合、同じドライエッチング装置
をダメージ層の酸化に続けて用いてもよい。また、図８
（ｃ）に示す酸化工程でシリコン基板５０における素子
分離用溝５３の壁面近傍及び底面近傍をダメージ層より
も深く酸化することによって、ダメージ層の酸化を図８
（ｃ）に示す酸化工程において同時に行なうこともでき
る。この場合、酸化されたダメージ層を除去するための
洗浄工程を省略できる。Also, in the fifth embodiment, FIG.
The silicon substrate 50 is formed in the element isolation groove forming step shown in FIG.
And then applying source power without applying bias power using a dual-power-supply dry etching apparatus, so that the vicinity of the wall surface and the bottom surface of the isolation trench 53 in the silicon substrate 50 is Preferably, the damaged layer generated during dry etching is oxidized, and then the oxidized damaged layer is removed by washing the substrate. At this time, when dry etching is performed on the silicon substrate 50 using a dual-power-supply dry etching apparatus, the same dry etching apparatus may be used subsequent to the oxidation of the damaged layer. FIG.
By oxidizing the vicinity of the wall surface and the bottom surface of the element isolation groove 53 in the silicon substrate 50 deeper than the damaged layer in the oxidation step shown in FIG.
It can be performed simultaneously in the oxidation step shown in (c). In this case, a cleaning step for removing the oxidized damaged layer can be omitted.

【０１３５】（第６の実施形態）以下、本発明の第６の
実施形態に係るドライエッチング装置、具体的には二電
源方式のドライエッチング装置について図面を参照しな
がら説明する。(Sixth Embodiment) Hereinafter, a dry etching apparatus according to a sixth embodiment of the present invention, specifically, a dual power supply type dry etching apparatus will be described with reference to the drawings.

【０１３６】図９は第６の実施形態に係るドライエッチ
ング装置（以下、本発明のドライエッチング装置と称す
る）の概略構造を示している。FIG. 9 shows a schematic structure of a dry etching apparatus according to the sixth embodiment (hereinafter referred to as a dry etching apparatus of the present invention).

【０１３７】図９に示すように、本発明のドライエッチ
ング装置６０は、プラズマを生成するチャンバー６１
と、該チャンバー６１の底部に配置された試料台６２
と、チャンバー６１内にプロセスガスを導入するガス供
給口６３と、試料台６２と接続され且つ試料台６２にバ
イアス電力を印加するバイアス電力供給電源６４と、バ
イアス電力供給電源６４と接続され且つ試料台６２に印
加されるバイアス電力の実効値を測定するバイアス電力
モニター６５と、バイアス電力モニター６５と接続され
且つバイアス電力の印加が開始されてからの経過時間を
測定するタイマー６６と、タイマー６６と接続され且つ
チャンバー６１の外壁に設けられたコイル（図示省略）
等にソース電力を印加するソース電力供給電源６７とを
備えている。As shown in FIG. 9, a dry etching apparatus 60 of the present invention comprises a chamber 61 for generating plasma.
And a sample stage 62 arranged at the bottom of the chamber 61
A gas supply port 63 for introducing a process gas into the chamber 61, a bias power supply power supply 64 connected to the sample table 62 and applying bias power to the sample table 62, and a sample connected to the bias power supply power supply 64. A bias power monitor 65 for measuring the effective value of the bias power applied to the table 62; a timer 66 connected to the bias power monitor 65 for measuring an elapsed time from the start of the application of the bias power; Coil (not shown) connected and provided on the outer wall of chamber 61
And the like, and a source power supply power supply 67 for applying source power to the power supply.

【０１３８】以下、本発明のドライエッチング装置を用
いたドライエッチング方法について、図１０に示すフロ
ーチャートを参照しながら説明する。Hereinafter, a dry etching method using the dry etching apparatus of the present invention will be described with reference to a flowchart shown in FIG.

【０１３９】まず、ステップＳ１において、チャンバー
６１内における試料台６２上に例えばシリコン基板等の
被エッチング物７０を設置した後、チャンバー６１内を
所定の真空度に達するまで真空排気し、その後、チャン
バー６１内に被エッチング物７０に対してエッチングを
行なうために必要なプロセスガス、例えばハロゲン含有
ガスと酸素ガスとの混合ガスをガス供給口６３から導入
する。First, in step S1, after an object to be etched 70 such as a silicon substrate is set on a sample stage 62 in a chamber 61, the inside of the chamber 61 is evacuated until a predetermined degree of vacuum is reached. A process gas required for etching the object 70 to be etched, for example, a mixed gas of a halogen-containing gas and an oxygen gas is introduced into the gas supply port 63 from the gas supply port 63.

【０１４０】次に、ステップＳ２において、チャンバー
６１内に導入されたプロセスガスの圧力が設定値と等し
くなっているかどうかを確認する。プロセスガスの圧力
が設定値と等しくない場合、ステップＳ３において、プ
ロセスガスの圧力が設定値と等しくなるまで、排気バル
ブ（図示省略）の開閉等によりプロセスガスの圧力を調
整する。Next, in step S2, it is checked whether the pressure of the process gas introduced into the chamber 61 is equal to the set value. If the pressure of the process gas is not equal to the set value, in step S3, the pressure of the process gas is adjusted by opening and closing an exhaust valve (not shown) until the pressure of the process gas becomes equal to the set value.

【０１４１】次に、プロセスガスの圧力が設定値と等し
くなると、ステップＳ４において、バイアス電力供給電
源６４がバイアス電力の印加を開始する。このとき、同
時に、ステップＳ５において、バイアス電力供給電源６
４がタイマー６５を初期化して動作開始させる。Next, when the pressure of the process gas becomes equal to the set value, in step S4, the bias power supply 64 starts applying the bias power. At this time, at the same time, in step S5, the bias power supply power source 6
4 initializes the timer 65 and starts the operation.

【０１４２】次に、ステップＳ６において、バイアス電
力モニター６５により測定されたバイアス電力の実効値
が設定値と等しいかどうかを確認する。バイアス電力の
実効値が設定値と等しくない場合、ステップＳ７におい
て、バイアス電力の実効値が設定値と等しくなるまで、
バイアス電力印加用マッチング回路（図示省略）等を用
いてバイアス電力の実効値を調整する。Next, in step S6, it is confirmed whether or not the effective value of the bias power measured by the bias power monitor 65 is equal to the set value. If the effective value of the bias power is not equal to the set value, in step S7, the effective value of the bias power is
The effective value of the bias power is adjusted using a bias power application matching circuit (not shown) or the like.

【０１４３】次に、バイアス電力の実効値が設定値と等
しくなると、ステップＳ８において、タイマー６６によ
り測定された、バイアス電力印加開始後の経過時間が所
定の時間に達しているかどうかを確認する。経過時間が
所定の時間に達していない場合、ステップＳ９におい
て、経過時間が所定の時間に達するまでバイアス電力の
印加のみを続行する。Next, when the effective value of the bias power becomes equal to the set value, it is checked in step S8 whether the elapsed time after the start of the bias power application, measured by the timer 66, has reached a predetermined time. If the elapsed time has not reached the predetermined time, in step S9, only the application of the bias power is continued until the elapsed time reaches the predetermined time.

【０１４４】次に、経過時間が所定の時間に達すると、
ステップＳ１０において、バイアス電力モニター６５が
ソース電力供給電源６７にソース電力印加指示信号Ｓ_G
を発信する。そして、ソース電力供給電源６７はソース
電力印加指示信号Ｓ_G を受信するとソース電力の印加を
開始する。すなわち、第６の実施形態においては、バイ
アス電力の実効値が設定値と等しくなり且つバイアス電
力印加開始後の経過時間が所定の時間に達したときに、
ソース電力の印加が開始される。Next, when the elapsed time reaches a predetermined time,
In step S10, the bias power monitor 65 sends the source power application instruction signal S _G to the source power supply power supply 67.
Outgoing. The source power supply 67 starts applying the source power upon receiving a source power applied instruction signal S _G. That is, in the sixth embodiment, when the effective value of the bias power becomes equal to the set value and the elapsed time after the start of the bias power application reaches a predetermined time,
The application of the source power is started.

【０１４５】次に、ステップＳ１１において、ソース電
力の実効値が設定値と等しいかどうかを確認する。ソー
ス電力の実効値が設定値と等しくない場合、ステップＳ
１２において、ソース電力の実効値が設定値と等しくな
るまで、ソース電力印加用マッチング回路（図示省略）
等を用いてソース電力の実効値を調整する。尚、第６の
実施形態において、例えばソース電力が印加されるコイ
ルにバイアス電力モニター６５を接続しておくことによ
って、バイアス電力モニター６５を用いてソース電力の
実効値を測定してもよい。Next, in step S11, it is checked whether or not the effective value of the source power is equal to the set value. If the effective value of the source power is not equal to the set value, step S
At 12, the matching circuit for applying the source power (not shown) until the effective value of the source power becomes equal to the set value.
And the like to adjust the effective value of the source power. In the sixth embodiment, for example, by connecting the bias power monitor 65 to a coil to which the source power is applied, the effective value of the source power may be measured using the bias power monitor 65.

【０１４６】次に、バイアス電力の実効値が設定値と等
しくなると、ステップＳ１３において、被エッチング物
７０に対するエッチングを行なう。具体的には、ステッ
プＳ１３において、ソース電力の印加によりプロセスガ
スからなるプラズマ７１が発生すると共にバイアス電力
の印加によりプラズマ７１中のイオンが被エッチング物
７０に引き込まれる。これにより、プラズマ７１中のイ
オンと被エッチング物７０とが反応して揮発性の反応生
成物が形成される。このとき、チャンバー６１内の真空
排気により前述の揮発性の反応生成物をチャンバー６１
から排出することによって被エッチング物７０に対する
ドライエッチングが行なわれる。Next, when the effective value of the bias power becomes equal to the set value, in step S13, etching is performed on the object 70 to be etched. More specifically, in step S13, the plasma 71 composed of the process gas is generated by the application of the source power, and the ions in the plasma 71 are drawn into the workpiece 70 by the application of the bias power. As a result, ions in the plasma 71 react with the object to be etched 70 to form a volatile reaction product. At this time, the above-mentioned volatile reaction product is exhausted from the chamber 61 by evacuating the chamber 61.
The dry etching is performed on the etching target 70 by discharging from the substrate.

【０１４７】以上に説明したように、第６の実施形態に
よると、バイアス電力の印加を開始すると同時にタイマ
ー６６を初期化して動作させるバイアス電力供給電源６
４と、タイマー６６により測定された経過時間が所定の
時間に達したときにソース電力の印加を開始するソース
電力供給電源６７とを備えている。すなわち、バイアス
電力供給電源６４によりバイアス電力の印加が開始され
てからの経過時間が所定の時間に達したときに、ソース
電力供給電源６７によりソース電力の印加が開始される
ため、ソース電力の印加が開始される前に必ずバイアス
電力の印加が開始される。このため、酸素を含むプロセ
スガスを用いて被エッチング物７０であるシリコン含有
部材に対してエッチングを行なう場合であっても、ソー
ス電力の印加により発生したプラズマ７１中の酸素ラジ
カルによって被エッチング物７０が酸化される前に、バ
イアス電力の印加を開始してプラズマ７１中のイオンを
被エッチング物７０に確実に引き込むことができる。そ
の結果、プラズマ７１中のイオンの被エッチング物７０
への引き込みが、被エッチング物７０の表面に形成され
る酸化膜によって阻害されることがないので、被エッチ
ング物７０に対するドライエッチングが途中で停止して
しまうことを確実に防止できる。As described above, according to the sixth embodiment, the bias power supply power source 6 which starts and applies the bias power and initializes and operates the timer 66 at the same time.
4 and a source power supply power supply 67 that starts applying source power when the elapsed time measured by the timer 66 reaches a predetermined time. That is, when the application of the bias power by the bias power supply power supply 64 is started and the elapsed time reaches a predetermined time, the application of the source power by the source power supply power supply 67 is started. Is applied before the start of the operation. Therefore, even when etching is performed on the silicon-containing member, which is the etching target 70, using the process gas containing oxygen, the etching target 70 is generated by the oxygen radicals in the plasma 71 generated by the application of the source power. Bias power is started before oxygen is oxidized, so that ions in the plasma 71 can be reliably drawn into the workpiece 70. As a result, the etching target 70 of the ions in the plasma 71 is removed.
Is not hindered by an oxide film formed on the surface of the etching target 70, so that dry etching of the etching target 70 can be reliably prevented from being stopped halfway.

【０１４８】尚、第６の実施形態において、バイアス電
力の実効値が設定値と等しくなり且つバイアス電力印加
開始後の経過時間が所定の時間に達したときに、ソース
電力供給電源６７がソース電力の印加を開始したが、バ
イアス電力の実効値に対する設定値よりもソース電力の
実効値に対する設定値が高い場合には、バイアス電力モ
ニター６５によりバイアス電力の実効値を測定すること
なく、バイアス電力印加開始後の経過時間が所定の時間
に達したときにソース電力供給電源６７がソース電力の
印加を開始してもよい。この場合、所定の時間を０に設
定して、バイアス電力供給電源６４がバイアス電力の印
加を開始するのと同時にソース電力供給電源６７がソー
ス電力の印加を開始してもよい。In the sixth embodiment, when the effective value of the bias power becomes equal to the set value and the elapsed time after the start of the application of the bias power reaches a predetermined time, the source power supply power supply 67 Is started, but if the set value for the effective value of the source power is higher than the set value for the effective value of the bias power, the bias power is applied without measuring the effective value of the bias power by the bias power monitor 65. The source power supply power supply 67 may start applying the source power when the elapsed time after the start reaches a predetermined time. In this case, the predetermined time may be set to 0, and the source power supply power supply 67 may start applying the source power at the same time as the bias power supply power supply 64 starts to apply the bias power.

【０１４９】また、第６の実施形態において、バイアス
電力を印加するバイアス電力供給電源６４と、バイアス
電力の実効値を測定するバイアス電力モニター６５と、
バイアス電力の印加が開始されてからの経過時間を測定
するタイマー６６とを別々に設けたが、これに代えて、
バイアス電力供給電源６４の機能と、バイアス電力モニ
ター６５又はタイマー６６の機能とを有するバイアス電
力供給手段を設けてもよい。In the sixth embodiment, a bias power supply 64 for applying bias power, a bias power monitor 65 for measuring the effective value of bias power,
Although a timer 66 for measuring the elapsed time from the start of the application of the bias power is provided separately, instead of this,
A bias power supply unit having a function of the bias power supply power supply 64 and a function of the bias power monitor 65 or the timer 66 may be provided.

【０１５０】[0150]

【発明の効果】本発明によると、プラズマ中のイオンの
シリコン含有部材への引き込みが、シリコン含有部材の
表面に形成される酸化膜によって阻害されることがない
ので、シリコン含有部材に対するドライエッチングが途
中で停止してしまうことを確実に防止できる。According to the present invention, the attraction of ions in the plasma to the silicon-containing member is not hindered by the oxide film formed on the surface of the silicon-containing member. Stopping halfway can be reliably prevented.

【０１５１】また、本発明によると、酸化炉に代えて、
ドライエッチング時に使用された二電源方式のドライエ
ッチング装置を用いることによって、シリコン含有部材
に生じたダメージ層の酸化を行なったり、又は、シリコ
ン基板における素子分離用溝の壁面近傍及び底面近傍を
酸化して該壁面近傍及び底面近傍の表面準位を低減した
りできるので、半導体装置の製造コストを大幅に削減す
ることができる。According to the present invention, instead of the oxidation furnace,
By using a dual-power-supply dry etching apparatus used at the time of dry etching, a damaged layer generated in a silicon-containing member is oxidized, or a vicinity of a wall surface and a bottom surface of an element isolation groove in a silicon substrate is oxidized. Thus, the surface level near the wall surface and the bottom surface can be reduced, so that the manufacturing cost of the semiconductor device can be significantly reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 1A to 1D are cross-sectional views showing each step of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.

【図２】本発明の第１の実施形態に係る半導体装置の製
造方法におけるドライエッチング工程でのソース電力及
びバイアス電力のそれぞれの実効値の時間変化の一例を
示す図である。FIG. 2 is a diagram illustrating an example of a time change of an effective value of each of a source power and a bias power in a dry etching process in the method for manufacturing a semiconductor device according to the first embodiment of the present invention.

【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体装置の製造方法におけるドライエッチング工程
でのドライエッチング装置のチャンバー内の状態の変化
を示す図である。FIGS. 3A to 3C are diagrams showing a change in a state inside a chamber of the dry etching apparatus in a dry etching step in the method for manufacturing a semiconductor device according to the first embodiment of the present invention;

【図４】本発明の第１の実施形態に係る半導体装置の製
造方法におけるドライエッチング工程でのソース電力及
びバイアス電力のそれぞれの実効値の時間変化の一例を
示す図である。FIG. 4 is a diagram showing an example of a time change of an effective value of each of a source power and a bias power in a dry etching step in the method for manufacturing a semiconductor device according to the first embodiment of the present invention.

【図５】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 5A to 5C are cross-sectional views illustrating steps of a method for manufacturing a semiconductor device according to a second embodiment of the present invention.

【図６】（ａ）〜（ｅ）は本発明の第３の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 6A to 6E are cross-sectional views illustrating steps of a method for manufacturing a semiconductor device according to a third embodiment of the present invention.

【図７】（ａ）〜（ｄ）は本発明の第４の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 7A to 7D are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention.

【図８】（ａ）〜（ｄ）は本発明の第５の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。FIGS. 8A to 8D are cross-sectional views illustrating steps of a method for manufacturing a semiconductor device according to a fifth embodiment of the present invention.

【図９】本発明の第６の実施形態に係るドライエッチン
グ装置の概略構造を示す図である。FIG. 9 is a diagram showing a schematic structure of a dry etching apparatus according to a sixth embodiment of the present invention.

【図１０】本発明の第６の実施形態に係るドライエッチ
ング装置を用いたドライエッチング方法のフローチャー
トである。FIG. 10 is a flowchart of a dry etching method using a dry etching apparatus according to a sixth embodiment of the present invention.

【図１１】（ａ）〜（ｄ）は従来の半導体装置の製造方
法の各工程を示す断面図である。FIGS. 11A to 11D are cross-sectional views illustrating respective steps of a conventional method for manufacturing a semiconductor device.

【図１２】従来の半導体装置の製造方法におけるドライ
エッチング工程でのソース電力及びバイアス電力のそれ
ぞれの実効値の時間変化の一例を示す図である。FIG. 12 is a diagram showing an example of a time change of an effective value of each of a source power and a bias power in a dry etching step in a conventional method of manufacturing a semiconductor device.

【図１３】（ａ）〜（ｃ）は従来の半導体装置の製造方
法におけるドライエッチング工程でのドライエッチング
装置のチャンバー内の状態の変化を示す図である。13 (a) to 13 (c) are diagrams showing a change in a state inside a chamber of a dry etching apparatus in a dry etching step in a conventional method of manufacturing a semiconductor device.

【図１４】従来の半導体装置の製造方法の問題点を説明
するための図である。FIG. 14 is a diagram illustrating a problem of a conventional method of manufacturing a semiconductor device.

【図１５】（ａ）〜（ｃ）は従来の半導体装置の製造方
法におけるドライエッチング工程でエッチング停止が生
じる様子を示す図である。FIGS. 15A to 15C are diagrams showing a state in which an etching stop occurs in a dry etching step in a conventional method for manufacturing a semiconductor device.

【図１６】バイアス電力の印加開始前にソース電力の印
加を継続した場合にシリコン基板表面に形成される酸化
膜の膜厚の、ソース電力印加時間に対する依存性を示す
図である。FIG. 16 is a diagram showing the dependence of the thickness of an oxide film formed on the surface of a silicon substrate on the source power application time when source power application is continued before the start of bias power application.

【図１７】ソース電力の印加開始タイミングとバイアス
電力の印加開始タイミングとを色々変えながらシリコン
基板に対してドライエッチングを行なったときのシリコ
ン削れ量の、バイアス電力印加開始時刻の遅延時間（ソ
ース電力印加開始時刻を基準時刻とする）に対する依存
性を示す図である。FIG. 17 shows a delay time (source power) of a silicon shaving amount when dry etching is performed on a silicon substrate while changing variously the source power application start timing and the bias power application start timing. FIG. 9 is a diagram illustrating the dependence on the application start time as a reference time).

【符号の説明】[Explanation of symbols]

１０ シリコン基板 １１ 第１のシリコン酸化膜 １２ シリコン窒化膜 １３ レジストパターン １４ 素子分離用溝 １５ 第２のシリコン酸化膜 １７ チャンバー １８ プロセスガス １８Ａ 第１のプラズマ １８Ｂ 第２のプラズマ １９ イオン ２０ シリコン基板 ２１ ゲート絶縁膜 ２２ ポリシリコン膜 ２３ レジストパターン ２４ ゲート電極 ３０ シリコン基板 ３１ 第１のシリコン酸化膜 ３２ シリコン窒化膜 ３３ 素子分離用溝 ３４ ダメージ層 ３４Ａ 酸化ダメージ層 ３５ 第２のシリコン酸化膜 ４０ シリコン基板 ４１ ゲート絶縁膜 ４２ ポリシリコン膜 ４３ レジストパターン ４４ ゲート電極 ４５ ダメージ層 ４５Ａ 酸化ダメージ層 ５０ シリコン基板 ５１ 第１のシリコン酸化膜 ５２ シリコン窒化膜 ５３ 素子分離用溝 ５４ 第２のシリコン酸化膜 ５５ 第３のシリコン酸化膜 ６０ ドライエッチング装置 ６１ チャンバー ６２ 試料台 ６３ ガス供給口 ６４ バイアス電力供給電源 ６５ バイアス電力モニター ６６ タイマー ６７ ソース電力供給電源 ７０ 被エッチング物 ７１ プラズマ Ｓ_G ソース電力印加指示信号Reference Signs List 10 silicon substrate 11 first silicon oxide film 12 silicon nitride film 13 resist pattern 14 isolation groove 15 second silicon oxide film 17 chamber 18 process gas 18A first plasma 18B second plasma 19 ion 20 silicon substrate 21 Gate insulating film 22 Polysilicon film 23 Resist pattern 24 Gate electrode 30 Silicon substrate 31 First silicon oxide film 32 Silicon nitride film 33 Element isolation groove 34 Damage layer 34A Oxidation damage layer 35 Second silicon oxide film 40 Silicon substrate 41 Gate insulating film 42 Polysilicon film 43 Resist pattern 44 Gate electrode 45 Damage layer 45A Oxidation damage layer 50 Silicon substrate 51 First silicon oxide film 52 Silicon nitride film 53 Element isolation groove 54 Second silicon Phosphorylation film 55 third silicon oxide film 60 a dry-etching apparatus 61 the chamber 62 the sample stage 63 gas supply ports 64 bias power supply source 65 bias power monitor 66 timer 67 source power supply 70 object to be etched 71 plasma S _G source power applied Indication signal

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−288256（ＪＰ，Ａ) 特開 平11−238722（ＪＰ，Ａ) 特開 平１−106432（ＪＰ，Ａ) 特開 平９−82495（ＪＰ，Ａ) 特開 平３−280536（ＪＰ，Ａ) 特開 平11−251292（ＪＰ，Ａ) 特開 平11−145111（ＪＰ，Ａ) 特開2001−156051（ＪＰ，Ａ) 特開 平７−183097（ＪＰ，Ａ) 特開 平８−213362（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/3065 C23F 4/00 ──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-8-288256 (JP, A) JP-A-11-238722 (JP, A) JP-A-1-106432 (JP, A) JP-A 9-1998 82495 (JP, A) JP-A-3-280536 (JP, A) JP-A-11-251292 (JP, A) JP-A-11-145111 (JP, A) JP-A 2001-156051 (JP, A) JP-A-7-183097 (JP, A) JP-A-8-213362 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H01L 21/3065 C23F 4/00

Claims (18)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 チャンバー内にプラズマを発生させるた
めのソース電力と、該プラズマ中のイオンを前記チャン
バー内の被エッチング物に引き込むためのバイアス電力
とを独立して制御できる二電源方式のドライエッチング
装置を用いたドライエッチング方法であって、 前記チャンバー内に、少なくともシリコンを含む部材が
露出した基板を設置する工程と、 前記基板が設置された前記チャンバー内に少なくとも酸
素を含むプロセスガスを導入する工程と、 前記ソース電力の印加により前記プロセスガスからなる
プラズマを発生させると共に前記バイアス電力の印加に
より該プラズマ中のイオンを前記部材に引き込むことに
より、前記部材に対してエッチングを行なう工程とを備
え、 前記部材に対してエッチングを行なう工程は、前記部材
の表面における酸化が進行する前に前記バイアス電力の
印加を開始することにより前記プラズマを発生させる工
程を含むことを特徴とするドライエッチング方法。A dual power supply type dry etching system capable of independently controlling a source power for generating plasma in a chamber and a bias power for drawing ions in the plasma to an object to be etched in the chamber. A dry etching method using an apparatus, comprising: installing a substrate having at least a member including silicon exposed in the chamber; and introducing a process gas including at least oxygen into the chamber in which the substrate is installed. And etching the member by generating plasma comprising the process gas by applying the source power and drawing ions in the plasma into the member by applying the bias power. The step of performing etching on the member includes the step of: The dry etching method which comprises the engineering <br/> extent for generating the plasma by initiating the application of the bias power before oxidation at the surface proceeds. 【請求項２】 前記部材に対してエッチングを行なう工
程は、前記ソース電力の印加を開始する前に前記バイア
ス電力の印加を開始する工程を含むことを特徴とする請
求項１に記載のドライエッチング方法。2. The dry etching according to claim 1, wherein the step of etching the member includes a step of starting the application of the bias power before starting the application of the source power. Method. 【請求項３】 前記部材に対してエッチングを行なう工
程は、前記バイアス電力の実効値が第１の設定値に達し
た後に前記ソース電力の実効値が第２の設定値に達する
ように前記ソース電力及びバイアス電力の印加を行なう
工程を含むことを特徴とする請求項１に記載のドライエ
ッチング方法。3. The step of performing etching on the member includes the step of: so that an effective value of the source power reaches a second set value after the effective value of the bias power reaches a first set value. 2. The dry etching method according to claim 1, further comprising a step of applying power and bias power. 【請求項４】 前記部材はシリコン基板、ポリシリコン
膜、アモルファスシリコン膜又はシリサイド膜であるこ
とを特徴とする請求項１に記載のドライエッチング方
法。4. The dry etching method according to claim 1, wherein said member is a silicon substrate, a polysilicon film, an amorphous silicon film, or a silicide film. 【請求項５】 チャンバー内にプラズマを発生させるた
めのソース電力と、該プラズマ中のイオンを前記チャン
バー内の被エッチング物に引き込むためのバイアス電力
とを独立して制御できる二電源方式のドライエッチング
装置を用いた半導体装置の製造方法であって、 シリコン基板上に、素子分離形成領域に開口部を有する
マスクパターンを形成する工程と、 前記チャンバー内に、前記マスクパターンが形成された
前記シリコン基板を設置する工程と、 前記シリコン基板が設置された前記チャンバー内に少な
くとも酸素を含むプロセスガスを導入する工程と、 前記ソース電力の印加により前記プロセスガスからなる
プラズマを発生させると共に前記バイアス電力の印加に
より該プラズマ中のイオンを前記シリコン基板に引き込
むことにより、前記シリコン基板に対してエッチングを
行なって前記シリコン基板に素子分離用溝を形成する工
程とを備え、 前記素子分離用溝を形成する工程は、前記シリコン基板
の露出部分における酸化が進行する前に前記バイアス電
力の印加を開始することにより前記プラズマを発生させ
る工程を含むことを特徴とする半導体装置の製造方法。5. A dual power source dry etching system capable of independently controlling a source power for generating plasma in a chamber and a bias power for drawing ions in the plasma to an object to be etched in the chamber. A method of manufacturing a semiconductor device using a device, comprising: a step of forming a mask pattern having an opening in an element isolation formation region on a silicon substrate; and the silicon substrate having the mask pattern formed in the chamber. Installing a process gas containing at least oxygen into the chamber in which the silicon substrate is installed, generating plasma comprising the process gas by applying the source power, and applying the bias power. By drawing ions in the plasma into the silicon substrate. Forming an element isolation groove in the silicon substrate by etching the silicon substrate, wherein the step of forming the element isolation groove is performed before oxidation in an exposed portion of the silicon substrate progresses. Starting the application of the bias power to generate the plasma
A method of manufacturing a semiconductor device, comprising the steps of: 【請求項６】 前記素子分離用溝を形成する工程は、前
記ソース電力の印加を開始する前に前記バイアス電力の
印加を開始する工程を含むことを特徴とする請求項５に
記載の半導体装置の製造方法。6. The semiconductor device according to claim 5, wherein the step of forming the element isolation groove includes a step of starting the application of the bias power before starting the application of the source power. Manufacturing method. 【請求項７】 前記素子分離用溝を形成する工程は、前
記バイアス電力の実効値が第１の設定値に達した後に前
記ソース電力の実効値が第２の設定値に達するように前
記ソース電力及びバイアス電力の印加を行なう工程を含
むことを特徴とする請求項５に記載の半導体装置の製造
方法。7. The method according to claim 7, wherein the step of forming the element isolation groove includes the step of: so that an effective value of the source power reaches a second set value after the effective value of the bias power reaches a first set value. 6. The method according to claim 5, further comprising the step of applying power and bias power. 【請求項８】 チャンバー内にプラズマを発生させるた
めのソース電力と、該プラズマ中のイオンを前記チャン
バー内の被エッチング物に引き込むためのバイアス電力
とを独立して制御できる二電源方式のドライエッチング
装置を用いた半導体装置の製造方法であって、 基板上に少なくともシリコンを含む導電膜を形成する工
程と、 前記導電膜上にゲート電極形成領域を覆うマスクパター
ンを形成する工程と、 前記チャンバー内に、前記導電膜及びマスクパターンが
形成された前記基板を設置する工程と、 前記基板が設置された前記チャンバー内に少なくとも酸
素を含むプロセスガスを導入する工程と、 前記ソース電力の印加により前記プロセスガスからなる
プラズマを発生させると共に前記バイアス電力の印加に
より該プラズマ中のイオンを前記導電膜に引き込むこと
により、前記導電膜に対してエッチングを行なって前記
導電膜からなるゲート電極を形成する工程とを備え、 前記ゲート電極を形成する工程は、前記導電膜の露出部
分における酸化が進行する前に前記バイアス電力の印加
を開始することにより前記プラズマを発生させる工程を
含むことを特徴とする半導体装置の製造方法。8. A dual power source dry etching system capable of independently controlling a source power for generating plasma in a chamber and a bias power for drawing ions in the plasma to an object to be etched in the chamber. A method of manufacturing a semiconductor device using a device, comprising: forming a conductive film containing at least silicon on a substrate; forming a mask pattern covering a gate electrode formation region on the conductive film; Installing the substrate on which the conductive film and the mask pattern are formed, introducing a process gas containing at least oxygen into the chamber in which the substrate is installed, and applying the source power to the process. A plasma consisting of gas is generated, and ions in the plasma are generated by applying the bias power. Forming a gate electrode made of the conductive film by etching the conductive film by drawing the conductive film into the conductive film, and forming the gate electrode in the exposed portion of the conductive film. A method for manufacturing a semiconductor device, comprising: generating the plasma by starting application of the bias power before oxidation proceeds. 【請求項９】 前記ゲート電極を形成する工程は、前記
ソース電力の印加を開始する前に前記バイアス電力の印
加を開始する工程を含むことを特徴とする請求項８に記
載の半導体装置の製造方法。9. The method according to claim 8, wherein the step of forming the gate electrode includes the step of starting the application of the bias power before starting the application of the source power. Method. 【請求項１０】 前記ゲート電極を形成する工程は、前
記バイアス電力の実効値が第１の設定値に達した後に前
記ソース電力の実効値が第２の設定値に達するように前
記ソース電力及びバイアス電力の印加を行なう工程を含
むことを特徴とする請求項８に記載の半導体装置の製造
方法。10. The step of forming the gate electrode, wherein the source power and the source power are adjusted so that the effective value of the source power reaches a second set value after the effective value of the bias power reaches a first set value. 9. The method according to claim 8, further comprising the step of applying a bias power. 【請求項１１】 前記導電膜はポリシリコン膜、アモル
ファスシリコン膜又はシリサイド膜であることを特徴と
する請求項８に記載の半導体装置の製造方法。11. The method according to claim 8, wherein the conductive film is a polysilicon film, an amorphous silicon film, or a silicide film. 【請求項１２】 チャンバー内にプラズマを発生させる
ためのソース電力と、該プラズマ中のイオンを前記チャ
ンバー内の被エッチング物に引き込むためのバイアス電
力とを独立して制御できる二電源方式のドライエッチン
グ装置を用いた半導体装置の製造方法であって、 前記チャンバー内に、少なくともシリコンを含む部材が
露出した基板を設置した後、前記チャンバー内に第１の
プロセスガスを導入し、その後、前記ソース電力の印加
により前記第１のプロセスガスからなる第１のプラズマ
を発生させると共に前記バイアス電力の印加により該第
１のプラズマ中のイオンを前記部材に引き込むことによ
り、前記部材に対してエッチングを行なう工程と、 前記部材に対してエッチングを行なう工程よりも後に、
前記第１のプロセスガスを前記チャンバーから排気し、
その後、前記チャンバー内に前記基板を設置したまま前
記チャンバー内に少なくとも酸素を含む第２のプロセス
ガスを導入する工程と、 前記バイアス電力の印加を行なうことなく前記ソース電
力の印加により前記第２のプロセスガスからなる第２の
プラズマを発生させることにより、前記チャンバー内に
前記基板を設置したまま、前記部材に対してエッチング
を行なう工程において前記部材に生じたダメージ層を酸
化する工程と、 前記基板を前記チャンバーから取り出した後、前記基板
を洗浄することにより、酸化された前記ダメージ層を除
去する工程とを備えていることを特徴とする半導体装置
の製造方法。12. Dual-source dry etching capable of independently controlling a source power for generating plasma in a chamber and a bias power for drawing ions in the plasma into an object to be etched in the chamber. A method of manufacturing a semiconductor device using a device, comprising: installing a substrate in which at least a member containing silicon is exposed in the chamber; introducing a first process gas into the chamber; Generating a first plasma made of the first process gas by applying the first process gas and drawing ions in the first plasma into the member by applying the bias power, thereby etching the member. And after the step of etching the member,
Evacuating the first process gas from the chamber;
Then, a step of introducing a second process gas containing at least oxygen into the chamber while the substrate is installed in the chamber, and applying the source power without applying the bias power. By generating a second plasma comprising a process gas ,
Oxidizing a damaged layer generated in the member in a step of performing etching on the member while the substrate is installed ; and removing the substrate from the chamber, and then cleaning the substrate, thereby oxidizing the substrate. Removing the damaged layer. 【請求項１３】 前記部材はシリコン基板であり、 前記部材に対してエッチングを行なう工程は、前記シリ
コン基板に素子分離用溝を形成する工程を含み、 前記ダメージ層を酸化する工程は、前記シリコン基板に
おける前記素子分離用溝の壁面近傍及び底面近傍に生じ
た前記ダメージ層を酸化する工程を含むことを特徴とす
る請求項１２に記載の半導体装置の製造方法。13. The member is a silicon substrate, the step of etching the member includes the step of forming an element isolation groove in the silicon substrate, and the step of oxidizing the damaged layer includes the step of 13. The method of manufacturing a semiconductor device according to claim 12, further comprising a step of oxidizing the damaged layer formed near a wall surface and a bottom surface of the element isolation groove in the substrate. 【請求項１４】 前記部材は、前記基板上に形成された
少なくともシリコンを含む導電膜であり、 前記部材に対してエッチングを行なう工程は、前記基板
上に前記導電膜からなるゲート電極を形成する工程を含
み、 前記ダメージ層を酸化する工程は、前記ゲート電極の側
面に生じた前記ダメージ層を酸化する工程を含むことを
特徴とする請求項１２に記載の半導体装置の製造方法。14. The member is a conductive film containing at least silicon formed on the substrate, and the step of etching the member forms a gate electrode made of the conductive film on the substrate. 13. The method according to claim 12, wherein the step of oxidizing the damaged layer includes the step of oxidizing the damaged layer formed on a side surface of the gate electrode. 【請求項１５】 前記導電膜はポリシリコン膜、アモル
ファスシリコン膜又はシリサイド膜であることを特徴と
する請求項１４に記載の半導体装置の製造方法。15. The method according to claim 14, wherein the conductive film is a polysilicon film, an amorphous silicon film, or a silicide film. 【請求項１６】 チャンバー内にプラズマを発生させる
ためのソース電力と、該プラズマ中のイオンを前記チャ
ンバー内の被エッチング物に引き込むためのバイアス電
力とを独立して制御できる二電源方式のドライエッチン
グ装置を用いた半導体装置の製造方法であって、 前記チャンバー内に、素子分離用溝が形成されたシリコ
ン基板を設置する工程と、 前記シリコン基板が設置された前記チャンバー内に少な
くとも酸素を含むプロセスガスを導入する工程と、 前記バイアス電力の印加を行なうことなく前記ソース電
力の印加により前記プロセスガスからなるプラズマを発
生させることにより、前記シリコン基板における前記素
子分離用溝の壁面近傍及び底面近傍を酸化してシリコン
酸化膜を形成する工程と、 前記基板を前記チャンバーから取り出した後、前記シリ
コン酸化膜が形成された前記素子分離用溝に絶縁膜を埋
め込んで素子分離を形成する工程とを備えていることを
特徴とする半導体装置の製造方法。16. Dual power source dry etching capable of independently controlling source power for generating plasma in a chamber and bias power for drawing ions in the plasma into an object to be etched in the chamber. A method of manufacturing a semiconductor device using a device, comprising: installing a silicon substrate in which an element isolation groove is formed in the chamber; and a process including at least oxygen in the chamber in which the silicon substrate is installed. A step of introducing a gas, and by generating a plasma made of the process gas by applying the source power without applying the bias power, the vicinity of a wall surface and a bottom surface vicinity of the element isolation groove in the silicon substrate. Oxidizing to form a silicon oxide film; and After removal, a method of manufacturing a semiconductor device, characterized in that a step of forming a embedded device separating the silicon oxide insulation film on the element isolation grooves are formed. 【請求項１７】 前記素子分離を形成する工程は、前記
素子分離用溝が完全に埋まるように前記シリコン基板上
に前記絶縁膜を形成した後、前記絶縁膜の表面を含む前
記シリコン基板の表面をＣＭＰ法により平坦化して前記
絶縁膜における前記素子分離用溝の外側の部分を除去す
る工程を含むことを特徴とする請求項１６に記載の半導
体装置の製造方法。17. The step of forming the element isolation includes forming the insulating film on the silicon substrate so that the element isolation groove is completely filled, and then including the surface of the insulating film. 17. The method of manufacturing a semiconductor device according to claim 16, further comprising the step of: planarizing the substrate by a CMP method to remove a portion of the insulating film outside the element isolation trench. 【請求項１８】 チャンバー内にプラズマを発生させる
ためのソース電力と、該プラズマ中のイオンを前記チャ
ンバー内のシリコン含有部材からなる被エッチング物に
引き込むためのバイアス電力とを独立して制御できる二
電源方式のドライエッチング装置であって、前記チャンバー内に配置された試料台と、 酸素ガスを含むプロセスガスを前記チャンバー内に導入
するガス供給口と、 前記試料台にバイアス電力を印加するバイアス電力供給
手段と、 タイマーと接続されたソース電力供給手段とを備え、 前記バイアス電力供給手段は、 前記バイアス電力の印加
を開始することにより前記プラズマを発生させると同時
に前記タイマーを初期化して動作させ、 前記ソース電力供給手段は、 前記タイマーにより測定さ
れた経過時間が所定の時間に達したときに前記ソース電
力の印加を開始することを特徴とするドライエッチング
装置。18. A source power for generating plasma in a chamber and a bias power for drawing ions in the plasma into an etching target made of a silicon-containing member in the chamber can be independently controlled. A power supply type dry etching apparatus, wherein a sample stage arranged in the chamber and a process gas containing oxygen gas are introduced into the chamber.
A gas supply port, a bias power supply for applying a bias power to the sample stage
And means, and a source power supply means connected to the timer, the bias power supply unit initializes to operate the timer simultaneously generating the plasma by initiating the application of the bias power, wherein source power supply means, a dry etching apparatus, characterized in that the elapsed time measured by the timer starts the application of the source power when it reaches a predetermined time.