JP2009076711A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ポリシリコンまたはハードマスクに対するHigh−K材(Al2O3等)との選択比を有するエッチング方法を提供する。
【解決手段】ハードマスク11の層間絶縁膜(Al2O3等のHigh−K材)14と層間絶縁膜に接するPoly−Si15を有する試料をプラズマエッチング装置を用いてエッチング処理する半導体装置の製造方法において、High−K材14のエッチング処理を、BCl3とHeとHBrを用いて、試料台の温度を常温として、高バイアス電圧を時間変調して印加して行い、さらにこのエッチング処理とSiCl4とBCl3とHeを用いたデポ処理を繰り返し行う。
【選択図】図2
【解決手段】ハードマスク11の層間絶縁膜(Al2O3等のHigh−K材)14と層間絶縁膜に接するPoly−Si15を有する試料をプラズマエッチング装置を用いてエッチング処理する半導体装置の製造方法において、High−K材14のエッチング処理を、BCl3とHeとHBrを用いて、試料台の温度を常温として、高バイアス電圧を時間変調して印加して行い、さらにこのエッチング処理とSiCl4とBCl3とHeを用いたデポ処理を繰り返し行う。
【選択図】図2
Description
本発明は、Al2O3等の層間絶縁膜のエッチング処理時のマスクがハードマスクで下地にポリシリコン(以下、Poly−Siと記す)を有し、それらに対し選択比を必要とする工程を含む半導体装置の製造方法に関する。
デバイスの高集積化や高速化に伴い、ゲート間の絶縁膜(層間絶縁膜)はSiO2膜に代えて、より高い誘電率の絶縁膜が求められるようになり、High−K材へとシフトしている。
High−Kの材料としては主にAl2O3が用いられている。特にFlashデバイスにおいては、コントロールゲートとフローティングゲート間の絶縁膜としてHigh−Kの材料であるAl2O3が用いられている。この二つのゲートは、それぞれPoly−Siで形成されており、素子分離構造を有している。このようなデバイスの製造にあたって、Al2O3をエッチングするのにPoly−Siとマスクとの選択比が必要となる。また、High−K材(層間絶縁膜)はAl2O3の他にZrO2やHfO2等が用いられている。
図1を用いて、Flash Memoryの構造の概略を説明する。図1の(a)に示すように、Flash Memoryデバイスは、SiO2からなる素子分離トレンチ18が設けられたシリコン基盤17上に、SiO2からなる下地絶縁膜16、Poly−Si膜15、Al2O3からなる層間絶縁膜14、コントロールゲートであるPoly−Si13およびWシリコン12、ハードマスク11を積層して構成される。図1(a)のA−A線での断面図を図1(b)のA断面図として、図1(a)のB−B線での断面図を図1(c)のB断面図として示す。
Flash Memoryデバイスは、素子分離トレンチ18が設けられたシリコン基盤17上に、下地絶縁膜(SiO2)16を形成し、その上にPoly−Si膜15を形成し、このPoly−Si膜15を素子分離トレンチ18の表面及び下地絶縁膜16上までエッチングしてフローティングゲートを形成し、その上にAl2O3からなる層間絶縁膜14を形成した後、コントロールゲートであるPoly−Si13及びWシリコン12を形成し、その上にハードマスク11を形成した後、エッチング処理して下地絶縁膜上にFlashデバイス用ウエハ(試料)を形成している。
本発明は、図1(b)のA断面と図1(c)のB断面に示すように、層間絶縁膜14のAl2O3エッチングにおける技術である。
図1(b)のA断面では、層間絶縁膜14が素子分離トレンチ18上にある。図1(c)のB断面では、層間絶縁膜14がフローティングゲート15上にある。
したがって、B断面でのエッチングはAl2O3とPoly−Siからなるフローティングゲートとの高選択性が必要となる。
一方、Al2O3とSiO2との高選択性につきシリコン種が必要なことは、既に提案されている(例えば、特許文献1参照)。
また、Al2O3をBCl3とArおよびCH4の混合ガスにて高温でエッチングし、Poly−Siとの高選択性も提案されている(例えば、特許文献2参照)。
Al2O3のエッチングには、Cl2やBCl3を含むガスを主体とし、また、選択比向上のためにAr及びCH4の混合ガスも用いたり、高温で処理しているのが一般的である。
特開2004−296477号公報
特開2007−35860号公報
特許文献1の手法で、シリコン系のガスを用いると、デポが増加しAl2O3の形状が順テーパとなる。
図2に、上記装置の段差部の構造を示す。図2は、図1(b)のA断面図と図1(c)B断面図におけるC−C線でのC断面におけるAl2O3除去処理の時間経過に伴う状態の変化を上から下に向けて説明する図である。
図2(a)は、Al2O3からなる層間絶縁膜14までエッチング処理が済んだ段差部の構造を示している。図2(b)は、層間絶縁膜14の平坦な部分をPoly−Si(ポリ−シリコン)下地16とトレンチ部のSiO218の表面までエッチングして露出させた状態を示している。図2(c)は、段差部の層間絶縁膜14を除去する処理を継続して、Poly−Si15の側壁に堆積した層間絶縁膜14の上部がエッチングしている状態を示している。この処理では、Al2O3/Poly−Siの選択比とAL2O3/SiO2の選択比が大きいほど処理ガスとして好ましい。図2(d)は、層間絶縁膜14のエッチング処理が完了した状態を示している。エッチングが完了した状態では、層間絶縁膜14が全て除去され、Poly−Si15が残っていなければならない。
特許文献2の手法では、フローティングゲート15から素子分離トレンチ18上部までのAl2O3を除去する過程において、フローティングゲート15のエッチング量が多くなり、更なる高選択比を要する。また、ハードマスク11のエッチング量も多く選択比が低く不十分である。段差部のAl2O3を除去するには更に高い選択性が必要となる。また、高温のため、コントロールゲート(WSi)12およびPoly−Si13にサイドエッチングが発生してしまう問題がある。
そこで,本発明の目的は、上記不具合を改善し、Poly−Si(ポリ−シリコン)またはハードマスクに対するAl2O3選択比を有するエッチング方法を提供することである。
上記課題を解決するために、本発明は、ハードマスクの層間絶縁膜(Al2O3等)で下地にPoly−Siを有する半導体デバイスの製造方法において、層間絶縁膜(Al2O3等)のエッチングガスとして、BCl3とHeとHBrの混合ガスを用いて層間絶縁膜をエッチングする。
また、本発明は、上位層間絶縁膜のエッチングの後または前に、BCl3とHeとSiCl4の混合ガスを用いて、ハードマスク及び下地膜にデポを付着してハードマスクのサイドエッチを阻止する。このエッチングにおいては、時間変調でRFバイアス電力を印加することができる。
本発明によれば、層間絶縁膜(Al2O3等)をエッチングする前にBCl3とHeとSiCl4の混合ガスを用いて放電することによってハードマスクおよび下地膜に堆積物を付着させ、ハードマスクを十分に残して、Al2O3を除去することが可能となる。
さらに、SiCl4のようなシリコン系のガスを用いて、Al2O3をエッチングすると、側壁及び膜上層にシリコン堆積物が増えて順テーパ形状になりやすいが、本発明ではAl2O3はBCl3とHeとHBrでエッチングし、Al2O3層の上層側壁及びハードマスク上層またPoly−Si上層にシリコン堆積物を付着させるSiCl4添加プロセスを繰り返し処理することで、Poly−Siやハードマスクに対する選択比を維持したままAl2O3の加工形状が垂直となり、Al2O3層の上層膜のサイドエッチを防ぐこともできる。
また、本発明は常温(20℃)で処理可能なプロセスである。
以下、本発明によるプラズマエッチング方法について説明する。図3を用いて、本発明の半導体製造法に使用するエッチング装置の構造の例を説明する。この例は、プラズマ生成手段にマイクロ波と磁界を利用したマイクロ波プラズマエッチング装置の例である。プラズマ処理装置3は、マグネトロン31と、導波管32と、石英板からなるシャワープレート33と、ソレノイドコイル34と、静電吸着電源37と、試料台38と、RFバイアス電源(高周波電源)39とを有して構成され、試料台38に処理ウエハ36が載置され、処理室内に生成されたプラズマ35でウエハを処理する。
マイクロ波は、マグネトロン31で発振され、導波管32を経て石英板からなるシャワープレート33を通過して真空容器へ入射される。石英板からなるシャワープレート33の下方に形成される処理室内にはシャワープレートを介して図示を省略したガス供給部から処理ガスが供給される。真空容器の周りにはソレノイドコイル34が設けてあり、これより発生する磁界と、入射してくるマイクロ波により電子サイクロトロン共鳴(ECR: Electron Cyclotron Resonance)を起こす。これによりプロセスガスは、効率良く高密度にプラズマ化35される。静電吸着電源37で試料台38に直流電圧を印加することで、処理ウエハ36は静電吸着力により電極に固定される。また、電極(試料台)38にはRFバイアス電源39が接続してあり、高周波電力を印加して、プラズマ中のイオンにウエハに対して垂直方向の加速電位を与える。エッチング後のガスは装置下部に設けられた排気口から、ターボポンプ・ドライポンプ(図省略)により排気される。
図4を用いて、図3のエッチング装置を用いて本発明の実施例に基づいた半導体の製造方法を説明する。また、この実施例でのエッチング条件を表1に示す。
図4において、半導体装置は、上層から順に、パターンニングされたハードマスク11、コントロールゲートであるタングステンシリコン(WSi)膜12、Poly−Si膜13、層間絶縁膜(Al2O3)14、フローティングゲートであるPoly−Si膜15で構成されている。図4には、Al2O3のエッチング中の結合の状態を模式的に示している。
既に加工済みであるWシリコン12及びPoly−Si13の下部にあるAl2O314を、BCl3とHeとHBrの混合ガスでプラズマ35を生成し、エッチングした。BCl3のB42がAl2O3のAl−Oの結合を切り、Oと結合してB2O244を生成する。また、HBrのH43でAl2O3のAl−Oの結合を切り、Oと結合してH2O45を生成する。Al2O3から切り離されたAlがClと結合してAlCl46となる。その、結合したB2O244とH2O45とAlCl46は、エッチング装置から排気されるか、または、エッチング装置の周壁などに堆積してデポとなる。このようにして、Al2O3がエッチングされる。
表1のエッチング条件を用いて層間絶縁膜(Al2O3)14のエッチング処理を説明する。本発明のAl2O314のエッチング処理は、ステップ1とステップ2の2工程で行われる。ステップ1は、BCl3とSiCl4とHeの混合ガスを60:20:80の割合で用い、圧力を0.2Paとし、マイクロ波を800Wとし、処理ウエハの温度を20℃として、RFバイアス電力を印加せずに処理する工程であり、ハードマスク11の上面および側壁や、WSi12やPoly−Si13の側壁にシリコン系堆積物を付着させてハードマスクのエッチングを抑制するための工程である。
ステップ2は、ステップ1の放電を継続し、Al2O3をエッチングする工程であり、HBrとBCl3とHeの混合ガスを10:40:110の割合で用い、圧力を0.2Paとし、マイクロ波を1400Wとし、処理ウエハの温度を20℃とし、RFバイアス電力を時間変調した400Wとして処理する工程である。
Al2O3とマスクとの高選択比性を実現するには、Al2O3のエッチング速度が速く、マスクのみを覆う生成物(デポ)を作ることが必要である。そのためには、シリコン種が存在している時にAl2O3のエッチング速度が速くなる性質を利用して、BCl3とHeとからなるエッチングガスにSiCl4を添加し、Al2O3をエッチングするときにハードマスク11上に生成物を堆積することが、ハードマスクのエッチングを遅らせる、すなわちAl2O3の選択比を向上させる観点から効果的である。
また、段差部のAl2O3は膜厚が厚いので、エッチングをする際には十分なオーバーエッチングが必要である。その際、Wシリコン12及びPoly−Si13のサイドエッチ防止と、Al2O314とその下層のフローティングゲートPoly−Si15(図1)との選択比向上と、充分マスクを残してその下のフローティングゲートをエッチングするためのAl2O3とその上に設けたマスクとのマスク選択比向上が課題となる。
そこで、ステップ2のAl2O3エッチング時に、RFバイアス電力を時間変調して試料に印加することによって、Wシリコン12及びPoly−Si13のサイドエッチ防止とマスク選択比を向上させることができた。RFバイアス電力を時間変調して試料へ印加することにより、RFバイアス電力を印加する間はAl2O3エッチングが行われ、RFバイアス電力を印加しない間はデポが発生する。
RFバイアス電力を時間変調する条件は、バイアス周波数400KHzで出力400Wで、印加時間5×10−4秒、非印加時間5×10−4秒とした。
Al2O314の下層のPoly−Si15のエッチング抑制は、生成物(デポ)が付着するSiCl4とBCl3とHeを用いたシリコン系堆積プロセス(ステップ1)と、HBrとBCl3をとHeを用いたAl2O3のエッチングプロセス(ステップ2)を繰り返すことで、Al2O3とPoly−Siの選択比を向上させることができた。
上述したように、本発明は、層間絶縁膜(Al2O3等)に接する下地膜(Poly−Si等)を有する試料をプラズマ処理装置を用いてエッチング処理する半導体装置の製造方法において、前記層間絶縁膜のエッチング処理をBCl3とHeとHBrを含むガスを用いて行う。
本発明は、層間絶縁膜(Al2O3等)に接する下地膜(Poly−Si等)を有する試料をプラズマ処理装置を用いてエッチング処理する半導体装置の製造方法において、前記層間絶縁膜のエッチング処理をBCl3とHeとHBrを含む処理ガスを用いて行い、さらに、Siを含有するガスを含む処理ガスを用いてマスク及び層間絶縁膜に接する下地膜に生成物(デポ)を付着する処理を行う。
本発明は、層間絶縁膜(Al2O3等)に接する下地膜(Poly−Si等)を有する試料をプラズマ処理装置を用いてエッチング処理する半導体装置の製造方法において、BCl3とHeとHBrを含む処理ガスを用いて行う前記層間絶縁膜のエッチング処理と、Siを含有するガスを含む処理ガスを用いて行うマスク及び層間絶縁膜に接する下地膜に生成物(デポ)を付着する処理を繰り返して行う。
層間絶縁膜(Al2O3等)に接する下地膜(Poly−Si等)を有する試料をプラズマ処理装置を用いてエッチング処理する半導体装置の製造方法において、前記試料に印加する高周波バイアス電力を時間変調して前記層間絶縁膜のエッチング処理を行う。
11:ハードマスク、12:Wシリコン、13:コントロールゲート(Poly−Si)、14:層間絶縁膜(Al2O3)、15:フローティングゲート(Poly−Si)、16:下地絶縁膜(SiO2)、17:シリコン基盤、18:素子分離トレンチ(SiO2)、31:マグネトロン、32:導波管、33:石英板、34:ソレノイドコイル、35:プラズマ、36、ウエハ、37:静電吸着電源、38:試料台、39:RFバイアス電源、42:B(BCl3)、43:H(HBr)、44:B2O2、45:H2O、46:AlCl。
Claims (4)
- 層間絶縁膜(Al2O3等)に接する下地膜(Poly−Si:ポリシリコン等)を有する試料をプラズマ処理装置を用いてエッチング処理する半導体装置の製造方法において、
BCl3とHeとHBrを含む処理ガスを用いて前記層間絶縁膜のエッチング処理を行うことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
Siを含有する処理ガスを用いてマスク及び層間絶縁膜に接する下地膜に生成物(デポ)を付着する処理を行うことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
BCl3とHeとHBrを含む処理ガスを用いて行う前記層間絶縁膜のエッチング処理と、
Siを含有する処理ガスを用いて行うマスク及び層間絶縁膜に接する下地膜に生成物(デポ)を付着する処理を繰り返して行う特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記試料に印加する高周波バイアス電力を時間変調して前記層間絶縁膜のエッチング処理を行うことを特徴とする半導体装置の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015191922A (ja) * | 2014-03-27 | 2015-11-02 | 株式会社東芝 | 半導体装置の製造方法 |
JP7482427B2 (ja) | 2020-09-08 | 2024-05-14 | パナソニックIpマネジメント株式会社 | プラズマ処理方法 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105336563A (zh) * | 2014-07-24 | 2016-02-17 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 刻蚀装置及刻蚀方法 |
JP6604738B2 (ja) * | 2015-04-10 | 2019-11-13 | 東京エレクトロン株式会社 | プラズマエッチング方法、パターン形成方法及びクリーニング方法 |
CN106548936B (zh) * | 2015-09-23 | 2022-04-22 | 北京北方华创微电子装备有限公司 | 一种金属层的刻蚀方法 |
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US5034092A (en) * | 1990-10-09 | 1991-07-23 | Motorola, Inc. | Plasma etching of semiconductor substrates |
US5512130A (en) * | 1994-03-09 | 1996-04-30 | Texas Instruments Incorporated | Method and apparatus of etching a clean trench in a semiconductor material |
US6709986B2 (en) * | 2001-06-28 | 2004-03-23 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor memory device by using photoresist pattern exposed with ArF laser beam |
JP4358556B2 (ja) * | 2003-05-30 | 2009-11-04 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP4554461B2 (ja) * | 2005-07-26 | 2010-09-29 | 株式会社日立ハイテクノロジーズ | 半導体装置の製造方法 |
-
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Cited By (2)
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