JP3319931B2 - Fsk変調回路 - Google Patents
Fsk変調回路Info
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Description
し、特に、非接触式ICカードへの信号伝送に有効なF
SK変調方式に関するものである。
“1”および“0”の2値信号が使われる。この2値信
号を伝送する変調方式の1つに、雑音に強い周波数偏移
変調方式(Frequency Shift Keying方式:FSK変調方
式)がある。これは、ディジタル信号の“1”と“0”
とに対応して、搬送波の周波数を高い側の周波数fHIGH
と低い側の周波数fLOW とに変化させる方式であって、
公知の技術である。
タル信号の“1”と“0”とに対応して高い側の周波数
fHIGHと低い側の周波数fLOW とを発生するのにあたっ
て、1信号当りの持続時間を一定にしていた。さらに、
信号帯域を狭くして伝送効率を上げるために、データ信
号の変化点において位相が連続になるようにしている例
もあった。
この図4に示す従来のFSK変調回路では、第1の発振
器OSC1 で高い側の周波数fHIGHを発生するととも
に、第2の発振器OSC2 で低い側の周波数fLOW を発
生する。そして、切り替え回路MPXが、データ入力端
子INより入力されるディジタル信号の“1”と“0”
とに対応して、上記2個の発振器OSC1 、OSC2 よ
り発生される周波数を切り替えて利用するようにしてい
た。
子OUTから出力されるFSK変調されたディジタル信
号を復調するには、FSK復調回路が用いられるが、こ
のFSK復調回路には、周波数の基準または周期の基準
として安定なクロックを得ることができるようにするた
めの発振器や、同調回路等により構成される位相回路を
設けることが必要であった。
いた場合、レシオ検波回路、フォスターシーリ検波回
路、複同調検波回路、クワドレーチャ検波回路、ピーク
検波回路などでは同調コイルや位相回路が必要であっ
た。また、PLL回路やビート検波回路を用いた場合
は、安定な発振器が必要であった。さらに、非接触式I
Cカードのようにデータ伝送が必要な場合は、ビット同
期またはワード同期をとるために安定な周期の基準が必
要となるため、安定な発振器が用いられていた。
振器を用いたFSK復調回路の従来例を図5に示す。こ
の図5は、ビート検波回路の構成例である。
fOSC は、入力端子Sより入力されるFSK変調信号
(データ信号)の高い側の周波数fHIGHと低い側の周波
数fLOW とのほぼ中間に設定されている。この発振器O
SCより出力される周波数fOSC の基準パルスは、第1
のミキサ回路MIX1 に直接供給されるとともに、位相
シフト回路PHで90度位相シフトされた後で第2のミ
キサ回路MIX2 に供給されている。
信号は、第1および第2のミキサ回路MIX1 ,MIX
2 により、それぞれ発振器OSCおよび位相シフト回路
PHより供給されるパルスに従って周波数変換される。
この第1および第2のミキサ回路MIX1 ,MIX2 に
て周波数変換された信号は、それぞれ第1および第2の
ローパスフィルタLPF1 ,LPF2 に供給される。
ィルタLPF1 ,LPF2 にて所定のフィルタ処理が行
われた信号は、それぞれ第1および第2の波形整形回路
AMP1 ,AMP2 にて増幅および波形整形が施され、
判定回路DOUT に供給される。この判定回路DOUT で
は、入力される信号の周波数が高い側の周波数f
HIGHか、低い側の周波数fLOW かを判定して出力してい
た。
の波形整形回路AMP1 の出力信号が立ち上がるときお
よび立ち下がるときにおける第2の波形整形回路AMP
2 の出力信号の正負の極性と、第2の波形整形回路AM
P2 の出力信号が立ち上がるときおよび立ち下がるとき
における第1の波形整形回路AMP1 の出力信号の正負
の極性と基づいて行われていた。
ステムのクロック信号として供給されており、場合によ
っては、データ信号の変化点に対して位相帰還がかけら
れてPLLが構成され、上記データ信号に対して同期が
とられていた。
端子Sより入力されるデータ信号が最初に周波数変換さ
れて低い周波数の信号にされるため、集積回路化に適し
ている。また、非接触式ICカードのように、データ信
号を受信した検出コイルからカードを動作させるための
電源を取り出すように構成されている場合は、十分強力
なレベルでデータ信号が伝送されるので、ノイズによる
外乱はほとんど問題にならない。
ように、発振器OSCの発振周波数fOSC は、FSK変
調された入力信号の高い側の周波数fHIGHと低い側の周
波数fLOW とのほぼ中間に設定されなければならない。
このため、上記発振器OSCは、水晶などの固体振動素
子や発振コイル等を用いた安定な発振器であることが必
要であり、さらには、発振周波数の調整をしなければな
らないことがあるという問題があった。
1 ,MIX2 、位相シフト回路PH、第1および第2の
ローパスフィルタLPF1 ,LPF2 等のアナログ回路
が必要となるため、集積回路化を図る場合に、ロジック
回路に適したCMOSプロセスでは作りにくいという問
題もあった。
周波数の調整等を行わなくても動作を安定にできるよう
にするとともに、外部部品を用いることなく、集積回路
化しやすくすることを目的とする。例えば、非接触式I
Cカードが受信したFSK変調信号を復調し、ビット同
期またはワード同期をとって動作させることを容易にで
きるようにするためのFSK変調回路を提供することを
目的とする。
は、データ信号が“1”の場合に第1の周波数の信号
を、データ信号が“0”の場合に第2の周波数の信号
を、それぞれの位相が連続するように選択的に切り替え
て出力するFSK変調回路であって、FSK変調を受け
るデータ信号が格納されているデータレジスタと、前記
データレジスタから出力されるデータ信号に応じて分周
比を切り替えて 、 基準クロック発生回路から出力される
基準クロックを分周して、第1の周波数の信号と第2の
周波数の信号とを発生するする分周手段と、前記分周手
段から出力される第1の周波数の信号または第2の周波
数の信号を所定数に分周して、前記データ信号を出力す
るタイミングを決定するデータクロックとして前記デー
タレジスタのクロック端子に供給するクロック信号供給
手段とを有し、前記データ信号の1期間中において、前
記第1の周波数の信号中に含まれる波数と、前記第2の
周波数の信号中に含まれる波数とが同じとなるようにし
たことを特徴としている。また、本発明の他の特徴とす
るところは、基準クロック発生回路と、前記基準クロッ
ク発生回路から出力される基準クロックを制御信号に応
じて分周比を切り替えて分周することにより、第1のク
ロック信号および前記第1のクロック信号とは異なる周
波数の第2のクロック信号を位相が連続するように選択
的に切り替えて発生する可変分周回路と、被変調信号に
応じた前記制御信号を格納するデータレジスタと、前記
可変分周回路の出力信号を分周し、その分周信号に基づ
いて、前記データレジスタから前記可変分周回路へ前記
制御信号を供給するタイミングを決定する周波数切り替
えタイミング制御手段とを備えたことを特徴としてい
る。また、本発明のその他の特徴とするところは、前記
周波数切り替えタイミング制御手段は、前記被変調信号
を構成する各ビットに対応する波数が等しくなるように
分周比の切り替えタイミングを制御することを特徴とし
ている。
に基づいて説明する。図1は、本実施形態によるFSK
変調回路の構成例を示す図である。図1において、基準
発振器(基準クロック発生回路)OSCの発振周波数は
13.6MHzである。
数13.6MHzの基準クロックは、第1の分周器(可
変分周回路)D1に供給される。上記第1の分周器D1
は、所定の制御信号に応じて16分周または17分周に
分周比を切り替えて上記基準クロックを分周する。
を受けるデータ信号(被変調信号)が格納されている。
このデータレジスタLから出力されるデータ信号は、第
1の分周器D1の分周制御端子(図示せず)に供給され
る。上記第1の分周器D1における分周比の切り替え
は、このデータ信号に基づいて行われる。上記第1の分
周器D1の出力信号は、8分周動作する第2の分周器D
2に供給されるとともに、システム全体のクロック信号
として制御回路CONTに供給される。
は、バンドパスフィルタBPFを介して出力されるとと
もに、16分周動作する第3の分周器D3に供給され
る。そして、この第3の分周器D3の出力信号は、デー
タレジスタLのクロック端子(図示せず)にデータクロ
ックとして供給される。なお、上記バンドパスフィルタ
BPFから出力される信号は、データ送信のためのアン
テナ回路(図示せず)に供給される。
とには被変調信号の供給源1が接続されている。供給源
1は、一般のマイクロコントローラ等のように、CP
U、RAM、ROMおよびインタフェース部(I/F)
等がバスによって接続されているもので構成できる。な
お、これは1つの例であって、被変調信号として“0”
および“1”の2値信号を発生させるものであれば、こ
の構成に限られないことは言うまでもない。
よるFSK変調回路の動作について説明する。まず、被
変調信号の供給源1から送信信号に応じた“0”および
“1”の2値信号がデータレジスタLに順次供給され
る。一方、基準発振器OSCより出力される基準クロッ
クは、第1の分周器D1に供給されて分周されるが、そ
の分周比は、データレジスタLから第1の分周器D1の
分周制御端子に供給されるデータ信号(制御信号)に応
じて16分周と17分周とが切り替えられる。
るための制御信号は、第1の分周器D1の出力信号を第
2の分周器D2で8分周するとともに第3の分周器D3
で16分周した信号、すなわち、第1の分周器D1の出
力信号を128分周した信号に同期して、データレジス
タLから上記第1の分周器D1に供給される。したがっ
て、各被変調信号の“0”、“1”それぞれに含まれる
波数は一定となる。
回路構成例を示す図である。すなわち、第1の分周器D
1は、5つのD型フリップフロップDFF1 〜DFF5
と2つのノア回路NOR1 〜NOR2 とを図2に示すよ
うに接続して構成される。
る制御信号が論理“H”である場合、第1のノア回路N
OR1 から出力されて第2のノア回路NOR2 の一方の
入力端子に入力される信号は論理“L”に固定されてい
る。このとき、第2のノア回路NOR2 は、他方の入力
端子に入力される信号が論理“L”の場合には反転回路
として働く。
第1のD型フリップフロップDFF1 の入力端子Dと、
第2のD型フリップフロップDFF2 の出力端子Qとを
第2のノア回路NOR2 を介して接続する(第2のノア
回路NOR2 の出力端子を第1のD型フリップフロップ
DFF1 の入力端子Dに接続し、この第1のD型フリッ
プフロップDFF1 に直列接続された第2のD型フリッ
プフロップDFF2 の出力端子Qを第2のノア回路NO
R2 の上記他方の入力端子に接続する)ことにより、4
分周回路を構成している。
プフロップDFF4 の入力端子Dと第5のD型フリップ
フロップDFF5 の反転出力端子バーQとを直接接続す
ることにより、4分周回路を構成している。そして、こ
の第4および第5のD型フリップフロップDFF4 、D
FF5 の各クロック入力端子CKに、上記第1のD型フ
リップフロップDFF1 の出力信号を供給するようにし
ている。したがって、第4のD型フリップフロップDF
F4 の反転出力端子バーQには、通常は16分周された
信号(第1のクロック信号)が得られる。
R2 の上記一方の入力端子には、第1のノア回路NOR
1 の出力信号が入力されている。また、第1のノア回路
NOR1 の入力端子には、第3のD型フリップフロップ
DFF3 の反転出力端子バーQ、第4および第5のD型
フリップフロップDFF4 、DFF5 の出力端子Q、お
よび分周制御端子Cからの信号がそれぞれ入力されてい
る。
記した全ての入力信号が論理“L”の場合に出力信号が
論理“H”となる。第1のノア回路NOR1 の出力信号
が論理“H”になると、第2のノア回路NOR2 の出力
信号は論理“L”となる。これにより、第1のノア回路
NOR1 の出力信号を1クロック期間だけ論理“H”に
変えることによって、出力のタイミングが1クロックず
れ、全体として17分周された信号(第2のクロック信
号)が得られる。
を1クロック期間だけ論理“H”に変えるタイミングに
ついて説明する。これは、分周制御端子Cから論理
“L”の制御信号が入力されている場合において、第4
および第5のD型フリップフロップDFF4 、DFF5
が共に論理“L”の信号を出力する期間である。
号は、直列接続された第1〜第3のD型フリップフロッ
プDFF1 〜DFF3 の各クロック入力端子CKに供給
されて8分周される。また、第1のD型フリップフロッ
プDFF1 の出力信号は、第4のD型フリップフロップ
DFF4 のクロック入力端子CKに供給されて分周され
る。したがって、第4のD型フリップフロップDFF4
の反転出力端子バーQには、16分周された信号が得ら
れる。
るFSK変調回路は、以上説明したような構成になって
いるため、データレジスタLより出力されるデータ信号
が“1”の場合は第1の分周器D1は16分周動作し、
データレジスタLより出力されるデータ信号が“0”の
場合は第1の分周器D1は17分周動作する。
7分周された信号は、第2の分周器D2に供給されて8
分周される。そして、この第2の分周器D2の出力信号
は、バンドパスフィルタBPFにより所定の処理が施さ
れて、FSK変調信号として出力される。バンドパスフ
ィルタBPFは、FSK変調信号として出力する信号の
波形を正弦波にして信号帯域を抑える働きをしている。
の例を図3に示す。この図3から明らかなように、本実
施形態によるFSK変調回路の出力信号の周波数は、デ
ータレジスタLより出力されるデータ信号が“1”の場
合は106.25KHzとなり、データレジスタLより
出力されるデータ信号が“0”の場合は100KHzと
なる。ただし、上記データ信号が“1”であるか“0”
であるかにかかわらず、1つのデータ信号中に含まれる
波数は共に16個である。
の出力信号を第3の分周器D3で16分周した信号が、
データレジスタLのクロック端子にデータクロックとし
て供給されるようになっているため、16サイクルの波
形を出力する度にデータレジスタLより出力されるデー
タ信号が次のデータ信号に置き換わる。したがって、デ
ータの受信側においては、サイクル(波)数をカウント
するだけでデータ信号が次のデータ信号に置き換わるタ
イミングを知ることができる。
は、データ信号の内容に応じてFSK変調がかけられて
いる。また、1データ毎の一定の周波数が連続する周期
は、第3の分周器D3の分周数で決定されている。
の分周器D1にて16分周または17分周に切り替えて
分周しているので、分周数が変化する(すなわち、周波
数が変化する)ときに位相が連続している。さらに、第
1の分周器D1の出力信号をシステムのクロック信号と
して用いているため、データ処理の間にあるクロック数
は一定となっており、図1に示した例では128であ
る。
られたFSK変調信号を非接触式ICカードに適用する
と、非接触式ICカード内のFSK検波回路では、発振
周波数の調整を行うことなく動作を安定にさせることが
できるとともに、外付部品を用いることなく集積回路化
しやすくすることができ、低コスト化を図ることができ
る。
ば、データ信号が“1”の場合に第1の周波数の信号
を、データ信号が“0”の場合に第2の周波数の信号
を、それぞれの位相が連続するように選択的に切り替え
て出力するようにするとともに、前記データ信号の1期
間中において、前記第1の周波数の信号中に含まれる波
数と、前記第2の周波数の信号中に含まれる波数とが同
じとなるようにしたので、データの受信側においては、
サイクル(波)数をカウントするだけでデータ信号が次
のデータ信号に置き換わるタイミングを知ることができ
る。また、本発明の他の特徴によれば、基準クロックを
発生するための回路としての発振器を1つだけ設け、前
記基準クロック発生回路により発生される基準クロック
を異なる2つの分周比を持つ可変分周回路に入力し、前
記可変分周回路の分周比を被変調信号に応じて切り替え
るようにしたので、変調信号の内容に応じて異なる周波
数(分周比)で正確にFSK変調することができ、しか
も分周比の変わり目で前記FSK変調信号を復調するF
SK検波回路では、発振周波数の調整を行うことなく動
作を安定にさせることができるとともに、ミキサ回路や
位相シフト回路などのアナログ回路や外付け部品を用い
なくとも済むので、集積回路化しやすくすることがで
き、低コスト化を図ることができる。
成例を示す図である。
構成例を示す図である。
より出力されるFSK変調信号の例を示す図である。
可能な可変分周器) D2 第2の分周器(8分周器) D3 第3の分周器(16分周器) L データレジスタ BPF バンドパスフィルタ CONT 制御回路 1 被変調信号の供給源 DFF1 〜DFF5 第1〜第5のD型フリップフロッ
プ NOR1 〜NOR2 第1〜第2のノア回路 C 分周制御端子
Claims (3)
- 【請求項1】 データ信号が“1”の場合に第1の周波
数の信号を、データ信号が“0”の場合に第2の周波数
の信号を、それぞれの位相が連続するように選択的に切
り替えて出力するFSK変調回路であって、FSK変調を受けるデータ信号が格納されているデータ
レジスタと、前記データレジスタから出力されるデータ
信号に応じて分周比を切り替えて 、 基準クロック発生回
路から出力される基準クロックを分周して、第1の周波
数の信号と第2の周波数の信号とを発生するする分周手
段と、前記分周手段から出力される第1の周波数の信号
または第2の周波数の信号を所定数に分周して、前記デ
ータ信号を出力するタイミングを決定するデータクロッ
クとして前記データレジスタのクロック端子に供給する
クロック信号供給手段とを有し、 前記データ信号の1期間中において、前記第1の周波数
の信号中に含まれる波数と、前記第2の周波数の信号中
に含まれる波数とが同じとなるようにしたことを特徴と
するFSK変調回路。 - 【請求項2】 基準クロック発生回路と、 前記基準クロック発生回路から出力される基準クロック
を制御信号に応じて分周比を切り替えて分周することに
より、第1のクロック信号および前記第1のクロック信
号とは異なる周波数の第2のクロック信号を位相が連続
するように選択的に切り替えて発生する可変分周回路
と、 被変調信号に応じた前記制御信号を格納するデータレジ
スタと、 前記可変分周回路の出力信号を分周し、その分周信号に
基づいて、前記データレジスタから前記可変分周回路へ
前記制御信号を供給するタイミングを決定する周波数切
り替えタイミング制御手段とを備えたことを特徴とする
FSK変調回路。 - 【請求項3】 前記周波数切り替えタイミング制御手段
は、前記被変調信号を構成する各ビットに対応する波数
が等しくなるように分周比の切り替えタイミングを制御
することを特徴とする請求項2に記載のFSK変調回
路。
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