JP3319931B2 - Ｆｓｋ変調回路 - Google Patents
Ｆｓｋ変調回路Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
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- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
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- H04L27/156—Demodulator circuits; Receiver circuits with demodulation using temporal properties of the received signal, e.g. detecting pulse width
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- Engineering & Computer Science (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明はＦＳＫ変調回路に関
し、特に、非接触式ＩＣカードへの信号伝送に有効なＦ
ＳＫ変調方式に関するものである。
し、特に、非接触式ＩＣカードへの信号伝送に有効なＦ
ＳＫ変調方式に関するものである。
【０００２】
【従来の技術】通常、ディジタルデータの通信等では、
“１”および“０”の２値信号が使われる。この２値信
号を伝送する変調方式の１つに、雑音に強い周波数偏移
変調方式（Frequency Shift Keying方式：ＦＳＫ変調方
式）がある。これは、ディジタル信号の“１”と“０”
とに対応して、搬送波の周波数を高い側の周波数ｆHIGH
と低い側の周波数ｆLOW とに変化させる方式であって、
公知の技術である。
“１”および“０”の２値信号が使われる。この２値信
号を伝送する変調方式の１つに、雑音に強い周波数偏移
変調方式（Frequency Shift Keying方式：ＦＳＫ変調方
式）がある。これは、ディジタル信号の“１”と“０”
とに対応して、搬送波の周波数を高い側の周波数ｆHIGH
と低い側の周波数ｆLOW とに変化させる方式であって、
公知の技術である。
【０００３】従来のＦＳＫ変調方式においては、ディジ
タル信号の“１”と“０”とに対応して高い側の周波数
ｆHIGHと低い側の周波数ｆLOW とを発生するのにあたっ
て、１信号当りの持続時間を一定にしていた。さらに、
信号帯域を狭くして伝送効率を上げるために、データ信
号の変化点において位相が連続になるようにしている例
もあった。
タル信号の“１”と“０”とに対応して高い側の周波数
ｆHIGHと低い側の周波数ｆLOW とを発生するのにあたっ
て、１信号当りの持続時間を一定にしていた。さらに、
信号帯域を狭くして伝送効率を上げるために、データ信
号の変化点において位相が連続になるようにしている例
もあった。
【０００４】図４に、ＦＳＫ変調回路の従来例を示す。
この図４に示す従来のＦＳＫ変調回路では、第１の発振
器ＯＳＣ1 で高い側の周波数ｆHIGHを発生するととも
に、第２の発振器ＯＳＣ2 で低い側の周波数ｆLOW を発
生する。そして、切り替え回路ＭＰＸが、データ入力端
子ＩＮより入力されるディジタル信号の“１”と“０”
とに対応して、上記２個の発振器ＯＳＣ1 、ＯＳＣ2 よ
り発生される周波数を切り替えて利用するようにしてい
た。
この図４に示す従来のＦＳＫ変調回路では、第１の発振
器ＯＳＣ1 で高い側の周波数ｆHIGHを発生するととも
に、第２の発振器ＯＳＣ2 で低い側の周波数ｆLOW を発
生する。そして、切り替え回路ＭＰＸが、データ入力端
子ＩＮより入力されるディジタル信号の“１”と“０”
とに対応して、上記２個の発振器ＯＳＣ1 、ＯＳＣ2 よ
り発生される周波数を切り替えて利用するようにしてい
た。
【０００５】このようなＦＳＫ変調回路のデータ出力端
子ＯＵＴから出力されるＦＳＫ変調されたディジタル信
号を復調するには、ＦＳＫ復調回路が用いられるが、こ
のＦＳＫ復調回路には、周波数の基準または周期の基準
として安定なクロックを得ることができるようにするた
めの発振器や、同調回路等により構成される位相回路を
設けることが必要であった。
子ＯＵＴから出力されるＦＳＫ変調されたディジタル信
号を復調するには、ＦＳＫ復調回路が用いられるが、こ
のＦＳＫ復調回路には、周波数の基準または周期の基準
として安定なクロックを得ることができるようにするた
めの発振器や、同調回路等により構成される位相回路を
設けることが必要であった。
【０００６】例えば、ＦＭ検波回路をＦＳＫ復調用に用
いた場合、レシオ検波回路、フォスターシーリ検波回
路、複同調検波回路、クワドレーチャ検波回路、ピーク
検波回路などでは同調コイルや位相回路が必要であっ
た。また、ＰＬＬ回路やビート検波回路を用いた場合
は、安定な発振器が必要であった。さらに、非接触式Ｉ
Ｃカードのようにデータ伝送が必要な場合は、ビット同
期またはワード同期をとるために安定な周期の基準が必
要となるため、安定な発振器が用いられていた。
いた場合、レシオ検波回路、フォスターシーリ検波回
路、複同調検波回路、クワドレーチャ検波回路、ピーク
検波回路などでは同調コイルや位相回路が必要であっ
た。また、ＰＬＬ回路やビート検波回路を用いた場合
は、安定な発振器が必要であった。さらに、非接触式Ｉ
Ｃカードのようにデータ伝送が必要な場合は、ビット同
期またはワード同期をとるために安定な周期の基準が必
要となるため、安定な発振器が用いられていた。
【０００７】ここで、安定した基準パルスを発生する発
振器を用いたＦＳＫ復調回路の従来例を図５に示す。こ
の図５は、ビート検波回路の構成例である。
振器を用いたＦＳＫ復調回路の従来例を図５に示す。こ
の図５は、ビート検波回路の構成例である。
【０００８】図５において、発振器ＯＳＣの発振周波数
ｆOSC は、入力端子Ｓより入力されるＦＳＫ変調信号
（データ信号）の高い側の周波数ｆHIGHと低い側の周波
数ｆLOW とのほぼ中間に設定されている。この発振器Ｏ
ＳＣより出力される周波数ｆOSC の基準パルスは、第１
のミキサ回路ＭＩＸ1 に直接供給されるとともに、位相
シフト回路ＰＨで９０度位相シフトされた後で第２のミ
キサ回路ＭＩＸ2 に供給されている。
ｆOSC は、入力端子Ｓより入力されるＦＳＫ変調信号
（データ信号）の高い側の周波数ｆHIGHと低い側の周波
数ｆLOW とのほぼ中間に設定されている。この発振器Ｏ
ＳＣより出力される周波数ｆOSC の基準パルスは、第１
のミキサ回路ＭＩＸ1 に直接供給されるとともに、位相
シフト回路ＰＨで９０度位相シフトされた後で第２のミ
キサ回路ＭＩＸ2 に供給されている。
【０００９】上記入力端子Ｓより入力されたＦＳＫ変調
信号は、第１および第２のミキサ回路ＭＩＸ1 ，ＭＩＸ
2 により、それぞれ発振器ＯＳＣおよび位相シフト回路
ＰＨより供給されるパルスに従って周波数変換される。
この第１および第２のミキサ回路ＭＩＸ1 ，ＭＩＸ2 に
て周波数変換された信号は、それぞれ第１および第２の
ローパスフィルタＬＰＦ1 ，ＬＰＦ2 に供給される。
信号は、第１および第２のミキサ回路ＭＩＸ1 ，ＭＩＸ
2 により、それぞれ発振器ＯＳＣおよび位相シフト回路
ＰＨより供給されるパルスに従って周波数変換される。
この第１および第２のミキサ回路ＭＩＸ1 ，ＭＩＸ2 に
て周波数変換された信号は、それぞれ第１および第２の
ローパスフィルタＬＰＦ1 ，ＬＰＦ2 に供給される。
【００１０】そして、上記第１および第２のローパスフ
ィルタＬＰＦ1 ，ＬＰＦ2 にて所定のフィルタ処理が行
われた信号は、それぞれ第１および第２の波形整形回路
ＡＭＰ1 ，ＡＭＰ2 にて増幅および波形整形が施され、
判定回路ＤOUT に供給される。この判定回路ＤOUT で
は、入力される信号の周波数が高い側の周波数ｆ
HIGHか、低い側の周波数ｆLOW かを判定して出力してい
た。
ィルタＬＰＦ1 ，ＬＰＦ2 にて所定のフィルタ処理が行
われた信号は、それぞれ第１および第２の波形整形回路
ＡＭＰ1 ，ＡＭＰ2 にて増幅および波形整形が施され、
判定回路ＤOUT に供給される。この判定回路ＤOUT で
は、入力される信号の周波数が高い側の周波数ｆ
HIGHか、低い側の周波数ｆLOW かを判定して出力してい
た。
【００１１】上記判定回路ＤOUT における判定は、第１
の波形整形回路ＡＭＰ1 の出力信号が立ち上がるときお
よび立ち下がるときにおける第２の波形整形回路ＡＭＰ
2 の出力信号の正負の極性と、第２の波形整形回路ＡＭ
Ｐ2 の出力信号が立ち上がるときおよび立ち下がるとき
における第１の波形整形回路ＡＭＰ1 の出力信号の正負
の極性と基づいて行われていた。
の波形整形回路ＡＭＰ1 の出力信号が立ち上がるときお
よび立ち下がるときにおける第２の波形整形回路ＡＭＰ
2 の出力信号の正負の極性と、第２の波形整形回路ＡＭ
Ｐ2 の出力信号が立ち上がるときおよび立ち下がるとき
における第１の波形整形回路ＡＭＰ1 の出力信号の正負
の極性と基づいて行われていた。
【００１２】また、上記発振器ＯＳＣの発振出力は、シ
ステムのクロック信号として供給されており、場合によ
っては、データ信号の変化点に対して位相帰還がかけら
れてＰＬＬが構成され、上記データ信号に対して同期が
とられていた。
ステムのクロック信号として供給されており、場合によ
っては、データ信号の変化点に対して位相帰還がかけら
れてＰＬＬが構成され、上記データ信号に対して同期が
とられていた。
【００１３】図５に示したビート検波回路の例は、入力
端子Ｓより入力されるデータ信号が最初に周波数変換さ
れて低い周波数の信号にされるため、集積回路化に適し
ている。また、非接触式ＩＣカードのように、データ信
号を受信した検出コイルからカードを動作させるための
電源を取り出すように構成されている場合は、十分強力
なレベルでデータ信号が伝送されるので、ノイズによる
外乱はほとんど問題にならない。
端子Ｓより入力されるデータ信号が最初に周波数変換さ
れて低い周波数の信号にされるため、集積回路化に適し
ている。また、非接触式ＩＣカードのように、データ信
号を受信した検出コイルからカードを動作させるための
電源を取り出すように構成されている場合は、十分強力
なレベルでデータ信号が伝送されるので、ノイズによる
外乱はほとんど問題にならない。
【００１４】
【発明が解決しようとする課題】しかしながら、上述の
ように、発振器ＯＳＣの発振周波数ｆOSC は、ＦＳＫ変
調された入力信号の高い側の周波数ｆHIGHと低い側の周
波数ｆLOW とのほぼ中間に設定されなければならない。
このため、上記発振器ＯＳＣは、水晶などの固体振動素
子や発振コイル等を用いた安定な発振器であることが必
要であり、さらには、発振周波数の調整をしなければな
らないことがあるという問題があった。
ように、発振器ＯＳＣの発振周波数ｆOSC は、ＦＳＫ変
調された入力信号の高い側の周波数ｆHIGHと低い側の周
波数ｆLOW とのほぼ中間に設定されなければならない。
このため、上記発振器ＯＳＣは、水晶などの固体振動素
子や発振コイル等を用いた安定な発振器であることが必
要であり、さらには、発振周波数の調整をしなければな
らないことがあるという問題があった。
【００１５】また、第１および第２のミキサ回路ＭＩＸ
1 ，ＭＩＸ2 、位相シフト回路ＰＨ、第１および第２の
ローパスフィルタＬＰＦ1 ，ＬＰＦ2 等のアナログ回路
が必要となるため、集積回路化を図る場合に、ロジック
回路に適したＣＭＯＳプロセスでは作りにくいという問
題もあった。
1 ，ＭＩＸ2 、位相シフト回路ＰＨ、第１および第２の
ローパスフィルタＬＰＦ1 ，ＬＰＦ2 等のアナログ回路
が必要となるため、集積回路化を図る場合に、ロジック
回路に適したＣＭＯＳプロセスでは作りにくいという問
題もあった。
【００１６】そこで本発明は、ＦＳＫ検波において発振
周波数の調整等を行わなくても動作を安定にできるよう
にするとともに、外部部品を用いることなく、集積回路
化しやすくすることを目的とする。例えば、非接触式Ｉ
Ｃカードが受信したＦＳＫ変調信号を復調し、ビット同
期またはワード同期をとって動作させることを容易にで
きるようにするためのＦＳＫ変調回路を提供することを
目的とする。
周波数の調整等を行わなくても動作を安定にできるよう
にするとともに、外部部品を用いることなく、集積回路
化しやすくすることを目的とする。例えば、非接触式Ｉ
Ｃカードが受信したＦＳＫ変調信号を復調し、ビット同
期またはワード同期をとって動作させることを容易にで
きるようにするためのＦＳＫ変調回路を提供することを
目的とする。
【００１７】
【課題を解決するための手段】本発明のＦＳＫ変調回路
は、データ信号が“１”の場合に第１の周波数の信号
を、データ信号が“０”の場合に第２の周波数の信号
を、それぞれの位相が連続するように選択的に切り替え
て出力するＦＳＫ変調回路であって、ＦＳＫ変調を受け
るデータ信号が格納されているデータレジスタと、前記
データレジスタから出力されるデータ信号に応じて分周
比を切り替えて 、 基準クロック発生回路から出力される
基準クロックを分周して、第１の周波数の信号と第２の
周波数の信号とを発生するする分周手段と、前記分周手
段から出力される第１の周波数の信号または第２の周波
数の信号を所定数に分周して、前記データ信号を出力す
るタイミングを決定するデータクロックとして前記デー
タレジスタのクロック端子に供給するクロック信号供給
手段とを有し、前記データ信号の１期間中において、前
記第1の周波数の信号中に含まれる波数と、前記第２の
周波数の信号中に含まれる波数とが同じとなるようにし
たことを特徴としている。また、本発明の他の特徴とす
るところは、基準クロック発生回路と、前記基準クロッ
ク発生回路から出力される基準クロックを制御信号に応
じて分周比を切り替えて分周することにより、第１のク
ロック信号および前記第１のクロック信号とは異なる周
波数の第２のクロック信号を位相が連続するように選択
的に切り替えて発生する可変分周回路と、被変調信号に
応じた前記制御信号を格納するデータレジスタと、前記
可変分周回路の出力信号を分周し、その分周信号に基づ
いて、前記データレジスタから前記可変分周回路へ前記
制御信号を供給するタイミングを決定する周波数切り替
えタイミング制御手段とを備えたことを特徴としてい
る。また、本発明のその他の特徴とするところは、前記
周波数切り替えタイミング制御手段は、前記被変調信号
を構成する各ビットに対応する波数が等しくなるように
分周比の切り替えタイミングを制御することを特徴とし
ている。
は、データ信号が“１”の場合に第１の周波数の信号
を、データ信号が“０”の場合に第２の周波数の信号
を、それぞれの位相が連続するように選択的に切り替え
て出力するＦＳＫ変調回路であって、ＦＳＫ変調を受け
るデータ信号が格納されているデータレジスタと、前記
データレジスタから出力されるデータ信号に応じて分周
比を切り替えて 、 基準クロック発生回路から出力される
基準クロックを分周して、第１の周波数の信号と第２の
周波数の信号とを発生するする分周手段と、前記分周手
段から出力される第１の周波数の信号または第２の周波
数の信号を所定数に分周して、前記データ信号を出力す
るタイミングを決定するデータクロックとして前記デー
タレジスタのクロック端子に供給するクロック信号供給
手段とを有し、前記データ信号の１期間中において、前
記第1の周波数の信号中に含まれる波数と、前記第２の
周波数の信号中に含まれる波数とが同じとなるようにし
たことを特徴としている。また、本発明の他の特徴とす
るところは、基準クロック発生回路と、前記基準クロッ
ク発生回路から出力される基準クロックを制御信号に応
じて分周比を切り替えて分周することにより、第１のク
ロック信号および前記第１のクロック信号とは異なる周
波数の第２のクロック信号を位相が連続するように選択
的に切り替えて発生する可変分周回路と、被変調信号に
応じた前記制御信号を格納するデータレジスタと、前記
可変分周回路の出力信号を分周し、その分周信号に基づ
いて、前記データレジスタから前記可変分周回路へ前記
制御信号を供給するタイミングを決定する周波数切り替
えタイミング制御手段とを備えたことを特徴としてい
る。また、本発明のその他の特徴とするところは、前記
周波数切り替えタイミング制御手段は、前記被変調信号
を構成する各ビットに対応する波数が等しくなるように
分周比の切り替えタイミングを制御することを特徴とし
ている。
【００１８】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、本実施形態によるＦＳＫ
変調回路の構成例を示す図である。図１において、基準
発振器（基準クロック発生回路）ＯＳＣの発振周波数は
１３．６ＭＨｚである。
に基づいて説明する。図１は、本実施形態によるＦＳＫ
変調回路の構成例を示す図である。図１において、基準
発振器（基準クロック発生回路）ＯＳＣの発振周波数は
１３．６ＭＨｚである。
【００１９】この基準発振器ＯＳＣより出力される周波
数１３．６ＭＨｚの基準クロックは、第１の分周器（可
変分周回路）Ｄ１に供給される。上記第１の分周器Ｄ１
は、所定の制御信号に応じて１６分周または１７分周に
分周比を切り替えて上記基準クロックを分周する。
数１３．６ＭＨｚの基準クロックは、第１の分周器（可
変分周回路）Ｄ１に供給される。上記第１の分周器Ｄ１
は、所定の制御信号に応じて１６分周または１７分周に
分周比を切り替えて上記基準クロックを分周する。
【００２０】また、データレジスタＬには、ＦＳＫ変調
を受けるデータ信号（被変調信号）が格納されている。
このデータレジスタＬから出力されるデータ信号は、第
１の分周器Ｄ１の分周制御端子（図示せず）に供給され
る。上記第１の分周器Ｄ１における分周比の切り替え
は、このデータ信号に基づいて行われる。上記第１の分
周器Ｄ１の出力信号は、８分周動作する第２の分周器Ｄ
２に供給されるとともに、システム全体のクロック信号
として制御回路ＣＯＮＴに供給される。
を受けるデータ信号（被変調信号）が格納されている。
このデータレジスタＬから出力されるデータ信号は、第
１の分周器Ｄ１の分周制御端子（図示せず）に供給され
る。上記第１の分周器Ｄ１における分周比の切り替え
は、このデータ信号に基づいて行われる。上記第１の分
周器Ｄ１の出力信号は、８分周動作する第２の分周器Ｄ
２に供給されるとともに、システム全体のクロック信号
として制御回路ＣＯＮＴに供給される。
【００２１】また、上記第２の分周器Ｄ２の出力信号
は、バンドパスフィルタＢＰＦを介して出力されるとと
もに、１６分周動作する第３の分周器Ｄ３に供給され
る。そして、この第３の分周器Ｄ３の出力信号は、デー
タレジスタＬのクロック端子（図示せず）にデータクロ
ックとして供給される。なお、上記バンドパスフィルタ
ＢＰＦから出力される信号は、データ送信のためのアン
テナ回路（図示せず）に供給される。
は、バンドパスフィルタＢＰＦを介して出力されるとと
もに、１６分周動作する第３の分周器Ｄ３に供給され
る。そして、この第３の分周器Ｄ３の出力信号は、デー
タレジスタＬのクロック端子（図示せず）にデータクロ
ックとして供給される。なお、上記バンドパスフィルタ
ＢＰＦから出力される信号は、データ送信のためのアン
テナ回路（図示せず）に供給される。
【００２２】上記制御回路ＣＯＮＴとデータレジスタＬ
とには被変調信号の供給源１が接続されている。供給源
１は、一般のマイクロコントローラ等のように、ＣＰ
Ｕ、ＲＡＭ、ＲＯＭおよびインタフェース部（Ｉ／Ｆ）
等がバスによって接続されているもので構成できる。な
お、これは１つの例であって、被変調信号として“０”
および“１”の２値信号を発生させるものであれば、こ
の構成に限られないことは言うまでもない。
とには被変調信号の供給源１が接続されている。供給源
１は、一般のマイクロコントローラ等のように、ＣＰ
Ｕ、ＲＡＭ、ＲＯＭおよびインタフェース部（Ｉ／Ｆ）
等がバスによって接続されているもので構成できる。な
お、これは１つの例であって、被変調信号として“０”
および“１”の２値信号を発生させるものであれば、こ
の構成に限られないことは言うまでもない。
【００２３】以下、上記のように構成した本実施形態に
よるＦＳＫ変調回路の動作について説明する。まず、被
変調信号の供給源１から送信信号に応じた“０”および
“１”の２値信号がデータレジスタＬに順次供給され
る。一方、基準発振器ＯＳＣより出力される基準クロッ
クは、第１の分周器Ｄ１に供給されて分周されるが、そ
の分周比は、データレジスタＬから第１の分周器Ｄ１の
分周制御端子に供給されるデータ信号（制御信号）に応
じて１６分周と１７分周とが切り替えられる。
よるＦＳＫ変調回路の動作について説明する。まず、被
変調信号の供給源１から送信信号に応じた“０”および
“１”の２値信号がデータレジスタＬに順次供給され
る。一方、基準発振器ＯＳＣより出力される基準クロッ
クは、第１の分周器Ｄ１に供給されて分周されるが、そ
の分周比は、データレジスタＬから第１の分周器Ｄ１の
分周制御端子に供給されるデータ信号（制御信号）に応
じて１６分周と１７分周とが切り替えられる。
【００２４】この第１の分周器Ｄ１の分周比を切り替え
るための制御信号は、第１の分周器Ｄ１の出力信号を第
２の分周器Ｄ２で８分周するとともに第３の分周器Ｄ３
で１６分周した信号、すなわち、第１の分周器Ｄ１の出
力信号を１２８分周した信号に同期して、データレジス
タＬから上記第１の分周器Ｄ１に供給される。したがっ
て、各被変調信号の“０”、“１”それぞれに含まれる
波数は一定となる。
るための制御信号は、第１の分周器Ｄ１の出力信号を第
２の分周器Ｄ２で８分周するとともに第３の分周器Ｄ３
で１６分周した信号、すなわち、第１の分周器Ｄ１の出
力信号を１２８分周した信号に同期して、データレジス
タＬから上記第１の分周器Ｄ１に供給される。したがっ
て、各被変調信号の“０”、“１”それぞれに含まれる
波数は一定となる。
【００２５】図２は、上記第１の分周器Ｄ１の具体的な
回路構成例を示す図である。すなわち、第１の分周器Ｄ
１は、５つのＤ型フリップフロップＤＦＦ1 〜ＤＦＦ5
と２つのノア回路ＮＯＲ1 〜ＮＯＲ2 とを図２に示すよ
うに接続して構成される。
回路構成例を示す図である。すなわち、第１の分周器Ｄ
１は、５つのＤ型フリップフロップＤＦＦ1 〜ＤＦＦ5
と２つのノア回路ＮＯＲ1 〜ＮＯＲ2 とを図２に示すよ
うに接続して構成される。
【００２６】図２において、分周制御端子Ｃに入力され
る制御信号が論理“Ｈ”である場合、第１のノア回路Ｎ
ＯＲ1 から出力されて第２のノア回路ＮＯＲ2 の一方の
入力端子に入力される信号は論理“Ｌ”に固定されてい
る。このとき、第２のノア回路ＮＯＲ2 は、他方の入力
端子に入力される信号が論理“Ｌ”の場合には反転回路
として働く。
る制御信号が論理“Ｈ”である場合、第１のノア回路Ｎ
ＯＲ1 から出力されて第２のノア回路ＮＯＲ2 の一方の
入力端子に入力される信号は論理“Ｌ”に固定されてい
る。このとき、第２のノア回路ＮＯＲ2 は、他方の入力
端子に入力される信号が論理“Ｌ”の場合には反転回路
として働く。
【００２７】ここで、本実施形態では、直列接続された
第１のＤ型フリップフロップＤＦＦ1 の入力端子Ｄと、
第２のＤ型フリップフロップＤＦＦ2 の出力端子Ｑとを
第２のノア回路ＮＯＲ2 を介して接続する（第２のノア
回路ＮＯＲ2 の出力端子を第１のＤ型フリップフロップ
ＤＦＦ1 の入力端子Ｄに接続し、この第１のＤ型フリッ
プフロップＤＦＦ1 に直列接続された第２のＤ型フリッ
プフロップＤＦＦ2 の出力端子Ｑを第２のノア回路ＮＯ
Ｒ2 の上記他方の入力端子に接続する）ことにより、４
分周回路を構成している。
第１のＤ型フリップフロップＤＦＦ1 の入力端子Ｄと、
第２のＤ型フリップフロップＤＦＦ2 の出力端子Ｑとを
第２のノア回路ＮＯＲ2 を介して接続する（第２のノア
回路ＮＯＲ2 の出力端子を第１のＤ型フリップフロップ
ＤＦＦ1 の入力端子Ｄに接続し、この第１のＤ型フリッ
プフロップＤＦＦ1 に直列接続された第２のＤ型フリッ
プフロップＤＦＦ2 の出力端子Ｑを第２のノア回路ＮＯ
Ｒ2 の上記他方の入力端子に接続する）ことにより、４
分周回路を構成している。
【００２８】同様に、直列接続された第４のＤ型フリッ
プフロップＤＦＦ4 の入力端子Ｄと第５のＤ型フリップ
フロップＤＦＦ5 の反転出力端子バーＱとを直接接続す
ることにより、４分周回路を構成している。そして、こ
の第４および第５のＤ型フリップフロップＤＦＦ4 、Ｄ
ＦＦ5 の各クロック入力端子ＣＫに、上記第１のＤ型フ
リップフロップＤＦＦ1 の出力信号を供給するようにし
ている。したがって、第４のＤ型フリップフロップＤＦ
Ｆ4 の反転出力端子バーＱには、通常は１６分周された
信号（第１のクロック信号）が得られる。
プフロップＤＦＦ4 の入力端子Ｄと第５のＤ型フリップ
フロップＤＦＦ5 の反転出力端子バーＱとを直接接続す
ることにより、４分周回路を構成している。そして、こ
の第４および第５のＤ型フリップフロップＤＦＦ4 、Ｄ
ＦＦ5 の各クロック入力端子ＣＫに、上記第１のＤ型フ
リップフロップＤＦＦ1 の出力信号を供給するようにし
ている。したがって、第４のＤ型フリップフロップＤＦ
Ｆ4 の反転出力端子バーＱには、通常は１６分周された
信号（第１のクロック信号）が得られる。
【００２９】また、上述のように、第２のノア回路ＮＯ
Ｒ2 の上記一方の入力端子には、第１のノア回路ＮＯＲ
1 の出力信号が入力されている。また、第１のノア回路
ＮＯＲ1 の入力端子には、第３のＤ型フリップフロップ
ＤＦＦ3 の反転出力端子バーＱ、第４および第５のＤ型
フリップフロップＤＦＦ4 、ＤＦＦ5 の出力端子Ｑ、お
よび分周制御端子Ｃからの信号がそれぞれ入力されてい
る。
Ｒ2 の上記一方の入力端子には、第１のノア回路ＮＯＲ
1 の出力信号が入力されている。また、第１のノア回路
ＮＯＲ1 の入力端子には、第３のＤ型フリップフロップ
ＤＦＦ3 の反転出力端子バーＱ、第４および第５のＤ型
フリップフロップＤＦＦ4 、ＤＦＦ5 の出力端子Ｑ、お
よび分周制御端子Ｃからの信号がそれぞれ入力されてい
る。
【００３０】このとき、第１のノア回路ＮＯＲ1 は、上
記した全ての入力信号が論理“Ｌ”の場合に出力信号が
論理“Ｈ”となる。第１のノア回路ＮＯＲ1 の出力信号
が論理“Ｈ”になると、第２のノア回路ＮＯＲ2 の出力
信号は論理“Ｌ”となる。これにより、第１のノア回路
ＮＯＲ1 の出力信号を１クロック期間だけ論理“Ｈ”に
変えることによって、出力のタイミングが１クロックず
れ、全体として１７分周された信号（第２のクロック信
号）が得られる。
記した全ての入力信号が論理“Ｌ”の場合に出力信号が
論理“Ｈ”となる。第１のノア回路ＮＯＲ1 の出力信号
が論理“Ｈ”になると、第２のノア回路ＮＯＲ2 の出力
信号は論理“Ｌ”となる。これにより、第１のノア回路
ＮＯＲ1 の出力信号を１クロック期間だけ論理“Ｈ”に
変えることによって、出力のタイミングが１クロックず
れ、全体として１７分周された信号（第２のクロック信
号）が得られる。
【００３１】次に、第１のノア回路ＮＯＲ1 の出力信号
を１クロック期間だけ論理“Ｈ”に変えるタイミングに
ついて説明する。これは、分周制御端子Ｃから論理
“Ｌ”の制御信号が入力されている場合において、第４
および第５のＤ型フリップフロップＤＦＦ4 、ＤＦＦ5
が共に論理“Ｌ”の信号を出力する期間である。
を１クロック期間だけ論理“Ｈ”に変えるタイミングに
ついて説明する。これは、分周制御端子Ｃから論理
“Ｌ”の制御信号が入力されている場合において、第４
および第５のＤ型フリップフロップＤＦＦ4 、ＤＦＦ5
が共に論理“Ｌ”の信号を出力する期間である。
【００３２】図１の基準発振器ＯＳＣから出力された信
号は、直列接続された第１〜第３のＤ型フリップフロッ
プＤＦＦ1 〜ＤＦＦ3 の各クロック入力端子ＣＫに供給
されて８分周される。また、第１のＤ型フリップフロッ
プＤＦＦ1 の出力信号は、第４のＤ型フリップフロップ
ＤＦＦ4 のクロック入力端子ＣＫに供給されて分周され
る。したがって、第４のＤ型フリップフロップＤＦＦ4
の反転出力端子バーＱには、１６分周された信号が得ら
れる。
号は、直列接続された第１〜第３のＤ型フリップフロッ
プＤＦＦ1 〜ＤＦＦ3 の各クロック入力端子ＣＫに供給
されて８分周される。また、第１のＤ型フリップフロッ
プＤＦＦ1 の出力信号は、第４のＤ型フリップフロップ
ＤＦＦ4 のクロック入力端子ＣＫに供給されて分周され
る。したがって、第４のＤ型フリップフロップＤＦＦ4
の反転出力端子バーＱには、１６分周された信号が得ら
れる。
【００３３】本実施形態によるＦＳＫ変調方式を実現す
るＦＳＫ変調回路は、以上説明したような構成になって
いるため、データレジスタＬより出力されるデータ信号
が“１”の場合は第１の分周器Ｄ１は１６分周動作し、
データレジスタＬより出力されるデータ信号が“０”の
場合は第１の分周器Ｄ１は１７分周動作する。
るＦＳＫ変調回路は、以上説明したような構成になって
いるため、データレジスタＬより出力されるデータ信号
が“１”の場合は第１の分周器Ｄ１は１６分周動作し、
データレジスタＬより出力されるデータ信号が“０”の
場合は第１の分周器Ｄ１は１７分周動作する。
【００３４】上記第１の分周器Ｄ１で１６分周または１
７分周された信号は、第２の分周器Ｄ２に供給されて８
分周される。そして、この第２の分周器Ｄ２の出力信号
は、バンドパスフィルタＢＰＦにより所定の処理が施さ
れて、ＦＳＫ変調信号として出力される。バンドパスフ
ィルタＢＰＦは、ＦＳＫ変調信号として出力する信号の
波形を正弦波にして信号帯域を抑える働きをしている。
７分周された信号は、第２の分周器Ｄ２に供給されて８
分周される。そして、この第２の分周器Ｄ２の出力信号
は、バンドパスフィルタＢＰＦにより所定の処理が施さ
れて、ＦＳＫ変調信号として出力される。バンドパスフ
ィルタＢＰＦは、ＦＳＫ変調信号として出力する信号の
波形を正弦波にして信号帯域を抑える働きをしている。
【００３５】ここで、本実施形態によるＦＳＫ変調信号
の例を図３に示す。この図３から明らかなように、本実
施形態によるＦＳＫ変調回路の出力信号の周波数は、デ
ータレジスタＬより出力されるデータ信号が“１”の場
合は１０６．２５ＫＨｚとなり、データレジスタＬより
出力されるデータ信号が“０”の場合は１００ＫＨｚと
なる。ただし、上記データ信号が“１”であるか“０”
であるかにかかわらず、１つのデータ信号中に含まれる
波数は共に１６個である。
の例を図３に示す。この図３から明らかなように、本実
施形態によるＦＳＫ変調回路の出力信号の周波数は、デ
ータレジスタＬより出力されるデータ信号が“１”の場
合は１０６．２５ＫＨｚとなり、データレジスタＬより
出力されるデータ信号が“０”の場合は１００ＫＨｚと
なる。ただし、上記データ信号が“１”であるか“０”
であるかにかかわらず、１つのデータ信号中に含まれる
波数は共に１６個である。
【００３６】また、本実施形態では、第２の分周器Ｄ２
の出力信号を第３の分周器Ｄ３で１６分周した信号が、
データレジスタＬのクロック端子にデータクロックとし
て供給されるようになっているため、１６サイクルの波
形を出力する度にデータレジスタＬより出力されるデー
タ信号が次のデータ信号に置き換わる。したがって、デ
ータの受信側においては、サイクル（波）数をカウント
するだけでデータ信号が次のデータ信号に置き換わるタ
イミングを知ることができる。
の出力信号を第３の分周器Ｄ３で１６分周した信号が、
データレジスタＬのクロック端子にデータクロックとし
て供給されるようになっているため、１６サイクルの波
形を出力する度にデータレジスタＬより出力されるデー
タ信号が次のデータ信号に置き換わる。したがって、デ
ータの受信側においては、サイクル（波）数をカウント
するだけでデータ信号が次のデータ信号に置き換わるタ
イミングを知ることができる。
【００３７】以上詳しく説明したように、本実施形態で
は、データ信号の内容に応じてＦＳＫ変調がかけられて
いる。また、１データ毎の一定の周波数が連続する周期
は、第３の分周器Ｄ３の分周数で決定されている。
は、データ信号の内容に応じてＦＳＫ変調がかけられて
いる。また、１データ毎の一定の周波数が連続する周期
は、第３の分周器Ｄ３の分周数で決定されている。
【００３８】また、基準発振器ＯＳＣの出力信号を第１
の分周器Ｄ１にて１６分周または１７分周に切り替えて
分周しているので、分周数が変化する（すなわち、周波
数が変化する）ときに位相が連続している。さらに、第
１の分周器Ｄ１の出力信号をシステムのクロック信号と
して用いているため、データ処理の間にあるクロック数
は一定となっており、図１に示した例では１２８であ
る。
の分周器Ｄ１にて１６分周または１７分周に切り替えて
分周しているので、分周数が変化する（すなわち、周波
数が変化する）ときに位相が連続している。さらに、第
１の分周器Ｄ１の出力信号をシステムのクロック信号と
して用いているため、データ処理の間にあるクロック数
は一定となっており、図１に示した例では１２８であ
る。
【００３９】したがって、例えば、上述のようにして得
られたＦＳＫ変調信号を非接触式ＩＣカードに適用する
と、非接触式ＩＣカード内のＦＳＫ検波回路では、発振
周波数の調整を行うことなく動作を安定にさせることが
できるとともに、外付部品を用いることなく集積回路化
しやすくすることができ、低コスト化を図ることができ
る。
られたＦＳＫ変調信号を非接触式ＩＣカードに適用する
と、非接触式ＩＣカード内のＦＳＫ検波回路では、発振
周波数の調整を行うことなく動作を安定にさせることが
できるとともに、外付部品を用いることなく集積回路化
しやすくすることができ、低コスト化を図ることができ
る。
【００４０】
【発明の効果】本発明は上述したように、本発明によれ
ば、データ信号が“１”の場合に第１の周波数の信号
を、データ信号が“０”の場合に第２の周波数の信号
を、それぞれの位相が連続するように選択的に切り替え
て出力するようにするとともに、前記データ信号の１期
間中において、前記第1の周波数の信号中に含まれる波
数と、前記第２の周波数の信号中に含まれる波数とが同
じとなるようにしたので、データの受信側においては、
サイクル（波）数をカウントするだけでデータ信号が次
のデータ信号に置き換わるタイミングを知ることができ
る。また、本発明の他の特徴によれば、基準クロックを
発生するための回路としての発振器を１つだけ設け、前
記基準クロック発生回路により発生される基準クロック
を異なる２つの分周比を持つ可変分周回路に入力し、前
記可変分周回路の分周比を被変調信号に応じて切り替え
るようにしたので、変調信号の内容に応じて異なる周波
数（分周比）で正確にＦＳＫ変調することができ、しか
も分周比の変わり目で前記ＦＳＫ変調信号を復調するＦ
ＳＫ検波回路では、発振周波数の調整を行うことなく動
作を安定にさせることができるとともに、ミキサ回路や
位相シフト回路などのアナログ回路や外付け部品を用い
なくとも済むので、集積回路化しやすくすることがで
き、低コスト化を図ることができる。
ば、データ信号が“１”の場合に第１の周波数の信号
を、データ信号が“０”の場合に第２の周波数の信号
を、それぞれの位相が連続するように選択的に切り替え
て出力するようにするとともに、前記データ信号の１期
間中において、前記第1の周波数の信号中に含まれる波
数と、前記第２の周波数の信号中に含まれる波数とが同
じとなるようにしたので、データの受信側においては、
サイクル（波）数をカウントするだけでデータ信号が次
のデータ信号に置き換わるタイミングを知ることができ
る。また、本発明の他の特徴によれば、基準クロックを
発生するための回路としての発振器を１つだけ設け、前
記基準クロック発生回路により発生される基準クロック
を異なる２つの分周比を持つ可変分周回路に入力し、前
記可変分周回路の分周比を被変調信号に応じて切り替え
るようにしたので、変調信号の内容に応じて異なる周波
数（分周比）で正確にＦＳＫ変調することができ、しか
も分周比の変わり目で前記ＦＳＫ変調信号を復調するＦ
ＳＫ検波回路では、発振周波数の調整を行うことなく動
作を安定にさせることができるとともに、ミキサ回路や
位相シフト回路などのアナログ回路や外付け部品を用い
なくとも済むので、集積回路化しやすくすることがで
き、低コスト化を図ることができる。
【図１】本発明の一実施形態であるＦＳＫ変調回路の構
成例を示す図である。
成例を示す図である。
【図２】図１に示した第１の分周器（可変分周回路）の
構成例を示す図である。
構成例を示す図である。
【図３】図１に示した本実施形態によるＦＳＫ変調回路
より出力されるＦＳＫ変調信号の例を示す図である。
より出力されるＦＳＫ変調信号の例を示す図である。
【図４】従来のＦＳＫ変調回路の例を示す図である。
【図５】従来のＦＳＫ検波回路の例を示す図である。
ＯＳＣ 基準発振器 Ｄ１ 第１の分周器（１６分周と１７分周との切替えが
可能な可変分周器） Ｄ２ 第２の分周器（８分周器） Ｄ３ 第３の分周器（１６分周器） Ｌ データレジスタ ＢＰＦ バンドパスフィルタ ＣＯＮＴ 制御回路 １ 被変調信号の供給源 ＤＦＦ1 〜ＤＦＦ5 第１〜第５のＤ型フリップフロッ
プ ＮＯＲ1 〜ＮＯＲ2 第１〜第２のノア回路 Ｃ 分周制御端子
可能な可変分周器） Ｄ２ 第２の分周器（８分周器） Ｄ３ 第３の分周器（１６分周器） Ｌ データレジスタ ＢＰＦ バンドパスフィルタ ＣＯＮＴ 制御回路 １ 被変調信号の供給源 ＤＦＦ1 〜ＤＦＦ5 第１〜第５のＤ型フリップフロッ
プ ＮＯＲ1 〜ＮＯＲ2 第１〜第２のノア回路 Ｃ 分周制御端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/12
Claims (3)
- 【請求項１】 データ信号が“１”の場合に第１の周波
数の信号を、データ信号が“０”の場合に第２の周波数
の信号を、それぞれの位相が連続するように選択的に切
り替えて出力するＦＳＫ変調回路であって、ＦＳＫ変調を受けるデータ信号が格納されているデータ
レジスタと、前記データレジスタから出力されるデータ
信号に応じて分周比を切り替えて 、 基準クロック発生回
路から出力される基準クロックを分周して、第１の周波
数の信号と第２の周波数の信号とを発生するする分周手
段と、前記分周手段から出力される第１の周波数の信号
または第２の周波数の信号を所定数に分周して、前記デ
ータ信号を出力するタイミングを決定するデータクロッ
クとして前記データレジスタのクロック端子に供給する
クロック信号供給手段とを有し、 前記データ信号の１期間中において、前記第1の周波数
の信号中に含まれる波数と、前記第２の周波数の信号中
に含まれる波数とが同じとなるようにしたことを特徴と
するＦＳＫ変調回路。 - 【請求項２】 基準クロック発生回路と、 前記基準クロック発生回路から出力される基準クロック
を制御信号に応じて分周比を切り替えて分周することに
より、第１のクロック信号および前記第１のクロック信
号とは異なる周波数の第２のクロック信号を位相が連続
するように選択的に切り替えて発生する可変分周回路
と、 被変調信号に応じた前記制御信号を格納するデータレジ
スタと、 前記可変分周回路の出力信号を分周し、その分周信号に
基づいて、前記データレジスタから前記可変分周回路へ
前記制御信号を供給するタイミングを決定する周波数切
り替えタイミング制御手段とを備えたことを特徴とする
ＦＳＫ変調回路。 - 【請求項３】 前記周波数切り替えタイミング制御手段
は、前記被変調信号を構成する各ビットに対応する波数
が等しくなるように分周比の切り替えタイミングを制御
することを特徴とする請求項２に記載のＦＳＫ変調回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35181995A JP3319931B2 (ja) | 1995-12-27 | 1995-12-27 | Ｆｓｋ変調回路 |
| US08/770,305 US5789991A (en) | 1995-12-27 | 1996-12-20 | FSK modulating and demodulating apparatus wherein each binary data is represented by same number of cycles of modulated signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35181995A JP3319931B2 (ja) | 1995-12-27 | 1995-12-27 | Ｆｓｋ変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186727A JPH09186727A (ja) | 1997-07-15 |
| JP3319931B2 true JP3319931B2 (ja) | 2002-09-03 |
Family
ID=18419828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35181995A Expired - Fee Related JP3319931B2 (ja) | 1995-12-27 | 1995-12-27 | Ｆｓｋ変調回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5789991A (ja) |
| JP (1) | JP3319931B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6397276B1 (en) * | 1999-03-29 | 2002-05-28 | Eugene Rzyski | Data transmission by an alternating-frequency analog signal |
| US7804913B2 (en) * | 2003-01-27 | 2010-09-28 | Xg Technology, Inc. | Integer cycle frequency hopping modulation for the radio frequency transmission of high speed data |
| WO2004102818A2 (en) * | 2003-01-27 | 2004-11-25 | Xg Technology, Llc | Integer cycle frequency hopping modulation for the radio frequency transmission of high speed data |
| US7349488B1 (en) * | 2003-04-10 | 2008-03-25 | Xilinx, Inc. | Frequency shift keying signaling for integrated circuits |
| AU2004253146B2 (en) * | 2003-06-24 | 2010-05-27 | Xg Technology, Inc. | Tri-state integer cycle modulation |
| US20060009170A1 (en) * | 2004-07-07 | 2006-01-12 | Xg Technology, Llc | Numerical control of sideband energy and modulation compression method for the radio frequency transmission of high speed data |
| DE102005041455A1 (de) * | 2005-08-31 | 2007-03-15 | Abb Patent Gmbh | Automatisierungstechnische Einrichtung |
| DE102005043485A1 (de) * | 2005-09-13 | 2007-03-15 | Abb Patent Gmbh | Automatisierungstechnische Einrichtung |
| DE102005043481A1 (de) * | 2005-09-13 | 2007-03-15 | Abb Patent Gmbh | Automatisierungstechnische Einrichtung |
| DE102005043482A1 (de) * | 2005-09-13 | 2007-03-15 | Abb Patent Gmbh | Automatisierungstechnische Einrichtung |
| WO2011116362A1 (en) * | 2010-03-18 | 2011-09-22 | Kenneth Burns | Frequency shift keying modulation and demodulation |
| US9454171B2 (en) | 2015-01-07 | 2016-09-27 | Delphi Technologies, Inc. | Validation circuit for reference voltage shifted data |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3614639A (en) * | 1969-07-30 | 1971-10-19 | Ibm | Fsk digital demodulator with majority decision filtering |
| IT1037127B (it) * | 1975-03-18 | 1979-11-10 | Sits Soc It Telecom Siemens | Demodulatore di onde modulate in frequenza |
| JPS58194410A (ja) * | 1982-05-07 | 1983-11-12 | Hitachi Ltd | 周波数変調装置 |
| JPS63200652A (ja) * | 1987-02-16 | 1988-08-18 | Matsushita Electric Ind Co Ltd | Ｆｓｋ受信機 |
-
1995
- 1995-12-27 JP JP35181995A patent/JP3319931B2/ja not_active Expired - Fee Related
-
1996
- 1996-12-20 US US08/770,305 patent/US5789991A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5789991A (en) | 1998-08-04 |
| JPH09186727A (ja) | 1997-07-15 |
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