JP3319693B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
- Publication number
- JP3319693B2 JP3319693B2 JP28078496A JP28078496A JP3319693B2 JP 3319693 B2 JP3319693 B2 JP 3319693B2 JP 28078496 A JP28078496 A JP 28078496A JP 28078496 A JP28078496 A JP 28078496A JP 3319693 B2 JP3319693 B2 JP 3319693B2
- Authority
- JP
- Japan
- Prior art keywords
- conductor film
- bump
- wiring conductor
- film
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
- H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
- H01L2224/83874—Ultraviolet [UV] curing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Description
【０００１】[0001]
【発明の属する技術分野】本発明はフリップチップ実装
を用いた半導体装置及びその製造方法に関するものであ
り、特に準ミリ波〜ミリ波帯で使用する高周波半導体装
置及びその集積回路に関するものである。The present invention relates to a semiconductor device using flip-chip mounting and a method of manufacturing the same, and more particularly to a high-frequency semiconductor device used in a quasi-millimeter wave band to a millimeter wave band and an integrated circuit thereof.
【０００２】[0002]
【従来の技術】近年、情報通信分野における技術の進展
は著しく、通信機器が扱う周波数帯もマイクロ波帯から
ミリ波帯へとより高い周波数への展開が図られている。
それに伴ってこれらの通信機器に用いられるトランジス
タの高速化も著しく、最近ではヘテロ接合化合物半導体
トランジスタなどで１００ＧＨｚを越えるカットオフ周
波数をもつデバイスが実現されている。ところが、この
ようなマイクロ波〜ミリ波の高周波を扱う通信機器にお
いては、トランジスタ特性もさることながら、回路を構
成する半導体チップの実装方法が問題になる。例えば実
装工程を経た後に寄生容量や寄生インダクタンスが新た
に生じることが多く、これらの寄生容量等が通信機器に
与える影響は、その通信機器が扱う周波数に比例して大
きくなるため、高周波になればなるほどこれら寄生リア
クタンス成分を小さく抑える必要がある。また、マイク
ロ波〜ミリ波の周波数帯を扱う通信機器においては、回
路を構成する部材間に存在する接続要素等の寸法が信号
の波長と近づくために、設計時には接続要素の物理的寸
法を十分考慮する必要が生じる。また、当然のことなが
ら、受動素子や線路などの回路部品には極めて正確な精
度が要求される。2. Description of the Related Art In recent years, technology in the field of information communication has been remarkably advanced, and the frequency band handled by communication devices has been expanded from microwave bands to millimeter wave bands to higher frequencies.
Along with this, the speed of transistors used in these communication devices has been remarkably increased. Recently, devices having a cutoff frequency exceeding 100 GHz, such as heterojunction compound semiconductor transistors, have been realized. However, in such communication devices that handle microwaves to millimeter-wave high frequencies, not only the transistor characteristics but also the method of mounting a semiconductor chip constituting a circuit becomes a problem. For example, parasitic capacitances and parasitic inductances are often newly generated after the mounting process, and the influence of these parasitic capacitances and the like on communication equipment increases in proportion to the frequency handled by the communication equipment. It is necessary to keep these parasitic reactance components small. Also, in communication equipment that handles the microwave to millimeter wave frequency bands, the physical dimensions of the connection elements at the time of design must be sufficient because the dimensions of the connection elements and the like existing between the members constituting the circuit approach the wavelength of the signal. It needs to be considered. Of course, circuit components such as passive elements and lines require extremely accurate accuracy.
【０００３】このような問題に対処しながら、低コスト
・高性能で、かつ応用範囲の広い準ミリ波〜ミリ波半導
体集積回路を実現するための従来技術として、文献「電
子情報通信学会1994年秋季大会講演論文集第39項」等に
示されるＭＦＩＣ(Millimeter-wave Flip-chip IC)と呼
ばれる技術が提案されている。この技術は、マイクロバ
ンプボンディング法（以下ＭＢＢ法と書く）とよばれる
フリップチップ実装技術を用いて寄生効果を押さえたＩ
Ｃ（モジュール）技術であり、半導体プロセスの精密性
・量産性を活かしながら設計自由度をも確保し、高性能
なミリ波帯ＩＣを低コストで実現できるのが特徴であ
る。[0003] As a conventional technique for realizing a quasi-millimeter-wave to millimeter-wave semiconductor integrated circuit which is low-cost, high-performance, and has a wide range of applications while addressing such problems, the document "IEICE 1994" A technique called MFIC (Millimeter-wave Flip-chip IC) shown in the 39th Autumn Meeting Lecture Paper Collection and the like has been proposed. This technology uses a flip-chip mounting technology called a micro-bump bonding method (hereinafter referred to as MBB method) to suppress parasitic effects.
It is a C (module) technology, and it is characterized by being able to secure high design flexibility while utilizing the precision and mass productivity of a semiconductor process and to realize a high-performance millimeter-wave band IC at low cost.
【０００４】図１８は、このＭＦＩＣの構造の一部を示
す断面図である。同図において、符号と部材との関係は
以下の通りである。１０００はＳｉ等の基板、１００１
は基板１０００の主面上に形成されたＡｕ膜からなる接
地導体膜、１００２はＳｉＯ2 膜からなる誘電体膜、１
００３は上記誘電体膜１００２上に導電性材料を堆積し
た後パターニングして形成された配線導体膜をそれぞれ
示す。上記配線導体膜１００３，接地導体膜１００１及
び誘電体膜１００２によりマイクロストリップ線路が形
成されている。なお、１００４は配線導体膜１００３中
の電極パッドを示す。１００８は化合物半導体等で構成
された高周波トランジスタを内蔵する半導体チップを示
し、半導体チップ１００８の表面上の一部に電極パッド
１００７が設けられている。そして、電極パッド１００
７は、バンプ（マイクロバンプ）１００６を介してマイ
クロストリップ線路の配線導体膜１００３中の電極パッ
ド１００４に電気的に接続されている。１００５は光硬
化性絶縁樹脂を示し、この光硬化性絶縁樹脂１００５に
より半導体チップ１００８が基板１０００上に固定さ
れ、かつ光硬化性絶縁樹脂１００５の収縮力によりバン
プ１００６による接続状態が強固なものとなっている。FIG. 18 is a sectional view showing a part of the structure of the MFIC. In the figure, the relationship between reference numerals and members is as follows. 1000 is a substrate such as Si, 1001
Is a ground conductor film made of an Au film formed on the main surface of the substrate 1000; 1002 is a dielectric film made of an SiO2 film;
Reference numeral 003 denotes a wiring conductor film formed by depositing a conductive material on the dielectric film 1002 and then patterning the conductive material. A microstrip line is formed by the wiring conductor film 1003, the ground conductor film 1001, and the dielectric film 1002. Reference numeral 1004 denotes an electrode pad in the wiring conductor film 1003. Reference numeral 1008 denotes a semiconductor chip having a built-in high-frequency transistor made of a compound semiconductor or the like, and an electrode pad 1007 is provided on a part of the surface of the semiconductor chip 1008. Then, the electrode pad 100
Reference numeral 7 is electrically connected to an electrode pad 1004 in a wiring conductor film 1003 of a microstrip line via a bump (microbump) 1006. Reference numeral 1005 denotes a photocurable insulating resin. The semiconductor chip 1008 is fixed on the substrate 1000 by the photocurable insulating resin 1005, and the connection state by the bumps 1006 is strong due to the contraction force of the photocurable insulating resin 1005. Has become.
【０００５】次に、上記図１８に示すＭＦＩＣを得るた
めの製造工程について、図１９（ａ）〜（ｅ）を参照し
ながら説明する。Next, a manufacturing process for obtaining the MFIC shown in FIG. 18 will be described with reference to FIGS.
【０００６】まず、図１９（ａ）に示すように、マイク
ロストリップ線路が形成された基板１０００上に光硬化
性絶縁樹脂１００５を滴下する。次に、図１９（ｂ）に
示すように、半導体チップ１００８の電極パッド１００
７上に形成されているバンプ１００６と基板１０００上
の配線導体膜１００３中の電極パッド１００４とをカメ
ラ等を用いて位置合わせを行う。次に、図１９（ｃ）に
示すように、半導体チップ１００８を加圧冶具１０１０
で加圧すると、光硬化性絶縁樹脂１００５がバンプ１０
０６と電極パッド１００４の間から排出されるととも
に、バンプ１００６は圧縮されて変形し、電極パッド１
００４中にめり込む。これにより、バンプ１００６は電
極パッド１００４と接続される。次に、図１９（ｄ）に
示すように、紫外線１０１１を照射して光硬化性絶縁樹
脂１００５を硬化させ、基板１０００と半導体チップ１
００８とを固着する。そのとき、光硬化性絶縁樹脂１０
０５が収縮するので、電極パッド１００７と電極パッド
１００４間の接続状態がより強固となる。次に、図１９
（ｅ）に示すように、硬化が終了してから、加圧冶具１
０１０を取り去って半導体チップ１００８の基板１００
０への実装が完了する。First, as shown in FIG. 19A, a photocurable insulating resin 1005 is dropped on a substrate 1000 on which a microstrip line is formed. Next, as shown in FIG. 19B, the electrode pads 100 of the semiconductor chip 1008 are formed.
The bumps 1006 formed on the substrate 7 and the electrode pads 1004 in the wiring conductor film 1003 on the substrate 1000 are aligned using a camera or the like. Next, as shown in FIG. 19C, the semiconductor chip 1008 is
When pressurized, the photocurable insulating resin 1005
06 and the electrode pad 1004, the bump 1006 is compressed and deformed.
Dip into 004. As a result, the bump 1006 is connected to the electrode pad 1004. Next, as shown in FIG. 19D, the photocurable insulating resin 1005 is cured by irradiating ultraviolet rays 1011 to the substrate 1000 and the semiconductor chip 1.
008. At that time, the photocurable insulating resin 10
Since 05 contracts, the connection state between the electrode pad 1007 and the electrode pad 1004 becomes stronger. Next, FIG.
As shown in (e), after the curing is completed, the pressing jig 1
010 is removed and the substrate 100 of the semiconductor chip 1008 is removed.
The implementation to 0 is completed.
【０００７】以上のようなＭＢＢ法によるフリップチッ
プ実装技術を利用することにより、バンプ１００６の厚
みを数μｍ以下にすることができるので、バンプ１００
６が介在することによる寄生インダクタンスは極めて低
いレベル（数ｐＨ）に抑えることができ、ミリ波帯にお
いても十分使用できる。すなわち、ハンダバンプを用い
たフリップチップ実装により形成される半導体装置にお
いては、バンプの寸法が５０μｍ程度と大きいので、ミ
リ波帯を扱う回路内では分布定数回路つまりインダクタ
として機能する。それに対し、ＭＢＢ法によるフリップ
チップ実装を利用したＭＦＩＣにおいては、バンプ１０
０６の厚みを数μｍと小さくできるので、バンプ１００
６のインダクタとしての機能は無視することができる。
また、ＭＦＩＣ内のマイクロストリップ線路は半導体プ
ロセスを用いて作製できるので、アルミナ基板等の上に
印刷技術を応用して配線を行う通常のハイブリッドＩＣ
に比べてはるかに高精度のパターニングが実現できる。
さらに、同じく半導体プロセスを用いるＭＭＩＣ(Milli
meter-wave Monoloithic IC)に比べても、ＭＦＩＣにお
いては、受動回路を化合物半導体基板上ではなくＳｉ等
の安価な基板上に形成できるので大幅な低コスト化が可
能になる。[0007] By utilizing the flip chip mounting technology based on the MBB method as described above, the thickness of the bump 1006 can be reduced to several μm or less.
The parasitic inductance due to the interposition of 6 can be suppressed to an extremely low level (several pH), and can be sufficiently used even in the millimeter wave band. That is, in a semiconductor device formed by flip-chip mounting using solder bumps, the dimensions of the bumps are as large as about 50 μm, so that they function as distributed constant circuits, that is, inductors, in a circuit that handles the millimeter wave band. On the other hand, in the MFIC using the flip chip mounting by the MBB method, the bump 10
06 can be reduced to several μm.
The function of No. 6 as an inductor can be ignored.
In addition, since the microstrip line in the MFIC can be manufactured by using a semiconductor process, a normal hybrid IC in which wiring is applied by applying a printing technique on an alumina substrate or the like.
It is possible to achieve much higher precision patterning than in the case of.
Furthermore, MMIC (Milli
Compared to a meter-wave monoloithic IC), in the MFIC, a passive circuit can be formed not on a compound semiconductor substrate but on an inexpensive substrate such as Si, so that the cost can be significantly reduced.
【０００８】[0008]
【発明が解決しようとする課題】以上のように多くの利
点を有するＭＦＩＣではあるが、反面、以下のような問
題もある。Although the MFIC has many advantages as described above, it also has the following problems.
【０００９】第１の問題として、従来のＭＦＩＣに用い
るマイクロストリップ線路では、マイクロストリップ線
路を通過する際における高周波信号の損失が大きい。す
なわち、図１８に示す誘電体膜１００２としては一般的
に誘電率の小さいＳｉＯ2 膜が用いられるが、その場
合、Ａｕで構成される下地の接地導体膜の上に１０μｍ
を越えるような厚いＳｉＯ2 膜を成長させるのが困難で
ある。ところが、例えば特性インピーダンス５０Ωの線
路を形成する場合、この厚みのＳｉＯ2 膜では線路幅Ｗ
と膜厚ｈとはほぼＷ＝２ｈで表される関係に設定される
ので、ＳｉＯ2 膜が薄いとマイクロストリップ線路の線
路幅Ｗを細く設定せざるを得ない。このため、線路の抵
抗が大きくなり、導体損失つまり導体損が大きくなって
しまう。しかも、ＳｉＯ2 膜は誘電損いわゆるタンデル
タ（ｔａｎδ）が大きく、０．０３程度である。このよ
うに、導体損及び誘電体損が大きいことから、マイクロ
ストリップ線路を高周波信号が通過する際の損失が大き
くなる。As a first problem, in a microstrip line used in a conventional MFIC, loss of a high-frequency signal when passing through the microstrip line is large. That is, as the dielectric film 1002 shown in FIG. 18, an SiO2 film having a low dielectric constant is generally used. In this case, a 10 .mu.m
It is difficult to grow a thick SiO2 film exceeding the thickness. However, for example, when a line having a characteristic impedance of 50Ω is formed, the line width W
And the film thickness h are set so as to be approximately represented by W = 2h. Therefore, if the SiO2 film is thin, the line width W of the microstrip line must be set thin. For this reason, the resistance of the line increases, and the conductor loss, that is, the conductor loss increases. In addition, the SiO2 film has a large dielectric loss, that is, a so-called tan delta (tan δ) of about 0.03. As described above, since the conductor loss and the dielectric loss are large, the loss when the high-frequency signal passes through the microstrip line increases.
【００１０】そこで、１０μｍを越えるような厚い膜を
形成しうる適当な物質があれば、それを誘電体膜の構成
材料として用いることにより、同じインピーダンスであ
っても線路幅を太くすることができ、導体損を小さくで
きることが考えられる。そのような比較的厚い絶縁膜を
簡便に形成するために、ＬＳＩの多層配線の層間絶縁膜
やパッシベーション膜で用いられているポリイミド等の
有機系膜の成膜技術がある。この技術では、回転塗布工
程と、ベーキング工程という簡単な工程で比較的厚い誘
電体膜を形成でき、さらにこの工程を繰り返し行なうこ
とにより膜を多層に塗ることで、さらなる厚膜化も可能
である。また、有機系の膜はＳｉＯ2 等の無機系の膜に
比べて膜質が柔らかいため、膜厚を増しても基板に与え
るストレスも小さくでき、かつ基板との熱膨張係数の差
による膜のひび割れや剥がれといった問題も解決しやす
い。Therefore, if there is an appropriate substance capable of forming a film as thick as 10 μm or more, by using it as a constituent material of the dielectric film, it is possible to increase the line width even with the same impedance. It can be considered that the conductor loss can be reduced. In order to easily form such a relatively thick insulating film, there is a technique of forming an organic film such as polyimide used for an interlayer insulating film or a passivation film of a multilayer wiring of an LSI. According to this technique, a relatively thick dielectric film can be formed by a simple process such as a spin coating process and a baking process, and further thickening is possible by repeatedly coating the film by repeating this process. . Further, since an organic film has a softer film quality than an inorganic film such as SiO2, stress applied to the substrate can be reduced even when the film thickness is increased, and cracking of the film due to a difference in the coefficient of thermal expansion between the film and the substrate can be prevented. The problem of peeling is also easy to solve.
【００１１】本発明の第１の目的は、マイクロストリッ
プ線路中の誘電体膜の構成材料として有機系膜の中でも
特に高周波用半導体装置のマイクロストリップ線路を構
成するために適切な材料を見出だすことにより、導体損
の増大を防止しながらインピーダンスを適正に調整しう
る高周波用トランジスタを内蔵した半導体装置の提供を
図ることにある。A first object of the present invention is to find a material suitable for forming a microstrip line of a high-frequency semiconductor device, particularly among organic films, as a constituent material of a dielectric film in the microstrip line. Accordingly, an object of the present invention is to provide a semiconductor device having a built-in high-frequency transistor capable of appropriately adjusting impedance while preventing an increase in conductor loss.
【００１２】しかるに、第２の問題として、ＭＦＩＣの
マイクロストリップ線路中の誘電体膜として有機系膜を
用いると、導体損は低減しうるものの設計通りの特性が
得られない虞れがある。すなわち、図１９（ｃ）に示す
バンプ１００６を介して半導体チップ１００８を実装す
る工程で、加圧治具で半導体チップ１００８を基板１０
００に押しつける際、誘電体膜１００２の膜質が柔らか
いため電極パッド１００４の下方で誘電体膜１００２が
変形してしまう。この付近で誘電体膜１００２の膜厚が
変われば、この部分の線路インピーダンスが設計値から
ずれてしまうので、設計通りの性能を実現するのが困難
となる。However, as a second problem, when an organic film is used as a dielectric film in a microstrip line of an MFIC, there is a possibility that conductor loss can be reduced but characteristics as designed cannot be obtained. That is, in the step of mounting the semiconductor chip 1008 via the bump 1006 shown in FIG.
When pressed against 00, the dielectric film 1002 is deformed below the electrode pad 1004 because the film quality of the dielectric film 1002 is soft. If the thickness of the dielectric film 1002 changes in this vicinity, the line impedance at this portion deviates from the design value, and it is difficult to achieve the designed performance.
【００１３】本発明の第２の目的は、有機系膜のような
柔らかくかつ厚い誘電体膜を用いたマイクロストリップ
線路を有するＭＦＩＣにおいて、ＭＢＢ実装の際におけ
る誘電体膜の変形を抑制しうる手段を講ずることによ
り、設計通りの特性インピーダンスを有するマイクロス
トリップ線路を実現することにある。A second object of the present invention is to provide a MFIC having a microstrip line using a soft and thick dielectric film, such as an organic film, for suppressing deformation of the dielectric film during MBB mounting. To realize a microstrip line having characteristic impedance as designed.
【００１４】[0014]
【課題を解決するための手段】本発明の第１の半導体装
置は、少なくとも一部に下地導体膜を有する基板と、上
記下地導体膜の上に形成されＢＣＢ膜からなる第１の誘
電体膜と、上記第１の誘電体膜の上に形成された第１の
配線導体膜と、上記第１の配線導体膜の上に形成された
絶縁膜からなる第２の誘電体膜と、上記第２の誘電体膜
の上に形成された第２の配線導体膜と高周波用トランジ
スタと該高周波用トランジスタに接続される電極とを有
し上記基板上にフェースダウンで搭載された半導体チッ
プと、上記電極と上記第２の配線導体膜との間に介設さ
れ両者を接続するためのバンプとを備えている。そし
て、上記下地導体膜，第１の誘電体膜及び第１の配線導
体膜によりマイクロストリップ線路が構成されており、
上記第１の配線導体膜，上記第２の誘電体膜及び上記第
２の配線導体膜によりＭＩＭキャパシタが構成されてい
る。According to a first aspect of the semiconductor device of the present invention includes a substrate having an underlying conductive film on a part even without least a first dielectric consisting of BCB film formed on the underlying conductive film A body film, a first wiring conductor film formed on the first dielectric film, and a second dielectric film made of an insulating film formed on the first wiring conductor film; A semiconductor chip having a second wiring conductor film formed on the second dielectric film, a high-frequency transistor, and an electrode connected to the high-frequency transistor, mounted face-down on the substrate; And a bump interposed between the electrode and the second wiring conductor film for connecting the two. A microstrip line is constituted by the base conductor film, the first dielectric film, and the first wiring conductor film.
The first wiring conductor film, the second dielectric film, and the second wiring conductor film constitute an MIM capacitor.
【００１５】ここで、ベンゾシクロブテン（ＢＣＢ）と
は図２（ａ）に示す化学式で表される化合物を意味し、
ＢＣＢ膜とは、例えばＢＣＢ−ＤＶＳモノマーを溶剤に
溶かして塗布した後ベーキングして得られるＢＣＢを構
造中に含む膜をいう。このＢＣＢ膜は、誘電率が２．７
程度と低くかつ１度の塗布で３０μｍ程度の厚い膜を容
易に形成できることが分かった。しかも、本発明者の測
定では、ｔａｎδは６０ＧＨｚで０．００６程度とＳｉ
Ｏ2 よりも１桁程度小さい。したがって、高周波用のス
トリップ線路の誘電体膜に使用することにより、導体損
及び誘電損が小さく維持され、通過する高周波信号の損
失も低減されることになる。しかも、ストリップ線路と
ＭＩＭキャパシタとが第２配線導体膜を共有しながら積
層された構造となるので、半導体装置の占有面積が低減
されることになる。 Here, benzocyclobutene (BCB) and
Means a compound represented by the chemical formula shown in FIG.
The BCB film is, for example, using BCB-DVS monomer as a solvent.
BCB obtained by melting and applying and baking
Refers to the film included during fabrication. This BCB film has a dielectric constant of 2.7.
About 30μm thick film by one application
It turned out that it can be easily formed. Moreover, the inventor's measurements
By convention, tan δ is about 0.006 at 60 GHz and Si
One order of magnitude smaller than O2. Therefore, high frequency
By using it for the dielectric film of the trip line, conductor loss
And the dielectric loss is kept small, and the loss of the passing high-frequency signal
Loss will also be reduced. In addition, since the strip line and the MIM capacitor are stacked while sharing the second wiring conductor film, the area occupied by the semiconductor device is reduced.
【００１６】上記半導体チップに内蔵される高周波トラ
ンジスタの動作周波数を１０ＧＨｚ以上とすることによ
り、特に準ミリ波〜ミリ波帯の高周波用トランジスタを
搭載した半導体装置において、導体損の少ない良好な特
性が得られる。[0016] The semiconductor chip Ri particular by <br/> to more than 10GHz operating frequency of the high-frequency transistor incorporated in, particularly in the semiconductor device equipped with a high-frequency transistor of quasi-millimeter wave-millimeter wave band, conductor loss And good characteristics with a small amount of
【００１７】本発明の第２の半導体装置は、少なくとも
一部に下地導体膜を有する基板と、上記下地導体膜の上
に形成された誘電体膜と、上記誘電体膜上に形成され上
記下地導体膜及び誘電体膜と共にマイクロストリップ線
路を構成する配線導体膜と、高周波用トランジスタと該
高周波用トランジスタに接続される電極とを有し、上記
基板上にフェースダウンで搭載された半導体チップと、
上記電極と上記配線導体膜との接続部に介設され両者を
接続するためのバンプとを備えている。そして、上記半
導体チップを上記基板上に搭載した後において、上記接
続部における上記半導体チップの下面と上記誘電体膜の
上面との間の寸法の上記半導体チップ搭載前の寸法から
の変化量が、上記接続部下方における上記誘電体膜の厚
みの上記半導体チップ搭載前の厚みからの変化量よりも
大きい構成となっている。[0017] The second semiconductor device of the present invention includes a substrate having an underlying conductive film on a part even without low, a dielectric film formed on said underlying conductive film is formed on the dielectric film A semiconductor chip having a wiring conductor film forming a microstrip line together with the base conductor film and the dielectric film, a high-frequency transistor and an electrode connected to the high-frequency transistor, and mounted face-down on the substrate; When,
A bump is provided at a connection portion between the electrode and the wiring conductor film to connect the two. Then, after mounting the semiconductor chip on the substrate, the amount of change in the dimension between the lower surface of the semiconductor chip and the upper surface of the dielectric film in the connection portion from the dimension before mounting the semiconductor chip is: The thickness of the dielectric film below the connection portion is larger than the thickness before mounting the semiconductor chip.
【００１８】これにより、電極と配線導体膜との接続部
において、基板上への半導体チップの実装の際にバンプ
下方及びその近傍における誘電体膜の膜厚の変化が抑制
されるとともに仕上がり状態における誘電体膜の膜厚の
ばらつきも抑制されるので、設計時における特性インピ
ーダンスからのずれが小さいマイクロストリップ線路を
有する半導体装置が得られる。特に、高周波で動作する
高周波モジュールにおいて、正確な特性制御が可能な実
装構造を実現でき、かつインピーダンス不整合による誤
動作の発生を防止することができる。Thus, in the connection portion between the electrode and the wiring conductor film, when the semiconductor chip is mounted on the substrate, a change in the thickness of the dielectric film below and near the bump is suppressed, and the finished state in the finished state is suppressed. Since variation in the thickness of the dielectric film is also suppressed, a semiconductor device having a microstrip line with a small deviation from the characteristic impedance at the time of design can be obtained. In particular, in a high-frequency module operating at a high frequency, a mounting structure capable of accurately controlling characteristics can be realized, and malfunctions due to impedance mismatch can be prevented.
【００１９】上記誘電体膜をＢＣＢ，ポリイミド及びア
クリルのうち少なくともいずれか１つを含む有機材料で
構成することにより、たとえば２０〜３０μｍの比較的
厚い誘電体膜を容易に形成することが可能となり、幅の
広いマイクロストリップ線路でたとえば特性インピーダ
ンス５０Ω程度のマイクロストリップ線路を有する半導
体装置が得られる。[0019] The dielectric film BCB, Ri by to an organic material comprising at least one of a polyimide and acrylic readily form relatively thick dielectric film of 20~30μm For example other This makes it possible to obtain a semiconductor device having a wide microstrip line, for example, a microstrip line having a characteristic impedance of about 50Ω.
【００２０】上記バンプと電極とをいずれもＡｕを含む
金属により構成することが好ましい。[0020] It is preferable to constitute a metal containing both the said bump and the electrode Au.
【００２１】上記バンプ及び電極のうち少なくともいず
れか一方の変形量が飽和した状態まで圧縮変形したとき
の上記誘電体膜の厚みの変化を１０％以下とすることが
好ましい。ここで、変形量が飽和した状態とは、圧縮方
向に加工硬化しこれ以上塑性変形がほとんど生じない状
態をいう。[0021] It is preferred that the change in thickness of the dielectric film when one of deformation of at least one of the bumps and the electrodes are compressed and deformed to a state saturated 10% or less. Here, the state where the deformation amount is saturated refers to a state where work hardening occurs in the compression direction and no more plastic deformation occurs.
【００２２】これにより、上述の効果に加え、半導体チ
ップと配線導体膜との間隔を正確に制御でき、バンプの
インダクタンスをできるだけ小さくすることができると
ともに、バンプ近傍の配線導体膜のインピーダンスを一
定に保つことができる。With this, in addition to the above effects, the distance between the semiconductor chip and the wiring conductor film can be accurately controlled, the inductance of the bump can be reduced as much as possible, and the impedance of the wiring conductor film near the bump can be kept constant. Can be kept.
【００２３】上記電極及び上記配線導体膜のうち少なく
ともいずれか一方に、信号及び電力の伝送に寄与しない
衝撃緩衝用のダミーパッドを設けることにより、半導体
チップを基板上に搭載する際の荷重が分散されるので、
電極と配線導体膜との接続時にバンプ１個当たりに加わ
る加重が小さくなり、半導体装置の実装に使用される加
圧装置がある程度以上の高荷重しか印加できないという
ような制約があるときでも、バンプに必要以上の荷重が
加わらないように調整することが可能となる。したがっ
て、バンプ下方の誘電体膜に加わる衝撃力が緩和され、
誘電体膜の変形量が抑制される。[0023] on at least one of the electrode and the wiring conductive film, by providing a dummy pad for shock absorbing it does not contribute to the transmission of signals and power, the load at the time of mounting the semiconductor chip on a substrate dispersion So that
Even when the pressure applied to each bump at the time of connection between the electrode and the wiring conductor film is small, and the pressing device used for mounting the semiconductor device has a restriction that only a certain high load can be applied, the bump can Can be adjusted so that an unnecessarily large load is not applied to the vehicle. Therefore, the impact force applied to the dielectric film below the bump is reduced,
The amount of deformation of the dielectric film is suppressed.
【００２４】上記衝撃緩衝用のダミーパッドは上記半導
体チップの周辺部に配設することが好ましい。The dummy pads for the impact cushioning is preferably provided on the periphery of the semiconductor chip.
【００２５】これにより、衝撃緩衝用のダミーパッドが
半導体チップ上で対称に配置されるので、半導体チップ
搭載時における応力のバランスが良好となり、電極と配
線導体膜との接続状態が良好となり、かつ誘電体膜の変
形量もより小さくなる。Thus, the shock-absorbing dummy pads are symmetrically arranged on the semiconductor chip, so that the stress balance when the semiconductor chip is mounted is good, the connection between the electrode and the wiring conductor film is good, and The amount of deformation of the dielectric film also becomes smaller.
【００２６】上記半導体チップと上記配線導体膜との間
に介設され、上記半導体チップ搭載荷重以下の荷重で変
形が可能で信号及び電力の伝送には寄与しないダミーバ
ンプをさらに備えることができる。 The semiconductor device may further include a dummy bump interposed between the semiconductor chip and the wiring conductor film, the dummy bump being deformable under a load equal to or less than the semiconductor chip mounting load and not contributing to signal and power transmission.
【００２７】これにより、半導体チップを基板上に搭載
する際の荷重が分散されるので、半導体装置の実装に使
用される加圧装置がある程度以上の高荷重しか印加でき
ないというような制約があるときでも、バンプに必要以
上の荷重が加わらないように調整することが可能とな
る。This disperses the load when the semiconductor chip is mounted on the substrate, so that there is a restriction that the pressing device used for mounting the semiconductor device can apply only a certain high load. However, it is possible to make adjustments so that an unnecessary load is not applied to the bumps.
【００２８】上記半導体チップ搭載後における上記バン
プの厚みは５μｍ以下であることにより、特に寄生イン
ダクタンスが無視できる程度に小さい半導体装置が得ら
れる。[0028] By the thickness of the bump after the semiconductor chip mounting is 5μm or less, the semiconductor device can be obtained small that particular parasitic inductance is negligible.
【００２９】上記高周波トランジスタの動作周波数を１
０ＧＨｚ以上とすることにより、準ミリ波〜ミリ波帯の
高周波用トランジスタを搭載しながら、ほぼ設計通りの
特性インピーダンスを有するマイクロストリップ線路を
備えた半導体装置が得られる。[0029] the operating frequency of the high frequency transistor 1
With more than 0 GHz, while mounting the high-frequency transistor of quasi-millimeter wave-millimeter wave band, it is possible to obtain a semiconductor device having a microstrip line having a characteristic impedance of approximately as designed.
【００３０】上記半導体チップと上記基板とが、上記電
極と上記配線導体膜との接続部を含む領域に介在する光
硬化収縮性絶縁樹脂により接着されている構成とするこ
とにより、上記電極と配線導体膜との接続部に圧縮応力
が加わるので、両者の接続状態がより強固なものとな
る。[0030] This is the semiconductor chip and the above substrate, a structure which is bonded by photocuring shrinkage insulating resin interposed in a region including the connection portion between the electrode and the wiring conductor film
And, since the compression stress is applied to the connecting portion between the electrode and the wiring conductor layer, both the connection state becomes more robust.
【００３１】上記電極と配線導体膜との接続部において
上記電極及び配線導体膜のうち少なくともいずれか一方
の下に上記誘電体膜よりヤング率の小さな材料よりなる
緩衝層を配設することにより、半導体チップ搭載時に加
圧力が接続部に印加されると、先に緩衝層が変形するの
で、誘電体膜の変形量が大きくならないうちにバンプが
ほぼ飽和した状態に圧縮変形される。したがって、誘電
体膜に瞬間的に加わる力が緩和され、誘電体膜の変形が
抑制される。[0031] By disposing a buffer layer made of a material having a low Young's modulus than the dielectric film under at least one of the electrodes and the wiring conductor layer at the connection portion between the electrode and the wiring conductor layer, When a pressing force is applied to the connection portion when the semiconductor chip is mounted, the buffer layer is deformed first, so that the bump is compressed and deformed to a substantially saturated state before the amount of deformation of the dielectric film increases. Therefore, the force instantaneously applied to the dielectric film is reduced, and the deformation of the dielectric film is suppressed.
【００３２】上記電極と配線導体膜との接続部において
上記電極及び配線導体膜のうち少なくともいずれか一方
の下に空胴を設けることによっても、上述の効果が得ら
れる。[0032] Also by providing the cavity in one underneath at least one of the electrodes and the wiring conductor layer at the connection portion between the electrode and the wiring conductor layer, the above effect can be obtained.
【００３３】上記バンプを、内部に少なくとも１つの空
隙部を有する構成とすることにより、半導体チップの搭
載時にバンプが加圧されると、誘電体膜が加圧力を受け
て変形するよりも前にバンプが圧縮変形される。したが
って、誘電体膜に加わる瞬間的な加圧力が小さくなり、
誘電体膜の変形が抑制される。[0033] The above bump, with the structure having at least one void portion therein, the semiconductor chip bumps during mounting of pressurized, before the dielectric film is deformed under the pressure The bump is compressed and deformed. Therefore, the instantaneous pressure applied to the dielectric film is reduced,
Deformation of the dielectric film is suppressed.
【００３４】上記半導体チップの上記接続部近傍でかつ
接続部を挟む少なくとも２か所に、上記誘電体膜を構成
する材料よりもヤング率の大きな材料からなり上記電
極，バンプ及び配線導体膜の合計厚みよりも大きな高さ
寸法を有する支持体を設けることにより、半導体チップ
の搭載時にバンプに加圧力が加わるよりも先に支持体が
基板上の誘電体膜に当接して誘電体膜を加圧する。そし
て、この圧力によって、接続部下方の誘電体膜には膜厚
を増大させる方向に応力が生じるので、この応力と半導
体チップ搭載時に加圧治具から配線導体膜を介して誘電
体膜に作用する応力とが釣り合い、誘電体膜の変形が抑
制される。[0034] At least two sandwich the connection portion and the connection portion in the vicinity of the semiconductor chip, the sum of the electrode, the bump and the wiring conductor layer consists of a material having a large Young's modulus than the material constituting the dielectric film By providing a support having a height dimension larger than the thickness, the support contacts the dielectric film on the substrate and presses the dielectric film before the pressing force is applied to the bumps when the semiconductor chip is mounted. . This pressure causes a stress in the dielectric film below the connection portion in a direction to increase the film thickness, and this stress acts on the dielectric film from the pressing jig via the wiring conductor film when the semiconductor chip is mounted. And the deformation of the dielectric film is suppressed.
【００３５】本発明の第１の半導体装置の製造方法は、
基板上に下地導体膜を堆積する第１の工程と、上記下地
導体膜の上に有機樹脂からなる誘電体膜を形成する第２
の工程と、上記誘電体膜の上に配線導体膜を形成し、上
記下地導体膜，上記誘電体膜及び配線導体膜によりマイ
クロストリップ線路を形成する第３の工程と、高周波用
トランジスタと該トランジスタに接続される電極とを有
する半導体チップを準備する第４の工程と、上記電極及
び配線導体膜のうち少なくとも一方の表面上にバンプを
形成する第５の工程と、上記半導体チップの電極と上記
基板の配線導体膜とを対峙させて、両者の接続部におい
て上記電極と配線導体膜とを位置合わせする第６の工程
と、上記電極と上記配線導体膜とを上記バンプを介して
接触させてから、上記半導体チップを下方に加圧しかつ
加熱して上記バンプを変形量がほぼ飽和する状態まで圧
縮変形させる第７の工程とを備え、上記第５の工程で
は、上記第７の工程における上記誘電体膜の厚みの変化
が１０％以下の時に上記バンプの変形量がほぼ飽和する
ような特性を有する材料で上記バンプを形成する方法で
ある。The first method of manufacturing a semiconductor device according to the present invention comprises:
The formed a first step of depositing the underlying conductive film on a plate, a dielectric film made of an organic resin over the underlying conductive film 2
A step of forming a wiring conductor film on the dielectric film, forming a microstrip line by the base conductor film, the dielectric film and the wiring conductor film, and a high-frequency transistor and the transistor A fourth step of preparing a semiconductor chip having an electrode connected to the semiconductor chip; a fifth step of forming a bump on at least one surface of the electrode and the wiring conductor film; A sixth step in which the wiring conductor film of the substrate is opposed to and the electrode and the wiring conductor film are aligned at a connection portion between the both, and the electrode and the wiring conductor film are brought into contact via the bumps; And pressurizing and heating the semiconductor chip downward to compressively deform the bumps until the amount of deformation is substantially saturated. In the fifth step, the seventh step is performed. A material having characteristics such as deformation of the bump is substantially saturated when the change in thickness of 10% or less definitive the dielectric film is a method of forming the bumps.
【００３６】この方法により、有機樹脂膜の塗布により
比較的厚い誘電体膜を下地導体膜の上に形成することが
でき、工程を簡素化できる。また、半導体チップを基板
上に搭載する際に、バンプの変形量を一定にできるとと
もにバンプの下方及びその近傍における誘電体膜の厚み
の変化を１０％以下に抑制することができるので、バン
プ近傍の配線導体膜のインピーダンスが正確に設計値に
なるように容易に制御することができる。したがって、
高周波特性のばらつきが少なくインピーダンス不整合に
よる誤動作を生じることがないという優れた特性を有す
る半導体装置を安価に製造することができる。According to this method, a relatively thick dielectric film can be formed on the underlying conductor film by applying an organic resin film, and the process can be simplified. Further, when the semiconductor chip is mounted on the substrate, the amount of deformation of the bump can be kept constant, and the change in the thickness of the dielectric film below and near the bump can be suppressed to 10% or less. Can be easily controlled so that the impedance of the wiring conductor film of the present invention accurately becomes a design value. Therefore,
A semiconductor device having excellent characteristics in which variation in high frequency characteristics is small and malfunction does not occur due to impedance mismatch can be manufactured at low cost.
【００３７】本発明の第２の半導体装置の製造方法は、
基板上に下地導体膜を堆積する第１の工程と、上記下地
導体膜の上に有機樹脂からなる誘電体膜を形成する第２
の工程と、上記誘電体膜の上に配線導体膜を形成し、上
記下地導体膜，上記誘電体膜及び配線導体膜によりマイ
クロストリップ線路を形成する第３の工程と、高周波用
トランジスタと該トランジスタに接続される電極とを有
する半導体チップを準備する第４の工程と、上記電極及
び配線導体膜のうち少なくとも一方の表面上にバンプを
形成する第５の工程と、上記基板を上記配線導体膜が上
方に向くように設置して、上記基板上に硬化収縮機能を
有する液状の絶縁樹脂を塗布する第６の工程と、上記半
導体チップの電極と上記基板の配線導体膜とを対峙させ
て、上記電極と配線導体膜との接続部同士を位置合わせ
する第７の工程と、上記電極と上記配線導体膜とを上記
バンプを介して接触させてから、上記半導体チップを下
方に加圧して上記バンプを変形量がほぼ飽和する状態ま
で圧縮変形させる第８の工程と、上記絶縁樹脂を硬化さ
せる第９の工程とを備え、上記第５の工程では、上記第
８の工程における上記誘電体膜の厚みの変化が１０％以
下の時に上記バンプの変形量がほぼ飽和するような特性
を有する材料で上記バンプを形成する方法である。According to a second method of manufacturing a semiconductor device of the present invention ,
The formed a first step of depositing the underlying conductive film on a plate, a dielectric film made of an organic resin over the underlying conductive film 2
A step of forming a wiring conductor film on the dielectric film, forming a microstrip line by the base conductor film, the dielectric film and the wiring conductor film, and a high-frequency transistor and the transistor A fourth step of preparing a semiconductor chip having an electrode connected to the substrate; a fifth step of forming a bump on at least one surface of the electrode and the wiring conductor film; Is installed so as to face upward, the sixth step of applying a liquid insulating resin having a curing shrinkage function on the substrate, and facing the electrodes of the semiconductor chip and the wiring conductor film of the substrate, A seventh step of aligning the connection portion between the electrode and the wiring conductor film, and contacting the electrode and the wiring conductor film via the bumps, and then pressing the semiconductor chip downward to form the semiconductor chip. An eighth step of compressively deforming the pump until the deformation amount is substantially saturated, and a ninth step of curing the insulating resin, wherein the fifth step includes the step of forming the dielectric film in the eighth step. In this method, the bump is formed of a material having such a characteristic that the deformation amount of the bump is substantially saturated when the change in thickness of the bump is 10% or less.
【００３８】この方法により、第１の半導体装置の製造
方法と同じ効果が得られる。According to this method, the same effect as that of the first method for manufacturing a semiconductor device can be obtained.
【００３９】本発明の第３の製造方法は、基板上に下地
導体膜を堆積する第１の工程と、上記下地導体膜の上に
有機樹脂からなる誘電体膜を形成する第２の工程と、上
記誘電体膜の上に配線導体膜を形成し、上記下地導体
膜，上記誘電体膜及び配線導体膜によりマイクロストリ
ップ線路を形成する第３の工程と、高周波用トランジス
タと該トランジスタに接続される電極とを有する半導体
チップを準備する第４の工程と、上記電極及び配線導体
膜のうち少なくとも一方の表面上にバンプを形成する第
５の工程と、上記基板を上記配線導体膜が上方に向くよ
うに設置して、上記基板上に硬化収縮機能を有する液状
の絶縁樹脂を塗布する第６の工程と、上記半導体チップ
の電極と上記基板の配線導体膜とを対峙させて、両者の
接続部において上記電極と配線導体膜とを位置合わせす
る第７の工程と、上記電極と上記配線導体膜とを上記バ
ンプを介して接触させてから、上記半導体チップを下方
に加圧して上記バンプを変形量がほぼ飽和する状態まで
圧縮変形させる第８の工程と、上記絶縁樹脂を硬化させ
る第９の工程とを備え、上記第８の工程では、上記半導
体チップを下方に加圧するとほぼ同時に上記バンプのみ
を軟化させて上記バンプを圧縮変形する方法である。The third manufacturing method of the present invention, a second step of forming a first step of depositing an underlying conductive film on a plate, a dielectric film made of an organic resin over the underlying conductive film A third step of forming a wiring conductor film on the dielectric film, forming a microstrip line by the base conductor film, the dielectric film and the wiring conductor film, and connecting the high-frequency transistor to the transistor. A fourth step of preparing a semiconductor chip having an electrode to be formed, a fifth step of forming a bump on at least one surface of the electrode and the wiring conductor film, and And a sixth step of applying a liquid insulating resin having a curing shrinkage function on the substrate, and the electrodes of the semiconductor chip and the wiring conductor film of the substrate are opposed to each other. At the connection A seventh step of aligning the poles and the wiring conductor film, and contacting the electrodes and the wiring conductor film via the bumps, and then pressing the semiconductor chip downward to reduce the amount of deformation of the bumps. An eighth step of compressively deforming the insulating resin to a substantially saturated state and a ninth step of curing the insulating resin are provided. In the eighth step, when the semiconductor chip is pressed downward, only the bumps are almost simultaneously pressed. This is a method of compressing and deforming the bump by softening.
【００４０】この方法により、バンプが圧縮変形する際
にバンプのみが加熱軟化されるので、下方の誘電体膜を
ほとんど変形させずに半導体チップを基板上に搭載する
ことがきわめて容易になる。したがって、第１の半導体
装置の製造方法と同じ効果がより容易に得られる。According to this method, only the bump is heated and softened when the bump is compressed and deformed, so that it is extremely easy to mount the semiconductor chip on the substrate without substantially deforming the lower dielectric film. Therefore, the same effect as that of the first semiconductor device manufacturing method can be more easily obtained.
【００４１】上記第５の工程では、Ａｕを含む金属を用
いて上記バンプを形成し、上記第８の工程では、加圧と
ほぼ同時に上記半導体チップ−基板間に超音波を印加す
ることができる。[0041] In the fifth step, using a metal containing Au to form the bumps, in the eighth step, almost simultaneously the semiconductor chip and the pressure - can be applied to ultrasonic waves between the substrates .
【００４２】上記第５の工程では、Ａｕを含む金属を用
いて上記バンプを形成し、上記第８の工程では、加圧と
ほぼ同時に上記バンプに電磁波を照射することができ
る。[0042] In the fifth step, using a metal containing Au to form the bumps, in the eighth step, it can be irradiated with electromagnetic wave to substantially simultaneously the bumps and the pressure.
【００４３】これらにより、半導体チップを基板上に搭
載する際に、半導体チップを加圧しながらバンプのみを
容易に変形させることができる。[0043] These, when mounting the semiconductor chip on the substrate, it is possible to only a easily deformed bumps while pressurizing the semiconductor chip.
【００４４】本発明の第４の製造方法は、基板上に下地
導体膜を堆積する第１の工程と、上記下地導体膜の上に
有機樹脂からなる誘電体膜を形成する第２の工程と、上
記誘電体膜の上に配線導体膜を形成し、上記下地導体
膜，上記誘電体膜及び配線導体膜によりマイクロストリ
ップ線路を形成する第３の工程と、高周波用トランジス
タと該トランジスタに接続される電極とを有する半導体
チップを準備する第４の工程と、上記電極及び配線導体
膜のうち少なくとも一方の表面上にバンプを形成する第
５の工程と、上記基板を上記配線導体膜が上方に向くよ
うに設置して、上記基板上に硬化収縮機能を有する液状
の絶縁樹脂を塗布する第６の工程と、上記半導体チップ
の電極と上記基板の配線導体膜とを対峙させて、両者の
接続部において上記電極と配線導体膜とを位置合わせす
る第７の工程と、上記電極と上記配線導体膜とを上記バ
ンプを介して接触させてから、上記半導体チップを下方
に加圧して上記バンプを変形量がほぼ飽和する状態まで
圧縮変形させる第８の工程と、上記絶縁樹脂を硬化させ
る第９の工程とを備え、上記第２の工程では上記誘電体
膜を上記バンプの下方に位置する部分では他の部分より
も厚くなるように形成し、上記第８の工程では上記誘電
体膜の厚みをほぼ均一にする状態まで上記半導体チップ
を加圧する方法である。[0044] The fourth manufacturing method of the present invention, a second step of forming a first step of depositing an underlying conductive film on a plate, a dielectric film made of an organic resin over the underlying conductive film A third step of forming a wiring conductor film on the dielectric film, forming a microstrip line by the base conductor film, the dielectric film and the wiring conductor film, and connecting the high-frequency transistor to the transistor. A fourth step of preparing a semiconductor chip having an electrode to be formed, a fifth step of forming a bump on at least one surface of the electrode and the wiring conductor film, and And a sixth step of applying a liquid insulating resin having a curing shrinkage function on the substrate, and the electrodes of the semiconductor chip and the wiring conductor film of the substrate are opposed to each other. At the connection A seventh step of aligning the poles and the wiring conductor film, and contacting the electrodes and the wiring conductor film via the bumps, and then pressing the semiconductor chip downward to reduce the amount of deformation of the bumps. An eighth step of compressively deforming the insulating resin to a substantially saturated state and a ninth step of curing the insulating resin are provided. In the second step, the portion of the dielectric film located below the bumps is separated from the other portions by other parts. In the eighth step, the semiconductor chip is pressed to a state where the thickness of the dielectric film is made substantially uniform.
【００４５】この方法によっても、半導体チップ搭載後
の誘電体膜の膜厚がほぼ均一になるので、第１の半導体
装置の製造方法と同様に、ほぼ設計通りのインピーダン
スを有するマイクロストリップ線路を備えた半導体装置
が得られる。According to this method also, the thickness of the dielectric film after mounting the semiconductor chip becomes substantially uniform. Therefore, as in the first method for manufacturing a semiconductor device, a microstrip line having a substantially designed impedance is provided. Semiconductor device is obtained.
【００４６】[0046]
【発明の実施の形態】（第１の実施形態） 第１の実施形態は、誘電体膜の材質を改良するための構
成に関する。(First Embodiment) The first embodiment relates to a structure for improving the material of a dielectric film.
【００４７】図１は、第１の実施形態に係る半導体装置
の断面図である。図１において、符号と部材との関係は
以下の通りである。１００はガラス，Ｓｉ等からなる基
板、１０１は基板１００の上に形成されたチタン，Ａｕ
の積層膜からなる接地導体膜、１０２は後述のベンゾシ
クロブテン（以下、ＢＣＢと略する）からなる誘電体
膜、１０３ａ〜１０３ｃは誘電体膜１０３の上に例えば
チタン，金を積層してなる配線導体膜をそれぞれ示す。
各配線導体膜１０３ａ〜１０３ｃのうち配線導体膜１０
３ａは誘電体膜１０２を接地導体膜１０１で挟んだＭＩ
Ｍ型のキャパシタを構成している。配線導体膜１０３ｂ
は、上記接地導体膜１０１及び誘電体膜１０２と共にマ
イクロストリップ線路を構成している。配線導体膜１０
３ｃは接地が必要な配線であり、図示しないがコンタク
トホールを介して接地導体膜１０１に接続されている。FIG. 1 is a sectional view of the semiconductor device according to the first embodiment. In FIG. 1, the relationship between reference numerals and members is as follows. 100 is a substrate made of glass, Si or the like, 101 is titanium, Au formed on the substrate 100
, A dielectric film made of benzocyclobutene (hereinafter abbreviated as BCB), and 103a to 103c formed by laminating, for example, titanium and gold on the dielectric film 103. Each shows a wiring conductor film.
Among the wiring conductor films 103a to 103c, the wiring conductor film 10
3a is an MI having the dielectric film 102 sandwiched between the ground conductor films 101.
This constitutes an M-type capacitor. Wiring conductor film 103b
Constitutes a microstrip line together with the ground conductor film 101 and the dielectric film 102. Wiring conductor film 10
Reference numeral 3c denotes a wiring requiring grounding, which is connected to the grounding conductor film 101 via a contact hole (not shown).
【００４８】また、１０８は動作周波数が３０ＧＨｚの
高周波トランジスタが搭載された半導体チップ、１０７
は半導体チップ１０８上の電極パッド、１０６は配線導
体膜１０３ａ〜１０３ｃと電極パッド１０７とを接続す
るためのバンプをそれぞれ示す。本実施形態では、フリ
ップチップ実装により、半導体チップ１０８と基板１０
０とが、電極パッド１０７と配線導体膜１０３ａ〜１０
３ｃとの間でバンプ１０６を介して接続されている。な
お、Ｌefは実装用のリードフレームであって、必要に応
じて基板１００の上に取り付けられるものである。Reference numeral 108 denotes a semiconductor chip on which a high-frequency transistor having an operation frequency of 30 GHz is mounted;
Denotes an electrode pad on the semiconductor chip 108, and 106 denotes a bump for connecting the wiring conductor films 103a to 103c and the electrode pad 107, respectively. In this embodiment, the semiconductor chip 108 and the substrate 10 are flip-chip mounted.
0 indicates that the electrode pad 107 and the wiring conductor films 103a to 103a to 103
3c via a bump 106. In addition, Lef is a mounting lead frame, which is mounted on the substrate 100 as necessary.
【００４９】ここで、本実施形態の特徴である誘電体膜
１０２を構成するＢＣＢ膜について，図２（ａ）〜
（ｃ）を参照しながら説明する。Here, the BCB film constituting the dielectric film 102 which is a feature of the present embodiment will be described with reference to FIGS.
This will be described with reference to FIG.
【００５０】図２（ａ）はＢＣＢの化学構造式を示す
図、図２（ｂ）はＢＣＢを含むＤＶＳ−ＢＣＢモノマー
の化学構造式を示す図である。図２（ｂ）に示すＤＶＳ
−ＢＣＢモノマーは、例えばダウケミカル社から商品名
「サイクロテン５０２１（又は３０２２）」として市販
されており、２つのＢＣＢの間にＤＶＳが介在する構造
となっている。そして、このＤＶＳ−ＢＣＢモノマーを
溶剤に溶かしてオリゴマー溶液を作成した後、このオリ
ゴマー溶液を基板上に塗布し、Ｎ2 雰囲気中，２５０℃
で６０分間ベーキングすることにより、図２（ｃ）に示
すような架橋構造からなるＢＣＢ膜が得られる。本発明
では、上記図２（ａ）に示すＢＣＢを重合して得られる
樹脂膜を一般的にＢＣＢ膜と記載し、必ずしも図２
（ｃ）に示す化学式で表される樹脂膜に限定されるもの
ではない。FIG. 2A is a diagram showing a chemical structural formula of BCB, and FIG. 2B is a diagram showing a chemical structural formula of a DVS-BCB monomer containing BCB. DVS shown in FIG. 2 (b)
The -BCB monomer is commercially available, for example, from Dow Chemical Company under the trade name "Cycloten 5021 (or 3022)", and has a structure in which DVS is interposed between two BCBs. Then, the DVS-BCB monomer is dissolved in a solvent to prepare an oligomer solution, and then the oligomer solution is applied on a substrate, and is heated at 250 ° C. in an N 2 atmosphere.
2B, a BCB film having a crosslinked structure as shown in FIG. 2C is obtained. In the present invention, the resin film obtained by polymerizing the BCB shown in FIG. 2A is generally referred to as a BCB film,
It is not limited to the resin film represented by the chemical formula shown in (c).
【００５１】本実施形態に係るＭＦＩＣでは、ハイブリ
ッドＩＣのごとく印刷技術を使用しなくても通常の半導
体プロセスを利用してマイクロストリップ線路を形成し
うる構造となっているので、パターン精度が向上する。
また、Ｓｉ，ガラス等の基板１００を用いているので、
化合物半導体基板を使用するものに比べて、従来のＭＭ
ＩＣに比べて製造コストも低減する。さらに、バンプの
大きさが数μｍと極めて小さくできるので、ミリ波帯の
信号を扱う高周波トランジスタを内蔵する半導体チップ
の実装に使用しても、寄生インダクタを無視しうる程度
に小さくすることができる。The MFIC according to the present embodiment has a structure in which a microstrip line can be formed by using a normal semiconductor process without using a printing technique like a hybrid IC, so that pattern accuracy is improved. .
Further, since the substrate 100 such as Si or glass is used,
Compared to those using compound semiconductor substrates, conventional MM
Manufacturing costs are also reduced as compared to ICs. Furthermore, since the size of the bumps can be extremely small as several μm, even when used for mounting a semiconductor chip having a built-in high-frequency transistor for handling signals in the millimeter wave band, the parasitic inductor can be reduced to a negligible level. .
【００５２】加えて、本実施形態のごとく、誘電体膜１
０２をＢＣＢ膜で構成することにより、１度の塗布で厚
さが３０μｍ程度の膜を容易に形成することができる。
つまり、配線導体膜の線幅をも大きくすることができ
る。しかも、このＢＣＢ膜は比誘電率が２．７程度と低
く、本発明者の測定では、ＢＣＢ膜の誘電損ｔａｎδは
６０ＧＨｚで０．００６程度であり、ＳｉＯ2 の誘電損
ｔａｎδよりも１桁程度小さいことがわかった。したが
って、ＢＣＢ膜により高周波用のストリップ線路の誘電
体膜を構成することにより、導体損及び誘電損の小さい
マイクロストリップ線路を構成することができ、通過す
る高周波信号の損失を大幅に低減することができる。In addition, as in the present embodiment, the dielectric film 1
By forming the 02 with a BCB film, a film having a thickness of about 30 μm can be easily formed by one application.
That is, the line width of the wiring conductor film can be increased. In addition, the relative dielectric constant of this BCB film is as low as about 2.7. According to the measurement by the present inventors, the dielectric loss tan δ of the BCB film is about 0.006 at 60 GHz, which is about one order of magnitude lower than the dielectric loss tan δ of SiO 2. It turned out to be small. Therefore, by forming the dielectric film of the high-frequency strip line with the BCB film, a microstrip line with small conductor loss and small dielectric loss can be formed, and the loss of the passing high-frequency signal can be greatly reduced. it can.
【００５３】なお、本実施形態においては、理解を容易
にするために、基板１００上には１つの半導体チップ１
０８が搭載されているとしたが、１つの基板上に複数の
半導体チップを搭載してもよく、また、１つの半導体チ
ップ内に複数のトランジスタを設けてもよい。これは、
後述する各実施形態についても同じである。In this embodiment, one semiconductor chip 1 is mounted on the substrate 100 for easy understanding.
08 is mounted, a plurality of semiconductor chips may be mounted on one substrate, or a plurality of transistors may be provided in one semiconductor chip. this is,
The same applies to each embodiment described later.
【００５４】（第２の実施形態） 図３は、第２の実施形態に係るＭＦＩＣの断面図であ
る。同図に示すように、本実施形態では、厚みが３００
μｍ程度のＳｉからなる基板１００の上に厚みが１μｍ
程度のＡｕからなる接地導体膜１０１が堆積されてお
り、その上に厚みが２５μｍ程度のＢＣＢ膜からなる第
１誘電体膜１０２ａが堆積され、さらに第１誘電体膜１
０２ａの上に厚みが１μｍ程度のチタン，Ａｕの積層膜
からなる第１配線導体膜１０３ｘが形成されている。上
記接地導体膜１０１，第１誘電体膜１０２ａ及び第１配
線導体膜１０３ｘによりマイクロストリップ線路が構成
されている。(Second Embodiment) FIG. 3 is a sectional view of an MFIC according to a second embodiment. As shown in FIG.
1 μm thick on a substrate 100 made of Si of about μm
A ground conductor film 101 made of Au is deposited on the first dielectric film 102a, and a first dielectric film 102a made of a BCB film having a thickness of about 25 μm is deposited thereon.
A first wiring conductor film 103x made of a laminated film of titanium and Au having a thickness of about 1 μm is formed on 02a. The ground conductor film 101, the first dielectric film 102a, and the first wiring conductor film 103x constitute a microstrip line.
【００５５】ここで、本実施形態の特徴として、第１配
線導体膜１０３ｘ及び第１誘電体膜１０２ａの上に厚み
が５００ｎｍ程度のシリコン窒化膜（又はシリコン酸化
膜）からなる第２誘電体膜１０２ｂが堆積されていて、
その上に第２配線導体膜１０３ｙが形成されている。上
記第１配線導体膜１０３ｘ，第２誘電体膜１０２ｂ及び
第２配線導体膜１０３ｙによりＭＩＭキャパシタが構成
されている。Here, as a feature of this embodiment, a second dielectric film made of a silicon nitride film (or silicon oxide film) having a thickness of about 500 nm is formed on the first wiring conductor film 103x and the first dielectric film 102a. 102b is deposited,
The second wiring conductor film 103y is formed thereon. The first wiring conductor film 103x, the second dielectric film 102b, and the second wiring conductor film 103y constitute an MIM capacitor.
【００５６】そして、上記第２配線導体膜１０３ｙと半
導体チップ１０８の電極パッド１０７とがバンプ１０６
を介して接続されている。Then, the second wiring conductor film 103y and the electrode pad 107 of the semiconductor chip 108 are
Connected through.
【００５７】本実施形態では、マイクロストリップ線路
とＭＩＭキャパシタとを立体的に構成し、第１配線導体
膜１０３ｘを両者で共有するようにしたので、ＭＦＩＣ
中における受動素子の占有面積を低減することができ、
ＭＦＩＣの小型化を図ることができる。In the present embodiment, since the microstrip line and the MIM capacitor are three-dimensionally structured and the first wiring conductor film 103x is shared by both, the MFIC
The occupied area of the passive element inside can be reduced,
The size of the MFIC can be reduced.
【００５８】（第３の実施形態） ここで、第３の実施形態以下の実施形態において、本発
明が講じた基本的な手段について説明する。上述のよう
な従来のＭＦＩＣにおけるＭＢＢ実装時の誘電体膜の変
形は、加圧冶具による加圧の加速度が大きく、バンプが
圧縮変形するより先にその力が誘電体膜に伝わってしま
うことが原因であると考えられる。従って、誘電体膜の
厚みの変化が少ない（例えば１０％以内）状態で、バン
プまたはパッドの弾性変形量が飽和した状態に圧縮変形
するよう、バンプやパッドの材料、あるいは加圧時の荷
重を制御することができれば、誘電体膜の膜厚の変化を
可及的に抑制し得るはずである。誘電体膜に力が伝わる
より先にバンプを圧縮変形させるには、なるべく低速度
で加圧するか、なるべく小さな加重を印加しなければな
らない。しかし、加圧装置の加圧速度や加圧値の制御機
能には限界があり、加圧装置の制御のみでは誘電体膜の
膜厚の変化を有効に防止することができないことが判明
した。そこで、以下の各実施形態では、バンプやパッド
の構造を改良することにより誘電体膜の変形を抑制する
ための対策について説明する。(Third Embodiment) Here, basic means adopted by the present invention in the following embodiments of the third embodiment will be described. The deformation of the dielectric film at the time of MBB mounting in the conventional MFIC as described above is such that the acceleration of pressing by the pressing jig is large, and the force is transmitted to the dielectric film before the bump is compressed and deformed. Probable cause. Therefore, when the thickness of the dielectric film is small (for example, within 10%), the material of the bump or the pad or the load at the time of pressurization is adjusted so that the elastic deformation of the bump or the pad is compressed to the saturated state. If it can be controlled, a change in the thickness of the dielectric film should be suppressed as much as possible. In order to compressively deform the bumps before the force is transmitted to the dielectric film, it is necessary to apply pressure at a speed as low as possible or to apply a load as small as possible. However, it has been found that there is a limit to the function of controlling the pressing speed and the pressing value of the pressing device, and it is not possible to effectively prevent a change in the thickness of the dielectric film only by controlling the pressing device. Therefore, in the following embodiments, measures for suppressing deformation of the dielectric film by improving the structure of the bumps and pads will be described.
【００５９】まず、第３の実施形態について、図面を参
照しながら説明する。図４は第３の実施形態の配線基板
の断面図である。図４に示す配線基板において、各符号
と部材との関係は、以下の通りである。２０１はシリコ
ン基板、２０２はＴｉ・Ａｕ・Ｔｉ膜等からなる接地導
体膜、２０３はＢＣＢ膜等の有機絶縁膜よりなる誘電体
膜、２０４はＡｕ等からなる配線導体膜、２０５は配線
導体膜２０４の電極パッド、２０６はＡｕよりなるバン
プ、２１０は誘電体膜２０３の所望の位置に形成された
スルーホールを示す。以上の各部材によって、回路基板
である配線基板２１１が構成されている。すなわち、配
線基板２１１は、導体となる接地導体膜２０２上に誘電
体膜２０３を有し、この誘電体膜２０３上に配線導体膜
２０４を備えている。First, a third embodiment will be described with reference to the drawings. FIG. 4 is a cross-sectional view of the wiring board according to the third embodiment. In the wiring board shown in FIG. 4, the relationship between each code and the member is as follows. 201 is a silicon substrate, 202 is a ground conductor film made of a Ti / Au / Ti film or the like, 203 is a dielectric film made of an organic insulating film such as a BCB film, 204 is a wiring conductor film made of Au or the like, and 205 is a wiring conductor film Reference numeral 204 denotes an electrode pad, 206 denotes a bump made of Au, and 210 denotes a through hole formed at a desired position on the dielectric film 203. A wiring board 211 which is a circuit board is configured by the above-described members. That is, the wiring board 211 has the dielectric film 203 on the ground conductor film 202 serving as a conductor, and includes the wiring conductor film 204 on the dielectric film 203.
【００６０】図５は、上記配線基板２１１を用いて形成
される高周波モジュールの断面図である。同図に示すよ
うに、配線基板２１１の上に、高周波トランジスタを内
蔵する半導体チップ２０７が搭載されており、半導体チ
ップ２０７の電極パッド２０８と配線基板２１１上の配
線導体膜２０４とがバンプ２０６を介して接続されてい
る。FIG. 5 is a cross-sectional view of a high-frequency module formed using the wiring board 211. As shown in the figure, a semiconductor chip 207 containing a high-frequency transistor is mounted on a wiring board 211, and an electrode pad 208 of the semiconductor chip 207 and a wiring conductor film 204 on the wiring board 211 form a bump 206. Connected through.
【００６１】本実施形態では、後述のように、半導体チ
ップ２０７の搭載時の加圧によるバンプ２０６の塑性変
形量が誘電体膜２０３の弾性変形量よりも大きくなるよ
うに、誘電体膜２０３よりも硬度の柔らかいものを適用
している。この点が本実施形態の特徴である。In the present embodiment, as described later, the amount of plastic deformation of the bumps 206 due to pressure during mounting of the semiconductor chip 207 is set to be larger than the amount of elastic deformation of the dielectric film 203. Also, those with soft hardness are applied. This is a feature of the present embodiment.
【００６２】図６（ａ）〜（ｆ）は、本実施形態におけ
る高周波モジュールの製造工程を示す断面図である。FIGS. 6A to 6F are cross-sectional views showing the steps of manufacturing the high-frequency module according to the present embodiment.
【００６３】まず、図６（ａ）に示すように、シリコン
基板２０１上に蒸着等によりＴｉ・Ａｕ・Ｔｉ等からな
る接地導体膜２０２を形成し、接地導体膜２０２上にス
ピンコート法によりＢＣＢ膜を塗布し、ソフトキュアお
よびハードキュアを経て所望の厚みのＢＣＢ膜よりなる
誘電体膜２０３を形成する。このとき、ＢＣＢ以外の有
機系絶縁物たとえばポリイミドやアクリル等により誘電
体膜２０３を形成してもよい。次に、所望の位置にフォ
トリソグラフィー技術とドライエッチングおよびウエッ
トエッチング技術を用いスルーホール２１０を形成す
る。このとき、感光性のＢＣＢ、ポリイミド等を用いフ
ォトリソグラフィー技術と組み合わせスルーホール２１
０を同時に形成することも可能である。First, as shown in FIG. 6A, a ground conductor film 202 made of Ti, Au, Ti or the like is formed on a silicon substrate 201 by vapor deposition or the like, and BCB is formed on the ground conductor film 202 by spin coating. A film is applied, and a dielectric film 203 made of a BCB film having a desired thickness is formed through soft curing and hard curing. At this time, the dielectric film 203 may be formed of an organic insulator other than BCB, such as polyimide or acrylic. Next, through holes 210 are formed at desired positions using photolithography, dry etching, and wet etching. At this time, through holes 21 combined with photolithography using photosensitive BCB, polyimide, etc.
It is also possible to form 0 simultaneously.
【００６４】つぎに、図６（ｂ）に示すように、真空蒸
着法等の薄膜形成法によりＴｉ・Ａｕ等のめっき用の種
薄膜を形成し、フォトリソグラフィー等の技術、電解め
っき法等のめっき技術を用い種薄膜上にＡｕ等からなる
配線導体膜２０４および電極パッド２０５を形成し、エ
ッチング技術を用い種薄膜を除去する。また、このと
き、必要に応じて、後述のダミーバンプ２１８を形成す
るためのダミーパッド２１７を形成する。Next, as shown in FIG. 6B, a seed thin film for plating such as Ti / Au is formed by a thin film forming method such as a vacuum evaporation method, and a technique such as photolithography and an electrolytic plating method are used. A wiring conductor film 204 made of Au or the like and an electrode pad 205 are formed on the seed thin film using a plating technique, and the seed thin film is removed using an etching technique. At this time, if necessary, a dummy pad 217 for forming a dummy bump 218 described later is formed.
【００６５】次に、図６（ｃ）に示すように、前工程と
同様のフォトリソグラフィー技術と電解めっき法等を用
い、電極パッド２０５上にＡｕよりなるバンプ２０６を
所望の高さだけ形成し、配線基板２１１を構成する。こ
のとき、バンプ２０６は配線基板２１１上の電極パッド
２０５上に形成したが、半導体チップ２０７の電極パッ
ド２０８上に形成することも可能である。Next, as shown in FIG. 6C, a bump 206 made of Au is formed to a desired height on the electrode pad 205 by using the same photolithography technique and electrolytic plating as in the previous step. And the wiring board 211. At this time, the bumps 206 are formed on the electrode pads 205 on the wiring board 211, but may be formed on the electrode pads 208 of the semiconductor chip 207.
【００６６】また、バンプ２０６はめっき条件等を適当
な条件としできるだけ硬度の柔らかいものを形成し、ビ
ッカース硬度で５０Ｈｖ以下とするのが望ましい。ま
た、このとき、必要に応じて、ダミーバンプ２１８を同
時に形成する。このダミーバンプ２１８やダミーパッド
２１７は信号の伝送や電力の供給とは無関係である。そ
して、ダミーバンプ２１８及びダミーパッド２１７は、
半導体チップ２０７に加わる加圧装置である加圧治具２
１２の最低荷重以下で変形可能に構成されている。ダミ
ーバンプ２１８は加圧治具２１２が高荷重しか加えられ
ないとき、荷重を分散し、バンプ２０６に必要以上の荷
重が加わらないようにする効果がある。It is desirable that the bumps 206 be formed as soft as possible under appropriate plating conditions and the like, and have a Vickers hardness of 50 Hv or less. At this time, if necessary, the dummy bumps 218 are simultaneously formed. The dummy bumps 218 and the dummy pads 217 have nothing to do with signal transmission or power supply. Then, the dummy bump 218 and the dummy pad 217 are
Pressing jig 2 which is a pressing device applied to semiconductor chip 207
It is configured to be deformable under 12 minimum loads. The dummy bumps 218 have an effect of dispersing the load when the pressing jig 212 is applied with only a high load, so that an unnecessary load is not applied to the bump 206.
【００６７】次に、図６（ｄ）に示すように、回路基板
２１１上の所望の位置に光硬化性絶縁樹脂２０９を塗布
し、バンプ２０６と半導体チップ２０７の電極パッド２
０８とが対応する位置に対向して電気接続できるよう
に、半導体チップ２０７と配線導体膜２０４との位置合
わせを行う。Next, as shown in FIG. 6D, a photocurable insulating resin 209 is applied to a desired position on the circuit board 211, and the bump 206 and the electrode pad 2 of the semiconductor chip 207 are applied.
The semiconductor chip 207 and the wiring conductor film 204 are aligned so that the semiconductor chip 08 and the wiring conductor film 08 can be electrically connected to each other.
【００６８】次に、図６（ｅ）に示すように、加圧装置
の加圧治具２１２により、半導体チップ２０７に対し
て、配線基板２１１の電極パッド２０５の圧縮変形量が
ほぼ飽和した状態になるまで塑性変形するような荷重を
加える。このとき、バンプ２０６の圧縮変形量もほぼ飽
和した状態まで塑性変形している。この状態で、紫外線
２１３を照射して、光硬化性絶縁樹脂２０９を硬化させ
る。Next, as shown in FIG. 6E, the compressive deformation of the electrode pads 205 of the wiring board 211 is substantially saturated with respect to the semiconductor chip 207 by the pressing jig 212 of the pressing device. Apply a load that causes plastic deformation until. At this time, the bump 206 has been plastically deformed until the amount of compressive deformation is almost saturated. In this state, the photocurable insulating resin 209 is cured by irradiation with ultraviolet rays 213.
【００６９】次に、図６（ｆ）に示すように、加圧治具
２１２を除去し、回路基板２１１上への半導体チップ２
０７の搭載を完了する。以下、同様の工程を繰り返しモ
ジュールを完成する。Next, as shown in FIG. 6F, the pressing jig 212 is removed, and the semiconductor chip 2 is placed on the circuit board 211.
07 is completed. Hereinafter, the same steps are repeated to complete the module.
【００７０】ここで、本実施形態の特徴であるバンプの
変形特性について説明する。バンプ２０６のひずみと荷
重との関係は、次の式式（１）で表される真応力−ひず
み曲線で表される。Here, the deformation characteristics of the bump, which is a feature of the present embodiment, will be described. The relationship between the strain and the load of the bump 206 is represented by a true stress-strain curve represented by the following equation (1).
【００７１】 σt ＝Ｋεt n …（１） ここで、Ｋは強度係数（または、ひずみ硬化係数）、ｎ
は加工硬化係数、σt は真応力、εt は真ひずみをそれ
ぞれ示す。強度係数Ｋは引っ張り強さの最大値で表さ
れ、加工硬化係数ｎは最高荷重点での真ひずみεt に等
しい。図７は貴金属の科学応用編（田中一郎監修、田中
貴金属工業（株）刊）に示されるＡｕの冷間加工時の硬
度とひずみに関する特性を示すグラフであり、このデー
タから、例えばビッカース硬度４０Ｈｖのときの引っ張
り強さの最大値は１８（ｋｇ／ｍｍ2）となる。すなわ
ち、強度係数は１８（ｋｇ／ｍｍ2 ）と表され、このと
きの伸び量は２０％であるのでこのときの真ひずみ量、
すなわち加工硬化係数は、下記式（２）に従い0.182 と
計算される。Σ t = Kε t n (1) where K is a strength coefficient (or strain hardening coefficient), n
Indicates a work hardening coefficient, σ t indicates a true stress, and ε t indicates a true strain. The strength coefficient K is represented by the maximum value of the tensile strength, and the work hardening coefficient n is equal to the true strain ε t at the highest load point. FIG. 7 is a graph showing characteristics of hardness and strain during cold working of Au shown in Science Applications of Precious Metals (supervised by Ichiro Tanaka, published by Tanaka Kikinzoku Kogyo Co., Ltd.). In this case, the maximum value of the tensile strength is 18 (kg / mm 2 ). That is, the strength coefficient is expressed as 18 (kg / mm 2 ), and the elongation at this time is 20%.
That is, the work hardening coefficient is calculated to be 0.182 according to the following equation (2).
【００７２】 εt ＝ｌｎ（１＋ε） …（２） よってＡｕのビッカース硬度４０Ｈｖのときの真応力−
真ひずみ曲線は下記式（３）のように表される。Ε t = ln (1 + ε) (2) Thus, the true stress when the Vickers hardness of Au is 40 Hv−
The true strain curve is represented by the following equation (3).
【００７３】 σt ＝１８εt 0.182 …（３） また、このときもとの高さをｌ0 とすると加圧後のバン
プ２０６の高さｌは式（４）で表され、加圧後のバンプ
２０６の底面積Ａは、加圧前の底面積をＡ0 とすると、
下記式（５）により表される。また、バンプ２０６に最
初に加えた圧縮応力σは、下記式（６）により表され
る。Σ t = 18ε t 0.182 (3) Also, at this time, if the original height is l 0 , the height l of the bump 206 after pressurization is expressed by Expression (4). Assuming that the bottom area A of the bump 206 before pressing is A 0 ,
It is represented by the following equation (5). The compressive stress σ initially applied to the bump 206 is expressed by the following equation (6).
【００７４】 ｌ＝ｌ0 （１−εt ） …（４） Ａ＝Ａ0 ｛１／（１−εt ）｝ …（５） σ＝σt ／（１−εt ） …（６） 図８はバンプ２０６の高さが１０μｍ、直径が２０μ
ｍ、硬度が４０Ｈｖの場合におけるバンプ１個当たりに
加えられた荷重とバンプの高さの変化を表すグラフであ
る。バンプ２０６を1.8 μｍの高さまで変形させるのに
３２（ｇ／bump）の荷重が必要であり、このときのバン
プ２０６の半径は式（５）より２４．５μｍとなる。こ
の図８に示す特性から判断して、この状態より荷重を大
きく増加させてもバンプ２０６には１μｍ以上の変形は
なく、所望の電気特性上ほぼ飽和した状態と考えて良い
と思われる。L = l 0 (1-ε t ) (4) A = A 0 {1 / (1-ε t )} (5) σ = σ t / (1-ε t ) (6) FIG. 8 shows that the bump 206 has a height of 10 μm and a diameter of 20 μm.
7 is a graph showing a change in the load applied to each bump and the height of the bump when m and hardness are 40 Hv. A load of 32 (g / bump) is required to deform the bump 206 to a height of 1.8 μm, and the radius of the bump 206 at this time is 24.5 μm according to the equation (5). Judging from the characteristics shown in FIG. 8, even if the load is greatly increased from this state, there is no deformation of the bump 206 of 1 μm or more, and it can be considered that the bump 206 is almost saturated in terms of desired electric characteristics.
【００７５】一方、誘電体膜２０３を構成するＢＣＢ膜
のヤング率は２．６（ＧＰａ）であり、荷重によるＢＣ
Ｂ膜のひずみεは下記式（７）により表される。On the other hand, the Young's modulus of the BCB film constituting the dielectric film 203 is 2.6 (GPa).
The strain ε of the B film is represented by the following equation (7).
【００７６】 ε＝Ｆ／ＥＳ …（７） ここで、εはひずみ、Ｆは荷重、Ｅはヤング率、Ｓは加
圧面積を表す。また、誘電体膜２０３の変形とバンプ２
０６の変形が同時に発生するため、誘電体膜２０３の加
圧面積Ｓは、加圧前の式（５）に従い変化する。Ε = F / ES (7) Here, ε represents strain, F represents load, E represents Young's modulus, and S represents a pressed area. Also, the deformation of the dielectric film 203 and the bump 2
Since the deformation 06 occurs at the same time, the pressurized area S of the dielectric film 203 changes according to the expression (5) before the pressurization.
【００７７】図９は、バンプ２０６の高さが１０μｍ、
直径が２０μｍ、硬度が４０Ｈｖの場合のバンプ一個当
たりに加えられた荷重と誘電体膜２０３を構成するＢＣ
Ｂ膜の変形化率を表したグラフを示す。ＢＣＢ膜の厚み
の変化は７％未満でほぼ一定になることがわかる。この
ＢＣＢ膜の厚みの変化が１０％以内であれば、ＢＣＢ膜
の厚みの変化が少なく、特性インピーダンスへの影響が
少ない。FIG. 9 shows that the height of the bump 206 is 10 μm,
The load applied per bump when the diameter is 20 μm and the hardness is 40 Hv and the BC constituting the dielectric film 203
4 is a graph showing the deformation ratio of the B film. It can be seen that the change in the thickness of the BCB film is almost constant at less than 7%. If the change in the thickness of the BCB film is within 10%, the change in the thickness of the BCB film is small, and the influence on the characteristic impedance is small.
【００７８】このように、導体膜上に形成する誘電体膜
２０３をＢＣＢ等からなる有機系樹脂より構成し、誘電
体膜２０３上に配線導体膜２０４を形成した配線基板２
１１上に複数の半導体チップ７をフェースダウンでバン
プ２０６を介して搭載した構成において、バンプ２０６
または配線基板２１１上の電極パッド２０５が誘電体膜
２０３の弾性変形量より大きく塑性変形するように構成
することにより、具体的には、上述のように、バンプ２
０６または電極パッド２０５の圧縮変形量がほぼ飽和し
た状態まで塑性変形させた状態で、誘電体膜２０３の厚
みの変化が１０％以下とするように構成することによ
り、２０μｍ〜３０μｍといった比較的厚い絶縁膜を容
易に形成することが可能となり、幅の広い線路で例えば
特性インピーダンス５０Ωといった線路の形成が可能と
なる。また、バンプ２０６の高さは飽和状態に圧縮され
たときの最小の値で一定となるが、このときバンプ２０
６下の配線導体膜２０４下の誘電体膜２０３の厚みの変
化を１０％以内とすることが可能となるため、バンプ部
分およびバンプ近傍の配線導体膜のインピーダンスをほ
ぼ設計値どおりに制御することが可能となり、高周波で
動作する高周波モジュールにおいて、安価に正確な特性
制御が可能な実装構造を提供でき、インピーダンス不整
合による誤動作の発生を無くすことが可能となる。特
に、図６（ａ）〜（ｆ）に示す製造方法によって、上述
のような優れた性能を有する高周波モジュールを容易に
実現することができる。As described above, the wiring board 2 having the dielectric film 203 formed on the conductor film made of the organic resin such as BCB and the wiring conductor film 204 formed on the dielectric film 203 is formed.
In a configuration in which a plurality of semiconductor chips 7 are mounted face down on bumps 11 via bumps 206, bumps 206
Alternatively, by configuring the electrode pad 205 on the wiring board 211 to be plastically deformed more than the elastic deformation of the dielectric film 203, specifically, as described above, the bump 2
The thickness of the dielectric film 203 is set to 10% or less in a state in which the deformation of the dielectric film 203 is plastically deformed until the amount of the compression deformation of the electrode pad 205 becomes substantially saturated. An insulating film can be easily formed, and a line having a characteristic impedance of, for example, 50Ω can be formed with a wide line. The height of the bump 206 is constant at the minimum value when the bump 206 is compressed to a saturated state.
6. Since the change in the thickness of the dielectric film 203 under the wiring conductor film 204 below 6 can be made within 10%, the impedance of the wiring conductor film in the bump portion and in the vicinity of the bump is controlled almost as designed. In a high-frequency module operating at a high frequency, it is possible to provide an inexpensive mounting structure capable of accurate characteristic control, and to eliminate the occurrence of malfunction due to impedance mismatch. In particular, the manufacturing method shown in FIGS. 6A to 6F can easily realize the high-frequency module having the excellent performance as described above.
【００７９】また、本実施形態では電極パッド２０５お
よびバンプ２０６の変形量が飽和した状態に圧縮変形し
たが、電極パッド２０５，２０８およびバンプ２０６の
いずれか一のみが飽和した状態に圧縮変形し、そのとき
誘電体膜２０３の厚みの変化が１０％以内であるものと
してもよい。In the present embodiment, the electrode pad 205 and the bump 206 are compressed and deformed to a state where the deformation amount is saturated. However, only one of the electrode pads 205 and 208 and the bump 206 is compressed and deformed to a state where the electrode pad 205 and the bump 206 are saturated. At that time, the change in the thickness of the dielectric film 203 may be within 10%.
【００８０】また、光硬化性絶縁樹脂２０９で半導体チ
ップ２０７を固定したが、半導体チップ２０７を加圧す
るとともに加熱して固着してもよい。Although the semiconductor chip 207 is fixed with the photocurable insulating resin 209, the semiconductor chip 207 may be fixed by applying pressure and heating.
【００８１】さらに電極パッド２０５，２０８がバンプ
２０６と同様にＡｕにより形成されてもよい。Further, the electrode pads 205 and 208 may be formed of Au similarly to the bump 206.
【００８２】また、配線基板２１１は、導体基板または
一主面に導体層を形成した絶縁基板上に誘電体膜を形成
したものでもよい。The wiring substrate 211 may be a conductor substrate or a substrate in which a dielectric film is formed on an insulating substrate having a conductor layer formed on one principal surface.
【００８３】また、配線導体膜２０４を形成する前の薄
膜は、誘電体膜２０３上に接地導体膜２０２の導体材料
と同一または異なった導体材料より形成してもよい。The thin film before forming the wiring conductor film 204 may be formed on the dielectric film 203 from the same or different conductor material as the conductor material of the ground conductor film 202.
【００８４】（第４の実施形態） 図１０は、第４の実施形態における半導体チップ中のバ
イポーラトランジスタの配線図である。また、図１１
（ａ）は、図１０中のバイポーラトランジスタ部分の構
造のみを拡大して示す平面図であり、図１１（ｂ）は図
１１（ａ）に示すＩ−Ｉ線における断面図である。(Fourth Embodiment) FIG. 10 is a wiring diagram of a bipolar transistor in a semiconductor chip according to a fourth embodiment. FIG.
FIG. 11A is an enlarged plan view showing only the structure of the bipolar transistor portion in FIG. 10, and FIG. 11B is a cross-sectional view taken along the line II shown in FIG.
【００８５】図１０及び図１１（ａ），（ｂ）に示すよ
うに、上記第３の実施形態における半導体チップ２０７
と同じ構成を有する半導体チップ２０７には、その内部
に搭載されたバイポーラトランジスタ５の各端子に接続
されるパッドが設けられている。すなわち、バイポーラ
トランジスタ５のベース端子５ｂに接続されるベースパ
ッド１と、コレクタ端子５ｃに接続されるコレクタパッ
ド２と、エミッタ端子５ｅに接続されるエミッタパッド
３ａ〜３ｆとが設けられている。As shown in FIGS. 10 and 11A and 11B, the semiconductor chip 207 in the third embodiment is described.
The semiconductor chip 207 having the same configuration as that described above is provided with a pad connected to each terminal of the bipolar transistor 5 mounted therein. That is, a base pad 1 connected to the base terminal 5b of the bipolar transistor 5, a collector pad 2 connected to the collector terminal 5c, and emitter pads 3a to 3f connected to the emitter terminal 5e are provided.
【００８６】さらに、本実施形態の特徴として、半導体
チップ２０７の４つのコーナー部には、バイポーラトラ
ンジスタ５の各端子には接続されていない４つのダミー
パッド４ａ〜４ｄが設けられている。本来、バイポーラ
トランジスタはエミッタ・ベース・ドレインの３端子の
構造であるから３つのパッドがあれば、基板との電気的
接続が可能である。ところが、本実施形態では、６つの
エミッタパッド３ａ〜３ｆに加えて４つのダミーパッド
４ａ〜４ｄを設け、合計１２個ものパッドを設けてい
る。このように、ダミーパッド４ａ〜４ｄを追加するな
どパッドの数を増やすことによってバンプ１個あたりの
荷重を減らすことができるので、それぞれのバンプに対
して加圧装置の制御可能な最低荷重よりも小さな荷重で
加圧することが可能になる。したがって、半導体チップ
２０７の搭載時に誘電体膜２０３が変形する前にバンプ
２０８を圧縮変形させることができ、誘電体膜２０３の
変形を抑制することができる。つまり、ダミーパッド４
ａ〜４ｆによりバンプの数を調整することで、誘電体膜
を変形させない適正な荷重を実現することができる。す
なわち、上記第３の実施形態では配線導体膜２０４にダ
ミーパッドを形成したが、本実施形態では半導体チップ
にダミーパッドを形成したものであり、このような構成
によっても、上記第３の実施形態と同様に、誘電体膜の
変形抑制作用が得られる。Further, as a feature of this embodiment, four dummy pads 4a to 4d not connected to the respective terminals of the bipolar transistor 5 are provided at the four corners of the semiconductor chip 207. Originally, a bipolar transistor has a three-terminal structure of an emitter, a base, and a drain, so if there are three pads, electrical connection to a substrate is possible. However, in this embodiment, four dummy pads 4a to 4d are provided in addition to the six emitter pads 3a to 3f, and a total of twelve pads are provided. As described above, the load per bump can be reduced by increasing the number of pads such as adding dummy pads 4a to 4d. Pressurization with a small load becomes possible. Therefore, the bump 208 can be compressed and deformed before the dielectric film 203 is deformed when the semiconductor chip 207 is mounted, and the deformation of the dielectric film 203 can be suppressed. That is, the dummy pad 4
By adjusting the number of bumps according to a to 4f, an appropriate load that does not deform the dielectric film can be realized. That is, in the third embodiment, the dummy pads are formed on the wiring conductor film 204. However, in the present embodiment, the dummy pads are formed on the semiconductor chip. In the same manner as described above, the effect of suppressing the deformation of the dielectric film can be obtained.
【００８７】なお、本実施形態ではエミッタ接地での使
用を想定して６つのエミッタパッド３ａ〜３ｆを設けて
いるが、このエミッタパッド３ａ〜３ｆによりエミッタ
のインダクタンスを減らすという効果も期待できる。In the present embodiment, six emitter pads 3a to 3f are provided on the assumption that the emitter is grounded. However, the effect of reducing the inductance of the emitter can be expected by these emitter pads 3a to 3f.
【００８８】また、どの端子にも接続されていないダミ
ーパッド４ａ〜４ｂは、信号線に影響を与えないように
なるべく半導体チップ２０７の周辺に持ってくるのが望
ましい。とくに、半導体チップ２０７の４つのコーナー
部に配置するのが荷重を安定に行う上からも効果的であ
る。It is desirable that dummy pads 4a-4b not connected to any terminal be brought around semiconductor chip 207 so as not to affect the signal lines. In particular, the arrangement at the four corners of the semiconductor chip 207 is effective from the viewpoint of stably performing the load.
【００８９】また、各バンプへの荷重が偏らないように
パッドはできるだけ対称に配置し、密度も均一であるの
が望ましい。図１０には示していないが、半導体チップ
２０７の電極パッドに対抗する基板側にもパッドを用意
し、また半導体チップ側の各電極パッドにはバンプを形
成してもよい。その場合、半導体チップ２０７のダミー
パッド４ａ〜４ｄに対応する基板側のパッドは、特にど
こにも接続されていないか、あるいは接地されているこ
とが望ましい。It is desirable that the pads are arranged as symmetrically as possible so that the load on each bump is not biased, and that the density is uniform. Although not shown in FIG. 10, pads may be prepared on the substrate side facing the electrode pads of the semiconductor chip 207, and bumps may be formed on each electrode pad on the semiconductor chip side. In this case, it is desirable that the pads on the substrate corresponding to the dummy pads 4a to 4d of the semiconductor chip 207 are not particularly connected to any part or are grounded.
【００９０】（第５の実施形態） 第５の実施形態は、図１９（ａ）〜（ｅ）に示す従来の
ＭＢＢプロセスの一部を改良し、誘電体膜の変形を抑制
する方法に関する。(Fifth Embodiment) The fifth embodiment relates to a method of improving a part of the conventional MBB process shown in FIGS. 19A to 19E and suppressing the deformation of the dielectric film.
【００９１】図１２は、第５の実施形態における半導体
装置の実装工程の一部を示し、従来のＭＢＢ工程中の図
１９（ｃ）に相当する工程を示す断面図である。つま
り、ＭＢＢ法で加圧される直前の半導体チップ３０８と
基板３００との間の一つの接続部の付近を拡大したもの
である。図１２において、符号と部材との関係は以下の
通りである。３００はＳｉ等の基板、３０１は基板３０
０の主面上に形成されたＡｕからなる接地導体膜、３０
２はＳｉＯ2 からなる誘電体膜、３０３は上記誘電体膜
３０２上に導電性材料を堆積した後パターニングして形
成された配線導体膜をそれぞれ示し、配線導体膜３０
３，接地導体膜３０１及び誘電体膜３０２によりマイク
ロストリップ線路が形成されている。なお、３０４は配
線導体膜３０３中の電極パッドを示す。３０８は化合物
半導体等で構成された高周波トランジスタを内蔵する半
導体チップを示し、その一部に電極パッド３０７が設け
られている。そして、電極パッド３０７は、バンプ３０
６を介して上記マイクロストリップ線路の配線導体膜３
０３上の電極パッド３０４に電気的に接続されている。
３０５は光硬化性絶縁樹脂を示し、この光硬化性絶縁樹
脂３０５により半導体チップ３０８が基板３００上に固
定され、かつ光硬化性絶縁樹脂３０５の収縮力によりバ
ンプ３０６による接続状態が強固なものとなっている。FIG. 12 is a cross-sectional view showing a part of the semiconductor device mounting process in the fifth embodiment and showing a process corresponding to FIG. 19C in the conventional MBB process. That is, the vicinity of one connecting portion between the semiconductor chip 308 and the substrate 300 immediately before being pressed by the MBB method is enlarged. In FIG. 12, the relationship between reference numerals and members is as follows. 300 is a substrate of Si or the like, 301 is a substrate 30
30, a ground conductor film made of Au formed on the main surface of
Numeral 2 denotes a dielectric film made of SiO2, and 303 denotes a wiring conductor film formed by depositing a conductive material on the dielectric film 302 and then patterning the same.
3. A microstrip line is formed by the ground conductor film 301 and the dielectric film 302. Reference numeral 304 denotes an electrode pad in the wiring conductor film 303. Reference numeral 308 denotes a semiconductor chip containing a high-frequency transistor made of a compound semiconductor or the like, and an electrode pad 307 is provided on a part of the semiconductor chip. The electrode pad 307 is connected to the bump 30
6, the wiring conductor film 3 of the microstrip line
03 is electrically connected to the electrode pad 304 on the substrate.
Reference numeral 305 denotes a photocurable insulating resin. The semiconductor chip 308 is fixed on the substrate 300 by the photocurable insulating resin 305, and the connection state by the bumps 306 is strong due to the contraction force of the photocurable insulating resin 305. Has become.
【００９２】本実施形態の特徴として、加圧冶具３１０
で半導体チップ３０８を加圧する際、ほとんどバンプ１
０６のみに電磁波３２０を照射してバンプ３０６の温度
を上げ、バンプ３０６を融解あるいは軟化させるように
している。あるいは、加圧治具３１０と基板３００の保
持具（図示せず）との間に超音波を印加することで、バ
ンプの温度を上昇させるようにしてもよい。As a feature of this embodiment, the pressing jig 310
When the semiconductor chip 308 is pressed with
The temperature of the bumps 306 is increased by irradiating only the electromagnetic waves 320 to the bumps 306 to melt or soften the bumps 306. Alternatively, the temperature of the bumps may be increased by applying ultrasonic waves between the pressing jig 310 and a holder (not shown) of the substrate 300.
【００９３】本実施形態では、このようなバンプ３０６
を軟化させる工程を追加することにより、加圧時にバン
プが変形しやすくなり、誘電体膜３０２を大きく変形さ
せることなく半導体チップを実装することが可能とな
る。なお、本実施形態の製造工程において、図１２に示
す工程以外の工程は、上記図１９（ａ）〜（ｅ）に示す
従来の実装工程と同様である。In the present embodiment, such a bump 306 is used.
Is added, the bumps are easily deformed under pressure, and the semiconductor chip can be mounted without significantly deforming the dielectric film 302. In the manufacturing process of the present embodiment, processes other than the process shown in FIG. 12 are the same as the conventional mounting process shown in FIGS. 19A to 19E.
【００９４】（第６の実施形態） 第６の実施形態は、実装する半導体チップの電極パッド
の構造を改良することにより、基板側の誘電体膜の変形
を抑制する方法に関する。(Sixth Embodiment) The sixth embodiment relates to a method for suppressing the deformation of the dielectric film on the substrate side by improving the structure of the electrode pads of the semiconductor chip to be mounted.
【００９５】図１３は、第６の実施形態における半導体
装置の実装工程の一部を示し、従来のＭＢＢ工程中の図
１９（ｃ）に相当する工程を示す断面図である。つま
り、ＭＢＢ法で加圧される直前の半導体チップ３０８と
基板３００との間の一つの接続部の付近を拡大したもの
である。図１３において、上述の第５の実施形態におけ
る図１２と同じ符号を付した部材はすでに説明した通り
であり、本実施形態においては説明を省略する。FIG. 13 is a cross-sectional view showing a part of the semiconductor device mounting process in the sixth embodiment and showing a process corresponding to FIG. 19C in the conventional MBB process. That is, the vicinity of one connecting portion between the semiconductor chip 308 and the substrate 300 immediately before being pressed by the MBB method is enlarged. In FIG. 13, members having the same reference numerals as those in FIG. 12 in the above-described fifth embodiment are the same as those described above, and a description thereof will be omitted in this embodiment.
【００９６】本実施形態の特徴は、半導体チップ３０８
の電極パッド３０７の下地として基板側の誘電体膜３０
２よりヤング率の小さい（柔らかい）緩衝膜３３０を設
けた点にある。すなわち、半導体チップ３０８を加圧す
る際、この緩衝膜３３０が先に弾性変形するので、基板
３００の誘電体膜３０２の変形を防止することができ
る。緩衝膜３３０には、例えばポリイミド膜等の有機系
の絶縁膜を用いているが、基板３００上の誘電体膜３０
２（本実施形態ではＢＣＢ膜）よりヤング率が小さく、
変形しやすいものであればよい。This embodiment is characterized in that the semiconductor chip 308
Substrate-side dielectric film 30 as a base for electrode pad 307 of FIG.
The point is that a (soft) buffer film 330 having a Young's modulus smaller than 2 is provided. That is, when the semiconductor chip 308 is pressurized, the buffer film 330 elastically deforms first, so that the deformation of the dielectric film 302 of the substrate 300 can be prevented. As the buffer film 330, an organic insulating film such as a polyimide film is used, but the dielectric film 30 on the substrate 300 is used.
2 (the BCB film in this embodiment) has a smaller Young's modulus,
Any material that is easily deformed may be used.
【００９７】（第７の実施形態） 第７の実施形態は、実装前のバンプの構造に工夫を加え
ることにより、基板側の誘電体膜の変形を抑制する方法
に関する。(Seventh Embodiment) The seventh embodiment relates to a method of suppressing deformation of the dielectric film on the substrate side by modifying the structure of the bump before mounting.
【００９８】図１４は、第７の実施形態における半導体
装置の実装工程の一部を示し、ＭＢＢ法で加圧される直
前の半導体チップ３０８と基板３００との間の一つの接
続部の付近を拡大したものである。図１４において、第
５の実施形態における図１２と同じ符号を付した部材は
すでに説明した通りであり、説明を省略する。FIG. 14 shows a part of the mounting process of the semiconductor device according to the seventh embodiment. The vicinity of one connecting portion between the semiconductor chip 308 and the substrate 300 immediately before being pressed by the MBB method is shown. It is an enlargement. In FIG. 14, members with the same reference numerals as in FIG. 12 in the fifth embodiment are as already described, and description thereof will be omitted.
【００９９】本実施形態の特徴は、バンプ３０６が内部
に空洞３４０を多く含む構造となっている点である。す
なわち、半導体チップ３０８を加圧する際、この空洞３
４０がつぶれてバンプがたやすく変形するために、基板
３００の誘電体膜３０２を変形させることなくＭＢＢ実
装が実現できる。このような空洞３４０を多く含むバン
プを作製するには、例えば有機溶剤に金属紛を混ぜたも
のをバンプに整形し、後に溶剤を気化させるなどして実
現できる。また、必ずしも空胴３４０でなくても、例え
ば多数の溝を形成したり、連続孔を有する多孔性のバン
プであってもよい。The feature of this embodiment is that the bump 306 has a structure including many cavities 340 therein. That is, when the semiconductor chip 308 is pressurized, the cavity 3
Since the 40 is crushed and the bump is easily deformed, MBB mounting can be realized without deforming the dielectric film 302 of the substrate 300. In order to manufacture a bump including many such cavities 340, for example, a mixture of an organic solvent and metal powder can be formed into bumps, and the solvent can be subsequently vaporized. Further, it is not always necessary to use the cavity 340, and for example, a porous bump having a large number of grooves or continuous holes may be used.
【０１００】（第８の実施形態） 第８の実施形態は、実装前の基板側の誘電体膜及び配線
導体膜の構造を工夫することにより、基板側の誘電体の
変形を抑制する方法に関する。(Eighth Embodiment) The eighth embodiment relates to a method of suppressing the deformation of the dielectric on the substrate side by devising the structures of the dielectric film and the wiring conductor film on the substrate side before mounting. .
【０１０１】図１５は第８の実施形態における実装前に
おけるＭＦＩＣの基板３００の一部を示す断面図であ
る。FIG. 15 is a sectional view showing a part of the substrate 300 of the MFIC before mounting according to the eighth embodiment.
【０１０２】本実施形態においても、Ｓｉ等の基板３０
０上に、接地導体膜３０１と、ＢＣＢ膜からなる誘電体
膜３０２と、Ａｕ膜等で構成された配線導体膜３０３と
が設けられている点は上記各実施形態における配線基板
の構造と同じである。しかし、本実施形態では、配線導
体膜３０３の電極パッド３０４が他の部分よりも上方に
位置するように、つまりチップ実装時の加圧で変形し膜
厚が減少することを見込んで、誘電体膜３０２のうち電
極パッド３０４下方に位置する部分を他の部分よりもあ
らかじめ厚く形成している。すなわち、実装時の加圧に
よる誘電体膜３０２の変形後、電極パッド３０４下方に
おける誘電体膜３０２の厚さが他の部分における厚さと
ほぼ同一になり、インピーダンスの乱れを減少すること
ができる。誘電体膜３０２をこのような形状にしておく
には、たとえば、あらかじめ厚く誘電体膜３０２を形成
しておき、エッチングにより、誘電体膜３０２のうち電
極パッド３０４下方の部分を除く部分を選択的に除去す
ることで容易に実現できる。Also in this embodiment, the substrate 30 made of Si or the like is used.
The point that a ground conductor film 301, a dielectric film 302 made of a BCB film, and a wiring conductor film 303 made of an Au film or the like are provided on the substrate 0 is the same as the structure of the wiring substrate in each of the above embodiments. It is. However, in the present embodiment, it is expected that the electrode pad 304 of the wiring conductor film 303 is located above the other portion, that is, the electrode pad 304 is deformed by pressure during chip mounting and the film thickness is reduced. A portion of the film 302 located below the electrode pad 304 is formed thicker in advance than other portions. That is, after the deformation of the dielectric film 302 due to the pressure during mounting, the thickness of the dielectric film 302 below the electrode pad 304 becomes substantially the same as the thickness of the other portions, and the disturbance of impedance can be reduced. In order to form the dielectric film 302 into such a shape, for example, a thick dielectric film 302 is formed in advance, and a portion of the dielectric film 302 except for a portion below the electrode pad 304 is selectively etched. Can be easily realized.
【０１０３】（第９の実施形態） 第９の実施形態は、誘電体膜の電極パッド以外の部分に
圧力を加えることにより、電極パッドにおける誘電体膜
の変形を抑制する方法に関する。Ninth Embodiment The ninth embodiment relates to a method of suppressing deformation of a dielectric film in an electrode pad by applying pressure to a portion other than the electrode pad of the dielectric film.
【０１０４】図１６は、第９の実施形態における半導体
装置の実装工程の一部を示し、ＭＢＢ法で加圧される直
前の半導体チップ３０８と基板３００との間の一つの接
続部の付近を拡大したものである。図１６において、第
５の実施形態における図１２と同じ符号を付した部材は
すでに説明した通りであり、説明を省略する。FIG. 16 shows a part of the semiconductor device mounting process according to the ninth embodiment. The vicinity of one connecting portion between the semiconductor chip 308 and the substrate 300 immediately before being pressed by the MBB method is shown. It is an enlargement. In FIG. 16, members with the same reference numerals as in FIG. 12 in the fifth embodiment are as already described, and description thereof will be omitted.
【０１０５】本実施形態の特徴は、半導体チップ３０８
の電極パッド３０４の両脇に支持柱３６０を設けた点に
ある。この支持柱３６０は、電極パッド３０７とバンプ
３０６と電極パッド３０４との高さの合計よりも高く、
かつ、基板３００上の誘電体膜３０２よりも十分堅い材
料で構成する。加圧時には、この支持体３６０が先に誘
電体膜３０２を押し下げて変形させるので、誘電体膜３
０２の両支持柱３６０間の部分では電極パッド３０４を
上方に押し上げる力が生じる。そして、電極パッド３０
４を押し上げる力とバンプ３０６から加わる圧力とが釣
り合うことにより、誘電体膜３０２の変形が可及的に抑
制される。なお、支持柱３６０の下方における誘電体膜
３０２の膜厚は薄くなってしまうが、支持柱３６０が当
接する部分に配線導体膜が存在しないようにあらかじめ
設計しておけば問題ない。This embodiment is characterized in that the semiconductor chip 308
In that support columns 360 are provided on both sides of the electrode pad 304. This support column 360 is higher than the total height of the electrode pad 307, the bump 306, and the electrode pad 304,
Further, it is made of a material that is sufficiently harder than the dielectric film 302 on the substrate 300. At the time of pressurization, the support 360 presses down and deforms the dielectric film 302 first.
In a portion between the two support columns 360, a force for pushing up the electrode pad 304 is generated. Then, the electrode pad 30
4 is balanced with the pressure applied from the bump 306, whereby the deformation of the dielectric film 302 is suppressed as much as possible. Although the thickness of the dielectric film 302 below the support pillar 360 becomes thinner, there is no problem if the wiring conductor film is designed in advance so that the wiring conductor film does not exist in a portion where the support pillar 360 contacts.
【０１０６】（第１０の実施形態） 第１０の実施形態は、電極パッド部の構造を改良するこ
とにより、誘電体膜の変形を抑制する方法に関する。(Tenth Embodiment) The tenth embodiment relates to a method for suppressing deformation of a dielectric film by improving the structure of an electrode pad portion.
【０１０７】図１７は、第１０の実施形態における半導
体装置の実装工程の一部を示し、ＭＢＢ法で加圧される
直前の半導体チップ３０８と基板３００との間の一つの
接続部の付近を拡大したものである。図１７において、
第５の実施形態における図１２と同じ符号を付した部材
はすでに説明した通りであり、説明を省略する。FIG. 17 shows a part of the mounting process of the semiconductor device according to the tenth embodiment. The vicinity of one connecting portion between the semiconductor chip 308 and the substrate 300 immediately before being pressed by the MBB method is shown. It is an enlargement. In FIG.
Members in the fifth embodiment denoted by the same reference numerals as in FIG. 12 are as already described, and the description is omitted.
【０１０８】本実施形態では、基板３００上にエアブリ
ッジ技術によって電極パッド部３０４の下部に空洞３７
０を形成する。このような空胴３７０をあらかじめ形成
しておくことで、加圧時にまずこのエアブリッジ部の空
胴３７０が簡単に潰れるため、誘電体膜３０２の変形を
抑制することが可能になる。In this embodiment, the cavity 37 is formed below the electrode pad 304 on the substrate 300 by the air bridge technique.
0 is formed. By forming such a cavity 370 in advance, the cavity 370 of the air bridge portion is first easily collapsed at the time of pressurization, so that deformation of the dielectric film 302 can be suppressed.
【０１０９】なお、半導体チップの電極パッドの構造を
エアブリッジ状にしても同様の効果が得られる。The same effect can be obtained even if the structure of the electrode pads of the semiconductor chip is air-bridged.
【０１１０】（第１１の実施形態） 第１１の実施形態は、電極パッド部の構造を改良するこ
とにより、誘電体膜の変形を抑制する方法に関する。(Eleventh Embodiment) The eleventh embodiment relates to a method for suppressing deformation of a dielectric film by improving the structure of an electrode pad portion.
【０１１１】図２０（ａ），（ｂ）は、第１１の実施形
態における半導体装置の実装工程の一部を示し、ＭＢＢ
法で加圧された後の半導体チップ３０８と基板３００と
の間の一つの接続部の付近を拡大した断面図及び配線導
体膜３０３の形状を示す平面図である。図２０（ａ），
（ｂ）において、第５の実施形態における図１２と同じ
符号を付した部材についてはすでに説明した通りであ
り、説明を省略する。FIGS. 20A and 20B show a part of the semiconductor device mounting process according to the eleventh embodiment.
3A and 3B are an enlarged cross-sectional view of the vicinity of one connection portion between a semiconductor chip 308 and a substrate 300 after being pressed by a method, and a plan view showing a shape of a wiring conductor film 303. FIG. 20 (a),
In (b), members having the same reference numerals as those in FIG. 12 in the fifth embodiment are as already described, and description thereof will be omitted.
【０１１２】本実施形態では、誘電体膜３０２の変形を
抑制する手段は講じていない。その代わりに、配線導体
膜３０３の幅Ｗを誘電体膜３０２の厚みｈの変化を見込
んで特性インピーダンスを一定に保つことができるよう
な形状としておく。具体的には、例えばＢＣＢ膜で構成
される誘電体膜３０２の厚みが２０μｍ程度のとき、特
性インピーダンス５０Ωのマイクロストリップ線路であ
れば、Ｗ＝２．６ｈの関係が成立する形状としておく。
半導体チップ３０８搭載前には誘電体膜３０２の厚みが
ｈ１で、半導体チップ３０８の搭載後には接続部におけ
る誘電体膜３０２の厚みがｈ２に変化したものとする。
このとき、Ｗ１＝２．６ｈ１，Ｗ２＝２．６ｈ２の関係
がいずれも成立するように、配線導体膜３０３の形状を
定めておくことにより、特性インピーダンスを一定に保
持することができる。言い換えると、配線導体膜３０３
の大部分の領域における幅Ｗ１に対して、電極パッド部
３０４の幅Ｗ２は変形後の厚みの減小を見込んで他の部
分よりも狭くしておく。In this embodiment, no means for suppressing the deformation of the dielectric film 302 is taken. Instead, the width W of the wiring conductor film 303 is formed in such a shape that the characteristic impedance can be kept constant in consideration of a change in the thickness h of the dielectric film 302. More specifically, for example, when the thickness of the dielectric film 302 composed of a BCB film is about 20 μm, a microstrip line having a characteristic impedance of 50Ω is configured to have a relationship of W = 2.6h.
Before the semiconductor chip 308 is mounted, the thickness of the dielectric film 302 is assumed to be h1, and after the semiconductor chip 308 is mounted, it is assumed that the thickness of the dielectric film 302 at the connection portion is changed to h2.
At this time, the characteristic impedance can be kept constant by defining the shape of the wiring conductor film 303 so that both the relations of W1 = 2.6h1 and W2 = 2.6h2 are satisfied. In other words, the wiring conductor film 303
The width W2 of the electrode pad portion 304 is made narrower than the other portions in view of the reduction in thickness after deformation, with respect to the width W1 in most of the region.
【０１１３】本実施形態では、誘電体膜の変形に起因す
る誘電率の変化を許容しながら、その変化に応じて配線
導体膜３０３の平面形状を定めておくことで、特性イン
ピーダンスを一定に保持することができる。なお、配線
導体膜３０３の幅の狭い部分は極めて一部に限られるの
で、マイクロストリップ線路の導体損にはほとんど悪影
響を与えない。In the present embodiment, the characteristic impedance is kept constant by allowing the change in the dielectric constant due to the deformation of the dielectric film, and determining the planar shape of the wiring conductor film 303 according to the change. can do. It should be noted that the narrow portion of the wiring conductor film 303 is extremely limited to only a small portion, so that the conductor loss of the microstrip line has almost no adverse effect.
【０１１４】なお、上記第３〜第１０の実施形態の構造
に加えて、本実施形態のような配線導体膜を誘電体膜の
厚みの変化を考慮した形状にしておくこともできる。す
なわち、それらの実施形態においても、誘電体膜の厚み
の変化がわずかに生じうるので、例えば厚みの変化が５
％であれば、電極パッド部における配線導体膜の幅を他
の部分よりも５％狭くしておくことにより、特性インピ
ーダンスをより微細に調整し、極めて良好な高周波特性
を発揮することができる。Note that, in addition to the structures of the third to tenth embodiments, the wiring conductor film as in the present embodiment can be formed in a shape in consideration of a change in the thickness of the dielectric film. That is, also in these embodiments, a slight change in the thickness of the dielectric film can occur.
%, The characteristic impedance can be more finely adjusted and extremely good high-frequency characteristics can be exhibited by making the width of the wiring conductor film in the electrode pad portion 5% narrower than the other portions.
【０１１５】[0115]
【発明の効果】本発明の半導体装置によれば、高周波ト
ランジスタを搭載しＭＢＢ法により形成される半導体装
置において、接続部における半導体チップ下面と誘電体
膜上面との間の寸法変化を当該箇所における誘電膜の厚
みの変化りも小さくする構成としたので、ほぼ設計通り
のインピーダンス値を有するマイクロストリップ線路を
備えた半導体装置の提供を図ることができる。According to the semiconductor device of the present invention, in a semiconductor device mounted with a high-frequency transistor and formed by the MBB method, a dimensional change between the lower surface of the semiconductor chip and the upper surface of the dielectric film at the connection portion is measured. Since the variation in the thickness of the dielectric film is also reduced, it is possible to provide a semiconductor device having a microstrip line having an impedance value substantially as designed.
【０１１６】本発明の半導体装置の製造方法によれば、
高周波トランジスタを搭載した半導体装置をＭＢＢ実装
により形成するようにした半導体装置の製造方法におい
て、半導体チップ側の電極と基板側の配線導体膜との接
続部の下方における誘電体膜の変形を抑制しながらバン
プのみを大きく塑性変形させるようにしたので、ほぼ設
計通りのインピーダンス値を有するマイクロストリップ
線路を備えた半導体装置を安価に製造することができ
る。According to the method of manufacturing a semiconductor device of the present invention ,
In a method of manufacturing a semiconductor device in which a semiconductor device on which a high-frequency transistor is mounted is formed by MBB mounting, deformation of a dielectric film below a connection portion between an electrode on a semiconductor chip side and a wiring conductor film on a substrate side is suppressed. Since only the bumps are largely plastically deformed, a semiconductor device having a microstrip line having an impedance value substantially as designed can be manufactured at low cost.
【図１】第１の実施形態に係るＭＦＩＣの断面図であ
る。FIG. 1 is a sectional view of an MFIC according to a first embodiment.
【図２】ＢＣＢの化学式、ＢＣＢモノマーの化学式、Ｂ
ＣＢ重合体の構造をそれぞれ示す図である。FIG. 2. Chemical formula of BCB, chemical formula of BCB monomer, B
It is a figure which shows the structure of a CB polymer, respectively.
【図３】第２の実施形態に係るＭＦＩＣの一部を示す断
面図である。FIG. 3 is a sectional view showing a part of an MFIC according to a second embodiment.
【図４】第３の実施形態に係る配線基板の断面図であ
る。FIG. 4 is a cross-sectional view of a wiring board according to a third embodiment.
【図５】第３の実施形態におけるＭＦＩＣの断面図であ
る。FIG. 5 is a sectional view of an MFIC according to a third embodiment.
【図６】第３の実施形態に係るＭＦＩＣの製造工程を示
す断面図である。FIG. 6 is a cross-sectional view illustrating a process of manufacturing the MFIC according to the third embodiment.
【図７】第３の実施形態に係るバンプを構成するＡｕの
冷間加工時における硬度とひずみとに関する特性図であ
る。FIG. 7 is a characteristic diagram relating to hardness and strain during cold working of Au constituting a bump according to a third embodiment.
【図８】第３の実施形態においてバンプ１個当たりに加
えられた荷重とバンプの高さの変化を示す特性図であ
る。FIG. 8 is a characteristic diagram showing a change in load applied to each bump and a change in height of the bump in the third embodiment.
【図９】第３の実施形態においてバンプ１個当たりに加
えられた荷重とＢＣＢ膜からなる誘電体膜の厚みの変化
とを示す特性図である。FIG. 9 is a characteristic diagram showing a load applied per bump and a change in a thickness of a dielectric film formed of a BCB film in the third embodiment.
【図１０】第４の実施形態における半導体チップの平面
図である。FIG. 10 is a plan view of a semiconductor chip according to a fourth embodiment.
【図１１】第４の実施形態におけるバイポーラトランジ
スタの部分を拡大して示す平面図及び断面図である。FIGS. 11A and 11B are an enlarged plan view and a cross-sectional view illustrating a bipolar transistor according to a fourth embodiment; FIGS.
【図１２】第５の実施形態におけるＭＦＩＣの実装工程
中のバンプに圧力を印加する直前の状態を示す断面図で
ある。FIG. 12 is a cross-sectional view illustrating a state immediately before pressure is applied to a bump during a mounting process of an MFIC according to a fifth embodiment.
【図１３】第６の実施形態におけるＭＦＩＣの実装工程
中のバンプに圧力を印加する直前の状態を示す断面図で
ある。FIG. 13 is a cross-sectional view showing a state immediately before pressure is applied to a bump during a mounting process of an MFIC according to a sixth embodiment.
【図１４】第７の実施形態におけるＭＦＩＣの実装工程
中のバンプに圧力を印加する直前の状態を示す断面図で
ある。FIG. 14 is a cross-sectional view illustrating a state immediately before pressure is applied to a bump during a mounting process of an MFIC according to a seventh embodiment.
【図１５】第８の実施形態におけるＭＦＩＣの基板の一
部を示す断面図である。FIG. 15 is a cross-sectional view showing a part of a substrate of an MFIC according to an eighth embodiment.
【図１６】第９の実施形態におけるＭＦＩＣの実装工程
中のバンプに圧力を印加している状態を示す断面図であ
る。FIG. 16 is a cross-sectional view illustrating a state in which pressure is applied to bumps during a process of mounting an MFIC according to a ninth embodiment.
【図１７】第１０の実施形態におけるＭＦＩＣの基板の
一部を示す断面図である。FIG. 17 is a cross-sectional view showing a part of the substrate of the MFIC according to the tenth embodiment.
【図１８】従来のＭＦＩＣの断面図である。FIG. 18 is a sectional view of a conventional MFIC.
【図１９】従来のＭＢＢ法による工程を示す断面図であ
る。FIG. 19 is a cross-sectional view showing a step by a conventional MBB method.
【図２０】第１１の実施形態におけるＭＦＩＣの実装工
程中のバンプに圧力を印加した直後の状態を示す断面図
である。FIG. 20 is a cross-sectional view showing a state immediately after pressure is applied to a bump during a mounting process of the MFIC in the eleventh embodiment.
１ ベースパッド ２ コレクタパッド ３ａ〜３ｆ エミッタパッド ４ａ〜４ｄ ダミーパッド ５ トランジスタ ５ｂ ベース端子 ５ｃ コレクタ端子 ５ｅ エミッタ端子 １００ 基板 １０１ 接地導体膜 １０２ 誘電体膜 １０３ 配線導体膜 １０４ 電極パッド １０５ 光硬化性絶縁樹脂 １０６ バンプ １０７ 電極パッド １０８ 半導体チップ １１０ 加圧治具 １１１ 紫外線 １２０ 電磁波 １３０ 緩衝膜 １４０ 空洞 １６０ 支持柱 １７０ 空洞 DESCRIPTION OF SYMBOLS 1 Base pad 2 Collector pad 3a-3f Emitter pad 4a-4d Dummy pad 5 Transistor 5b Base terminal 5c Collector terminal 5e Emitter terminal 100 Substrate 101 Ground conductor film 102 Dielectric film 103 Wiring conductor film 104 Electrode pad 105 Photocurable insulating resin 106 Bump 107 Electrode pad 108 Semiconductor chip 110 Pressing jig 111 Ultraviolet ray 120 Electromagnetic wave 130 Buffer film 140 Cavity 160 Support column 170 Cavity
フロントページの続き (72)発明者 井上 薫 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (56)参考文献 特開 平７−74285（ＪＰ，Ａ) 特開 平４−229691（ＪＰ，Ａ) 特開 平７−235741（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 H01L 25/00 - 25/18 Continuation of the front page (72) Inventor Kaoru Inoue 1-1, Sachimachi, Takatsuki City, Osaka Prefecture Inside Matsushita Electronics Corporation (56) References JP-A-7-74285 (JP, A) JP-A-4-229969 (JP, A) JP-A-7-235741 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/60 H01L 25/00-25/18
Claims (20)
板と、 上記下地導体膜の上に形成された誘電体膜と、 上記誘電体膜上に形成され上記下地導体膜及び誘電体膜
と共にマイクロストリップ線路を構成する配線導体膜
と、 高周波用トランジスタと該高周波用トランジスタに接続
される電極とを有し、 上記基板上の上記配線導体膜の一部に上記電極が接続さ
れるようにフェースダウンで搭載された半導体チップ
と、 上記電極と上記配線導体膜との接続部に介設され両者を
接続するためのバンプとを備えるとともに、 上記半導体チップを上記基板上に搭載した後において、
上記接続部における上記半導体チップの下面と上記誘電
体膜の上面との間の寸法の上記半導体チップ搭載前の寸
法からの変化量が、上記接続部下方における上記誘電体
膜の厚みの上記半導体チップ搭載前の厚みからの変化量
よりも大きいことを特徴とする半導体装置。A substrate having at least a part of a base conductor film; a dielectric film formed on the base conductor film; and a microstructure formed on the dielectric film together with the base conductor film and the dielectric film. A wiring conductor film forming a strip line; a high-frequency transistor; and an electrode connected to the high-frequency transistor, and a face-down so that the electrode is connected to a part of the wiring conductor film on the substrate. A semiconductor chip mounted on the substrate, and a bump provided for connecting the electrode and the wiring conductor film and connected to each other, and after mounting the semiconductor chip on the substrate,
The amount of change in the dimension between the lower surface of the semiconductor chip and the upper surface of the dielectric film in the connection portion from the size before mounting the semiconductor chip is the thickness of the dielectric film below the connection portion in the semiconductor chip. A semiconductor device characterized by being larger than an amount of change from a thickness before mounting.
ち少なくともいずれか１つを含む有機材料で構成されて
いることを特徴とする半導体装置。2. The semiconductor device according to claim 1 , wherein said dielectric film is made of an organic material containing at least one of BCB, polyimide and acrylic.
成されていることを特徴とする半導体装置。3. The semiconductor device according to claim 1 , wherein both the bump and the electrode are made of a metal containing Au.
て、 上記バンプ及び電極のうち少なくともいずれか一方の変
形量が飽和した状態まで圧縮変形したときの上記誘電体
膜の厚みの変化が１０％以下であることを特徴とする半
導体装置。4. The semiconductor device according to claim 1 , wherein a change in the thickness of the dielectric film when the deformation amount of at least one of the bump and the electrode is compressed to a saturated state is 10%. A semiconductor device characterized by the following.
一方に、信号及び電力の伝送には寄与しない衝撃緩衝用
のダミーパッドが設けられていることを特徴とする半導
体装置。5. The semiconductor device according to claim 1 , wherein at least one of the electrode and the wiring conductor film is provided with a shock-absorbing dummy pad that does not contribute to signal and power transmission. A semiconductor device characterized by the above-mentioned.
周辺部に配設されていることを特徴とする半導体装置。6. The semiconductor device according to claim 5 , wherein the shock-absorbing dummy pad is provided at a peripheral portion of the semiconductor chip.
おいて、 上記半導体チップと上記配線導体膜との間に介設され、
上記半導体チップ搭載荷重以下の荷重で変形が可能で信
号及び電力の伝送には寄与しないダミーバンプをさらに
備えていることを特徴とする半導体装置。7. The semiconductor device according to claim 1, 5 or 6, wherein interposed between the semiconductor chip and the wiring conductor layer,
A semiconductor device, further comprising a dummy bump that can be deformed by a load equal to or less than the semiconductor chip mounting load and does not contribute to signal and power transmission.
μｍ以下であることを特徴とする半導体装置。8. The semiconductor device according to claim 1 , wherein said bump has a thickness of 5 after said semiconductor chip is mounted.
A semiconductor device having a thickness of not more than μm.
であることを特徴とする半導体装置。9. The semiconductor device according to claim 1 , wherein said high-frequency transistor has an operating frequency of 10 GHz or more.
導体膜との接続部を含む領域に介在する光硬化収縮性絶
縁樹脂により接着されていることを特徴とする半導体装
置。10. The semiconductor device according to claim 1 , wherein the semiconductor chip and the substrate are bonded by a photo-curing and shrinkable insulating resin interposed in a region including a connection portion between the electrode and the wiring conductor film. A semiconductor device.
び配線導体膜のうち少なくともいずれか一方の下に上記
誘電体膜よりヤング率の小さな材料よりなる緩衝層が配
設されていることを特徴とする半導体装置。11. The semiconductor device according to claim 1 , wherein a Young's modulus of the connection portion between the electrode and the wiring conductor film is lower than that of the dielectric film below at least one of the electrode and the wiring conductor film. A semiconductor device comprising a buffer layer made of a material.
び配線導体膜のうち少なくともいずれか一方の下に空胴
が設けられていることを特徴とする半導体装置。12. The semiconductor device according to claim 1 , wherein a cavity is provided below at least one of the electrode and the wiring conductor film at a connection portion between the electrode and the wiring conductor film. Characteristic semiconductor device.
ことを特徴とする半導体装置。13. The semiconductor device according to claim 1 , wherein the bump has at least one void inside.
少なくとも２か所に設けられ、上記誘電体膜を構成する
材料よりもヤング率の大きな材料からなり上記電極，バ
ンプ及び配線導体膜の合計厚みよりも大きな高さ寸法を
有する支持体をさらに備えていることを特徴とする半導
体装置。14. The semiconductor device according to claim 1 , wherein the semiconductor chip is provided in the vicinity of the connection portion and at least two places sandwiching the connection portion, and has a Young's modulus larger than that of the material forming the dielectric film. A semiconductor device further comprising a support made of a material and having a height dimension larger than the total thickness of the electrodes, bumps, and wiring conductor films.
工程と、 上記下地導体膜の上に有機樹脂からなる誘電体膜を形成
する第２の工程と、 上記誘電体膜の上に配線導体膜を形成し、上記下地導体
膜，上記誘電体膜及び配線導体膜によりマイクロストリ
ップ線路を形成する第３の工程と、 高周波用トランジスタと該トランジスタに接続される電
極とを有する半導体チップを準備する第４の工程と、 上記電極及び配線導体膜のうち少なくとも一方の表面上
にバンプを形成する第５の工程と、 上記半導体チップの電極と上記基板の配線導体膜とを対
峙させて、両者の接続部において上記電極と配線導体膜
とを位置合わせする第６の工程と、 上記電極と上記配線導体膜とを上記バンプを介して接触
させてから、上記半導体チップを下方に加圧しかつ加熱
して上記バンプを変形量がほぼ飽和する状態まで圧縮変
形させる第７の工程とを備え、 上記第５の工程では、上記第７の工程における上記誘電
体膜の厚みの変化が１０％以下の時に上記バンプの変形
量がほぼ飽和するような特性を有する材料で上記バンプ
を形成することを特徴とする半導体装置の製造方法。15. A first step of depositing a base conductor film on a substrate, a second step of forming a dielectric film made of an organic resin on the base conductor film, and A third step of forming a wiring conductor film and forming a microstrip line by the base conductor film, the dielectric film and the wiring conductor film; and forming a semiconductor chip having a high-frequency transistor and an electrode connected to the transistor. A fourth step of preparing; a fifth step of forming a bump on at least one surface of the electrode and the wiring conductor film; and opposing the electrode of the semiconductor chip and the wiring conductor film of the substrate. A sixth step of aligning the electrode and the wiring conductor film at the connection portion between them, and contacting the electrode with the wiring conductor film via the bumps; And heating the bump to compressively deform the bump until the deformation is substantially saturated. In the fifth step, the change in the thickness of the dielectric film in the seventh step is 10%. A method of manufacturing a semiconductor device, comprising: forming a bump with a material having such characteristics that the amount of deformation of the bump is substantially saturated in the following cases.
工程と、 上記下地導体膜の上に有機樹脂からなる誘電体膜を形成
する第２の工程と、 上記誘電体膜の上に配線導体膜を形成し、上記下地導体
膜，上記誘電体膜及び配線導体膜によりマイクロストリ
ップ線路を形成する第３の工程と、 高周波用トランジスタと該トランジスタに接続される電
極とを有する半導体チップを準備する第４の工程と、 上記電極及び配線導体膜のうち少なくとも一方の表面上
にバンプを形成する第５の工程と、 上記基板を上記配線導体膜が上方に向くように設置し
て、上記基板上に硬化収縮機能を有する液状の絶縁樹脂
を塗布する第６の工程と、 上記半導体チップの電極と上記基板の配線導体膜とを対
峙させて、両者の接続部において上記電極と配線導体膜
とを位置合わせする第７の工程と、 上記電極と上記配線導体膜とを上記バンプを介して接触
させてから、上記半導体チップを下方に加圧して上記バ
ンプを変形量がほぼ飽和する状態まで圧縮変形させる第
８の工程と、 上記絶縁樹脂を硬化させる第９の工程とを備え、 上記第５の工程では、上記第８の工程における上記誘電
体膜の厚みの変化が１０％以下の時に上記バンプの変形
量がほぼ飽和するような特性を有する材料で上記バンプ
を形成することを特徴とする半導体装置の製造方法。16. A first step of depositing a base conductor film on a substrate, a second step of forming a dielectric film made of an organic resin on the base conductor film, and A third step of forming a wiring conductor film and forming a microstrip line by the base conductor film, the dielectric film and the wiring conductor film; and forming a semiconductor chip having a high-frequency transistor and an electrode connected to the transistor. A fourth step of preparing; a fifth step of forming a bump on at least one surface of the electrode and the wiring conductor film; and setting the substrate so that the wiring conductor film faces upward, A sixth step of applying a liquid insulating resin having a curing / shrinking function on the substrate; and opposing the electrode of the semiconductor chip and the wiring conductor film of the substrate at a connection portion between the electrodes. And A seventh step of aligning, and after the electrode and the wiring conductor film are brought into contact with each other via the bump, the semiconductor chip is pressed downward to compress and deform the bump until the deformation is substantially saturated. An eighth step of curing the insulating resin; and a ninth step of curing the insulating resin. In the fifth step, when the change in the thickness of the dielectric film in the eighth step is 10% or less, the bump is formed. Forming the bumps from a material having such characteristics that the amount of deformation of the bumps is substantially saturated.
工程と、 上記下地導体膜の上に有機樹脂からなる誘電体膜を形成
する第２の工程と、 上記誘電体膜の上に配線導体膜を形成し、上記下地導体
膜，上記誘電体膜及び配線導体膜によりマイクロストリ
ップ線路を形成する第３の工程と、 高周波用トランジスタと該トランジスタに接続される電
極とを有する半導体チップを準備する第４の工程と、 上記電極及び配線導体膜のうち少なくとも一方の表面上
にバンプを形成する第５の工程と、 上記基板を上記配線導体膜が上方に向くように設置し
て、上記基板上に硬化収縮機能を有する液状の絶縁樹脂
を塗布する第６の工程と、 上記半導体チップの電極と上記基板の配線導体膜とを対
峙させて、両者の接続部において上記電極と配線導体膜
とを位置合わせする第７の工程と、 上記電極と上記配線導体膜とを上記バンプを介して接触
させてから、上記半導体チップを下方に加圧して上記バ
ンプを変形量がほぼ飽和する状態まで圧縮変形させる第
８の工程と、 上記絶縁樹脂を硬化させる第９の工程とを備え、 上記第８の工程では、上記半導体チップを下方に加圧す
るとほぼ同時に上記バンプを軟化させて上記バンプを圧
縮変形することを特徴とする半導体装置の製造方法。17. A first step of depositing a base conductor film on a substrate, a second step of forming a dielectric film made of an organic resin on the base conductor film, and A third step of forming a wiring conductor film and forming a microstrip line by the base conductor film, the dielectric film and the wiring conductor film; and forming a semiconductor chip having a high-frequency transistor and an electrode connected to the transistor. A fourth step of preparing; a fifth step of forming a bump on at least one surface of the electrode and the wiring conductor film; and setting the substrate so that the wiring conductor film faces upward, A sixth step of applying a liquid insulating resin having a curing / shrinking function on the substrate; and opposing the electrode of the semiconductor chip and the wiring conductor film of the substrate, and connecting the electrode and the wiring conductor film at a connection portion therebetween. And A seventh step of aligning, and after the electrode and the wiring conductor film are brought into contact with each other via the bump, the semiconductor chip is pressed downward to compress and deform the bump until the deformation is substantially saturated. An eighth step of curing the insulating resin; and a ninth step of curing the insulating resin. In the eighth step, when the semiconductor chip is pressed downward, the bump is softened almost simultaneously with the compression deformation of the bump. A method of manufacturing a semiconductor device.
法において、 上記第５の工程では、Ａｕを含む金属を用いて上記バン
プを形成し、 上記第８の工程では、加圧とほぼ同時に上記半導体チッ
プ−基板間に超音波を印加することを特徴とする半導体
装置の製造方法。18. The method of manufacturing a semiconductor device according to claim 17, wherein in the fifth step, the bump is formed using a metal containing Au, and in the eighth step, the bump is formed almost simultaneously with pressurization. A method for manufacturing a semiconductor device, comprising applying ultrasonic waves between a semiconductor chip and a substrate.
法において、 上記第５の工程では、Ａｕを含む金属を用いて上記バン
プを形成し、 上記第８の工程では、加圧とほぼ同時に上記バンプに電
磁波を照射することを特徴とする半導体装置の製造方
法。19. The method for manufacturing a semiconductor device according to claim 17, wherein in the fifth step, the bump is formed using a metal containing Au, and in the eighth step, the bump is formed almost simultaneously with pressurization. A method of manufacturing a semiconductor device, comprising irradiating an electromagnetic wave to a bump.
工程と、 上記下地導体膜の上に有機樹脂からなる誘電体膜を形成
する第２の工程と、 上記誘電体膜の上に配線導体膜を形成し、上記下地導体
膜，上記誘電体膜及び配線導体膜によりマイクロストリ
ップ線路を形成する第３の工程と、 高周波用トランジスタと該トランジスタに接続される電
極とを有する半導体チップを準備する第４の工程と、 上記電極及び配線導体膜のうち少なくとも一方の表面上
にバンプを形成する第５の工程と、 上記基板を上記配線導体膜が上方に向くように設置し
て、上記基板上に硬化収縮機能を有する液状の絶縁樹脂
を塗布する第６の工程と、 上記半導体チップの電極と上記基板の配線導体膜とを対
峙させて、両者の接続部において上記電極と配線導体膜
とを位置合わせする第７の工程と、 上記電極と上記配線導体膜とを上記バンプを介して接触
させてから、上記半導体チップを下方に加圧して上記バ
ンプを変形量がほぼ飽和する状態まで圧縮変形させる第
８の工程と、 上記絶縁樹脂を硬化させる第９の工程とを備え、 上記第２の工程では、上記誘電体膜を上記バンプの下方
に位置する部分では他の部分よりも厚くなるように形成
し、 上記第８の工程では、上記誘電体膜の厚みをほぼ均一に
する状態まで上記半導体チップを加圧することを特徴と
する半導体装置の製造方法。20. A first step of depositing a base conductor film on a substrate, a second step of forming a dielectric film made of an organic resin on the base conductor film, and A third step of forming a wiring conductor film and forming a microstrip line by the base conductor film, the dielectric film and the wiring conductor film; and forming a semiconductor chip having a high-frequency transistor and an electrode connected to the transistor. A fourth step of preparing; a fifth step of forming a bump on at least one surface of the electrode and the wiring conductor film; and setting the substrate so that the wiring conductor film faces upward, A sixth step of applying a liquid insulating resin having a curing / shrinking function on the substrate; and opposing the electrode of the semiconductor chip and the wiring conductor film of the substrate, and connecting the electrode and the wiring conductor film at a connection portion therebetween. And A seventh step of aligning, and after the electrode and the wiring conductor film are brought into contact with each other via the bump, the semiconductor chip is pressed downward to compress and deform the bump until the deformation is substantially saturated. An eighth step of curing the insulating resin, and a ninth step of curing the insulating resin. In the second step, a portion of the dielectric film below the bump is thicker than other portions. And a step of pressing the semiconductor chip until the thickness of the dielectric film becomes substantially uniform in the eighth step.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28078496A JP3319693B2 (en) | 1995-10-30 | 1996-10-23 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28180195 | 1995-10-30 | ||
| JP7-281801 | 1995-10-30 | ||
| JP8-13199 | 1996-01-29 | ||
| JP1319996 | 1996-01-29 | ||
| JP28078496A JP3319693B2 (en) | 1995-10-30 | 1996-10-23 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09270445A JPH09270445A (en) | 1997-10-14 |
| JP3319693B2 true JP3319693B2 (en) | 2002-09-03 |
Family
ID=27280153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28078496A Expired - Lifetime JP3319693B2 (en) | 1995-10-30 | 1996-10-23 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3319693B2 (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19956904C2 (en) * | 1999-11-26 | 2003-08-07 | United Monolithic Semiconduct | Integrated amplitude limiter or limiter and method for producing an integrated limiter |
| JP3511172B2 (en) | 2001-03-30 | 2004-03-29 | 富士通カンタムデバイス株式会社 | High frequency semiconductor device |
| JP5272287B2 (en) * | 2006-03-17 | 2013-08-28 | 日亜化学工業株式会社 | Light emitting device |
| EP2490073B1 (en) * | 2011-02-18 | 2015-09-23 | ASML Netherlands BV | Substrate holder, lithographic apparatus, and method of manufacturing a substrate holder |
| WO2013113569A1 (en) | 2012-02-03 | 2013-08-08 | Asml Netherlands B.V. | Substrate holder and method of manufacturing a substrate holder |
| JP2013084981A (en) * | 2012-12-28 | 2013-05-09 | Nichia Chem Ind Ltd | Light emitting device |
-
1996
- 1996-10-23 JP JP28078496A patent/JP3319693B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09270445A (en) | 1997-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5872393A (en) | RF semiconductor device and a method for manufacturing the same | |
| US6639299B2 (en) | Semiconductor device having a chip size package including a passive element | |
| US7413929B2 (en) | Integrated chip package structure using organic substrate and method of manufacturing the same | |
| CN100555589C (en) | Make the method for semiconductor subassembly | |
| US7511376B2 (en) | Circuitry component with metal layer over die and extending to place not over die | |
| US7638364B2 (en) | Multilayer integrated circuit for RF communication and method for assembly thereof | |
| US8535976B2 (en) | Method for fabricating chip package with die and substrate | |
| US6905911B2 (en) | Semiconductor device, method for manufacturing an electronic equipment, electronic equipment, and portable information terminal | |
| KR100533673B1 (en) | Semiconductor device, method of manufacture thereof, circuit board, and electronic device | |
| US20070264754A1 (en) | Method of fabricating a semiconductor device incorporating a semiconductor constructing body and an interconnecting layer which is connected to a ground layer via a vertical conducting portion | |
| KR20050027461A (en) | Transmission line of coaxial type using dielectric film and formation method thereof and packaging method | |
| KR20020005475A (en) | High frequency carrier | |
| JP3319693B2 (en) | Semiconductor device and manufacturing method thereof | |
| US8018392B2 (en) | Antenna element and semiconductor device | |
| US20060231863A1 (en) | Manufacturing process of a chip package structure | |
| WO2007041100A2 (en) | Pakaged electronic devices and process of manufacturing same | |
| KR20140071561A (en) | Circuit board and semiconductor package including the same | |
| KR20080048429A (en) | A multi-chip electronic circuit module and a method of manufacturing | |
| JP3490851B2 (en) | Circuit board | |
| CN111490025B (en) | Electronic package, package substrate thereof and manufacturing method thereof | |
| JP3962347B2 (en) | Circuit board and semiconductor device | |
| JPH1145976A (en) | High frequency multi chip module and manufacture thereof | |
| JP2007150335A (en) | Semiconductor device | |
| US20240079759A1 (en) | Integrated package and method for making the same | |
| US11967558B2 (en) | Wafer stacking structure and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020604 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080621 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090621 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100621 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100621 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110621 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120621 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120621 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130621 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |