JP3317256B2 - コンパレータ回路 - Google Patents
コンパレータ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はバイポーラトランジ
スタを使用したコンパレータ回路に関し、特に高速動作
させるためにトランジスタの飽和を防止したコンパレー
タ回路に関する。
スタを使用したコンパレータ回路に関し、特に高速動作
させるためにトランジスタの飽和を防止したコンパレー
タ回路に関する。
【０００２】
【従来の技術】図６は従来のコンパレータ回路を示す回
路図である（特開平９−１０５７６３号公報）。ＰＮＰ
トランジスタＱ３１、Ｑ３２は、電流源Ｉ１によってバ
イアスされ、エミッタが共通接続されて差動対を構成す
る。ＮＰＮトランジスタＱ３３，Ｑ３４は、カレントミ
ラー回路を構成し、差動対の能動負荷となる。ＮＰＮト
ランジスタＱ３５は、ベース（Ｂ点）がトランジスタＱ
３４のコレクタに接続され、コレクタ（Ｓ点）に電流源
Ｉ２が接続され、エミッタが接地されている。そして、
このコンパレータ回路は、トランジスタＱ３１のベース
端子を反転入力端子ＩＮ-、トランジスタＱ３２のベー
ス端子を非反転入力端子ＩＮ+に接続し、トランジスタ
Ｑ３５のコレクタ端子を出力端子ＯＵＴに接続してい
る。
路図である（特開平９−１０５７６３号公報）。ＰＮＰ
トランジスタＱ３１、Ｑ３２は、電流源Ｉ１によってバ
イアスされ、エミッタが共通接続されて差動対を構成す
る。ＮＰＮトランジスタＱ３３，Ｑ３４は、カレントミ
ラー回路を構成し、差動対の能動負荷となる。ＮＰＮト
ランジスタＱ３５は、ベース（Ｂ点）がトランジスタＱ
３４のコレクタに接続され、コレクタ（Ｓ点）に電流源
Ｉ２が接続され、エミッタが接地されている。そして、
このコンパレータ回路は、トランジスタＱ３１のベース
端子を反転入力端子ＩＮ-、トランジスタＱ３２のベー
ス端子を非反転入力端子ＩＮ+に接続し、トランジスタ
Ｑ３５のコレクタ端子を出力端子ＯＵＴに接続してい
る。
【０００３】この従来例の回路は、トランジスタＱ３１
のコレクタ（Ａ点）からトランジスタＱ３３のコレクタ
（Ｃ点）にかけて順方向となるようにダイオードＤ３１
を挿入し、トランジスタＱ３２のコレクタ（Ｐ点）から
トランジスタＱ３４のコレクタ（Ｂ点）にかけて順方向
となるようにダイオードＤ３３を挿入し、ダイオードＤ
３１のアノードにダイオードＤ３２のアノード、ダイオ
ードＤ３２のカソードに抵抗Ｒ３１、トランジスタＱ３
４のコレクタに抵抗Ｒ３１の他端を接続し、ダイオード
Ｄ３３のアノードにダイオードＤ３４のアノード、トラ
ンジスタＱ３５のコレクタにダイオードＤ３４のカソー
ドを接続したものである。
のコレクタ（Ａ点）からトランジスタＱ３３のコレクタ
（Ｃ点）にかけて順方向となるようにダイオードＤ３１
を挿入し、トランジスタＱ３２のコレクタ（Ｐ点）から
トランジスタＱ３４のコレクタ（Ｂ点）にかけて順方向
となるようにダイオードＤ３３を挿入し、ダイオードＤ
３１のアノードにダイオードＤ３２のアノード、ダイオ
ードＤ３２のカソードに抵抗Ｒ３１、トランジスタＱ３
４のコレクタに抵抗Ｒ３１の他端を接続し、ダイオード
Ｄ３３のアノードにダイオードＤ３４のアノード、トラ
ンジスタＱ３５のコレクタにダイオードＤ３４のカソー
ドを接続したものである。
【０００４】カレントミラー回路を能動負荷に持つ差動
増幅回路を入力段とするコンパレータ回路において、カ
レントミラー回路出力段トランジスタＱ３４の飽和を防
止するため、ダイオードＤ３１，Ｄ３２、抵抗Ｒ３１を
接続することにより、トランジスタＱ３４を飽和させ
ず、二値化回路のトランジスタＱ３５をオフすることが
できる電位にＢ点をクランプする。更に、ダイオードＤ
３３、Ｄ３４を接続することによりトランジスタＱ３５
のコレクタを接地点よりダイオード１個の順方向分だけ
高い電位にクランプして、トランジスタＱ３５の飽和を
防止する。
増幅回路を入力段とするコンパレータ回路において、カ
レントミラー回路出力段トランジスタＱ３４の飽和を防
止するため、ダイオードＤ３１，Ｄ３２、抵抗Ｒ３１を
接続することにより、トランジスタＱ３４を飽和させ
ず、二値化回路のトランジスタＱ３５をオフすることが
できる電位にＢ点をクランプする。更に、ダイオードＤ
３３、Ｄ３４を接続することによりトランジスタＱ３５
のコレクタを接地点よりダイオード１個の順方向分だけ
高い電位にクランプして、トランジスタＱ３５の飽和を
防止する。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
従来のコンパレータは、以下に示す欠点を有する。即
ち、第１にトランジスタ飽和防止のためのクランプ回路
が最適化されていないため、トランジスタ飽和防止のた
めの追加素子がダイオード４個及び抵抗１個となり、追
加素子数が多いという欠点がある。このため、寄生容量
が余分に生じ、高速動作の妨げになるという難点があ
る。
従来のコンパレータは、以下に示す欠点を有する。即
ち、第１にトランジスタ飽和防止のためのクランプ回路
が最適化されていないため、トランジスタ飽和防止のた
めの追加素子がダイオード４個及び抵抗１個となり、追
加素子数が多いという欠点がある。このため、寄生容量
が余分に生じ、高速動作の妨げになるという難点があ
る。
【０００６】また、入力段能動負荷を構成するカレント
ミラー回路において、通常の基本的なウィドラータイプ
のカレントミラー回路を使用しているため、ベース電流
補償型になっていないので、オフセット電圧が高い。
ミラー回路において、通常の基本的なウィドラータイプ
のカレントミラー回路を使用しているため、ベース電流
補償型になっていないので、オフセット電圧が高い。
【０００７】更に、出力トランジスタＱ３５がオフした
場合、即ち出力がハイレベルのとき、電流源Ｉ2を構成
している段トランジスタの飽和防止策がなされていない
ため、この電流源Ｉ2を構成しているトランジスタが飽
和し、高速動作の妨げとなる。
場合、即ち出力がハイレベルのとき、電流源Ｉ2を構成
している段トランジスタの飽和防止策がなされていない
ため、この電流源Ｉ2を構成しているトランジスタが飽
和し、高速動作の妨げとなる。
【０００８】更にまた、出力段がダーリントントランジ
スタ構成となっていないため、即ち、出力段がトランジ
スタ１段構成となっているため、吸い込み駆動能力が小
さいという欠点がある。
スタ構成となっていないため、即ち、出力段がトランジ
スタ１段構成となっているため、吸い込み駆動能力が小
さいという欠点がある。
【０００９】更にまた、出力段の定電流源Ｉ2が正電源
から供給されているため、出力のハイレベルが正電源電
圧Ｖccで決まってしまい、自由に設定できない。
から供給されているため、出力のハイレベルが正電源電
圧Ｖccで決まってしまい、自由に設定できない。
【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、いかなる時にもトランジスタを飽和させず
に高速動作を可能にし、また高駆動能力化と低オフセッ
ト電圧化を図ることができるコンパレータ回路を提供す
ることを目的とする。
のであって、いかなる時にもトランジスタを飽和させず
に高速動作を可能にし、また高駆動能力化と低オフセッ
ト電圧化を図ることができるコンパレータ回路を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】本発明に係るコンパレー
タ回路は、エミッタが共通接続され電流源Ｉによってバ
イアスされて差動対を構成するＰＮＰトランジスタＱ
１、Ｑ２と、カレントミラー回路を構成し前記差動対の
能動負荷となり、ベースとエミッタが夫々共通接続さ
れ、コレクタが夫々前記ＰＮＰトランジスタＱ１、Ｑ２
のコレクタに接続されたＮＰＮトランジスタＱ３，Ｑ４
と、コレクタが正電源Ｖccに接続され、ベースが前記Ｎ
ＰＮトランジスタＱ３のコレクタに接続され、エミッタ
が前記ＮＰＮトランジスタＱ３，Ｑ４のベースに接続さ
れたＮＰＮトランジスタＱ５と、一端が前記ＮＰＮトラ
ンジスタＱ３，Ｑ４のベースに接続され、他端が接地電
位に接続された抵抗Ｒ１と、前記ＰＮＰトランジスタＱ
１のコレクタの電位で前記ＰＮＰトランジスタＱ２のコ
レクタの電位をクランプするクランプ素子と、前記ＮＰ
ＮトランジスタＱ４のコレクタに接続された出力端子
と、前記ＰＮＰトランジスタＱ１のベース端子に接続さ
れた反転入力端子ＩＮ-と、前記ＰＮＰトランジスタＱ
２のベース端子に接続された非反転入力端子ＩＮ+と、
を有することを特徴とする。
タ回路は、エミッタが共通接続され電流源Ｉによってバ
イアスされて差動対を構成するＰＮＰトランジスタＱ
１、Ｑ２と、カレントミラー回路を構成し前記差動対の
能動負荷となり、ベースとエミッタが夫々共通接続さ
れ、コレクタが夫々前記ＰＮＰトランジスタＱ１、Ｑ２
のコレクタに接続されたＮＰＮトランジスタＱ３，Ｑ４
と、コレクタが正電源Ｖccに接続され、ベースが前記Ｎ
ＰＮトランジスタＱ３のコレクタに接続され、エミッタ
が前記ＮＰＮトランジスタＱ３，Ｑ４のベースに接続さ
れたＮＰＮトランジスタＱ５と、一端が前記ＮＰＮトラ
ンジスタＱ３，Ｑ４のベースに接続され、他端が接地電
位に接続された抵抗Ｒ１と、前記ＰＮＰトランジスタＱ
１のコレクタの電位で前記ＰＮＰトランジスタＱ２のコ
レクタの電位をクランプするクランプ素子と、前記ＮＰ
ＮトランジスタＱ４のコレクタに接続された出力端子
と、前記ＰＮＰトランジスタＱ１のベース端子に接続さ
れた反転入力端子ＩＮ-と、前記ＰＮＰトランジスタＱ
２のベース端子に接続された非反転入力端子ＩＮ+と、
を有することを特徴とする。
【００１２】このコンパレータ回路において、前記クラ
ンプ素子は、アノードが前記ＮＰＮトランジスタＱ５の
ベースに接続され、カソードが前記ＮＰＮトランジスタ
Ｑ４のコレクタに接続されたダイオードＤ１とするか、
又はベースが前記ＮＰＮトランジスタＱ５のベースに接
続され、コレクタが前記電源Ｖccに接続され、エミッタ
が前記ＮＰＮトランジスタＱ４のコレクタに接続された
ＮＰＮトランジスタＱ８とすることができる。
ンプ素子は、アノードが前記ＮＰＮトランジスタＱ５の
ベースに接続され、カソードが前記ＮＰＮトランジスタ
Ｑ４のコレクタに接続されたダイオードＤ１とするか、
又はベースが前記ＮＰＮトランジスタＱ５のベースに接
続され、コレクタが前記電源Ｖccに接続され、エミッタ
が前記ＮＰＮトランジスタＱ４のコレクタに接続された
ＮＰＮトランジスタＱ８とすることができる。
【００１３】また、このコンパレータ回路において、更
に、ベースが前記ＮＰＮトランジスタＱ４のコレクタに
接続され、コレクタが正電源Ｖccに接続されたＮＰＮト
ランジスタＱ６と、一端が前記ＮＰＮトランジスタＱ６
のエミッタに接続され、他端が接地電位に接続された抵
抗Ｒ２と、エミッタが接地電位に接続され、ベースが前
記ＮＰＮトランジスタＱ６のエミッタに接続されたＮＰ
ＮトランジスタＱ７と、一端が前記ＮＰＮトランジスタ
Ｑ７のコレクタに接続され、他端が定電圧源Ｖｒに接続
された抵抗Ｒ３と、アノードが前記ＮＰＮトランジスタ
Ｑ６のベースに接続され、カソードが前記ＮＰＮトラン
ジスタＱ７のコレクタに接続されたダイオードＤ２と、
を設けることができる。
に、ベースが前記ＮＰＮトランジスタＱ４のコレクタに
接続され、コレクタが正電源Ｖccに接続されたＮＰＮト
ランジスタＱ６と、一端が前記ＮＰＮトランジスタＱ６
のエミッタに接続され、他端が接地電位に接続された抵
抗Ｒ２と、エミッタが接地電位に接続され、ベースが前
記ＮＰＮトランジスタＱ６のエミッタに接続されたＮＰ
ＮトランジスタＱ７と、一端が前記ＮＰＮトランジスタ
Ｑ７のコレクタに接続され、他端が定電圧源Ｖｒに接続
された抵抗Ｒ３と、アノードが前記ＮＰＮトランジスタ
Ｑ６のベースに接続され、カソードが前記ＮＰＮトラン
ジスタＱ７のコレクタに接続されたダイオードＤ２と、
を設けることができる。
【００１４】本発明に係る他のコンパレータ回路は、エ
ミッタが共通接続され電流源Ｉによってバイアスされて
差動対を構成するＮＰＮトランジスタＱ１１、Ｑ１２
と、カレントミラー回路を構成し前記差動対の能動負荷
となり、ベースとエミッタが夫々共通接続され、コレク
タが夫々前記ＮＰＮトランジスタＱ１１、Ｑ１２のコレ
クタに接続されたＰＮＰトランジスタＱ１３，Ｑ１４
と、コレクタが接地電位に接続され、ベースが前記ＰＮ
ＰトランジスタＱ１３のコレクタに接続され、エミッタ
が前記ＰＮＰトランジスタＱ１３，Ｑ１４のベースに接
続されたＰＮＰトランジスタＱ１５と、一端が前記ＰＮ
ＰトランジスタＱ１３，Ｑ１４のベースに接続され、他
端が電源Ｖccに接続された抵抗Ｒ１１と、前記ＮＰＮト
ランジスタＱ１１のコレクタの電位で前記ＮＰＮトラン
ジスタＱ１２のコレクタの電位をクランプするクランプ
素子と、前記ＰＮＰトランジスタＱ１４のコレクタに接
続された出力端子と、前記ＮＰＮトランジスタＱ１１の
ベース端子に接続された反転入力端子ＩＮ-と、前記Ｎ
ＰＮトランジスタＱ１２のベース端子に接続された非反
転入力端子ＩＮ+と、を有することを特徴とする。
ミッタが共通接続され電流源Ｉによってバイアスされて
差動対を構成するＮＰＮトランジスタＱ１１、Ｑ１２
と、カレントミラー回路を構成し前記差動対の能動負荷
となり、ベースとエミッタが夫々共通接続され、コレク
タが夫々前記ＮＰＮトランジスタＱ１１、Ｑ１２のコレ
クタに接続されたＰＮＰトランジスタＱ１３，Ｑ１４
と、コレクタが接地電位に接続され、ベースが前記ＰＮ
ＰトランジスタＱ１３のコレクタに接続され、エミッタ
が前記ＰＮＰトランジスタＱ１３，Ｑ１４のベースに接
続されたＰＮＰトランジスタＱ１５と、一端が前記ＰＮ
ＰトランジスタＱ１３，Ｑ１４のベースに接続され、他
端が電源Ｖccに接続された抵抗Ｒ１１と、前記ＮＰＮト
ランジスタＱ１１のコレクタの電位で前記ＮＰＮトラン
ジスタＱ１２のコレクタの電位をクランプするクランプ
素子と、前記ＰＮＰトランジスタＱ１４のコレクタに接
続された出力端子と、前記ＮＰＮトランジスタＱ１１の
ベース端子に接続された反転入力端子ＩＮ-と、前記Ｎ
ＰＮトランジスタＱ１２のベース端子に接続された非反
転入力端子ＩＮ+と、を有することを特徴とする。
【００１５】このコンパレータ回路において、前記クラ
ンプ素子は、アノードが前記ＰＮＰトランジスタＱ１４
のコレクタに接続され、カソードが前記ＰＮＰトランジ
スタＱ１５のベースに接続されたダイオードＤ１１とす
るか、又は、ベースが前記ＰＮＰトランジスタＱ１５の
ベースに接続され、コレクタが前記接地電位に接続さ
れ、エミッタが前記ＰＮＰトランジスタＱ１４のコレク
タに接続されたＰＮＰトランジスタＱ１８とすることが
できる。
ンプ素子は、アノードが前記ＰＮＰトランジスタＱ１４
のコレクタに接続され、カソードが前記ＰＮＰトランジ
スタＱ１５のベースに接続されたダイオードＤ１１とす
るか、又は、ベースが前記ＰＮＰトランジスタＱ１５の
ベースに接続され、コレクタが前記接地電位に接続さ
れ、エミッタが前記ＰＮＰトランジスタＱ１４のコレク
タに接続されたＰＮＰトランジスタＱ１８とすることが
できる。
【００１６】
【００１７】
【発明の実施の形態】以下、本発明の実施例について、
添付の図面を参照して具体的に説明する。図１は本発明
の第１実施例に係るコンパレータを示す回路図である。
本実施例においても、差動対を構成するＰＮＰトランジ
スタＱ１、Ｑ２は、そのエミッタが共通接続されて、電
流源Ｉによってバイアスされている。ＮＰＮトランジス
タＱ３，Ｑ４は、カレントミラー回路を構成して前記差
動対の能動負荷となり、両者のベースとエミッタが夫々
共通接続されている。また、ＮＰＮトランジスタＱ３，
Ｑ４のコレクタ（Ｃ点、Ｂ点）は、夫々ＰＮＰトランジ
スタＱ１、Ｑ２のコレクタ（Ａ点、Ｐ点）に接続されて
いる。
添付の図面を参照して具体的に説明する。図１は本発明
の第１実施例に係るコンパレータを示す回路図である。
本実施例においても、差動対を構成するＰＮＰトランジ
スタＱ１、Ｑ２は、そのエミッタが共通接続されて、電
流源Ｉによってバイアスされている。ＮＰＮトランジス
タＱ３，Ｑ４は、カレントミラー回路を構成して前記差
動対の能動負荷となり、両者のベースとエミッタが夫々
共通接続されている。また、ＮＰＮトランジスタＱ３，
Ｑ４のコレクタ（Ｃ点、Ｂ点）は、夫々ＰＮＰトランジ
スタＱ１、Ｑ２のコレクタ（Ａ点、Ｐ点）に接続されて
いる。
【００１８】更に、ＮＰＮトランジスタＱ３，Ｑ４のベ
ース電流を補償するためにＮＰＮトランジスタＱ５が設
けられており、このＮＰＮトランジスタＱ５のコレクタ
が正電源Ｖccに接続され、ベースがＮＰＮトランジスタ
Ｑ３のコレクタに接続され、エミッタがＮＰＮトランジ
スタＱ３，Ｑ４のベースに接続されている。抵抗Ｒ１は
その一端がＮＰＮトランジスタＱ３，Ｑ４のベースに共
通接続され、他端が接地電位に接続されている。
ース電流を補償するためにＮＰＮトランジスタＱ５が設
けられており、このＮＰＮトランジスタＱ５のコレクタ
が正電源Ｖccに接続され、ベースがＮＰＮトランジスタ
Ｑ３のコレクタに接続され、エミッタがＮＰＮトランジ
スタＱ３，Ｑ４のベースに接続されている。抵抗Ｒ１は
その一端がＮＰＮトランジスタＱ３，Ｑ４のベースに共
通接続され、他端が接地電位に接続されている。
【００１９】ＮＰＮトランジスタＱ６はそのベースがＮ
ＰＮトランジスタＱ４のコレクタ（Ｂ点）に接続され、
コレクタが正電源Ｖccに接続されている。また、抵抗Ｒ
２は、その一端がＮＰＮトランジスタＱ６のエミッタに
接続され、他端が接地電位に接続されている。ＮＰＮト
ランジスタＱ７はそのエミッタが接地電位に接続され、
ベースがトランジスタＱ６のエミッタに接続され、コレ
クタ（Ｓ点）が出力端子ＯＵＴに接続されている。
ＰＮトランジスタＱ４のコレクタ（Ｂ点）に接続され、
コレクタが正電源Ｖccに接続されている。また、抵抗Ｒ
２は、その一端がＮＰＮトランジスタＱ６のエミッタに
接続され、他端が接地電位に接続されている。ＮＰＮト
ランジスタＱ７はそのエミッタが接地電位に接続され、
ベースがトランジスタＱ６のエミッタに接続され、コレ
クタ（Ｓ点）が出力端子ＯＵＴに接続されている。
【００２０】また、抵抗Ｒ３は、その一端がＮＰＮトラ
ンジスタＱ７のコレクタ及び出力端子（Ｓ点）に共通接
続され、他端が定電圧源Ｖｒに接続されている。
ンジスタＱ７のコレクタ及び出力端子（Ｓ点）に共通接
続され、他端が定電圧源Ｖｒに接続されている。
【００２１】更に、ダイオードＤ１はそのアノードがＮ
ＰＮトランジスタＱ５のベースに接続され、カソードが
ＮＰＮトランジスタＱ６のベースに接続されている。こ
のダイオードＤ１は、Ａ点の電位でＢ点の電位をクラン
プするクランプ素子として機能する。ダイオードＤ２は
そのアノードがＮＰＮトランジスタＱ６のベースに接続
され、カソードがＮＰＮトランジスタＱ７のコレクタに
接続されている。
ＰＮトランジスタＱ５のベースに接続され、カソードが
ＮＰＮトランジスタＱ６のベースに接続されている。こ
のダイオードＤ１は、Ａ点の電位でＢ点の電位をクラン
プするクランプ素子として機能する。ダイオードＤ２は
そのアノードがＮＰＮトランジスタＱ６のベースに接続
され、カソードがＮＰＮトランジスタＱ７のコレクタに
接続されている。
【００２２】そして、ＰＮＰトランジスタＱ１のベース
端子を反転入力端子ＩＮ-、ＰＮＰトランジスタＱ２の
ベース端子を非反転入力端子ＩＮ+に接続し、トランジ
スタＱ７のコレクタ端子を出力端子ＯＵＴに接続してい
る。
端子を反転入力端子ＩＮ-、ＰＮＰトランジスタＱ２の
ベース端子を非反転入力端子ＩＮ+に接続し、トランジ
スタＱ７のコレクタ端子を出力端子ＯＵＴに接続してい
る。
【００２３】次に、上述のごとく構成された本実施例の
コンパレータ回路の動作について説明する。本実施例の
ように、カレントミラー回路を能動負荷に持つ差動増幅
回路を入力段とするコンパレータ回路において、高速動
作のためには、カレントミラー回路の出力段トランジス
タＱ４の飽和を防止する必要がある。このため、ダイオ
ードＤ１をＡ点とＢ点との間に接続することにより、ト
ランジスタＱ４を飽和させず、二値化回路のトランジス
タＱ６をオフすることができる電位にＢ点をクランプす
る。即ち、Ｂ点の電位ＶBは下記数式１により表され
る。
コンパレータ回路の動作について説明する。本実施例の
ように、カレントミラー回路を能動負荷に持つ差動増幅
回路を入力段とするコンパレータ回路において、高速動
作のためには、カレントミラー回路の出力段トランジス
タＱ４の飽和を防止する必要がある。このため、ダイオ
ードＤ１をＡ点とＢ点との間に接続することにより、ト
ランジスタＱ４を飽和させず、二値化回路のトランジス
タＱ６をオフすることができる電位にＢ点をクランプす
る。即ち、Ｂ点の電位ＶBは下記数式１により表され
る。
【００２４】
【数１】 ＶB＝ＶBE(Q3)＋ＶBE(Q5)−Ｖ(D1)≒０．７Ｖ 但し、ＶBE(Q3)はトランジスタＱ３のベース−エミッタ
間電圧であり、ＶBE(Q5)はトランジスタＱ５のベース−
エミッタ間電圧であり、Ｖ(D1)はダイオードＤ１のアノ
ード−カソード間電圧である。
間電圧であり、ＶBE(Q5)はトランジスタＱ５のベース−
エミッタ間電圧であり、Ｖ(D1)はダイオードＤ１のアノ
ード−カソード間電圧である。
【００２５】この電圧はトランジスタＱ４を飽和させ
ず、かつトランジスタＱ６とトランジスタＱ７をオフさ
せる条件を満たすものである。更に、出力トランジスタ
Ｑ７も高速動作のためには飽和させないようにする必要
がある。そのために、トランジスタＱ７のコレクタ電圧
をクランプする必要がある。このクランプ電圧として
は、ダイオード１個分の電圧が良い。このため、ダイオ
ードＤ２をＢ点とＳ点との間に接続する。これにより、
トランジスタＱ７がオンした時のコレクタ電圧、即ち出
力電圧Ｖout(L)は下記数式２により表される。
ず、かつトランジスタＱ６とトランジスタＱ７をオフさ
せる条件を満たすものである。更に、出力トランジスタ
Ｑ７も高速動作のためには飽和させないようにする必要
がある。そのために、トランジスタＱ７のコレクタ電圧
をクランプする必要がある。このクランプ電圧として
は、ダイオード１個分の電圧が良い。このため、ダイオ
ードＤ２をＢ点とＳ点との間に接続する。これにより、
トランジスタＱ７がオンした時のコレクタ電圧、即ち出
力電圧Ｖout(L)は下記数式２により表される。
【００２６】
【数２】 Ｖout(L)＝ＶBE(Q6)＋ＶBE(Q7)−Ｖ(D2)≒０．７Ｖ 但し、ＶBE(Q6)はトランジスタＱ６のベース−エミッタ
間電圧、ＶBE(Q7)はトランジスタＱ７のベース−エミッ
タ間電圧、Ｖ(D2)はダイオードＤ２のアノード−カソー
ド間電圧である。
間電圧、ＶBE(Q7)はトランジスタＱ７のベース−エミッ
タ間電圧、Ｖ(D2)はダイオードＤ２のアノード−カソー
ド間電圧である。
【００２７】この数式２から明らかなように、トランジ
スタＱ７の飽和を防止できる。
スタＱ７の飽和を防止できる。
【００２８】図２は横軸に時間（１０-7sec）をとり、
縦軸に入出力電圧（Ｖ）をとって、図１の実施例の回路
を実際にシミュレーションした結果を示す。この図２か
ら明らかなように、本実施例においては、特に立ち下が
り特性が優れており、１０ｎＳ以下の応答時間が得られ
ている。また、立ち上がりに関しては、抵抗Ｒ３と負荷
容量に依存しており、抵抗を小さくするか、又は負荷容
量を小さくすることにより、特性改善を図ることができ
る。
縦軸に入出力電圧（Ｖ）をとって、図１の実施例の回路
を実際にシミュレーションした結果を示す。この図２か
ら明らかなように、本実施例においては、特に立ち下が
り特性が優れており、１０ｎＳ以下の応答時間が得られ
ている。また、立ち上がりに関しては、抵抗Ｒ３と負荷
容量に依存しており、抵抗を小さくするか、又は負荷容
量を小さくすることにより、特性改善を図ることができ
る。
【００２９】このように、本実施例においては、ＮＰＮ
トランジスタＱ６,Ｑ７による疑似ダーリントン構成と
し、出力駆動能力を向上させている。このとき、従来回
路と比較して素子の増加がないように、従来回路のダイ
オードＤ３３をトランジスタＱ６に置き換えるように構
成した。そして、本実施例においては、従来回路と同様
に、コンパレータ回路を構成する全てのトランジスタが
どのような状態においても飽和しないような回路構成に
した。これにより、高速動作が可能である。
トランジスタＱ６,Ｑ７による疑似ダーリントン構成と
し、出力駆動能力を向上させている。このとき、従来回
路と比較して素子の増加がないように、従来回路のダイ
オードＤ３３をトランジスタＱ６に置き換えるように構
成した。そして、本実施例においては、従来回路と同様
に、コンパレータ回路を構成する全てのトランジスタが
どのような状態においても飽和しないような回路構成に
した。これにより、高速動作が可能である。
【００３０】このように、本実施例においては、入力段
回路トランジスタの飽和を防止する手段として、ダイオ
ードＤ1を挿入し、出力段回路トランジスタの飽和を防
止する手段として、ダイオードＤ2を挿入しており、飽
和防止のための追加素子が少ないため、余分な寄生容量
の付加が少ないため、高速動作が可能である。
回路トランジスタの飽和を防止する手段として、ダイオ
ードＤ1を挿入し、出力段回路トランジスタの飽和を防
止する手段として、ダイオードＤ2を挿入しており、飽
和防止のための追加素子が少ないため、余分な寄生容量
の付加が少ないため、高速動作が可能である。
【００３１】このため、本実施例においては、従来回路
に比して素子数を増加させることなく、また従来回路と
同様の高速動作で、従来回路より高駆動化することがで
きる。
に比して素子数を増加させることなく、また従来回路と
同様の高速動作で、従来回路より高駆動化することがで
きる。
【００３２】一方、本実施例においては、従来例のダイ
オードＤ３１に相当する素子をトランジスタＱ５に置き
換えて、能動負荷として働くカレントミラー回路のトラ
ンジスタＱ３,Ｑ４のベース電流を補償する回路に変更
した。これにより、本実施例は、従来回路に比べて、オ
フセット電圧を低減することができる。また、ＮＰＮト
ランジスタＱ５は、ＮＰＮトランジスタＱ３,Ｑ４のベ
ース電流補償用だけでなく、ＮＰＮトランジスタＱ４の
飽和防止のためのクランプ電圧発生も兼ねている。この
ように、本実施例においては、回路の兼用により、新た
な素子数の増加を防止している。
オードＤ３１に相当する素子をトランジスタＱ５に置き
換えて、能動負荷として働くカレントミラー回路のトラ
ンジスタＱ３,Ｑ４のベース電流を補償する回路に変更
した。これにより、本実施例は、従来回路に比べて、オ
フセット電圧を低減することができる。また、ＮＰＮト
ランジスタＱ５は、ＮＰＮトランジスタＱ３,Ｑ４のベ
ース電流補償用だけでなく、ＮＰＮトランジスタＱ４の
飽和防止のためのクランプ電圧発生も兼ねている。この
ように、本実施例においては、回路の兼用により、新た
な素子数の増加を防止している。
【００３３】次に、本発明の第２実施例について図３を
参照して説明する。図３において、図１と同一構成物に
は同一符号を付してその詳細な説明を省略する。本実施
例においては、図１に示す第１実施例のコンパレータ回
路のダイオードＤ１を削除し、ＮＰＮトランジスタＱ８
を設けた点が第１実施例と異なる。このＮＰＮトランジ
スタＱ８は、そのベースがＮＰＮトランジスタＱ５のベ
ースに接続され、コレクタが電源Ｖccに接続され、エミ
ッタがＮＰＮトランジスタＱ４のコレクタに接続されて
いる。このＮＰＮトランジスタＱ８も、ダイオードＤ１
と同様に、Ａ点の電位でＢ点の電位をクランプするクラ
ンプ素子として機能する。
参照して説明する。図３において、図１と同一構成物に
は同一符号を付してその詳細な説明を省略する。本実施
例においては、図１に示す第１実施例のコンパレータ回
路のダイオードＤ１を削除し、ＮＰＮトランジスタＱ８
を設けた点が第１実施例と異なる。このＮＰＮトランジ
スタＱ８は、そのベースがＮＰＮトランジスタＱ５のベ
ースに接続され、コレクタが電源Ｖccに接続され、エミ
ッタがＮＰＮトランジスタＱ４のコレクタに接続されて
いる。このＮＰＮトランジスタＱ８も、ダイオードＤ１
と同様に、Ａ点の電位でＢ点の電位をクランプするクラ
ンプ素子として機能する。
【００３４】次に、本実施例回路の動作について説明す
る。本実施例においては、ＮＰＮトランジスタＱ４の飽
和を防止するため、ＮＰＮトランジスタＱ８のベース−
エミッタ間電圧によりトランジスタＱ４のコレクタ電位
を約０．７Ｖにクランプする。基本的な動作は上述した
第１実施例と同様であるが、本実施例が第１実施例と異
なる点は、アクティブ負荷を構成するカレントミラー構
成のトランジスタに流れる電流である。第１実施例で
は、アクティブ負荷の各トランジスタ（Ｑ３、Ｑ４）に
流れるバイアス電流はダイオードＤ１の影響で定電流源
電流Ｉの１／２になる。これに対し、本第２実施例の場
合は、ダイオードＤ１をトランジスタＱ８に置き換えた
ため、バイアスは定電流源電流Ｉと同じバイアス電流で
動作が可能である。
る。本実施例においては、ＮＰＮトランジスタＱ４の飽
和を防止するため、ＮＰＮトランジスタＱ８のベース−
エミッタ間電圧によりトランジスタＱ４のコレクタ電位
を約０．７Ｖにクランプする。基本的な動作は上述した
第１実施例と同様であるが、本実施例が第１実施例と異
なる点は、アクティブ負荷を構成するカレントミラー構
成のトランジスタに流れる電流である。第１実施例で
は、アクティブ負荷の各トランジスタ（Ｑ３、Ｑ４）に
流れるバイアス電流はダイオードＤ１の影響で定電流源
電流Ｉの１／２になる。これに対し、本第２実施例の場
合は、ダイオードＤ１をトランジスタＱ８に置き換えた
ため、バイアスは定電流源電流Ｉと同じバイアス電流で
動作が可能である。
【００３５】本第２実施例においては、アクティブ負荷
トランジスタのバイアス電流が第１実施例の２倍となる
ことから、更に一層の高速動作が可能である。また、第
１実施例においては、ダイオードＤ１は、通常、ＮＰＮ
トランジスタのコレクタとベースをショートした形式で
使われる。このとき、コレクタ−Ｓｕｂ間容量が、高速
動作に影響する。しかし、本第２実施例では、トランジ
スタＱ８のコレクタは電源に接続されているため、この
コレクタ−Ｓｕｂ間容量による影響がない。従って、本
実施例は第１実施例よりも更に高速動作に適する。
トランジスタのバイアス電流が第１実施例の２倍となる
ことから、更に一層の高速動作が可能である。また、第
１実施例においては、ダイオードＤ１は、通常、ＮＰＮ
トランジスタのコレクタとベースをショートした形式で
使われる。このとき、コレクタ−Ｓｕｂ間容量が、高速
動作に影響する。しかし、本第２実施例では、トランジ
スタＱ８のコレクタは電源に接続されているため、この
コレクタ−Ｓｕｂ間容量による影響がない。従って、本
実施例は第１実施例よりも更に高速動作に適する。
【００３６】次に、図４を参照して本発明の第３実施例
について説明する。本実施例は、図１に示す第１実施例
の各バイポーラトランジスタの極性を逆にしたものであ
る。この図４に示すように、ＮＰＮトランジスタＱ１
１、Ｑ１２は、エミッタが共通接続され電流源Ｉによっ
てバイアスされて差動対を構成する。ＰＮＰトランジス
タＱ１３，Ｑ１４はカレントミラー回路を構成し、前記
差動対の能動負荷となるものであり、そのベースとエミ
ッタが夫々共通接続され、コレクタが夫々前記ＮＰＮト
ランジスタＱ１１、Ｑ１２のコレクタに接続されてい
る。また、ＰＮＰトランジスタＱ１５は、コレクタが接
地電位に接続され、ベースが前記ＰＮＰトランジスタＱ
１３のコレクタに接続され、エミッタが前記ＰＮＰトラ
ンジスタＱ１３，Ｑ１４のベースに接続されている。抵
抗Ｒ１１は、一端が前記ＰＮＰトランジスタＱ１３，Ｑ
１４のベースに接続され、他端が接地電位に接続されて
いる。ダイオードＤ１１は、アノードが前記ＰＮＰトラ
ンジスタＱ１４のコレクタに接続され、カソードが前記
ＰＮＰトランジスタＱ１５のベースに接続されており、
このダイオードＤ１１が前記ＮＰＮトランジスタＱ１１
のコレクタの電位で前記ＮＰＮトランジスタＱ１２のコ
レクタの電位をクランプするクランプ素子として機能す
る。
について説明する。本実施例は、図１に示す第１実施例
の各バイポーラトランジスタの極性を逆にしたものであ
る。この図４に示すように、ＮＰＮトランジスタＱ１
１、Ｑ１２は、エミッタが共通接続され電流源Ｉによっ
てバイアスされて差動対を構成する。ＰＮＰトランジス
タＱ１３，Ｑ１４はカレントミラー回路を構成し、前記
差動対の能動負荷となるものであり、そのベースとエミ
ッタが夫々共通接続され、コレクタが夫々前記ＮＰＮト
ランジスタＱ１１、Ｑ１２のコレクタに接続されてい
る。また、ＰＮＰトランジスタＱ１５は、コレクタが接
地電位に接続され、ベースが前記ＰＮＰトランジスタＱ
１３のコレクタに接続され、エミッタが前記ＰＮＰトラ
ンジスタＱ１３，Ｑ１４のベースに接続されている。抵
抗Ｒ１１は、一端が前記ＰＮＰトランジスタＱ１３，Ｑ
１４のベースに接続され、他端が接地電位に接続されて
いる。ダイオードＤ１１は、アノードが前記ＰＮＰトラ
ンジスタＱ１４のコレクタに接続され、カソードが前記
ＰＮＰトランジスタＱ１５のベースに接続されており、
このダイオードＤ１１が前記ＮＰＮトランジスタＱ１１
のコレクタの電位で前記ＮＰＮトランジスタＱ１２のコ
レクタの電位をクランプするクランプ素子として機能す
る。
【００３７】また、ＰＮＰトランジスタＱ１６は、その
ベースが前記ＰＮＰトランジスタＱ１４のコレクタに接
続され、コレクタが接地電位に接続されている。そし
て、抵抗Ｒ１２は、一端が前記ＰＮＰトランジスタＱ１
６のエミッタに接続され、他端が正電源Ｖccに接続され
ている。ＰＮＰトランジスタＱ１７は、エミッタが正電
源Ｖccに接続され、ベースが前記ＰＮＰトランジスタＱ
１６のエミッタに接続されている。抵抗Ｒ１３は、一端
が前記ＰＮＰトランジスタＱ１７のコレクタに接続さ
れ、他端が定電圧源Ｖｒに接続されている。そして、ダ
イオードＤ１２は、アノードが前記ＰＮＰトランジスタ
Ｑ１７のコレクタに接続され、カソードが前記ＰＮＰト
ランジスタＱ１６のベースに接続されている。
ベースが前記ＰＮＰトランジスタＱ１４のコレクタに接
続され、コレクタが接地電位に接続されている。そし
て、抵抗Ｒ１２は、一端が前記ＰＮＰトランジスタＱ１
６のエミッタに接続され、他端が正電源Ｖccに接続され
ている。ＰＮＰトランジスタＱ１７は、エミッタが正電
源Ｖccに接続され、ベースが前記ＰＮＰトランジスタＱ
１６のエミッタに接続されている。抵抗Ｒ１３は、一端
が前記ＰＮＰトランジスタＱ１７のコレクタに接続さ
れ、他端が定電圧源Ｖｒに接続されている。そして、ダ
イオードＤ１２は、アノードが前記ＰＮＰトランジスタ
Ｑ１７のコレクタに接続され、カソードが前記ＰＮＰト
ランジスタＱ１６のベースに接続されている。
【００３８】そして、出力端子ＯＵＴは、前記ＰＮＰト
ランジスタＱ１４のコレクタに接続されており、反転入
力端子ＩＮ-は、前記ＮＰＮトランジスタＱ１１のベー
ス端子に接続され、非反転入力端子ＩＮ+は、前記ＮＰ
ＮトランジスタＱ１２のベース端子に接続されている。
ランジスタＱ１４のコレクタに接続されており、反転入
力端子ＩＮ-は、前記ＮＰＮトランジスタＱ１１のベー
ス端子に接続され、非反転入力端子ＩＮ+は、前記ＮＰ
ＮトランジスタＱ１２のベース端子に接続されている。
【００３９】このように構成された本実施例のコンパレ
ータ回路は、図１に示す第１実施例の回路と同様に機能
し、同様の効果を奏する。
ータ回路は、図１に示す第１実施例の回路と同様に機能
し、同様の効果を奏する。
【００４０】次に、図５を参照して本発明の第４実施例
について説明する。本実施例は、図３に示す第２実施例
の各バイポーラトランジスタの極性を逆にしたものであ
る。従って、本実施例は、クランプ素子として、図４に
示す第３実施例のダイオードＤ１１の替わりに、ベース
が前記ＰＮＰトランジスタＱ１５のベースに接続され、
コレクタが前記接地電位に接続され、エミッタが前記Ｐ
ＮＰトランジスタＱ１４のコレクタに接続されたＰＮＰ
トランジスタＱ１８を設けたものである。
について説明する。本実施例は、図３に示す第２実施例
の各バイポーラトランジスタの極性を逆にしたものであ
る。従って、本実施例は、クランプ素子として、図４に
示す第３実施例のダイオードＤ１１の替わりに、ベース
が前記ＰＮＰトランジスタＱ１５のベースに接続され、
コレクタが前記接地電位に接続され、エミッタが前記Ｐ
ＮＰトランジスタＱ１４のコレクタに接続されたＰＮＰ
トランジスタＱ１８を設けたものである。
【００４１】本実施例も、図３に示す第２実施例と同様
に機能し、同様の効果を奏する。
に機能し、同様の効果を奏する。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
素子数を増加させることなく、高速動作が可能であると
共に、高駆動化することができ、更に、オフセット電圧
を低減することができる。
素子数を増加させることなく、高速動作が可能であると
共に、高駆動化することができ、更に、オフセット電圧
を低減することができる。
【図１】本発明の第１実施例に係るコンパレータ回路を
示す回路図である。
示す回路図である。
【図２】本実施例回路の効果を説明するためのシミュー
レーション結果を示す図である。
レーション結果を示す図である。
【図３】本発明の第２実施例に係るコンパレータ回路を
示す回路図である。
示す回路図である。
【図４】本発明の第３実施例に係るコンパレータ回路を
示す回路図である。
示す回路図である。
【図５】本発明の第４実施例に係るコンパレータ回路を
示す回路図である。
示す回路図である。
【図６】従来のコンパレータ回路を示す回路図である。
Ｑ１，Ｑ２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６，Ｑ１
７，Ｑ１８，Ｑ３１，Ｑ３２：ＰＮＰトランジスタ Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ１１，Ｑ１
２，Ｑ３３，Ｑ３４，Ｑ３５：ＮＰＮトランジスタ Ｒ１，Ｒ２，Ｒ３，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ３１：
抵抗 Ｄ１，Ｄ２，Ｄ１１，Ｄ１２，Ｄ３１，Ｄ３２，Ｄ３
３，Ｄ３４：ダイオード
７，Ｑ１８，Ｑ３１，Ｑ３２：ＰＮＰトランジスタ Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ１１，Ｑ１
２，Ｑ３３，Ｑ３４，Ｑ３５：ＮＰＮトランジスタ Ｒ１，Ｒ２，Ｒ３，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ３１：
抵抗 Ｄ１，Ｄ２，Ｄ１１，Ｄ１２，Ｄ３１，Ｄ３２，Ｄ３
３，Ｄ３４：ダイオード
Claims (8)
- 【請求項１】 エミッタが共通接続され電流源Ｉによっ
てバイアスされて差動対を構成するＰＮＰトランジスタ
Ｑ１、Ｑ２と、カレントミラー回路を構成し前記差動対
の能動負荷となり、ベースとエミッタが夫々共通接続さ
れ、コレクタが夫々前記ＰＮＰトランジスタＱ１、Ｑ２
のコレクタに接続されたＮＰＮトランジスタＱ３，Ｑ４
と、コレクタが正電源Ｖccに接続され、ベースが前記Ｎ
ＰＮトランジスタＱ３のコレクタに接続され、エミッタ
が前記ＮＰＮトランジスタＱ３，Ｑ４のベースに接続さ
れたＮＰＮトランジスタＱ５と、一端が前記ＮＰＮトラ
ンジスタＱ３，Ｑ４のベースに接続され、他端が接地電
位に接続された抵抗Ｒ１と、前記ＰＮＰトランジスタＱ
１のコレクタの電位で前記ＰＮＰトランジスタＱ２のコ
レクタの電位をクランプするクランプ素子と、前記ＮＰ
ＮトランジスタＱ４のコレクタに接続された出力端子
と、前記ＰＮＰトランジスタＱ１のベース端子に接続さ
れた反転入力端子ＩＮ-と、前記ＰＮＰトランジスタＱ
２のベース端子に接続された非反転入力端子ＩＮ+と、
を有することを特徴とするコンパレータ回路。 - 【請求項２】 前記クランプ素子は、アノードが前記Ｎ
ＰＮトランジスタＱ５のベースに接続され、カソードが
前記ＮＰＮトランジスタＱ４のコレクタに接続されたダ
イオードＤ１であることを特徴とする請求項１に記載の
コンパレータ回路。 - 【請求項３】 前記クランプ素子は、ベースが前記ＮＰ
ＮトランジスタＱ５のベースに接続され、コレクタが前
記電源Ｖccに接続され、エミッタが前記ＮＰＮトランジ
スタＱ４のコレクタに接続されたＮＰＮトランジスタＱ
８であることを特徴とする請求項１に記載のコンパレー
タ回路。 - 【請求項４】 ベースが前記ＮＰＮトランジスタＱ４の
コレクタに接続され、コレクタが正電源Ｖccに接続され
たＮＰＮトランジスタＱ６と、一端が前記ＮＰＮトラン
ジスタＱ６のエミッタに接続され、他端が接地電位に接
続された抵抗Ｒ２と、エミッタが接地電位に接続され、
ベースが前記ＮＰＮトランジスタＱ６のエミッタに接続
されたＮＰＮトランジスタＱ７と、一端が前記ＮＰＮト
ランジスタＱ７のコレクタに接続され、他端が定電圧源
Ｖｒに接続された抵抗Ｒ３と、アノードが前記ＮＰＮト
ランジスタＱ６のベースに接続され、カソードが前記Ｎ
ＰＮトランジスタＱ７のコレクタに接続されたダイオー
ドＤ２と、を有することを特徴とする請求項１乃至３の
いずれか１項に記載のコンパレータ回路。 - 【請求項５】 エミッタが共通接続され電流源Ｉによっ
てバイアスされて差動対を構成するＮＰＮトランジスタ
Ｑ１１、Ｑ１２と、カレントミラー回路を構成し前記差
動対の能動負荷となり、ベースとエミッタが夫々共通接
続され、コレクタが夫々前記ＮＰＮトランジスタＱ１
１、Ｑ１２のコレクタに接続されたＰＮＰトランジスタ
Ｑ１３，Ｑ１４と、コレクタが接地電位に接続され、ベ
ースが前記ＰＮＰトランジスタＱ１３のコレクタに接続
され、エミッタが前記ＰＮＰトランジスタＱ１３，Ｑ１
４のベースに接続されたＰＮＰトランジスタＱ１５と、
一端が前記ＰＮＰトランジスタＱ１３，Ｑ１４のベース
に接続され、他端が電源Ｖccに接続された抵抗Ｒ１１
と、前記ＮＰＮトランジスタＱ１１のコレクタの電位で
前記ＮＰＮトランジスタＱ１２のコレクタの電位をクラ
ンプするクランプ素子と、前記ＰＮＰトランジスタＱ１
４のコレクタに接続された出力端子と、前記ＮＰＮトラ
ンジスタＱ１１のベース端子に接続された反転入力端子
ＩＮ-と、前記ＮＰＮトランジスタＱ１２のベース端子
に接続された非反転入力端子ＩＮ+と、を有することを
特徴とするコンパレータ回路。 - 【請求項６】 前記クランプ素子は、アノードが前記Ｐ
ＮＰトランジスタＱ１４のコレクタに接続され、カソー
ドが前記ＰＮＰトランジスタＱ１５のベースに接続され
たダイオードＤ１１であることを特徴とする請求項５に
記載のコンパレータ回路。 - 【請求項７】 前記クランプ素子は、ベースが前記ＰＮ
ＰトランジスタＱ１５のベースに接続され、コレクタが
前記接地電位に接続され、エミッタが前記ＰＮＰトラン
ジスタＱ１４のコレクタに接続されたＰＮＰトランジス
タＱ１８であることを特徴とする請求項５に記載のコン
パレータ回路。 - 【請求項８】 ベースが前記ＰＮＰトランジスタＱ１４
のコレクタに接続され、コレクタが接地電位に接続され
たＰＮＰトランジスタＱ１６と、一端が前記ＰＮＰトラ
ンジスタＱ１６のエミッタに接続され、他端が正電源Ｖ
ccに接続された抵抗Ｒ１２と、エミッタが正電源Ｖccに
接続され、ベースが前記ＰＮＰトランジスタＱ１６のエ
ミッタに接続されたＰＮＰトランジスタＱ１７と、一端
が前記ＰＮＰトランジスタＱ１７のコレクタに接続さ
れ、他端が定電圧源Ｖｒに接続された抵抗Ｒ１３と、ア
ノードが前記ＰＮＰトランジスタＱ１７のコレクタに接
続され、カソードが前記ＰＮＰトランジスタＱ１６のベ
ースに接続されたダイオードＤ１２と、を有することを
特徴とする請求項５乃至７のいずれか１項に記載のコン
パレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34027898A JP3317256B2 (ja) | 1998-11-30 | 1998-11-30 | コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34027898A JP3317256B2 (ja) | 1998-11-30 | 1998-11-30 | コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000165213A JP2000165213A (ja) | 2000-06-16 |
| JP3317256B2 true JP3317256B2 (ja) | 2002-08-26 |
Family
ID=18335416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34027898A Expired - Fee Related JP3317256B2 (ja) | 1998-11-30 | 1998-11-30 | コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3317256B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107302214A (zh) * | 2017-08-10 | 2017-10-27 | 广州金升阳科技有限公司 | 一种输入欠压保护电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4736237B2 (ja) * | 2001-05-14 | 2011-07-27 | ミツミ電機株式会社 | 増幅回路 |
| JP4475309B2 (ja) | 2007-09-19 | 2010-06-09 | ヤマハ株式会社 | コンパレータ |
| CN110190852B (zh) * | 2019-06-12 | 2021-06-15 | 成都微光集电科技有限公司 | 一种高速比较器及其形成的模数转换器和读出电路 |
-
1998
- 1998-11-30 JP JP34027898A patent/JP3317256B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107302214A (zh) * | 2017-08-10 | 2017-10-27 | 广州金升阳科技有限公司 | 一种输入欠压保护电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000165213A (ja) | 2000-06-16 |
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