JP3313547B2 - Manufacturing method of chip size package - Google Patents
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Description
【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、ＬＳＩのパッケー
ジに係り、特に、ＬＳＩチップと略同じ大きさのチップ
サイズパッケージの製造方法に関するものである。 【０００２】 【従来の技術】従来、このような分野の技術としては、
例えば、 （１）“日経マイクロデバイス”１９９５年２月号
Ｐ．９６〜９７ （２）“チップサイズパッケージ技術”サーキットテク
ノロジ Ｖｏｌ．９Ｎｏ．７ Ｐ４７５〜４７８に記載
されるようなものがあった。 【０００３】従来、この種のパッケージは、μ−ＢＧ
Ａ、チップサイズパッケージ、ＣＳＰ等種々の名前で呼
ばれ、また色々なタイプのチップサイズパッケージが開
発されている。 【０００４】図８はかかる従来のチップサイズパッケー
ジの一部破断斜視図である。 【０００５】この図に示すように、ＬＳＩチップ１に半
田蒸着と銅バンプを形成後、モールド樹脂２により樹脂
封止し、外部端子用の半田バンプ３をつける。なお、４
は配線パターン、５は電極パッドである。結果として、
略ＬＳＩと同じ大きさのパッケージを得ることができ
る。 【０００６】また、図９は従来のチップサイズパッケー
ジのうちテープキャリア方式の一部破断斜視図である。 【０００７】この図において、ＬＳＩチップ５の表面に
は弾性のある接着剤６をコートし、ＬＳＩの各パッドに
はフレキシブル配線７を接続し、且つこのフレキシブル
配線７には半田バンプ９が形成されている。この半田バ
ンプ９の周囲には、ポリイミドフィルム８等で形成さ
れ、前記した弾性のある接着剤６でこのＬＳＩに固定さ
れている。１０は保護枠である。結果として、略ＬＳＩ
と同じ大きさのパッケージを得ることができる。 【０００８】すなわち、このパッケージでは、ＬＳＩを
バンプを有するポリイミド配線基板に実装し、次に、こ
れを目的の配線基板に実装する形態をとっていた。 【０００９】他の形態のパッケージにおいても、配線が
施されたＬＳＩチップを、配線基板に実装するようにし
ている。 【００１０】 【発明が解決しようとする課題】しかしながら、上記し
たように、従来のチップサイズパッケージでは、ＬＳＩ
をウエハから切り出した後、各々のチップサイズパッケ
ージを作製することになるので、専用の金型を必要と
し、低価格化の障害となっていた。 【００１１】また、従来のチップサイズパッケージで
は、ＬＳＩを配線基板に実装するのに２回実装すること
となり、工程数が多くなり、結果として高価格になる。 【００１２】更に、ＬＳＩをウエハから切り出した後、
各々のチップサイズパッケージを作製することとなるの
で、その作製が煩雑であり、製造の信頼性上も問題であ
る。 【００１３】また、従来エポキシ樹脂のモールドに関し
てはモールドに離型剤が添加されていた。これは金型と
樹脂との接着を防ぐ目的のものであるが、ＬＳＩ及びそ
の周辺の金属との接着力が弱くなり、信頼性低下につな
がった。 【００１４】更に、今までにもＬＳＩにバンプを直接作
製し、これをフェースダウン方式で基板に実装する方法
は提案され、実用化している。しかし、この方法ではＬ
ＳＩの保護が全くなされておらず、機械的にも弱いもの
であった。 【００１５】本発明は、上記問題点を除去し、金型を用
いることなく、工程数を低減して、低価格化を図ること
ができ、ＬＳＩの保護が十分なチップサイズパッケージ
の製造方法を提供することを目的とする。 【００１６】 【課題を解決するための手段】本発明は、上記目的を達
成するために、〔１〕チップサイズパッケージの製造方法において、集
積回路がそれぞれ形成された、四辺を有する複数の半導
体チップ領域を有し、前記複数の半導体チップ 領域の周
辺上に、前記四辺に沿って複数の電極がそれぞれ形成さ
れた半導体ウエハを準備する工程と、前記半導体ウエハ
の表面を樹脂によって覆う工程と、前記複数の電極が形
成された位置とは異なる複数の半導体チップ領域のそれ
ぞれの中央側で、前記四辺に沿った複数の電極が外部と
の電気的接続をとるために、前記複数の電極にそれぞれ
電気的に接続される複数の配線を前記樹脂上に形成する
工程と、前記複数の配線が形成された半導体ウエハを個
々の半導体チップに分割する工程とを含むことを特徴と
する。 【００１７】〔２〕上記〔１〕記載のチップサイズパッ
ケージの製造方法において、前記複数の配線は、各々の
一端が前記複数の電極に接続され、かつ、他端が前記半
導体チップ領域の四辺の各々の側から中央側に向かうよ
うに、前記樹脂上に形成されることを特徴とする。 【００１８】〔３〕上記〔１〕又は〔２〕記載のチップ
サイズパッケージの製造方法において、前記複数の電極
が形成された位置とは異なる前記半導体チップ領域の中
央側で、前記複数の配線に接続される複数の半田ボール
を形成する工程を有することを特徴とする。 【００１９】〔４〕上記〔３〕記載のチップサイズパッ
ケージの製造方法において、前記半導体ウエハは、前記
複数の半田ボールが形成された後に、個々の前記半導体
チップに分割されることを特徴とする。 【００２０】〔５〕上記〔１〕から４のいずれか１項に
記載のチップサイズパッケージの製造方法において、前
記複数の電極にそれぞれ接続される複数のバンプを形成
する工程を含んでおり、前記複数の配線は、前記複数の
バンプを介して前記複数の電極にそれぞれ接続されるこ
とを特徴とする。 【００２１】〔６〕上記〔１〕から〔５〕のいずれか１
項に記載のチップサイズパッケージの製造方法におい
て、前記複数の配線は、アルミニウム又は銅を用いて形
成され ることを特徴とする。 【００２２】〔７〕上記〔１〕から〔６〕のいずれか１
項に記載のチップサイズパッケージの製造方法におい
て、前記複数の配線を覆うように、前記樹脂の上に半田
レジストを供給する工程を有することを特徴とする。 【００２３】〔８〕上記〔１〕から〔７〕のいずれか１
項に記載のチップサイズパッケージの製造方法におい
て、前記樹脂は、エポキシ樹脂を用いて形成されること
を特徴とする。 【００２４】〔９〕上記〔１〕から〔８〕のいずれか１
項に記載のチップサイズパッケージの製造方法におい
て、前記複数の電極を露出させる保護膜を前記半導体ウ
エハの表面上に形成する工程を含むことを特徴とする。 【００２５】〔１０〕上記〔９〕記載のチップサイズパ
ッケージの製造方法において、前記樹脂は、前記保護膜
上に形成されることを特徴とする。 【００２６】〔１１〕上記〔９〕又は〔１０〕記載のチ
ップサイズパッケージの製造方法において、前記保護膜
は、ＰＳＧを用いて形成されることを特徴とする。 【００２７】 【発明の実施の形態】以下、本発明の実施例について図
面を参照しながら説明する。 【００２８】図１は本発明の第１実施例を示すウエハの
平面図、図２は図１のＡ−Ａ′線におけるチップの製造
工程断面図である。 【００２９】図１においては、１枚のウエハが示されて
おり、前処理を終了し、更に各ＬＳＩの電極にバンプを
形成した状態を示している。 【００３０】この図において、１０１，１０２，１０
３，１０４…は各ＬＳＩであり、実線Ｃ１，Ｃ３，Ｃ
５，Ｃ２，Ｃ４，Ｃ６，Ｃ８に沿ってウエハから切り取
られる。 【００３１】２０１，２０２，２０３，２０４，２０
５，２０６，２０７，２０８は各ＬＳＩにおける電極で
あり、通常は１μｍ厚のアルミニウムが用いられる。３
０１，３０２，３０３，…，３０８はバンプであり、こ
の実施例では、いわゆるスタッド方式（ワイヤボンディ
ングの技術を用い、ボンディング時のボールをバンプと
する）を用いた。 【００３２】また、電極２０１，２０２，２０３，２０
４，２０５…は、各々１辺が５０〜１００μｍの長方形
または正方形の形状をなしており、バンプ３０１，３０
２，３０３…は通常各々最大直径が３０〜６０μｍで高
さもほぼ同じ値である。 【００３３】以下、図１に示されるＬＳＩ１０４のＡ−
Ａ′線に沿ったウエハサイズチップの製造方法について
図２を参照しながら説明する。 【００３４】（１）まず、図２（ａ）に示すように、１
００はＬＳＩ１０４を保護するためのＰＳＧ膜（酸化
膜）であり、電極２０４，２０５上のバンプ３０４，３
０５はワイヤボンディング技術で作製されるので先端が
くびれた形状になっている。次工程前に１バンプ当たり
６〜１０ｇの加重をかけ、各バンプの高さを揃え、また
各バンプの先端の表面を平坦にしておくと都合がよい。 【００３５】バンプの材質としては金、または銅が望ま
しい。両者とも、通常の技術で作製することができる。
特に、金のスタッド方式のバンプに関しては、製造装置
も販売され、ＬＳＩの前工程を変更することなく作製す
ることができる。 【００３６】また、銅バンプに関してはボンディング
時、Ａｒに水素を添加したガス雰囲気が必要であり、ま
たボンディング圧力も若干大きめなため、ＬＳＩのアル
ミ電極の厚さを２μｍ程度と通常より厚くする必要が生
じたが、条件を最適化することにより、良好な銅のスタ
ッド方式のバンプを得ることが可能であった。 【００３７】最近、錫−鉛を主成分にした半田ワイヤを
ボンディングして、半田のバンプをＬＳＩのアルミ電極
に形成する技術も実用化されている。この技術を用いる
と容易に半田バンプ３０１，３０２，３０３，３０４，
３０５…を形成することができ、更に続行する工程も容
易になる。 【００３８】（２）全てのアルミ電極にバンプを形成、
加圧後、図２（ｂ）に示すように、ウエハ全面にエポキ
シ樹脂２００を被着し、ホットプレスにより押圧、加熱
しつつ硬化させる。プレスによる圧力は、１５〜２０ｋ
ｇ重／ｃｍ2 、温度は８０〜１００℃、硬化時間にほぼ
１時間を要した。この押圧工程により、バンプ３０１，
３０２，３０３，３０４，３０５…の平らな突起上面が
エポキシ樹脂２００の表面に露出する。樹脂はエコボン
ド（エマーソンアンドカミング社製の商品名）のように
硬化前後における体積変化率の低いものを用いた。樹脂
や押圧条件により、バンプ３０１，３０２，３０３，３
０４，３０５…の平らな突起上面にエポキシ樹脂２００
が薄く残存する場合がある。この時は表面をサンドペー
パー、またはサンドブラスト等で若干研磨することで露
出させることができた。 【００３９】（３）次に、通常の工程により、図２
（ｃ）に示すように、バンプ３０１，３０２，３０３，
３０４，３０５…の平らな突起上面に半田ボール６０
４，６０５を設置する。エポキシ樹脂２００上に半田レ
ジストが存在してもよい。これらの工程はウエハ全域に
わたって行われる。半田ボール６０４，６０５を設置
後、図１の実線Ｃ１，Ｃ３，Ｃ５，Ｃ２，Ｃ４，Ｃ６，
Ｃ８に沿ってウエハをカッティングする。 【００４０】上記のようにして、カッティングを行った
チップサイズパッケージを以下に示す。 【００４１】図３は本発明の第１実施例を示すチップサ
イズパッケージの斜視図である。 【００４２】この図の点線で示した５０は、このチップ
サイズパッケージを補強するための補強板である。この
チップサイズパッケージは、表面にエポキシ樹脂をコー
ティングしているので十分な強度を持つが、使用する前
においては、更なる強度を必要とする場合がある。ウエ
ハカッティング前、補強板５０を張り付けることによ
り、極少ない工程で、補強板付きチップサイズパッケー
ジを得ることができる。 【００４３】この様な構造になっているから、ＬＳＩチ
ップと同じ面積である。 【００４４】本発明によれば、このパッケージは小さい
ままで、強度的にも、耐湿等においてもいわゆるモール
ドパッケージと同等の信頼性を持つものである。 【００４５】次に、本発明の第２実施例について説明す
る。 【００４６】図４は本発明の第２実施例を示すウエハの
チップとなる部分の平面図、図５はそのウエハのチップ
の断面図（図４のＢ−Ｂ′断面図）、図６は本発明の第
２実施例を示すチップサイズパッケージの斜視図であ
る。なお、第１実施例と同じ部分については、同じ符号
を付してそれらの説明は省略する。 【００４７】これらの図において、４０２，４０４，４
０５，４０７はエポキシ樹脂２００上に形成された配線
金属であり、半田ボールの位置をアルミ電極の真上の位
置から移動させるためのものである。この配線金属を形
成する工程は、例えばアルミニウム蒸着、ホトリソ、エ
ッチング工程で行えばよく、なんら新しい技術は使用し
ない。メッキ技術によってもよい。半田ボール６０１，
６０２，６０３，６０４，６０５，…を設置するため半
田レジスト５００を形成する。 【００４８】この実施例では、第１実施例のように、接
続用の半田ボールをＬＳＩのアルミ電極の真上に形成す
るのではなく、平面的に離れた場所に形成する。 【００４９】図５に示すように、まず、第１実施例のよ
うに、ＬＳＩ１０４の各アルミ電極２０４，２０５上
に、スタッドバンプ３０４，３０５をたて、次に、エポ
キシ樹脂２００を被着、押圧、加熱して、加工後、この
エポキシ樹脂２００の表面に配線金属４０４，４０５を
形成し、更に半田レジスト５００を塗布後、半田ボール
６０４，６０５を設置する。 【００５０】最後にウエハをカッティングしてＬＳＩを
切り出す。 【００５１】このように、半田ボール形成後、一枚のウ
エハをカッティングした一個のＬＳＩに相当する部分を
拡大すると、図６のようになる。 【００５２】この実施例では、バンプ形成後、半田ボー
ル移動のための配線金属の形成を行った。エポキシ樹脂
形成前に半田ボール移動のための配線金属の形成を行う
ことも可能である。 【００５３】図７はかかる本発明の第３実施例を示す配
線金属の形成を先に行った場合のチップサイズパッケー
ジの要部断面図である。図５と同じ部分については、同
じ符号を付してそれらの説明は省略する。 【００５４】この図において、７０４，７０５は半田ボ
ールの位置を移動するための配線金属、８０４，８０５
はバンプである。 【００５５】上記実施例によれば、接続用の半田ボール
が所望の場所にあるチップサイズパッケージを容易に得
ることが可能である。 【００５６】特に、第１実施例と同様に、ウエハのカッ
ティングを最後に行うようにしたので、各パッケージ当
たりの工数が少なくなり、低価格化を実現できる。ま
た、エポキシ樹脂のＬＳＩへの接着力も十分なものが得
られる。 【００５７】第１実施例、第２実施例共にバンプはスタ
ッドバンプとして説明した。しかし通常のメッキによる
バンプを用いても、十分に本発明を実施することが可能
であった。 【００５８】また、第１実施例、第２実施例はバンプ形
成後、樹脂封止する工程を用いている。しかし、樹脂を
全面に被着後、この樹脂を部分的に必要箇所に応じてホ
トリソ技術等で除去し、除去箇所に無電解メッキなどで
バンプを形成する手法も有効であった。 【００５９】図１０〜図１２は本発明の第４実施例を示
す図であり、図１０は本発明の第４実施例を示すチップ
サイズパッケージの製造工程断面（図１１のＣ−Ｃ′線
断面）図、図１１はそのチップサイズパッケージの平面
図、図１２はそのチップサイズパッケージの斜視図であ
る。 【００６０】ウエハの全体平面図は、第１実施例と同様
であるのでここでは図示は省略する。 【００６１】以下、そのチップサイズパッケージの製造
方法を図１０を用いて説明する。 【００６２】（１）まず、図１０（ａ）に示すように、
ＬＳＩ１０４を保護するためのＰＳＧ膜（酸化膜）１０
０が形成される。アルミ電極２０４，２０５に接続され
るバンプ３０４，３０５はワイヤボンディング技術で作
製されるので先端がくびれた形状になっている。 【００６３】バンプの材質としては金、または銅が望ま
しい。両者とも、通常の技術で作製することができる。
特に、金のスタッド方式のバンプに関しては、製造装置
も販売され、ＬＳＩの前工程を変更することなく作製す
ることができる。 【００６４】また、銅バンプに関してはボンディング時
Ａｒに水素を添加したガス雰囲気が必要であり、またボ
ンディング圧力も若干大きめなため、ＬＳＩのアルミ電
極の厚さを２μｍ程度と通常より厚くする必要が生じた
が、条件を最適化することにより、良好な銅のスタッド
方式のアルミニウムを得ることが可能であった。 【００６５】最近、錫−鉛を主成分にした半田ワイヤを
ボンディングして半田のバンプをＬＳＩのアルミ電極に
形成する技術も実用化されている。この技術を用いると
容易に半田バンプ３０４，３０５…を形成することがで
き、更に続行する工程も容易になる。 【００６６】（２）次に、図１０（ｂ）に示すように、
全てのＬＳＩ１０４のアルミ電極２０４，２０５にバン
プ３０４，３０５を形成し、加圧による先端平坦化後、
このウエハ全面に銅箔１４００（例えば、１５μｍの厚
さ）を鑞付けする。この銅箔１４００表面に、予め錫あ
るいは半田等を１μｍ程度の厚さにメッキしておき、こ
のメッキ膜（図示なし）とバンプ３０４，３０５とを低
温鑞付けする。 【００６７】次に、この銅箔１４００とＬＳＩ１０４間
にエポキシ樹脂１２００を注入、加熱硬化させる。樹脂
は、エコボンド（エマーソンアンドカミング社製の商品
名）のように、硬化前後における体積変化率の低いもの
を用いた。ＬＳＩ１０４と銅箔１４００間の距離は４０
μｍ前後であるから、毛細管現象により効率よく、ま
た、確実に樹脂１２００を充填でき、また、ＬＳＩ１０
４表面、銅箔１４００面との接着性も極めて良好であっ
た。なお、バンプ材料が半田である場合は、銅箔に予め
錫、半田等をメッキしなくても容易にバンプと銅箔を接
続できた。 【００６８】（３）次いで、図１０（ｃ）に示すよう
に、銅箔１４００をエッチング加工し、所望の配線金属
１４０４，１４０５をエポキシ樹脂１２００上に形成し
た。銅箔１４００のエッチング加工は、例えば、感光性
のドライフィルムを銅箔１４００にコーティング後、マ
スクを用いて露光、現像等の処理を行った後、塩化第二
鉄の溶液による銅の選択エッチングにより行った。 【００６９】（４）次に、電極１４０４，１４０５を形
成後、半田ボール６０４，６０５を設置するため半田レ
ジスト１５００を塗布し、その後、半田ボール６０４，
６０５を所定の場所に設置する。 【００７０】このようにして得られたチップサイズパッ
ケージの平面を図１１に示す。 【００７１】この図において、１４０１，１４０２，１
４０３，１４０４，１４０５…は樹脂１２００上に形成
された銅箔からなる配線金属であり、６０１，６０２，
６０３，６０４，６０５は半田ボールである。 【００７２】ＬＳＩのアルミ電極２０１，２０３，２０
６，２０８についてはその真上に外部回路との接続点を
設置するようにしてある。アルミ電極２０４，２０５に
ついては、それぞれの場所に設置されたバンプ（３０
４，３０５等）を通して、外部回路との接続点を移動す
るよう設計されている。 【００７３】半田ボール６０１，６０２，６０３、６０
４，６０５，…の設置後、図１のように、点線Ｃ１，Ｃ
３，Ｃ５，Ｃ２，Ｃ４，Ｃ６，Ｃ８に沿ってウエハをカ
ッティングする。カッティング後のＬＳＩ１０４が図１
２に示されている。 【００７４】図１２に示した７００は、このチップサイ
ズパッケージを補強するための補強板である。このチッ
プサイズパッケージは表面にエポキシ樹脂をコーティン
グしているので十分な強度を持つが、使用する前におい
ては、さらなる強度を必要とする場合がある。ウエハカ
ッティング前、補強板７００を張り付けることにより、
極少ない工程で、補強板７００付きチップサイズパッケ
ージを得ることが可能である。 【００７５】また、エポキシ樹脂をチップ表面に被着し
ているので、いわゆる樹脂モールドと略同じ信頼性を保
証できる。 【００７６】従来文献に示したように、従来のチップサ
イズパッケージはＬＳＩのダイスカッティング後、パッ
ケージを行っていた。しかし、本発明ではパッケージ化
の作業を全てウエハ単位で行えるため、工数が少なく、
低価格化を実現できる。 【００７７】従来のエポキシ樹脂のモールドに関しては
モールドに離型剤が添加されていた。これは金型と樹脂
との接着を防ぐ目的のものであるが、ＬＳＩ及びその周
辺の金属との接着力が弱くなり信頼性低下につながっ
た。 【００７８】しかし、本発明の技術では金型を用いない
ので、エポキシ樹脂に離型剤を添加する必要はない。ま
た、樹脂との接着を促進するシランカップリング剤等を
有効に用いることができた。 【００７９】本発明によれば、このパッケージは小さい
ままで、強度的にも、耐湿等においてもいわゆるモール
ドパッケージと同等の信頼性を持つものである。 【００８０】本発明においては、バンプはスタッド方式
として説明した。しかし通常のメッキによるバンプを用
いることも当然可能であり、他の手法でもよい。またバ
ンプの材料も銅、金、錫−鉛半田のみでなく、他の材料
の使用も可能である。 【００８１】ウエハ全面のバンプに張り付ける箔を銅箔
として説明したが、これ以外に金箔、コバール板等を用
いても良好なチップサイズパッケージを得ることができ
た。 【００８２】また、各バンプとの接続は、低温鑞付けで
はなく、高温圧接、超音波接続等を用いても可能であっ
た。この場合、銅箔に半田メッキ、錫メッキ等は不要で
あった。 【００８３】銅箔のパターニングはドライフィルムを用
いる手法で説明したが、レジストをコーティングする手
法等の方法でも十分対応しえるものである。 【００８４】銅箔とＬＳＩ間にエポキシ樹脂を毛細管現
象で注入したが、例えばポリイミド樹脂等、他の系統の
樹脂でも対応可能である。 【００８５】外部回路との接続は半田ボールで行うとし
て説明したが、接続予定場所に金属片を溶接して接続端
子とすることも可能である。あるいは導電性塗料を必要
箇所に塗布してもよい。 【００８６】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。 【００８７】 【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 【００８８】（１）ＬＳＩチップと同じ面積のチップサ
イズパッケージを得ることができる。 【００８９】また、樹脂をチップ表面に被着しているの
で、いわゆる樹脂モールドとほぼ同じ信頼性を保証でき
る。 【００９０】すなわち、パッケージは小さいままで、強
度的にも、耐湿等においても、いわゆるモールドパッケ
ージと同等の信頼性を確保することができる。 【００９１】（２）上記（１）の効果に加え、ＬＳＩの
表面の強度と接続の信頼性を高めることができる。 【００９２】（３）上記（１）の効果に加え、ＬＳＩの
パッド電極と半田ボールとの位置を任意に変更でき、接
続の自由度を高めることができる。 【００９３】（４）パッケージ化の作業を全てウエハ単
位で行えるため、工数が少なく、低価格化を実現でき
る。 【００９４】このように、ウエハのカッティングを最後
に行うので、各パッケージ当たりの工数が少なくなり、
低価格化を実現できる。 【００９５】（５）上記（４）の効果に加え、ＬＳＩを
ウエハから切り出す前に、そのウエハ全面に補強板を接
着するようにしたので、ＬＳＩを機械的に補強すること
ができ、確実にウエハから切り出しを行うことができ
る。 【００９６】（６）金型を用いないので、エポキシ樹脂
に離型剤を添加する必要はない。また、樹脂との接着を
促進するシランカップリング剤等を有効に用いることが
できた。 【００９７】（７）上記（６）と同様な、チップサイズ
パッケージを製造することができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an LSI package, and more particularly to a method of manufacturing a chip size package having substantially the same size as an LSI chip. [0002] Conventionally, techniques in such a field include:
For example, (1) "Nikkei Micro Device", February 1995 issue
P. 96-97 (2) "Chip Size Package Technology" Circuit Technology Vol. 9 No. 7 P475-478. Conventionally, this type of package has a μ-BG
A, chip size package, CSP, etc. are called by various names, and various types of chip size packages have been developed. FIG. 8 is a partially cutaway perspective view of such a conventional chip size package. As shown in FIG. 1, after solder vapor deposition and copper bumps are formed on an LSI chip 1, resin sealing is performed with a mold resin 2 and solder bumps 3 for external terminals are provided. In addition, 4
Is a wiring pattern, and 5 is an electrode pad. as a result,
A package having the same size as that of the LSI can be obtained. FIG. 9 is a partially cutaway perspective view of a tape carrier type of a conventional chip size package. In FIG. 1, the surface of an LSI chip 5 is coated with an elastic adhesive 6, a flexible wiring 7 is connected to each pad of the LSI, and a solder bump 9 is formed on the flexible wiring 7. ing. The periphery of the solder bump 9 is formed of a polyimide film 8 or the like, and is fixed to the LSI with the elastic adhesive 6 described above. Reference numeral 10 denotes a protection frame. As a result, approximately LSI
You can get the same size package. That is, in this package, the LSI is mounted on a polyimide wiring board having bumps, and then mounted on a target wiring board. In another type of package, an LSI chip with wiring is mounted on a wiring board. [0010] However, as described above, in the conventional chip size package, the LSI
After cutting the wafer from the wafer, each chip size package is manufactured, so that a dedicated mold is required, which is an obstacle to cost reduction. Further, in the conventional chip size package, the LSI is mounted twice to mount it on the wiring board, so that the number of steps is increased, and as a result, the price is high. Further, after cutting out the LSI from the wafer,
Since each chip size package is manufactured, the manufacturing is complicated and there is a problem in manufacturing reliability. Conventionally, a mold release agent has been added to an epoxy resin mold. This is for the purpose of preventing the adhesion between the mold and the resin, but the adhesion between the LSI and the surrounding metal is weakened, leading to a decrease in reliability. Further, a method of directly manufacturing bumps on an LSI and mounting the bumps on a substrate in a face-down manner has been proposed and put to practical use. However, in this method, L
The SI was not protected at all and was mechanically weak. [0015] The present invention is to eliminate the above problems, without using a mold, by reducing the number of steps can be reduced in cost, protection of the LSI sufficient chip size package
And to provide a method of manufacturing. According to the present invention, there is provided a method for manufacturing a chip size package , comprising the steps of:
A plurality of four-sided semi-conductors each having an integrated circuit
A plurality of semiconductor chip regions.
On the side, a plurality of electrodes are respectively formed along the four sides.
Preparing a semiconductor wafer, and the semiconductor wafer
Covering the surface with a resin, and forming the plurality of electrodes
That of multiple semiconductor chip areas different from the formed position
At each center side, a plurality of electrodes along the four sides are connected to the outside.
In order to make an electrical connection of
Forming a plurality of electrically connected wires on the resin;
A semiconductor wafer on which the plurality of wirings are formed.
Dividing the semiconductor chip into various semiconductor chips.
I do. [2] The chip size package described in [1] above
In the method of manufacturing a cage, the plurality of wirings
One end is connected to the plurality of electrodes, and the other end is the half.
From each side of the four sides of the conductor chip area to the center side
Thus, it is characterized by being formed on the resin. [3] The chip according to the above [1] or [2]
In the method of manufacturing a size package, the plurality of electrodes
In the semiconductor chip area different from the position where the
A plurality of solder balls connected to the plurality of wirings at the center side
Is formed. [4] The chip size package described in [3] above
In the method for manufacturing a cage, the semiconductor wafer may be
After a plurality of solder balls are formed, the individual semiconductor
It is characterized by being divided into chips. [5] Any one of the above items [1] to [4]
In the manufacturing method of the described chip size package,
Forming multiple bumps connected to multiple electrodes
And the plurality of wirings includes the plurality of wirings.
Connected to the plurality of electrodes via bumps.
And features. [6] Any one of the above [1] to [5]
In the manufacturing method of the chip size package described in
The plurality of wirings are formed using aluminum or copper.
Made is characterized by Rukoto. [7] Any one of the above [1] to [6]
In the manufacturing method of the chip size package described in
And solder on the resin so as to cover the plurality of wirings.
A step of supplying a resist. [8] Any one of the above [1] to [7]
The method of manufacturing a chip size package according to claim, wherein the resin is characterized by Rukoto formed using an epoxy resin. [9] Any one of the above [1] to [8]
In the manufacturing method of the chip size package described in
Forming a protective film exposing the plurality of electrodes on the semiconductor wafer.
It is characterized by including a step of forming on the surface of the eha. [0025] [10] chip size path of the above Symbol [9], wherein the
In the method of manufacturing a package, the resin may include the protective film
It is characterized by being formed on. [11] The switch according to the above [9] or [10]
In the method of manufacturing a chip size package, the protective film
Is formed using PSG. Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a plan view of a wafer showing a first embodiment of the present invention, and FIG. 2 is a sectional view of a chip manufacturing process along the line AA 'in FIG. FIG. 1 shows one wafer, which shows a state in which preprocessing has been completed, and bumps have been formed on the electrodes of each LSI. In this figure, 101, 102, 10
3, 104... Are LSIs, and solid lines C1, C3, C
5, C2, C4, C6, and C8 are cut from the wafer. 201, 202, 203, 204, 20
Reference numerals 5, 206 , 207 , and 208 denote electrodes in each LSI, which are usually made of aluminum having a thickness of 1 μm. 3
Reference numerals 01 , 302 , 303 ,..., 308 denote bumps. In this embodiment, a so-called stud method (using a wire bonding technique and using a ball at the time of bonding as a bump) is used. The electrodes 201, 202, 203, 20
4, 205... Each have a rectangular or square shape with one side of 50 to 100 μm.
, 2,303... Usually have a maximum diameter of 30 to 60 μm and the same height. Hereinafter, A- of the LSI 104 shown in FIG.
A method for manufacturing a wafer-size chip along the line A 'will be described with reference to FIG. (1) First, as shown in FIG.
Reference numeral 00 denotes a PSG film (oxide film) for protecting the LSI 104, and bumps 304 and 3 on the electrodes 204 and 205.
05 is formed by a wire bonding technique and thus has a constricted tip. Before the next step, it is convenient to apply a weight of 6 to 10 g per bump, to make the height of each bump uniform, and to flatten the surface of the tip of each bump. The material of the bump is preferably gold or copper. Both can be manufactured by ordinary techniques.
In particular, a manufacturing apparatus for a gold stud type bump is also sold, and can be manufactured without changing the previous process of the LSI. In the case of copper bumps, a gas atmosphere in which hydrogen is added to Ar is required at the time of bonding, and the bonding pressure is slightly higher. Therefore, the thickness of the aluminum electrode of the LSI needs to be larger than usual, about 2 μm. However, by optimizing the conditions, it was possible to obtain a good copper stud type bump. Recently, a technique of bonding a solder wire containing tin-lead as a main component to form a solder bump on an aluminum electrode of an LSI has been put to practical use. Using this technique, the solder bumps 301, 302, 303, 304,
305 can be formed, and the process to be continued can be facilitated. (2) Form bumps on all aluminum electrodes,
After pressing, as shown in FIG. 2B, an epoxy resin 200 is applied to the entire surface of the wafer, and is cured while being pressed and heated by a hot press. Pressing pressure is 15-20k
g weight / cm 2 , temperature was 80 to 100 ° C., and almost one hour was required for curing time. By this pressing step, the bumps 301,
The flat upper surfaces of the projections 302, 303, 304, 305 ... are exposed on the surface of the epoxy resin 200 . Tree butter used had low volume change rate before and after curing as Ekobondo (Emerson and Cuming, Inc. of trade name). resin
And the pressing conditions, the bumps 301, 302, 303, 3
04,305 ... epoxy resin 200
May remain thinly. At this time, the surface could be exposed by slightly polishing the surface with sandpaper or sandblasting. (3) Next, FIG.
As shown in (c), the bumps 301, 302, 303,
The solder balls 60 are placed on the flat projections 304, 305,.
4,605 is installed. A solder resist may be present on the epoxy resin 200. These steps are performed over the entire wafer. After installing the solder balls 604 and 605, the solid lines C1, C3, C5, C2, C4, C6 and C6 in FIG.
Cut the wafer along C8. The chip size package cut as described above is shown below. FIG. 3 is a perspective view of a chip size package showing a first embodiment of the present invention. Reference numeral 50 shown by a dotted line in this figure denotes a reinforcing plate for reinforcing the chip size package. This chip size package has sufficient strength because its surface is coated with an epoxy resin, but may require additional strength before use. By attaching the reinforcing plate 50 before wafer cutting, a chip size package with a reinforcing plate can be obtained with a very small number of steps. With such a structure, it has the same area as the LSI chip. According to the present invention, the package remains small and has the same reliability as the so-called molded package in terms of strength and moisture resistance. Next, a second embodiment of the present invention will be described. FIG. 4 is a plan view of a chip portion of a wafer showing a second embodiment of the present invention, FIG. 5 is a cross-sectional view of the chip of the wafer (a cross-sectional view taken along line BB 'of FIG. 4), and FIG. FIG. 6 is a perspective view of a chip size package according to a second embodiment of the present invention. Note that the same parts as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In these figures, 402, 404, 4
Reference numerals 05 and 407 denote wiring metals formed on the epoxy resin 200 for moving the position of the solder ball from a position directly above the aluminum electrode. The step of forming the wiring metal may be performed by, for example, aluminum deposition, photolithography, and etching, and does not use any new technology. The plating technique may be used. Solder balls 601,
A solder resist 500 for forming 602, 603, 604, 605,... Is formed. In this embodiment, the solder balls for connection are not formed directly above the aluminum electrodes of the LSI as in the first embodiment, but are formed in places separated from each other in a plane. As shown in FIG. 5, first, as in the first embodiment, stud bumps 304 and 305 are set on the aluminum electrodes 204 and 205 of the LSI 104, and then an epoxy resin 200 is applied. After processing by pressing and heating, wiring metals 404 and 405 are formed on the surface of the epoxy resin 200, and after solder resist 500 is applied, solder balls 604 and 605 are installed. Finally, the wafer is cut to cut out an LSI. As described above, after forming the solder balls, a portion corresponding to one LSI obtained by cutting one wafer is enlarged as shown in FIG. In this embodiment, after the formation of the bumps, a wiring metal for moving the solder balls was formed. It is also possible to form a wiring metal for moving the solder balls before forming the epoxy resin. FIG. 7 is a cross-sectional view of a main part of a chip size package according to a third embodiment of the present invention in which wiring metal is formed first. The same parts as those in FIG. 5 are denoted by the same reference numerals, and description thereof will be omitted. In this figure, reference numerals 704 and 705 denote wiring metals for moving the positions of the solder balls.
Is a bump. According to the above embodiment, it is possible to easily obtain a chip size package in which connection solder balls are located at desired positions. In particular, as in the first embodiment, since the cutting of the wafer is performed last, the number of steps per package is reduced, and the cost can be reduced. Further, a sufficient adhesive force of the epoxy resin to the LSI can be obtained. In both the first and second embodiments, the bump has been described as a stud bump. However, it was possible to sufficiently implement the present invention even if bumps formed by ordinary plating were used. The first and second embodiments use a step of sealing the resin after the bumps are formed. However, it has also been effective to apply a resin to the entire surface and then remove the resin by a photolithography technique or the like according to a necessary portion, and form a bump at the removed portion by electroless plating or the like. FIGS. 10 to 12 are views showing a fourth embodiment of the present invention. FIG. 10 is a cross-sectional view of a manufacturing process of a chip size package (a line CC 'in FIG. 11) showing a fourth embodiment of the present invention. FIG. 11 is a plan view of the chip size package, and FIG. 12 is a perspective view of the chip size package. Since the overall plan view of the wafer is the same as that of the first embodiment, the illustration is omitted here. Hereinafter, a method of manufacturing the chip size package will be described with reference to FIG. (1) First, as shown in FIG.
PSG film (oxide film) 10 for protecting LSI 104
0 is formed. Since the bumps 304 and 305 connected to the aluminum electrodes 204 and 205 are manufactured by a wire bonding technique, the tips have a constricted shape. The material of the bump is preferably gold or copper. Both can be manufactured by ordinary techniques.
In particular, a manufacturing apparatus for a gold stud type bump is also sold, and can be manufactured without changing the previous process of the LSI. Further, as for the copper bump, a gas atmosphere in which hydrogen is added to Ar at the time of bonding is required, and the bonding pressure is slightly higher. Therefore, it is necessary to make the thickness of the aluminum electrode of the LSI about 2 μm thicker than usual. Although it occurred, it was possible to obtain good copper stud type aluminum by optimizing the conditions. Recently, a technique of bonding a solder wire containing tin-lead as a main component to form a solder bump on an aluminum electrode of an LSI has been put to practical use. Using this technique, the solder bumps 304, 305,... Can be easily formed, and the process of continuing the process is also facilitated. (2) Next, as shown in FIG.
After forming bumps 304 and 305 on the aluminum electrodes 204 and 205 of all the LSIs 104 and flattening the tips by pressing,
A copper foil 1400 (eg, 15 μm thick) is brazed to the entire surface of the wafer. The surface of the copper foil 1400 is plated with tin or solder in advance to a thickness of about 1 μm, and the plating film (not shown) and the bumps 304 and 305 are brazed at a low temperature. Next, an epoxy resin 1200 is injected between the copper foil 1400 and the LSI 104 and cured by heating . Tree butter, as Ekobondo (Emerson and Cuming, Inc. of trade name), was used as a low volume change rate before and after curing. The distance between the LSI 104 and the copper foil 1400 is 40
μm, the resin 1200 can be efficiently and reliably filled by the capillary phenomenon.
Adhesion with 4 surfaces and 1400 copper foils was also very good. When the bump material was solder, the bump and the copper foil could be easily connected without plating the copper foil with tin, solder, or the like in advance. (3) Next, as shown in FIG. 10C, the copper foil 1400 was etched to form desired wiring metals 1404 and 1405 on the epoxy resin 1200. The etching process of the copper foil 1400 is performed, for example, by coating the copper foil 1400 with a photosensitive dry film, performing exposure and development processes using a mask, and then selectively etching copper with a ferric chloride solution. went. (4) Next, after the electrodes 1404 and 1405 are formed, a solder resist 1500 is applied to dispose the solder balls 604 and 605 , and then the solder balls 604 and 605 are applied.
605 is set in a predetermined place. FIG. 11 shows a plan view of the chip size package thus obtained. In this figure, 1401, 1402, 1
403, 1404, 1405... Are wiring metals made of copper foil formed on the resin 1200;
603, 604 and 605 are solder balls. LSI aluminum electrodes 201, 203, 20
For 6,208, a connection point to an external circuit is provided directly above the 6,208. For the aluminum electrodes 204 and 205, the bumps (30
4,305 etc.) to move the connection point with the external circuit. Solder balls 601, 602, 603, 60
After installation of 4,605,..., As shown in FIG.
3, the wafer is cut along C5, C2, C4, C6, and C8. LSI 104 after cutting
2 is shown. Reference numeral 700 shown in FIG. 12 is a reinforcing plate for reinforcing this chip size package. This chip size package has sufficient strength because its surface is coated with epoxy resin, but may require additional strength before use. By attaching the reinforcing plate 700 before wafer cutting,
It is possible to obtain a chip size package with the reinforcing plate 700 in a very small number of steps. Since the epoxy resin is adhered to the chip surface, substantially the same reliability as that of a so-called resin mold can be guaranteed. As shown in the conventional literature, a conventional chip size package is packaged after die cutting of an LSI. However, in the present invention, since all packaging operations can be performed in wafer units, the number of steps is small,
The price can be reduced. With respect to the conventional epoxy resin mold, a mold release agent has been added to the mold. This is for the purpose of preventing the adhesion between the mold and the resin, but the adhesion between the LSI and the surrounding metal is weakened, leading to a decrease in reliability. However, since a mold is not used in the technique of the present invention, it is not necessary to add a release agent to the epoxy resin. In addition, a silane coupling agent or the like that promotes adhesion to a resin could be effectively used. According to the present invention, this package remains small and has the same reliability as the so-called molded package in terms of strength, moisture resistance and the like. In the present invention, the bump has been described as the stud type. However, it is naturally possible to use bumps formed by ordinary plating, and other methods may be used. The material of the bump is not limited to copper, gold, and tin-lead solder, and other materials can be used. Although the description has been given of the case where the foil to be attached to the bumps on the entire surface of the wafer is a copper foil, a good chip size package can be obtained by using a gold foil, a Kovar plate or the like. Further, the connection with each bump could be made not by low-temperature brazing but also by high-temperature pressure welding, ultrasonic connection or the like. In this case, no solder plating, tin plating, or the like was required on the copper foil. Although the patterning of the copper foil has been described using a method using a dry film, a method such as a method of coating a resist can sufficiently cope with it. Although the epoxy resin is injected between the copper foil and the LSI by a capillary phenomenon, other types of resin such as a polyimide resin can be used. Although the connection with the external circuit has been described as being made by solder balls, it is also possible to weld a metal piece to a connection planned location to form a connection terminal. Alternatively, a conductive paint may be applied to a necessary portion. The present invention is not limited to the above embodiment, but various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention. As described above, according to the present invention, the following effects can be obtained. (1 ) A chip size package having the same area as the LSI chip can be obtained. Further, since the resin is applied to the chip surface, almost the same reliability as that of a so-called resin mold can be guaranteed. That is, it is possible to secure the same reliability as a so-called molded package in terms of strength, moisture resistance, etc., while keeping the package small. [0091] (2) in addition to the effects of (1) above, it is possible to improve the reliability of the connection strength of the surface of the LSI. [0092] (3) in addition to the effects of (1) above, can be arbitrarily change the position of the pad electrode and the solder balls LSI, it is possible increase the degree of freedom of the connection. [0093] (4) In order to be carried out in all wafer units working on the package of, man-hours are reduced, thereby realizing a low cost. As described above, since the wafer is cut last, the number of steps per package is reduced.
The price can be reduced. [0095] (5) in addition to the effects of the above SL (4), before cutting the LSI from the wafer. Thus to bond the reinforcing plate to the entire wafer surface, to mechanically reinforce the LSI
There can in, can be cut out from reliable wafer. ( 6 ) Since no mold is used, it is not necessary to add a release agent to the epoxy resin. In addition, a silane coupling agent or the like that promotes adhesion to a resin could be effectively used. ( 7 ) A chip size package similar to ( 6 ) above can be manufactured.
【図１】本発明の第１実施例を示すウエハの平面図であ
る。FIG. 1 is a plan view of a wafer showing a first embodiment of the present invention.
【図２】図１のＡ−Ａ′線におけるチップの製造工程断
面図である。FIG. 2 is a cross-sectional view of the chip in the manufacturing process along line AA 'in FIG.
【図３】本発明の第１実施例を示すチップサイズパッケ
ージの斜視図である。FIG. 3 is a perspective view of a chip size package showing the first embodiment of the present invention.
【図４】本発明の第２実施例を示すウエハのチップとな
る部分の平面図である。FIG. 4 is a plan view of a portion serving as a chip of a wafer according to a second embodiment of the present invention.
【図５】本発明の第２実施例を示すウエハのチップの断
面（図４のＢ−Ｂ′線断面）図である。FIG. 5 is a sectional view (sectional view taken along line BB ′ of FIG. 4) of a chip of a wafer showing a second embodiment of the present invention;
【図６】本発明の第２実施例を示すチップサイズパッケ
ージの斜視図である。FIG. 6 is a perspective view of a chip size package showing a second embodiment of the present invention.
【図７】本発明の第３実施例を示す配線金属の形成を先
に行った場合のチップサイズパッケージの要部断面図で
ある。FIG. 7 is a sectional view of a main part of a chip size package in a case where wiring metal is formed first according to a third embodiment of the present invention.
【図８】従来のチップサイズパッケージの一部破断斜視
図である。FIG. 8 is a partially cutaway perspective view of a conventional chip size package.
【図９】従来のチップサイズパッケージのうちテープキ
ャリア方式の一部破断斜視図である。FIG. 9 is a partially cutaway perspective view of a tape carrier type of a conventional chip size package.
【図１０】本発明の第４実施例を示すチップサイズパッ
ケージの製造工程断面（図１１のＣ−Ｃ′線断面）であ
る。FIG. 10 is a sectional view (sectional view taken along the line CC ′ of FIG. 11) of a manufacturing step of the chip size package according to the fourth embodiment of the present invention;
【図１１】本発明の第４実施例を示すチップサイズパッ
ケージの平面図である。FIG. 11 is a plan view of a chip size package according to a fourth embodiment of the present invention.
【図１２】本発明の第４実施例を示すチップサイズパッ
ケージの斜視図である。FIG. 12 is a perspective view of a chip size package showing a fourth embodiment of the present invention.
５０，７００ 補強板 １００ ＰＳＧ膜（酸化膜）（保護膜） １０１，１０２，１０３，１０４ ＬＳＩ ２００，１２００ エポキシ樹脂 ２０１，２０２，２０３，２０４，２０５，２０６，２
０７，２０８ 電極（アルミニウム） ３０１，３０２，３０３，３０４，３０５，３０６，３
０７，３０８，８０４，８０５… バンプ（スタッド
バンプ） ４０２，４０４，４０５，４０７，７０４，７０５，１
４０１、１４０２，１４０４，１４０５ 配線金属 ５００，１５００ 半田レジスト ６０１，６０２，６０３，６０４，６０５ 半田ボー
ル １４００ 銅箔50 , 700 reinforcing plate 100 PSG film (oxide film) (protective film) 101, 102, 103, 104 LSI 200, 1200 Epoxy resin 201, 202, 203, 204, 205, 206, 2
07, 208 electrode (aluminum) 301, 302, 303, 304, 305 , 306 , 3
07, 308, 804, 805 ... Bump (stud bump) 402, 404, 405 , 407, 704, 705, 1
401, 1402, 1404, 1405 Wiring metal 500, 1500 Solder resist 601, 602, 603, 604, 605 Solder ball 1400 Copper foil
フロントページの続き (56)参考文献 特開 平５−55278（ＪＰ，Ａ) 特開 平６−151487（ＪＰ，Ａ) 特開 平１−276750（ＪＰ，Ａ) 特開 平３−94438（ＪＰ，Ａ) 特開 平６−291221（ＪＰ，Ａ) 特開 昭50−87278（ＪＰ，Ａ) 特開 昭63−72143（ＪＰ，Ａ) 特開 平９−129772（ＪＰ，Ａ) 特開 平８−102466（ＪＰ，Ａ) 特開 平６−302604（ＪＰ，Ａ) 特開 平９−64078（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 501 H01L 21/301 Continuation of the front page (56) References JP-A-5-55278 (JP, A) JP-A-6-151487 (JP, A) JP-A-1-276750 (JP, A) JP-A-3-94438 (JP) JP-A-6-291221 (JP, A) JP-A-50-87278 (JP, A) JP-A-63-72143 (JP, A) JP-A-9-129772 (JP, A) 8-102466 (JP, A) JP-A-6-302604 (JP, A) JP-A-9-64078 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 23/12 501 H01L 21/301
Claims (11)
辺を有する複数の半導体チップ領域を有し、前記複数の
半導体チップ領域の周辺上に、前記四辺に沿って複数の
電極がそれぞれ形成された半導体ウエハを準備する工程
と、 （ｂ）前記半導体ウエハの表面を樹脂によって覆う工程
と、 （ｃ）前記複数の電極が形成された位置とは異なる複数
の半導体チップ領域のそれぞれの中央側で、前記四辺に
沿った複数の電極が外部との電気的接続をとるために、
前記複数の電極にそれぞれ電気的に接続される複数の配
線を前記樹脂上に形成する工程と、 （ｄ）前記複数の配線が形成された半導体ウエハを個々
の半導体チップに分割する工程とを含むことを特徴とす
るチップサイズパッケージの製造方法。 (A) Four integrated circuits are formed, respectively.
A plurality of semiconductor chip regions having sides;
On the periphery of the semiconductor chip area, a plurality of
Step of preparing a semiconductor wafer on which electrodes are respectively formed
And a step of covering the resin (b) the surface of the semiconductor wafer
And (c) a plurality of positions different from the positions where the plurality of electrodes are formed.
At the center side of each of the semiconductor chip areas
Along the multiple electrodes to make an electrical connection with the outside,
A plurality of arrangements electrically connected to the plurality of electrodes, respectively.
Forming a line on the resin; and (d) individually forming the semiconductor wafer on which the plurality of lines are formed.
Dividing the semiconductor chip into semiconductor chips.
Manufacturing method of chip size package.
の製造方法において、前記複数の配線は、各々の一端が
前記複数の電極に接続され、かつ、他端が前記半導体チ
ップ領域の四辺の各々の側から中央側に向かうように、
前記樹脂上に形成されることを特徴とするチップサイズ
パッケージの製造方法。 2. The chip size package according to claim 1,
In the manufacturing method, the plurality of wirings each have one end.
The other end is connected to the plurality of electrodes and the other end is connected to the semiconductor chip.
From each side of the four sides of the top area to the center side,
Chip size characterized by being formed on the resin
Package manufacturing method.
ケージの製造方法において、前記複数の電極が形成され
た位置とは異なる前記半導体チップ領域の中央側で、前
記複数の配線に接続される複数の半田ボールを形成する
工程を有することを特徴とするチップサイズパッケージ
の製造方法。 3. The chip size package according to claim 1,
In the method of manufacturing a cage, the plurality of electrodes are formed.
At the center side of the semiconductor chip area different from the
Forming a plurality of solder balls connected to the plurality of wirings
Chip size package characterized by having a process
Manufacturing method.
の製造方法において、前記半導体ウエハは、前記複数の
半田ボールが形成された後に、個々の前記半導体チップ
に分割されることを特徴とするチップサイズパッケージ
の製造方法。 4. The chip size package according to claim 3,
In the manufacturing method, the semiconductor wafer may include the plurality of semiconductor wafers.
After the solder balls are formed, the individual semiconductor chips
Chip size package characterized by being divided into
Manufacturing method.
チップサイズパッケージの製造方法において、前記複数
の電極にそれぞれ接続される複数のバンプを形成する工
程を含んでおり、前記複数の配線は、前記複数のバンプ
を介して前記複数の電極にそれぞれ接続されることを特
徴とするチップサイズパッケージの製 造方法。 5. The method according to claim 1, wherein
The method of manufacturing a chip size package,
To form multiple bumps connected to the respective electrodes
The plurality of wirings includes the plurality of bumps.
Connected to the plurality of electrodes via
Manufacturing method of the chip size package for the butterflies.
チップサイズパッケージの製造方法において、前記複数
の配線は、アルミニウム又は銅を用いて形成されること
を特徴とするチップサイズパッケージの製造方法。 6. The method according to claim 1, wherein
The method of manufacturing a chip size package,
Wiring must be formed using aluminum or copper
A method for manufacturing a chip size package, characterized by comprising:
チップサイズパッケージの製造方法において、前記複数
の配線を覆うように、前記樹脂の上に半田レジストを供
給する工程を有することを特徴とするチップサイズパッ
ケージの製造方法。 7. The method according to claim 1, wherein
The method of manufacturing a chip size package,
Apply a solder resist on the resin to cover the wiring
Chip size package having a process of supplying
Cage manufacturing method.
チップサイズパッケージの製造方法において、前記樹脂
は、エポキシ樹脂を用いて形成されることを特徴とする
チップサイズパッケージの製造方法。8. The method for manufacturing a chip size package according to claim 1 , wherein the resin
The method for manufacturing a chip size package, wherein Rukoto formed using an epoxy resin.
チップサイズパッケージの製造方法において、前記複数
の電極を露出させる保護膜を前記半導体ウエハの表面上
に形成する工程を含むことを特徴とするチップサイズパ
ッケージの製造方法。 9. according to any one of claims 1 8
The method of manufacturing a chip size package,
A protective film for exposing the electrodes on the surface of the semiconductor wafer.
Forming a chip size
Package manufacturing method.
ジの製造方法において、前記樹脂は、前記保護膜上に形
成されることを特徴とするチップサイズパッケージの製
造方法。 10. The chip size package according to claim 9,
In the method for manufacturing a die, the resin is formed on the protective film.
Chip size package
Construction method.
パッケージの製造方法において、前記保護膜は、ＰＳＧ
を用いて形成されることを特徴とするチップサイズパッ
ケージの製造方法。 11. A chip size according to claim 9 or 10.
In the method of manufacturing a package, the protective film may be made of PSG
A chip size package characterized by being formed using
Cage manufacturing method.
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