JP3312551B2 - レベルシフト回路 - Google Patents
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- JP3312551B2 JP3312551B2 JP02158196A JP2158196A JP3312551B2 JP 3312551 B2 JP3312551 B2 JP 3312551B2 JP 02158196 A JP02158196 A JP 02158196A JP 2158196 A JP2158196 A JP 2158196A JP 3312551 B2 JP3312551 B2 JP 3312551B2
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Description
【０００１】
【発明の属する技術分野】本発明は、例えば３Ｖ範囲の
狭論理振幅の入力信号を例えば30Ｖ範囲の広論理振幅の
出力信号に変換するレベルシフト回路（レベルシフタ）
に関する。
狭論理振幅の入力信号を例えば30Ｖ範囲の広論理振幅の
出力信号に変換するレベルシフト回路（レベルシフタ）
に関する。
【０００２】
【従来の技術】例えば、液晶駆動ＩＣ（液晶ドライバ）
には出力段のパワートランジスタの外に低電圧レベルの
選択信号を高電圧レベルの液晶駆動電圧に変換するため
のレベルシフト回路が作り込まれている。従来、このレ
ベルシフト回路としては、図７に示すようなＣＭＯＳを
２段つなぎフィードバックをかけた低消費電力形のフリ
ップ・フロップ回路構成が基本形となっている。即ち、
図７に示すレベルシフト回路１０は、例えば３Ｖ系（０
Ｖ（＝Ｖss）〜３Ｖ（＝Ｖdd））電源による狭論理振幅
（３Ｖ＝Ｖdd−Ｖss）の論理入力信号ＶINから逆相の３
Ｖ系の反転信号ＶIN * を生成するＣＭＯＳインバータＩ
ＮＶ１と、論理入力信号ＶINにより開閉するプルダウン
用の第１のＮチャネル型ＭＯＳＦＥＴ（第１のスイッチ
ＭＯＳ）１と、反転信号ＶIN * により第１のＮチャネル
型ＭＯＳＦＥＴ１とは排他的に開閉するプルダウン用の
第２のＮチャネル型ＭＯＳＦＥＴ（第２のスイッチＭＯ
Ｓ）２と、例えば30Ｖ（０Ｖ（Ｖss）〜30Ｖ（Ｖcc））
高圧電源間で第１のＮチャネル型ＭＯＳＦＥＴ１とトー
テムポール接続（直列接続）しており、第２のＮチャネ
ル型ＭＯＳＦＥＴ２の閉成により閉成する第１のＰチャ
ネル型ＭＯＳＦＥＴ３と、30Ｖ（０Ｖ（Ｖss）〜30Ｖ
（Ｖcc））電源間で第２のＮチャネル型ＭＯＳＦＥＴ２
とトーテムポール接続しており、第１のＮチャネル型Ｍ
ＯＳＦＥＴ１の閉成により閉成する第２のＰチャネル型
ＭＯＳＦＥＴ４とを有している。
には出力段のパワートランジスタの外に低電圧レベルの
選択信号を高電圧レベルの液晶駆動電圧に変換するため
のレベルシフト回路が作り込まれている。従来、このレ
ベルシフト回路としては、図７に示すようなＣＭＯＳを
２段つなぎフィードバックをかけた低消費電力形のフリ
ップ・フロップ回路構成が基本形となっている。即ち、
図７に示すレベルシフト回路１０は、例えば３Ｖ系（０
Ｖ（＝Ｖss）〜３Ｖ（＝Ｖdd））電源による狭論理振幅
（３Ｖ＝Ｖdd−Ｖss）の論理入力信号ＶINから逆相の３
Ｖ系の反転信号ＶIN * を生成するＣＭＯＳインバータＩ
ＮＶ１と、論理入力信号ＶINにより開閉するプルダウン
用の第１のＮチャネル型ＭＯＳＦＥＴ（第１のスイッチ
ＭＯＳ）１と、反転信号ＶIN * により第１のＮチャネル
型ＭＯＳＦＥＴ１とは排他的に開閉するプルダウン用の
第２のＮチャネル型ＭＯＳＦＥＴ（第２のスイッチＭＯ
Ｓ）２と、例えば30Ｖ（０Ｖ（Ｖss）〜30Ｖ（Ｖcc））
高圧電源間で第１のＮチャネル型ＭＯＳＦＥＴ１とトー
テムポール接続（直列接続）しており、第２のＮチャネ
ル型ＭＯＳＦＥＴ２の閉成により閉成する第１のＰチャ
ネル型ＭＯＳＦＥＴ３と、30Ｖ（０Ｖ（Ｖss）〜30Ｖ
（Ｖcc））電源間で第２のＮチャネル型ＭＯＳＦＥＴ２
とトーテムポール接続しており、第１のＮチャネル型Ｍ
ＯＳＦＥＴ１の閉成により閉成する第２のＰチャネル型
ＭＯＳＦＥＴ４とを有している。
【０００３】ここで、第１のＰチャネル型ＭＯＳＦＥＴ
３と第２のＰチャネル型ＭＯＳＦＥＴ４とがドレイン・
ノード（記憶ノード）Ｎ1 ，Ｎ2 を相互のゲートに交叉
接続したフリップ・フロップ（双安定回路）ＦＦを構成
している。レベルシフト回路１０の広論理振幅の出力信
号Ｖout はここではドレイン・ノードＮ2 から取り出さ
れると共に、その反転出力信号Ｖout * はドレイン・ノ
ードＮ1 に現れる。
３と第２のＰチャネル型ＭＯＳＦＥＴ４とがドレイン・
ノード（記憶ノード）Ｎ1 ，Ｎ2 を相互のゲートに交叉
接続したフリップ・フロップ（双安定回路）ＦＦを構成
している。レベルシフト回路１０の広論理振幅の出力信
号Ｖout はここではドレイン・ノードＮ2 から取り出さ
れると共に、その反転出力信号Ｖout * はドレイン・ノ
ードＮ1 に現れる。
【０００４】このような基本的構成のレベルシフト回路
１０において、論理入力信号ＶINが狭論理振幅の低レベ
ル０Ｖ（＝Ｖss）から高レベル３Ｖ（＝Ｖdd）へ立ち上
がると、第１のＮチャネル型ＭＯＳＦＥＴ１は閉成する
と共に、逆相の反転信号ＶIN * が０Ｖ（＝Ｖss）へ立ち
下がることから第２のＮチャネル型ＭＯＳＦＥＴ３は逆
に開成する。第１のＮチャネル型ＭＯＳＦＥＴ２の閉成
によりフリップ・フロップＦＦのドレイン・ノードＮ1
に０Ｖ（＝Ｖss）が送り込まれて電圧が広論理振幅の低
レベルとして確定し、第２のＮチャネル型ＭＯＳＦＥＴ
３の開成によりドレイン・ノードＮ2 の電圧は浮いて一
旦不定となるが、ノードＮ1 の確定電圧０Ｖにより第２
のＰチャネル型ＭＯＳＦＥＴ４が閉成するため、ドレイ
ン・ノードＮ2 は直に広論理振幅の高レベル電圧30Ｖ
（＝Ｖcc）に確定する。その結果、第１のＰチャネル型
ＭＯＳＦＥＴ３が開成する。このため、ドレイン・ノー
ドＮ2 にゲートが接続された出力段のＰチャネル型ＭＯ
ＳＦＥＴ５が開成する。
１０において、論理入力信号ＶINが狭論理振幅の低レベ
ル０Ｖ（＝Ｖss）から高レベル３Ｖ（＝Ｖdd）へ立ち上
がると、第１のＮチャネル型ＭＯＳＦＥＴ１は閉成する
と共に、逆相の反転信号ＶIN * が０Ｖ（＝Ｖss）へ立ち
下がることから第２のＮチャネル型ＭＯＳＦＥＴ３は逆
に開成する。第１のＮチャネル型ＭＯＳＦＥＴ２の閉成
によりフリップ・フロップＦＦのドレイン・ノードＮ1
に０Ｖ（＝Ｖss）が送り込まれて電圧が広論理振幅の低
レベルとして確定し、第２のＮチャネル型ＭＯＳＦＥＴ
３の開成によりドレイン・ノードＮ2 の電圧は浮いて一
旦不定となるが、ノードＮ1 の確定電圧０Ｖにより第２
のＰチャネル型ＭＯＳＦＥＴ４が閉成するため、ドレイ
ン・ノードＮ2 は直に広論理振幅の高レベル電圧30Ｖ
（＝Ｖcc）に確定する。その結果、第１のＰチャネル型
ＭＯＳＦＥＴ３が開成する。このため、ドレイン・ノー
ドＮ2 にゲートが接続された出力段のＰチャネル型ＭＯ
ＳＦＥＴ５が開成する。
【０００５】逆に、論理入力信号ＶINが高レベル３Ｖ
（＝Ｖdd）から低レベル０Ｖ（＝Ｖss）へ立ち下がる
と、今度は第１のＮチャネル型ＭＯＳＦＥＴ１が開成す
ると共に第２のＮチャネル型ＭＯＳＦＥＴ３が閉成す
る。フリップ・フロップＦＦのドレイン・ノードＮ2 に
０Ｖ（＝Ｖss）が送り込まれて電圧が広論理振幅の低レ
ベルとして確定し、ドレイン・ノードＮ1 の電圧は浮い
て一旦不定となるが、ノードＮ2 の確定電圧０Ｖにより
第１のＮチャネル型ＭＯＳＦＥＴ３が閉成するため、ド
レイン・ノードＮ1 は直に広論理振幅の高レベル電圧30
Ｖ（＝Ｖcc）に確定する。その結果、第２のＰチャネル
型ＭＯＳＦＥＴ４が開成する。このため、出力段のＰチ
ャネル型ＭＯＳＦＥＴ５が閉成する。
（＝Ｖdd）から低レベル０Ｖ（＝Ｖss）へ立ち下がる
と、今度は第１のＮチャネル型ＭＯＳＦＥＴ１が開成す
ると共に第２のＮチャネル型ＭＯＳＦＥＴ３が閉成す
る。フリップ・フロップＦＦのドレイン・ノードＮ2 に
０Ｖ（＝Ｖss）が送り込まれて電圧が広論理振幅の低レ
ベルとして確定し、ドレイン・ノードＮ1 の電圧は浮い
て一旦不定となるが、ノードＮ2 の確定電圧０Ｖにより
第１のＮチャネル型ＭＯＳＦＥＴ３が閉成するため、ド
レイン・ノードＮ1 は直に広論理振幅の高レベル電圧30
Ｖ（＝Ｖcc）に確定する。その結果、第２のＰチャネル
型ＭＯＳＦＥＴ４が開成する。このため、出力段のＰチ
ャネル型ＭＯＳＦＥＴ５が閉成する。
【０００６】このように、レベルシフト回路１０では、
低レベル０Ｖ（Ｖss）〜高レベル３Ｖ（Ｖdd）の狭論理
振幅の論理入力信号ＶINのステップ波形に対して低レベ
ル０Ｖ（Ｖss）〜高レベル30Ｖ（Ｖcc）の広論理振幅の
論理出力信号ＶOUT のステップ波形が得られる。
低レベル０Ｖ（Ｖss）〜高レベル３Ｖ（Ｖdd）の狭論理
振幅の論理入力信号ＶINのステップ波形に対して低レベ
ル０Ｖ（Ｖss）〜高レベル30Ｖ（Ｖcc）の広論理振幅の
論理出力信号ＶOUT のステップ波形が得られる。
【０００７】上記のレベルシフト回路１０は、論理入力
信号ＶINを作成する前段回路（図示せず）や出力段のＭ
ＯＳＦＥＴ５と共に、半導体集積回路（ＩＣ）としてモ
ノリシック化されている。このため、製造プロセスの削
減等によるコストメリットからすると、ワンチップ内の
ＭＯＳＦＥＴのゲート絶縁膜はすべて同厚に形成するこ
とが望ましい。しかしながら、上記のレベルシフト回路
１０中のフリップ・フロップＦＦのドレイン・ノード
（記憶ノード）Ｎ1 ，Ｎ2 の電位がスイッチＭＯＳ１，
２の開閉で交互に０Ｖ（Ｖss）に設定し直されるため、
フリップ・フロップＦＦを構成する第１のＰチャネル型
ＭＯＳＦＥＴ３及び第２のＰチャネル型ＭＯＳＦＥＴ４
や出力段のＭＯＳＦＥＴ５では、ソース−ドレイン間電
圧は高電圧（約30Ｖ）になるので、オフセットゲート型
の低濃度ドレイン領域を形成した高耐圧構造のトランジ
スタとする必要があるが、更に、ゲート−ソース，ゲー
ト−ドレイン，ゲート−サブスレート間にも高電圧（約
30Ｖ）が印加するため、ゲート耐圧の向上を目的にＭＯ
ＳＦＥＴ３，４，５のゲート絶縁膜を他の低圧系制御回
路のＭＯＳＦＥＴのゲート絶縁膜に比して一層厚く形成
せざるを得ない。
信号ＶINを作成する前段回路（図示せず）や出力段のＭ
ＯＳＦＥＴ５と共に、半導体集積回路（ＩＣ）としてモ
ノリシック化されている。このため、製造プロセスの削
減等によるコストメリットからすると、ワンチップ内の
ＭＯＳＦＥＴのゲート絶縁膜はすべて同厚に形成するこ
とが望ましい。しかしながら、上記のレベルシフト回路
１０中のフリップ・フロップＦＦのドレイン・ノード
（記憶ノード）Ｎ1 ，Ｎ2 の電位がスイッチＭＯＳ１，
２の開閉で交互に０Ｖ（Ｖss）に設定し直されるため、
フリップ・フロップＦＦを構成する第１のＰチャネル型
ＭＯＳＦＥＴ３及び第２のＰチャネル型ＭＯＳＦＥＴ４
や出力段のＭＯＳＦＥＴ５では、ソース−ドレイン間電
圧は高電圧（約30Ｖ）になるので、オフセットゲート型
の低濃度ドレイン領域を形成した高耐圧構造のトランジ
スタとする必要があるが、更に、ゲート−ソース，ゲー
ト−ドレイン，ゲート−サブスレート間にも高電圧（約
30Ｖ）が印加するため、ゲート耐圧の向上を目的にＭＯ
ＳＦＥＴ３，４，５のゲート絶縁膜を他の低圧系制御回
路のＭＯＳＦＥＴのゲート絶縁膜に比して一層厚く形成
せざるを得ない。
【０００８】ＭＯＳＦＥＴ３，４や出力トランジスタ５
のゲート−ソース，ゲート−ドレイン，ゲート−サブス
レート間耐圧を３Ｖ耐圧に収めるために、図８に示すレ
ベルシフト回路２０が提案される。即ち、このレベルシ
フト回路２０は、図７に示すレベルシフト回路１０にお
いて、フリップ・フロップＦＦを構成する第１のＰチャ
ネル型ＭＯＳＦＥＴ３及び第２のＰチャネル型ＭＯＳＦ
ＥＴ４のゲートをダイオードクランパ用の定電圧ダイオ
ードＤ1 ，Ｄ2 を介して30Ｖ（Ｖcc）高圧電源に接続し
た構成である。
のゲート−ソース，ゲート−ドレイン，ゲート−サブス
レート間耐圧を３Ｖ耐圧に収めるために、図８に示すレ
ベルシフト回路２０が提案される。即ち、このレベルシ
フト回路２０は、図７に示すレベルシフト回路１０にお
いて、フリップ・フロップＦＦを構成する第１のＰチャ
ネル型ＭＯＳＦＥＴ３及び第２のＰチャネル型ＭＯＳＦ
ＥＴ４のゲートをダイオードクランパ用の定電圧ダイオ
ードＤ1 ，Ｄ2 を介して30Ｖ（Ｖcc）高圧電源に接続し
た構成である。
【０００９】これら定電圧ダイオードＤ1 ，Ｄ2 のツェ
ナー電圧ＶZ を約３Ｖとすると、第１のＮチャネル型Ｍ
ＯＳＦＥＴ１が閉成しても、定電圧ダイオードＤ2 の電
圧クランプによりドレイン・ノードＮ1 はＶcc−ＶZ ＝
約27Ｖ以下には下がらず、第２のＰチャネル型ＭＯＳＦ
ＥＴ４のゲート−ソース，ゲート−ドレイン，ゲート−
サブスレート間電圧は３Ｖ以内に収まる。また同様に、
第２のＮチャネル型ＭＯＳＦＥＴ２が閉成しても、定電
圧ダイオードＤ1 の電圧クランプによりドレイン・ノー
ドＮ2 も約27Ｖ以下には下がらず、第１のＰチャネル型
ＭＯＳＦＥＴ３のゲート−ソース，ゲート−ドレイン，
ゲート−サブスレート間電圧は３Ｖ以内に収まる。ま
た、出力段のＭＯＳＦＥＴ５のゲート−ソース，ゲート
−サブスレート間電圧も３Ｖ以内に収まる。フリップ・
フロップＦＦのＭＯＳＦＥＴ３，４は勿論のこと、出力
段のＭＯＳＦＥＴ５のゲート耐圧も３Ｖ耐圧で済む。ま
た、ＭＯＳＦＥＴ３，４のソース−ドレイン間電圧も３
Ｖ以内に収まる。なお、スイッチＭＯＳ１，２及び出力
段のＭＯＳＦＥＴ５のソース−ドレイン電圧は３Ｖ以上
が印加するので、これらには低濃度ドレイン領域を持つ
オフセットゲート構造等の高耐圧ＭＯＳＦＥＴ（素子記
号に丸囲いを付して示す）が用いられる。
ナー電圧ＶZ を約３Ｖとすると、第１のＮチャネル型Ｍ
ＯＳＦＥＴ１が閉成しても、定電圧ダイオードＤ2 の電
圧クランプによりドレイン・ノードＮ1 はＶcc−ＶZ ＝
約27Ｖ以下には下がらず、第２のＰチャネル型ＭＯＳＦ
ＥＴ４のゲート−ソース，ゲート−ドレイン，ゲート−
サブスレート間電圧は３Ｖ以内に収まる。また同様に、
第２のＮチャネル型ＭＯＳＦＥＴ２が閉成しても、定電
圧ダイオードＤ1 の電圧クランプによりドレイン・ノー
ドＮ2 も約27Ｖ以下には下がらず、第１のＰチャネル型
ＭＯＳＦＥＴ３のゲート−ソース，ゲート−ドレイン，
ゲート−サブスレート間電圧は３Ｖ以内に収まる。ま
た、出力段のＭＯＳＦＥＴ５のゲート−ソース，ゲート
−サブスレート間電圧も３Ｖ以内に収まる。フリップ・
フロップＦＦのＭＯＳＦＥＴ３，４は勿論のこと、出力
段のＭＯＳＦＥＴ５のゲート耐圧も３Ｖ耐圧で済む。ま
た、ＭＯＳＦＥＴ３，４のソース−ドレイン間電圧も３
Ｖ以内に収まる。なお、スイッチＭＯＳ１，２及び出力
段のＭＯＳＦＥＴ５のソース−ドレイン電圧は３Ｖ以上
が印加するので、これらには低濃度ドレイン領域を持つ
オフセットゲート構造等の高耐圧ＭＯＳＦＥＴ（素子記
号に丸囲いを付して示す）が用いられる。
【００１０】ところで、図７に示すレベルシフト回路１
０では、フリップ・フロップＦＦの安定（定常）状態で
はスイッチＭＯＳ１，２のリーク電流（Ｐチャネル型Ｍ
ＯＳＦＥＴ３，４の飽和電流）を除き、原理的に電流消
費が発生せず、フリップ・フロップの遷移過程で２段直
列回路に微小な貫通電流だけが流れる。従って、低消費
電力である。他方、図８に示すレベルシフト回路２０に
おいて、第１のスイッチＭＯＳ１が閉成する過程では、
その第１のスイッチＭＯＳ１に流すべき電流は、直前の
安定状態で閉成した第１のＰチャネル型ＭＯＳＦＥＴ３
に流れる飽和電流以上でダイオードＤ2 にツェナー電圧
ＶZ を生じさせる程の降伏電流（記憶ノードＮ1 を低レ
ベルにする書き込み電流）であり、また第２のスイッチ
ＭＯＳ２が閉成する過程では、その第２のスイッチＭＯ
Ｓ２に流すべき電流は、直前の安定状態で閉成した第２
のＰチャネル型ＭＯＳＦＥＴ４に流れる飽和電流以上で
ダイオードＤ1 にツェナー電圧ＶZ を生じさせる程の降
伏電流（記憶ノードＮ2 を低レベルにする書き込み電
流）と、出力段のＰチャネル型ＭＯＳＦＥＴ５のソース
−ゲート間容量（ゲート容量）Ｃ5 を充電するための充
電電流との和以上である。そして、第１のスイッチＭＯ
Ｓ１が閉成状態である安定状態に移行した後、その第１
のスイッチＭＯＳ１に流すべき電流はダイオードＤ2 が
ツェナー電圧ＶZ を保持するに足る微小電流（保持電
流）で良く、また第２のスイッチＭＯＳ２が閉成状態で
ある別の安定状態に移行した後、その第２のスイッチＭ
ＯＳ２に流すべき電流はダイオードＤ1 がツェナー電圧
ＶZ を保持するに足る微小電流（保持電流）で良い。
０では、フリップ・フロップＦＦの安定（定常）状態で
はスイッチＭＯＳ１，２のリーク電流（Ｐチャネル型Ｍ
ＯＳＦＥＴ３，４の飽和電流）を除き、原理的に電流消
費が発生せず、フリップ・フロップの遷移過程で２段直
列回路に微小な貫通電流だけが流れる。従って、低消費
電力である。他方、図８に示すレベルシフト回路２０に
おいて、第１のスイッチＭＯＳ１が閉成する過程では、
その第１のスイッチＭＯＳ１に流すべき電流は、直前の
安定状態で閉成した第１のＰチャネル型ＭＯＳＦＥＴ３
に流れる飽和電流以上でダイオードＤ2 にツェナー電圧
ＶZ を生じさせる程の降伏電流（記憶ノードＮ1 を低レ
ベルにする書き込み電流）であり、また第２のスイッチ
ＭＯＳ２が閉成する過程では、その第２のスイッチＭＯ
Ｓ２に流すべき電流は、直前の安定状態で閉成した第２
のＰチャネル型ＭＯＳＦＥＴ４に流れる飽和電流以上で
ダイオードＤ1 にツェナー電圧ＶZ を生じさせる程の降
伏電流（記憶ノードＮ2 を低レベルにする書き込み電
流）と、出力段のＰチャネル型ＭＯＳＦＥＴ５のソース
−ゲート間容量（ゲート容量）Ｃ5 を充電するための充
電電流との和以上である。そして、第１のスイッチＭＯ
Ｓ１が閉成状態である安定状態に移行した後、その第１
のスイッチＭＯＳ１に流すべき電流はダイオードＤ2 が
ツェナー電圧ＶZ を保持するに足る微小電流（保持電
流）で良く、また第２のスイッチＭＯＳ２が閉成状態で
ある別の安定状態に移行した後、その第２のスイッチＭ
ＯＳ２に流すべき電流はダイオードＤ1 がツェナー電圧
ＶZ を保持するに足る微小電流（保持電流）で良い。
【００１１】しかしながら、図８の回路構成では、第１
のスイッチＭＯＳ１が閉成状態であるフリップ・フロッ
プＦＦの安定状態に達した後も、第１のスイッチＭＯＳ
１にはその状態遷移時と同じ電流値が依然として流れ続
け、また第２のスイッチＭＯＳ２が閉成状態であるフリ
ップ・フロップＦＦの別の安定状態に達した後も、第２
のスイッチＭＯＳ２にはその状態遷移時と同じ電流値が
そのまま流れ続けてしまうので、消費電力が大きいとい
う問題点がある。
のスイッチＭＯＳ１が閉成状態であるフリップ・フロッ
プＦＦの安定状態に達した後も、第１のスイッチＭＯＳ
１にはその状態遷移時と同じ電流値が依然として流れ続
け、また第２のスイッチＭＯＳ２が閉成状態であるフリ
ップ・フロップＦＦの別の安定状態に達した後も、第２
のスイッチＭＯＳ２にはその状態遷移時と同じ電流値が
そのまま流れ続けてしまうので、消費電力が大きいとい
う問題点がある。
【００１２】そこで、本出願人は、ここに図９に示すド
レイン電流可変回路３２，３４を備えたレベルシフト回
路３０を提案する。このレベルシフト回路３０は、図８
に示すレベルシフト回路２０において、非飽和領域で動
作する第１のＮチャネル型ＭＯＳＦＥＴ１と共にソース
フォロア回路（定電流回路）を構成する直列のソース抵
抗Ｒ11及びＲ12と、その一方のソース抵抗Ｒ12を短絡す
るソース抵抗値切り換え用Ｎチャネル型ＭＯＳＦＥＴ６
と、論理入力信号ＶINが立ち上がる時点ｔ1 で所定パル
ス幅ΔＴ1 の切り換え時限パルスＰ１をＭＯＳＦＥＴ６
のゲートに印加するワンショット回路（単安定マルチバ
イブレータ）７と、非飽和領域で動作する第２のＮチャ
ネル型ＭＯＳＦＥＴ２と共にソースフォロア回路（定電
流回路）を構成する直列のソース抵抗Ｒ21及びＲ22と、
その一方のソース抵抗Ｒ22を短絡するソース抵抗値切り
換え用Ｎチャネル型ＭＯＳＦＥＴ８と、論理入力信号Ｖ
INが立ち下がる時点ｔ2 で所定パルス幅ΔＴ2 （＝ΔＴ
1 ）の切り換え時限パルスＰ２をＭＯＳＦＥＴ８のゲー
トに印加するワンショット回路９とを有している。
レイン電流可変回路３２，３４を備えたレベルシフト回
路３０を提案する。このレベルシフト回路３０は、図８
に示すレベルシフト回路２０において、非飽和領域で動
作する第１のＮチャネル型ＭＯＳＦＥＴ１と共にソース
フォロア回路（定電流回路）を構成する直列のソース抵
抗Ｒ11及びＲ12と、その一方のソース抵抗Ｒ12を短絡す
るソース抵抗値切り換え用Ｎチャネル型ＭＯＳＦＥＴ６
と、論理入力信号ＶINが立ち上がる時点ｔ1 で所定パル
ス幅ΔＴ1 の切り換え時限パルスＰ１をＭＯＳＦＥＴ６
のゲートに印加するワンショット回路（単安定マルチバ
イブレータ）７と、非飽和領域で動作する第２のＮチャ
ネル型ＭＯＳＦＥＴ２と共にソースフォロア回路（定電
流回路）を構成する直列のソース抵抗Ｒ21及びＲ22と、
その一方のソース抵抗Ｒ22を短絡するソース抵抗値切り
換え用Ｎチャネル型ＭＯＳＦＥＴ８と、論理入力信号Ｖ
INが立ち下がる時点ｔ2 で所定パルス幅ΔＴ2 （＝ΔＴ
1 ）の切り換え時限パルスＰ２をＭＯＳＦＥＴ８のゲー
トに印加するワンショット回路９とを有している。
【００１３】第１のＮチャネル型ＭＯＳＦＥＴ１、ソー
ス抵抗Ｒ11，Ｒ12、ソース抵抗値切り換え用Ｎチャネル
型ＭＯＳＦＥＴ６及びワンショット回路７は第１のドレ
イン電流可変回路３２を構成しており、第２のＮチャネ
ル型ＭＯＳＦＥＴ２、ソース抵抗Ｒ21，Ｒ22、ソース抵
抗値切り換え用Ｎチャネル型ＭＯＳＦＥＴ８及びワンシ
ョット回路９は第２のドレイン電流可変回路３４を構成
している。
ス抵抗Ｒ11，Ｒ12、ソース抵抗値切り換え用Ｎチャネル
型ＭＯＳＦＥＴ６及びワンショット回路７は第１のドレ
イン電流可変回路３２を構成しており、第２のＮチャネ
ル型ＭＯＳＦＥＴ２、ソース抵抗Ｒ21，Ｒ22、ソース抵
抗値切り換え用Ｎチャネル型ＭＯＳＦＥＴ８及びワンシ
ョット回路９は第２のドレイン電流可変回路３４を構成
している。
【００１４】論理入力信号ＶINが立ち上がるフリップ・
フロップＦＦの状態遷移過程の時点ｔ1 では、切り換え
時限パルスＰ１の発生によりＭＯＳＦＥＴ６がΔＴ1 期
間だけ閉成状態に維持されるため、第１のＮチャネル型
ＭＯＳＦＥＴ１のソース抵抗が抵抗Ｒ11のみになるの
で、第１のＮチャネル型ＭＯＳＦＥＴ１に流れるドレイ
ン電流ＩD1は急増するが、そのΔＴ1 期間が過ぎるとＭ
ＯＳＦＥＴ６が開成して抵抗Ｒ12が抵抗Ｒ11に直列接続
するため、第１のＮチャネル型ＭＯＳＦＥＴ１に流れる
ドレイン電流ＩD1は急減して微小電流に戻る。また、論
理入力信号ＶINが立ち上がる別の状態遷移過程の時点ｔ
2 では、切り換え時限パルスＰ２の発生によりＭＯＳＦ
ＥＴ８がΔＴ2 期間だけ閉成状態に維持されるため、第
２のＮチャネル型ＭＯＳＦＥＴ２のソース抵抗が抵抗Ｒ
21のみになるので、第２のＮチャネル型ＭＯＳＦＥＴ２
に流れるドレイン電流ＩD2は急増するが、そのΔＴ2 期
間が過ぎるとＭＯＳＦＥＴ８が開成して抵抗Ｒ22が抵抗
Ｒ21に直列接続するため、第２のＮチャネル型ＭＯＳＦ
ＥＴ２に流れるドレイン電流ＩD2は急減して微小電流に
戻る。このように、第１，第２のＮチャネル型ＭＯＳＦ
ＥＴのドレイン電流ＩD1，ＩD2は、フリップ・フロップ
ＦＦの遷移過程では急増ドレイン電流ＩMAX となり、安
定状態では節電ドレイン電流（静止モード電流）ＩMIN
となるので、確実な状態遷移の実現と消費電力の低減に
寄与している。
フロップＦＦの状態遷移過程の時点ｔ1 では、切り換え
時限パルスＰ１の発生によりＭＯＳＦＥＴ６がΔＴ1 期
間だけ閉成状態に維持されるため、第１のＮチャネル型
ＭＯＳＦＥＴ１のソース抵抗が抵抗Ｒ11のみになるの
で、第１のＮチャネル型ＭＯＳＦＥＴ１に流れるドレイ
ン電流ＩD1は急増するが、そのΔＴ1 期間が過ぎるとＭ
ＯＳＦＥＴ６が開成して抵抗Ｒ12が抵抗Ｒ11に直列接続
するため、第１のＮチャネル型ＭＯＳＦＥＴ１に流れる
ドレイン電流ＩD1は急減して微小電流に戻る。また、論
理入力信号ＶINが立ち上がる別の状態遷移過程の時点ｔ
2 では、切り換え時限パルスＰ２の発生によりＭＯＳＦ
ＥＴ８がΔＴ2 期間だけ閉成状態に維持されるため、第
２のＮチャネル型ＭＯＳＦＥＴ２のソース抵抗が抵抗Ｒ
21のみになるので、第２のＮチャネル型ＭＯＳＦＥＴ２
に流れるドレイン電流ＩD2は急増するが、そのΔＴ2 期
間が過ぎるとＭＯＳＦＥＴ８が開成して抵抗Ｒ22が抵抗
Ｒ21に直列接続するため、第２のＮチャネル型ＭＯＳＦ
ＥＴ２に流れるドレイン電流ＩD2は急減して微小電流に
戻る。このように、第１，第２のＮチャネル型ＭＯＳＦ
ＥＴのドレイン電流ＩD1，ＩD2は、フリップ・フロップ
ＦＦの遷移過程では急増ドレイン電流ＩMAX となり、安
定状態では節電ドレイン電流（静止モード電流）ＩMIN
となるので、確実な状態遷移の実現と消費電力の低減に
寄与している。
【００１５】
【発明が解決しようとする課題】ところで、図９のレベ
ルシフト回路３０をダイナミック回路として見た場合、
フリップ・フロップＦＦのドレイン・ノードＮ1 ，Ｎ2
のいずれかに出力段のパワーＰチャネル型ＭＯＳＦＥＴ
５を接続した構成においては、一方のノードに大容量の
ソース−ゲート間容量Ｃ5 が接続された状態にあると見
ることができるので、レベルシフト回路３０内の素子の
大小規模や信号変化のタイミング対称性は必然的に崩れ
ている。
ルシフト回路３０をダイナミック回路として見た場合、
フリップ・フロップＦＦのドレイン・ノードＮ1 ，Ｎ2
のいずれかに出力段のパワーＰチャネル型ＭＯＳＦＥＴ
５を接続した構成においては、一方のノードに大容量の
ソース−ゲート間容量Ｃ5 が接続された状態にあると見
ることができるので、レベルシフト回路３０内の素子の
大小規模や信号変化のタイミング対称性は必然的に崩れ
ている。
【００１６】即ち、図９に示す如く、出力段のＰチャネ
ル型ＭＯＳＦＥＴ５のゲートがドレイン・ノードＮ2 に
接続されている場合、時点ｔ1 で第１のＮチャネル型Ｍ
ＯＳＦＥＴ１が閉成すると共に第２のＮチャネル型ＭＯ
ＳＦＥＴ２が開成すると、第２のＰチャネル型ＭＯＳＦ
ＥＴ４が閉成するようになっているが、この第２のＰチ
ャネル型ＭＯＳＦＥＴ４はソース−ゲート間容量Ｃ5 を
急速に放電させるため比較的大規模素子としてチップに
作り込まれている。そのため、この第２のＰチャネル型
ＭＯＳＦＥＴ４は第１のＰチャネル型ＭＯＳＦＥＴ３に
比して大きな素子であるので、必然的に無視できないソ
ース−ゲート間容量Ｃ4 が寄生している。
ル型ＭＯＳＦＥＴ５のゲートがドレイン・ノードＮ2 に
接続されている場合、時点ｔ1 で第１のＮチャネル型Ｍ
ＯＳＦＥＴ１が閉成すると共に第２のＮチャネル型ＭＯ
ＳＦＥＴ２が開成すると、第２のＰチャネル型ＭＯＳＦ
ＥＴ４が閉成するようになっているが、この第２のＰチ
ャネル型ＭＯＳＦＥＴ４はソース−ゲート間容量Ｃ5 を
急速に放電させるため比較的大規模素子としてチップに
作り込まれている。そのため、この第２のＰチャネル型
ＭＯＳＦＥＴ４は第１のＰチャネル型ＭＯＳＦＥＴ３に
比して大きな素子であるので、必然的に無視できないソ
ース−ゲート間容量Ｃ4 が寄生している。
【００１７】この結果、論理入力信号ＶINが立ち下がる
時点ｔ2 で第２のＮチャネル型ＭＯＳＦＥＴ２が閉成す
ると共に、第１のＮチャネル型ＭＯＳＦＥＴ１が開成す
ると、その初期ではソース−ゲート間容量Ｃ4 のためド
レイン・ノードＮ1 の電圧が上昇し難く、第２のＰチャ
ネル型ＭＯＳＦＥＴ４はなおも閉成したままであるの
で、状態遷移時に第２のＮチャネル型ＭＯＳＦＥＴ２に
流れる急増ドレイン電流ＩMAX の略全部が第２のＰチャ
ネル型ＭＯＳＦＥＴ４を介して無効電流として貫通して
しまい、定電圧ダイオードＤ1 を介しては流れ難く、ま
た素子規模の比較的大きな第２のＮチャネル型ＭＯＳＦ
ＥＴ２の低いオン抵抗の故に、第１のＰチャネル型ＭＯ
ＳＦＥＴ３のゲート電圧（ドレイン・ノードＮ2 の電
圧）の下降が遅れる。このため、タイムラグを以てＭＯ
ＳＦＥＴ３が閉成してノードＮ2 へＶcc電圧が供給され
るが、ソース−ゲート間容量Ｃ4 の放電時間があるた
め、第２のＰチャネル型ＭＯＳＦＥＴ４のゲート電圧も
すぐには上昇せず、第２のＰチャネル型ＭＯＳＦＥＴ４
は第２のＮチャネル型ＭＯＳＦＥＴ２の閉成時点から遅
れて開成することになる。
時点ｔ2 で第２のＮチャネル型ＭＯＳＦＥＴ２が閉成す
ると共に、第１のＮチャネル型ＭＯＳＦＥＴ１が開成す
ると、その初期ではソース−ゲート間容量Ｃ4 のためド
レイン・ノードＮ1 の電圧が上昇し難く、第２のＰチャ
ネル型ＭＯＳＦＥＴ４はなおも閉成したままであるの
で、状態遷移時に第２のＮチャネル型ＭＯＳＦＥＴ２に
流れる急増ドレイン電流ＩMAX の略全部が第２のＰチャ
ネル型ＭＯＳＦＥＴ４を介して無効電流として貫通して
しまい、定電圧ダイオードＤ1 を介しては流れ難く、ま
た素子規模の比較的大きな第２のＮチャネル型ＭＯＳＦ
ＥＴ２の低いオン抵抗の故に、第１のＰチャネル型ＭＯ
ＳＦＥＴ３のゲート電圧（ドレイン・ノードＮ2 の電
圧）の下降が遅れる。このため、タイムラグを以てＭＯ
ＳＦＥＴ３が閉成してノードＮ2 へＶcc電圧が供給され
るが、ソース−ゲート間容量Ｃ4 の放電時間があるた
め、第２のＰチャネル型ＭＯＳＦＥＴ４のゲート電圧も
すぐには上昇せず、第２のＰチャネル型ＭＯＳＦＥＴ４
は第２のＮチャネル型ＭＯＳＦＥＴ２の閉成時点から遅
れて開成することになる。
【００１８】ここで、図１０に示す如く、論理入力信号
ＶINが立ち下がり、第２のＮチャネル型ＭＯＳＦＥＴ２
が閉成する時点ｔ2 から第２のＰチャネル型ＭＯＳＦＥ
Ｔ４が開成する時点ｔ21までは急増ドレイン電流ＩMAX
が無効電流Ｑ１として流れる。また同様に、論理入力信
号ＶINが立ち上がり、第１のＮチャネル型ＭＯＳＦＥＴ
１が閉成する時点ｔ1 から第１のＰチャネル型ＭＯＳＦ
ＥＴ３が開成する時点ｔ11までの期間も急増ドレイン電
流ＩMAX が無効電流ｑ１として流れるが、第１のＰチャ
ネル型ＭＯＳＦＥＴ３のゲート容量は無視できるため、
時点ｔ1 〜時点ｔ11までの期間は時点ｔ2 〜時点ｔ21ま
での期間に比し相当短く、また無効電流ｑ１も無効電流
Ｑ１に比して相当小さい。
ＶINが立ち下がり、第２のＮチャネル型ＭＯＳＦＥＴ２
が閉成する時点ｔ2 から第２のＰチャネル型ＭＯＳＦＥ
Ｔ４が開成する時点ｔ21までは急増ドレイン電流ＩMAX
が無効電流Ｑ１として流れる。また同様に、論理入力信
号ＶINが立ち上がり、第１のＮチャネル型ＭＯＳＦＥＴ
１が閉成する時点ｔ1 から第１のＰチャネル型ＭＯＳＦ
ＥＴ３が開成する時点ｔ11までの期間も急増ドレイン電
流ＩMAX が無効電流ｑ１として流れるが、第１のＰチャ
ネル型ＭＯＳＦＥＴ３のゲート容量は無視できるため、
時点ｔ1 〜時点ｔ11までの期間は時点ｔ2 〜時点ｔ21ま
での期間に比し相当短く、また無効電流ｑ１も無効電流
Ｑ１に比して相当小さい。
【００１９】そして、この第２のＰチャネル型ＭＯＳＦ
ＥＴ４の開成時点ｔ21になると、状態遷移時に第２のＮ
チャネル型ＭＯＳＦＥＴ２に流れる急増ドレイン電流Ｉ
MAXのすべてが定電圧ダイオードＤ1 を介して有効的に
流れるので、ドレイン・ノードＮ2 の電圧ＶOUT が電源
電圧Ｖccからツェナー電圧ＶZ だけ下がり、初めてソー
ス−ゲート間容量Ｃ5 に対する充電が開始される。
ＥＴ４の開成時点ｔ21になると、状態遷移時に第２のＮ
チャネル型ＭＯＳＦＥＴ２に流れる急増ドレイン電流Ｉ
MAXのすべてが定電圧ダイオードＤ1 を介して有効的に
流れるので、ドレイン・ノードＮ2 の電圧ＶOUT が電源
電圧Ｖccからツェナー電圧ＶZ だけ下がり、初めてソー
ス−ゲート間容量Ｃ5 に対する充電が開始される。
【００２０】このソース−ゲート間容量Ｃ5 の充電（充
電量Ｑ２）は第２のＰチャネル型ＭＯＳＦＥＴ４の閉成
による短絡放電が一瞬であるのに対し、大容量Ｃ5 と第
２のＮチャネル型ＭＯＳＦＥＴ２を含むソースフォロア
回路の抵抗との積に相当する比較的大きな時定数を持っ
て充電するので、ドレイン・ノードＮ2 の電圧即ち出力
信号ＶOUT の下降は指数関数波形で緩やかである。この
結果、出力段のＰチャネル型ＭＯＳＦＥＴ５のターンオ
ン時間ＴONが長くなり、ターンオフ時間ＴOFFとのアン
バランスを生じ、出力段のＰチャネル型ＭＯＳＦＥＴ５
のスイッチング特性は悪い。
電量Ｑ２）は第２のＰチャネル型ＭＯＳＦＥＴ４の閉成
による短絡放電が一瞬であるのに対し、大容量Ｃ5 と第
２のＮチャネル型ＭＯＳＦＥＴ２を含むソースフォロア
回路の抵抗との積に相当する比較的大きな時定数を持っ
て充電するので、ドレイン・ノードＮ2 の電圧即ち出力
信号ＶOUT の下降は指数関数波形で緩やかである。この
結果、出力段のＰチャネル型ＭＯＳＦＥＴ５のターンオ
ン時間ＴONが長くなり、ターンオフ時間ＴOFFとのアン
バランスを生じ、出力段のＰチャネル型ＭＯＳＦＥＴ５
のスイッチング特性は悪い。
【００２１】このようなターンオン時間ＴONとターンオ
フ時間ＴOFF とのアンバランスを解消するには、時点ｔ
21からソース−ゲート間容量Ｃ5 を急速充電させるべ
く、状態遷移時の第２のＮチャネル型ＭＯＳＦＥＴ２に
流れる急増ドレイン電流ＩMAXを更に一層大きくするた
め、第２のＮチャネル型ＭＯＳＦＥＴ２自体の素子面積
を第１のＮチャネル型ＭＯＳＦＥＴ１に比べ大規模に作
り込んで、電流容量を大きくすることが考えられる。こ
れはチップサイズの増大に繋がり、半導体集積回路のコ
スト上昇を引き起こすが、この外に、次のような動作上
の難点を指摘できる。
フ時間ＴOFF とのアンバランスを解消するには、時点ｔ
21からソース−ゲート間容量Ｃ5 を急速充電させるべ
く、状態遷移時の第２のＮチャネル型ＭＯＳＦＥＴ２に
流れる急増ドレイン電流ＩMAXを更に一層大きくするた
め、第２のＮチャネル型ＭＯＳＦＥＴ２自体の素子面積
を第１のＮチャネル型ＭＯＳＦＥＴ１に比べ大規模に作
り込んで、電流容量を大きくすることが考えられる。こ
れはチップサイズの増大に繋がり、半導体集積回路のコ
スト上昇を引き起こすが、この外に、次のような動作上
の難点を指摘できる。
【００２２】 上述のように、第２のＮチャネル型Ｍ
ＯＳＦＥＴ２自体の電流容量を大きくして急速充電する
ようにしても、所詮、第２のＰチャネル型ＭＯＳＦＥＴ
４の開成時点ｔ21を待ってから初めてゲート容量Ｃ5 へ
の充電が開始されるだけであるから、どうしても充電期
間ｔ21〜ｔ23の分、ターンオン時間がターンオフ時間よ
りも長くなり、スイッチング速度が悪い。
ＯＳＦＥＴ２自体の電流容量を大きくして急速充電する
ようにしても、所詮、第２のＰチャネル型ＭＯＳＦＥＴ
４の開成時点ｔ21を待ってから初めてゲート容量Ｃ5 へ
の充電が開始されるだけであるから、どうしても充電期
間ｔ21〜ｔ23の分、ターンオン時間がターンオフ時間よ
りも長くなり、スイッチング速度が悪い。
【００２３】またそれ以前に、第２のＰチャネル型ＭＯ
ＳＦＥＴ４に寄生するソース−ゲート間容量Ｃ4 のた
め、第２のＰチャネル型ＭＯＳＦＥＴ４が開成するまで
にタイムラグを生じているので、その分、ターンオン時
間がターンオフ時間に比して長く、不均衡となってい
る。
ＳＦＥＴ４に寄生するソース−ゲート間容量Ｃ4 のた
め、第２のＰチャネル型ＭＯＳＦＥＴ４が開成するまで
にタイムラグを生じているので、その分、ターンオン時
間がターンオフ時間に比して長く、不均衡となってい
る。
【００２４】 出力段のＰチャネル型ＭＯＳＦＥＴ５
のソース−ゲート間容量Ｃ5 を急速充電させるため、図
１０に示すように、状態遷移時の第２のＮチャネル型Ｍ
ＯＳＦＥＴ２に更に大きな急増ドレイン電流ＩMAX ′
（＞ＩMAX ）を流すようにしても、この急増ドレイン電
流ＩMAX ′は、第２のＮチャネル型ＭＯＳＦＥＴ２の閉
成時点（論理入力信号ＶINが立ち上がる時点）ｔ2 から
第２のＰチャネル型ＭＯＳＦＥＴ４の開成時点ｔ21まで
の期間、２段直列回路を更に大きな貫通電流（無効電
流）Ｑ１′として予め前もって流しておかなければなら
ないため、却って無効電流が増大し、消費電力が大きく
なってしまう。
のソース−ゲート間容量Ｃ5 を急速充電させるため、図
１０に示すように、状態遷移時の第２のＮチャネル型Ｍ
ＯＳＦＥＴ２に更に大きな急増ドレイン電流ＩMAX ′
（＞ＩMAX ）を流すようにしても、この急増ドレイン電
流ＩMAX ′は、第２のＮチャネル型ＭＯＳＦＥＴ２の閉
成時点（論理入力信号ＶINが立ち上がる時点）ｔ2 から
第２のＰチャネル型ＭＯＳＦＥＴ４の開成時点ｔ21まで
の期間、２段直列回路を更に大きな貫通電流（無効電
流）Ｑ１′として予め前もって流しておかなければなら
ないため、却って無効電流が増大し、消費電力が大きく
なってしまう。
【００２５】従って、上記のターンオン時間の短縮化
によるスイッチング速度の改善と、状態遷移時の無効電
流の削減とは二律背反の関係にある。
によるスイッチング速度の改善と、状態遷移時の無効電
流の削減とは二律背反の関係にある。
【００２６】 また、時限切り換え型電流値可変回路
であるため、急増ドレイン電流ＩMAXから節電ドレイン
電流ＩMIN に切り換える時限（時点ｔ11, 時点ｔ23 ）
は、ワンショット回路７，９による切り換え時限パルス
Ｐ２のパルス幅ΔＴ1 ，ΔＴ2に画一的に時間依存して
いる。パルス幅が短すぎると、ノードＮ1,Ｎ2 の電圧が
充分立ち上がり又は立ち下がる以前に減少ドレイン電流
ＩMIN になってしまうので、立ち上がり又は立ち下がり
がなお一層遅れる結果となり、遷移時間（ターンオン時
間，ターンオフ時間）が長くなる。パルス幅が長すぎる
と、ノードＮ1,Ｎ2 の電圧が充分立ち上がり又は立ち下
がった後も、急増ドレイン電流ＩMAX が不必要に流れ続
けるので、消費電力が増大する。しかし、現実には素子
特性のバラツキや温度特性等を考慮して、パルス幅ΔＴ
1 ，ΔＴ2 は長めに設定せざるを得ず、それ故、状態遷
移時での消費電力が大きなものとなる。
であるため、急増ドレイン電流ＩMAXから節電ドレイン
電流ＩMIN に切り換える時限（時点ｔ11, 時点ｔ23 ）
は、ワンショット回路７，９による切り換え時限パルス
Ｐ２のパルス幅ΔＴ1 ，ΔＴ2に画一的に時間依存して
いる。パルス幅が短すぎると、ノードＮ1,Ｎ2 の電圧が
充分立ち上がり又は立ち下がる以前に減少ドレイン電流
ＩMIN になってしまうので、立ち上がり又は立ち下がり
がなお一層遅れる結果となり、遷移時間（ターンオン時
間，ターンオフ時間）が長くなる。パルス幅が長すぎる
と、ノードＮ1,Ｎ2 の電圧が充分立ち上がり又は立ち下
がった後も、急増ドレイン電流ＩMAX が不必要に流れ続
けるので、消費電力が増大する。しかし、現実には素子
特性のバラツキや温度特性等を考慮して、パルス幅ΔＴ
1 ，ΔＴ2 は長めに設定せざるを得ず、それ故、状態遷
移時での消費電力が大きなものとなる。
【００２７】そこで、上記問題点に鑑み、本発明の第１
の課題は、出力段のトランジスタのスイッチング速度の
改善を実現できるレベルシフト回路を提供することにあ
る。
の課題は、出力段のトランジスタのスイッチング速度の
改善を実現できるレベルシフト回路を提供することにあ
る。
【００２８】また、本発明の第２の課題は、状態遷移時
に流すべき急増電流値を必要最低限に抑制でき、これに
より消費電力を低減できるレベルシフト回路を提供する
ことにある。
に流すべき急増電流値を必要最低限に抑制でき、これに
より消費電力を低減できるレベルシフト回路を提供する
ことにある。
【００２９】更に、本発明の第３の課題は、状態遷移時
に流すべき急増電流の供給期間を必要最低限に抑制で
き、これにより消費電力を低減できるレベルシフト回路
を提供することにある。
に流すべき急増電流の供給期間を必要最低限に抑制で
き、これにより消費電力を低減できるレベルシフト回路
を提供することにある。
【００３０】
【課題を解決するための手段】上記の第１の課題を解決
するため、本発明が講じた手段は、出力段トランジスタ
の制御端子に寄生する容量を急速充放電する出力バッフ
ァ回路を設けたものである。即ち、本発明に係るレベル
シフト回路は、低電圧電源による狭論理振幅の論理入力
により開閉制御される第１の第１導電型トランジスタ
と、上記論理入力とは逆相の反転入力により第１の第１
導電型トランジスタとは排他的に開閉制御される第２の
第１導電型トランジスタと、高電圧電源間で第１の第１
導電型トランジスタに対し直列接続して、第２の第１導
電型トランジスタの閉成により閉成制御される第１の第
２導電型トランジスタと、上記高電圧電源間で第２の第
１導電型トランジスタに対し直列接続して、第１の第１
導電型トランジスタの閉成により閉成制御される第２の
第２導電型トランジスタとを有しており、第１及び第２
の第２導電型トランジスタが第１及び第２の記憶ノード
を介してフリップ・フロップを構成して成る信号電圧レ
ベル変換回路において、上記いずれかの記憶ノードの電
圧に基づき開閉制御される放電用トランジスタを有し、
出力段第２導電型トランジスタの制御端子に寄生する容
量を放電する容量放電回路と、上記論理入力又は上記反
転入力に基づき開閉制御される充電用トランジスタを有
し、上記容量を充電する容量放電回路を付加して成る。
そして、上記第１及び第２の記憶ノードと上記高電圧電
源との間にそれぞれダイオードクランパが接続されて成
ることを特徴とする。
するため、本発明が講じた手段は、出力段トランジスタ
の制御端子に寄生する容量を急速充放電する出力バッフ
ァ回路を設けたものである。即ち、本発明に係るレベル
シフト回路は、低電圧電源による狭論理振幅の論理入力
により開閉制御される第１の第１導電型トランジスタ
と、上記論理入力とは逆相の反転入力により第１の第１
導電型トランジスタとは排他的に開閉制御される第２の
第１導電型トランジスタと、高電圧電源間で第１の第１
導電型トランジスタに対し直列接続して、第２の第１導
電型トランジスタの閉成により閉成制御される第１の第
２導電型トランジスタと、上記高電圧電源間で第２の第
１導電型トランジスタに対し直列接続して、第１の第１
導電型トランジスタの閉成により閉成制御される第２の
第２導電型トランジスタとを有しており、第１及び第２
の第２導電型トランジスタが第１及び第２の記憶ノード
を介してフリップ・フロップを構成して成る信号電圧レ
ベル変換回路において、上記いずれかの記憶ノードの電
圧に基づき開閉制御される放電用トランジスタを有し、
出力段第２導電型トランジスタの制御端子に寄生する容
量を放電する容量放電回路と、上記論理入力又は上記反
転入力に基づき開閉制御される充電用トランジスタを有
し、上記容量を充電する容量放電回路を付加して成る。
そして、上記第１及び第２の記憶ノードと上記高電圧電
源との間にそれぞれダイオードクランパが接続されて成
ることを特徴とする。
【００３１】
【００３２】第２の課題を解決するためには、上記論理
入力のレベル変化過渡期に上記第１及び第２の第１導電
型トランジスタと上記充電用トランジスタに急増電流を
流した後、低電流に下げる電流可変回路をそれぞれ備え
た構成とする。
入力のレベル変化過渡期に上記第１及び第２の第１導電
型トランジスタと上記充電用トランジスタに急増電流を
流した後、低電流に下げる電流可変回路をそれぞれ備え
た構成とする。
【００３３】このような電流可変回路としては、上記論
理入力のレベル変化時から所定の画一期間後に上記急増
電流を低電流に切り換える時限切り換え型電流可変回路
とすることができる。
理入力のレベル変化時から所定の画一期間後に上記急増
電流を低電流に切り換える時限切り換え型電流可変回路
とすることができる。
【００３４】第３の課題を解決するためには、電流可変
回路としては、上記出力段第２導電型トランジスタの制
御端子に現れる出力電圧のレベル変化終了を検出して上
記急増電流を低電流に切り換えるレベル検出切り換え型
電流可変回路とする。
回路としては、上記出力段第２導電型トランジスタの制
御端子に現れる出力電圧のレベル変化終了を検出して上
記急増電流を低電流に切り換えるレベル検出切り換え型
電流可変回路とする。
【００３５】レベル検出切り換え型電流可変回路を備え
たレベルシフト回路においては、上記出力段第２導電型
トランジスタと共に出力端子のコンプリメンタリ型駆動
方式を構成する出力段第１導電型トランジスタと、上記
レベル検出切り換え型電流可変回路の出力レベル検出信
号を用いて上記出力段第１導電型トランジスタと上記出
力段第２導電型トランジスタの同時閉成を禁止する閉成
タイミング回路を設けることができる。
たレベルシフト回路においては、上記出力段第２導電型
トランジスタと共に出力端子のコンプリメンタリ型駆動
方式を構成する出力段第１導電型トランジスタと、上記
レベル検出切り換え型電流可変回路の出力レベル検出信
号を用いて上記出力段第１導電型トランジスタと上記出
力段第２導電型トランジスタの同時閉成を禁止する閉成
タイミング回路を設けることができる。
【００３６】〔作用〕フリップ・フロップを構成する第
１及び第２の第２導電型トランジスタとは別に、いずれ
かの記憶ノードの電圧に基づき開閉制御される放電用ト
ランジスタが設けられており、いずれの記憶ノードも出
力段第２導電型トランジスタの制御端子に接続されてい
ないため、制御端子の寄生容量の影響を受けずに放電用
トランジスタが早く開成する。このため、充電用トラン
ジスタによる電流が貫通電流として流れ難く、制御端子
の寄生容量を急速に充電させることができる。従っ
て、、出力段第２導電型トランジスタのスイッチング速
度を高速化できる。また、貫通電流が少なくなるので、
消費電力の低減を図ることができる。
１及び第２の第２導電型トランジスタとは別に、いずれ
かの記憶ノードの電圧に基づき開閉制御される放電用ト
ランジスタが設けられており、いずれの記憶ノードも出
力段第２導電型トランジスタの制御端子に接続されてい
ないため、制御端子の寄生容量の影響を受けずに放電用
トランジスタが早く開成する。このため、充電用トラン
ジスタによる電流が貫通電流として流れ難く、制御端子
の寄生容量を急速に充電させることができる。従っ
て、、出力段第２導電型トランジスタのスイッチング速
度を高速化できる。また、貫通電流が少なくなるので、
消費電力の低減を図ることができる。
【００３７】また、第１及び第２の記憶ノードと高電圧
電圧電源との間にそれぞれダイオードクランパが接続さ
れて成る構成においては、フリップ・フロップを構成す
るトランジスタ等の素子耐圧を低耐圧をすることができ
る。
電圧電源との間にそれぞれダイオードクランパが接続さ
れて成る構成においては、フリップ・フロップを構成す
るトランジスタ等の素子耐圧を低耐圧をすることができ
る。
【００３８】更に、電流可変回路を備えた構成において
は、急増電流によりフリップ・フロップの状態遷移が高
速化するためスイッチング速度の改善に寄与する。また
同時に、放電用トランジスタの開成動作が早まるので、
これを介した貫通電流の期間が短くなり、消費電力が更
に低減する。
は、急増電流によりフリップ・フロップの状態遷移が高
速化するためスイッチング速度の改善に寄与する。また
同時に、放電用トランジスタの開成動作が早まるので、
これを介した貫通電流の期間が短くなり、消費電力が更
に低減する。
【００３９】特に、電流可変回路としてはレベル検出切
り換え型電流可変回路を用いた構成によれば、急増電流
期間が長すぎたり、短すぎたりせず、常に最適時間だけ
急増電流を流すことができるため、状態遷移動作の高速
化と低消費電力化を同時に達成できる。
り換え型電流可変回路を用いた構成によれば、急増電流
期間が長すぎたり、短すぎたりせず、常に最適時間だけ
急増電流を流すことができるため、状態遷移動作の高速
化と低消費電力化を同時に達成できる。
【００４０】出力段第２導電型トランジスタと共に出力
端子のコンプリメンタリ型駆動方式を構成する出力段第
１導電型トランジスタを有する半導体集積回路におい
て、上記レベル検出切り換え型電流可変回路の出力レベ
ル検出信号を用いて上記出力段第１導電型トランジスタ
と上記出力段第２導電型トランジスタの同時閉成を禁止
する閉成タイミング回路を設けた構成を採用すると、出
力段第２導電型トランジスタが開成する以前に、出力段
第１導電型トランジスタの閉成制御信号が発生した場合
でも、閉成タイミング回路により出力段第２導電型トラ
ンジスタが現実に開成するまで、出力段第１導電型トラ
ンジスタが閉成しないようになっているので、出力段の
貫通電流を無くすことができ、大幅な低消費電力化を達
成することができる。
端子のコンプリメンタリ型駆動方式を構成する出力段第
１導電型トランジスタを有する半導体集積回路におい
て、上記レベル検出切り換え型電流可変回路の出力レベ
ル検出信号を用いて上記出力段第１導電型トランジスタ
と上記出力段第２導電型トランジスタの同時閉成を禁止
する閉成タイミング回路を設けた構成を採用すると、出
力段第２導電型トランジスタが開成する以前に、出力段
第１導電型トランジスタの閉成制御信号が発生した場合
でも、閉成タイミング回路により出力段第２導電型トラ
ンジスタが現実に開成するまで、出力段第１導電型トラ
ンジスタが閉成しないようになっているので、出力段の
貫通電流を無くすことができ、大幅な低消費電力化を達
成することができる。
【００４１】
【００４２】
【実施例】次に、本発明の実施例を添付図面に基づいて
説明する。
説明する。
【００４３】〔実施例１〕図１は本発明の実施例１に係
るレベルシフト回路と併せてその出力段トランジスタを
示す回路図である。
るレベルシフト回路と併せてその出力段トランジスタを
示す回路図である。
【００４４】本例のレベルシフト回路４０は、図９に示
すレベルシフト回路３０のドレイン・ノードＮ2 を出力
段のパワーＰチャネル型ＭＯＳＦＥＴ５のゲートＧには
結線していないままの信号電圧レベル変換回路３０′
と、この信号電圧レベル変換回路３０′のフリップ・フ
ロップＦＦのノード電圧Ｖg と反転入力信号ＶIN * を基
に出力段のパワーＰチャネル型ＭＯＳＦＥＴ５のゲート
容量Ｃ5 を急速充放電する出力バッファ回路５０とを有
している。
すレベルシフト回路３０のドレイン・ノードＮ2 を出力
段のパワーＰチャネル型ＭＯＳＦＥＴ５のゲートＧには
結線していないままの信号電圧レベル変換回路３０′
と、この信号電圧レベル変換回路３０′のフリップ・フ
ロップＦＦのノード電圧Ｖg と反転入力信号ＶIN * を基
に出力段のパワーＰチャネル型ＭＯＳＦＥＴ５のゲート
容量Ｃ5 を急速充放電する出力バッファ回路５０とを有
している。
【００４５】信号電圧レベル変換回路３０′は、３Ｖ電
源による狭論理振幅（３Ｖ＝Ｖdd−Ｖss）の論理入力信
号ＶINから逆相の３Ｖ系の反転信号ＶIN * を生成するＣ
ＭＯＳインバータＩＮＶ１と、論理入力信号ＶINにより
開閉制御される第１の高耐圧Ｎチャネル型ＭＯＳＦＥＴ
１と、反転信号ＶIN * により第１のＮチャネル型ＭＯＳ
ＦＥＴ１とは排他的に開閉制御される第２の高耐圧Ｎチ
ャネル型ＭＯＳＦＥＴ２と、30Ｖ（Ｖcc）電源間で第１
のＮチャネル型ＭＯＳＦＥＴ１と共に２段直列回路を構
成し、第２のＮチャネル型ＭＯＳＦＥＴ２の閉成により
閉成制御される第１のＰチャネル型ＭＯＳＦＥＴ３と、
30Ｖ（Ｖcc）電源間で第２のＮチャネル型ＭＯＳＦＥＴ
２と共に２段直列回路を構成し、第１のＮチャネル型Ｍ
ＯＳＦＥＴ１の閉成により閉成制御される第２のＰチャ
ネル型ＭＯＳＦＥＴ５とを有しており、第１のＰチャネ
ル型ＭＯＳＦＥＴ３と第２のＰチャネル型ＭＯＳＦＥＴ
５がドレイン・ノード（記憶ノード）Ｎ1 ，Ｎ2 を介し
てフィードバックループによるフリップ・フロップＦＦ
を構成している。
源による狭論理振幅（３Ｖ＝Ｖdd−Ｖss）の論理入力信
号ＶINから逆相の３Ｖ系の反転信号ＶIN * を生成するＣ
ＭＯＳインバータＩＮＶ１と、論理入力信号ＶINにより
開閉制御される第１の高耐圧Ｎチャネル型ＭＯＳＦＥＴ
１と、反転信号ＶIN * により第１のＮチャネル型ＭＯＳ
ＦＥＴ１とは排他的に開閉制御される第２の高耐圧Ｎチ
ャネル型ＭＯＳＦＥＴ２と、30Ｖ（Ｖcc）電源間で第１
のＮチャネル型ＭＯＳＦＥＴ１と共に２段直列回路を構
成し、第２のＮチャネル型ＭＯＳＦＥＴ２の閉成により
閉成制御される第１のＰチャネル型ＭＯＳＦＥＴ３と、
30Ｖ（Ｖcc）電源間で第２のＮチャネル型ＭＯＳＦＥＴ
２と共に２段直列回路を構成し、第１のＮチャネル型Ｍ
ＯＳＦＥＴ１の閉成により閉成制御される第２のＰチャ
ネル型ＭＯＳＦＥＴ５とを有しており、第１のＰチャネ
ル型ＭＯＳＦＥＴ３と第２のＰチャネル型ＭＯＳＦＥＴ
５がドレイン・ノード（記憶ノード）Ｎ1 ，Ｎ2 を介し
てフィードバックループによるフリップ・フロップＦＦ
を構成している。
【００４６】そして、第１のＰチャネル型ＭＯＳＦＥＴ
３及び第２のＰチャネル型ＭＯＳＦＥＴ４のゲート（ド
レイン・ノードＮ1 ，Ｎ2 ）はダイオードクランパ用の
定電圧ダイオードＤ1 ，Ｄ2 を介してＶcc電源に接続さ
れている。
３及び第２のＰチャネル型ＭＯＳＦＥＴ４のゲート（ド
レイン・ノードＮ1 ，Ｎ2 ）はダイオードクランパ用の
定電圧ダイオードＤ1 ，Ｄ2 を介してＶcc電源に接続さ
れている。
【００４７】また、本例の信号電圧レベル変換回路３
０′もドレイン電流可変回路３２，３４を備えている。
第１のドレイン電流可変回路３２は、非飽和領域で動作
する第１のＮチャネル型ＭＯＳＦＥＴ１と共にソースフ
ォロア回路（定電流回路）を構成する直列のソース抵抗
Ｒ11及びＲ12と、その一方のソース抵抗Ｒ12を短絡する
ソース抵抗値切り換え用Ｎチャネル型ＭＯＳＦＥＴ６
と、論理入力信号ＶINが立ち上がる時点ｔ1 で所定パル
ス幅ΔＴ1 の切り換え時限パルスＰ１をＭＯＳＦＥＴ６
のゲートに印加するワンショット回路（単安定マルチバ
イブレータ）７と有している。また第２のドレイン電流
可変回路３４も、非飽和領域で動作する第２のＮチャネ
ル型ＭＯＳＦＥＴ２と共にソースフォロア回路（定電流
回路）を構成する直列のソース抵抗Ｒ21及びＲ22と、そ
の一方のソース抵抗Ｒ22を短絡するソース抵抗値切り換
え用Ｎチャネル型ＭＯＳＦＥＴ８と、論理入力信号ＶIN
が立ち下がる時点ｔ2 で所定パルス幅ΔＴ2 （＝Δ
Ｔ1 ）の切り換え時限パルスＰ２をＭＯＳＦＥＴ８のゲ
ートに印加するワンショット回路９とを有している。
０′もドレイン電流可変回路３２，３４を備えている。
第１のドレイン電流可変回路３２は、非飽和領域で動作
する第１のＮチャネル型ＭＯＳＦＥＴ１と共にソースフ
ォロア回路（定電流回路）を構成する直列のソース抵抗
Ｒ11及びＲ12と、その一方のソース抵抗Ｒ12を短絡する
ソース抵抗値切り換え用Ｎチャネル型ＭＯＳＦＥＴ６
と、論理入力信号ＶINが立ち上がる時点ｔ1 で所定パル
ス幅ΔＴ1 の切り換え時限パルスＰ１をＭＯＳＦＥＴ６
のゲートに印加するワンショット回路（単安定マルチバ
イブレータ）７と有している。また第２のドレイン電流
可変回路３４も、非飽和領域で動作する第２のＮチャネ
ル型ＭＯＳＦＥＴ２と共にソースフォロア回路（定電流
回路）を構成する直列のソース抵抗Ｒ21及びＲ22と、そ
の一方のソース抵抗Ｒ22を短絡するソース抵抗値切り換
え用Ｎチャネル型ＭＯＳＦＥＴ８と、論理入力信号ＶIN
が立ち下がる時点ｔ2 で所定パルス幅ΔＴ2 （＝Δ
Ｔ1 ）の切り換え時限パルスＰ２をＭＯＳＦＥＴ８のゲ
ートに印加するワンショット回路９とを有している。
【００４８】出力バッファ回路５０は、フリップ・フロ
ップＦＦの一方の状態遷移の際に出力段のパワーＰチャ
ネル型ＭＯＳＦＥＴ５のゲート容量Ｃ5 を急速充電する
ゲート容量充電回路５２と、フリップ・フロップＦＦの
他方の状態遷移の際に出力段のパワーＰチャネル型ＭＯ
ＳＦＥＴ５のゲート容量Ｃ5 を急速放電するゲート容量
放電回路５４とを有している。
ップＦＦの一方の状態遷移の際に出力段のパワーＰチャ
ネル型ＭＯＳＦＥＴ５のゲート容量Ｃ5 を急速充電する
ゲート容量充電回路５２と、フリップ・フロップＦＦの
他方の状態遷移の際に出力段のパワーＰチャネル型ＭＯ
ＳＦＥＴ５のゲート容量Ｃ5 を急速放電するゲート容量
放電回路５４とを有している。
【００４９】ゲート容量充電回路５２はゲート容量Ｃ5
のゲートＧから電荷を引き抜いて接地（Ｖss）に供給す
ることでゲートＧの電圧をＶcc電圧（ソース電圧）から
下げるチャージポンプであり、反転入力信号ＶIN * によ
り第２の高耐圧Ｎチャネル型ＭＯＳＦＥＴ２と同期して
開閉制御される充電用高耐圧Ｎチャネル型ＭＯＳＦＥＴ
５２ａと、非飽和領域で動作する充電用高耐圧Ｎチャネ
ル型ＭＯＳＦＥＴ５２ａと共にソースフォロア回路（定
電流回路）を構成する直列のソース抵抗Ｒ31及びＲ
32と、その一方のソース抵抗Ｒ32を短絡するソース抵抗
値切り換え用Ｎチャネル型ＭＯＳＦＥＴ５２ｂを有して
おり、このＭＯＳＦＥＴ５２ｂはワンショット回路９か
らの時限パルスＰ２をゲートに受けて開閉制御される。
のゲートＧから電荷を引き抜いて接地（Ｖss）に供給す
ることでゲートＧの電圧をＶcc電圧（ソース電圧）から
下げるチャージポンプであり、反転入力信号ＶIN * によ
り第２の高耐圧Ｎチャネル型ＭＯＳＦＥＴ２と同期して
開閉制御される充電用高耐圧Ｎチャネル型ＭＯＳＦＥＴ
５２ａと、非飽和領域で動作する充電用高耐圧Ｎチャネ
ル型ＭＯＳＦＥＴ５２ａと共にソースフォロア回路（定
電流回路）を構成する直列のソース抵抗Ｒ31及びＲ
32と、その一方のソース抵抗Ｒ32を短絡するソース抵抗
値切り換え用Ｎチャネル型ＭＯＳＦＥＴ５２ｂを有して
おり、このＭＯＳＦＥＴ５２ｂはワンショット回路９か
らの時限パルスＰ２をゲートに受けて開閉制御される。
【００５０】ゲート容量放電回路５４は、ゲート容量Ｃ
5 の両端（ソース−ドレイン間）に接続し、ドレイン・
ノードＮ1 のノード電圧Ｖg により開閉制御される比較
的大きな素子の放電用Ｐチャネル型ＭＯＳＦＥＴ５４ａ
と、このＭＯＳＦＥＴ５４ａのゲートとＶcc電源との間
に接続されたダイオードクランパ用の定電圧ダイオード
Ｄ3 とを有している。
5 の両端（ソース−ドレイン間）に接続し、ドレイン・
ノードＮ1 のノード電圧Ｖg により開閉制御される比較
的大きな素子の放電用Ｐチャネル型ＭＯＳＦＥＴ５４ａ
と、このＭＯＳＦＥＴ５４ａのゲートとＶcc電源との間
に接続されたダイオードクランパ用の定電圧ダイオード
Ｄ3 とを有している。
【００５１】まず、図２に示すように、時点ｔ1 で狭論
理振幅（０〜３Ｖ）の論理入力信号ＶINが立ち上がり、
第１のＮチャネル型ＭＯＳＦＥＴ１が閉成すると共に第
２のＮチャネル型ＭＯＳＦＥＴ２が開成すると、ドレイ
ン電流可変回路３２の時限パルスＰ１により急増電流Ｉ
MAX が第１のＮチャネル型ＭＯＳＦＥＴ１を流れるた
め、ノード電圧Ｖg がＶccより定電圧ダイオードＤ2 の
ツェナー電圧ＶZ だけ急降下するので、第２のＰチャネ
ル型ＭＯＳＦＥＴ４及び放電用ＭＯＳＦＥＴ５４ａが閉
成する。
理振幅（０〜３Ｖ）の論理入力信号ＶINが立ち上がり、
第１のＮチャネル型ＭＯＳＦＥＴ１が閉成すると共に第
２のＮチャネル型ＭＯＳＦＥＴ２が開成すると、ドレイ
ン電流可変回路３２の時限パルスＰ１により急増電流Ｉ
MAX が第１のＮチャネル型ＭＯＳＦＥＴ１を流れるた
め、ノード電圧Ｖg がＶccより定電圧ダイオードＤ2 の
ツェナー電圧ＶZ だけ急降下するので、第２のＰチャネ
ル型ＭＯＳＦＥＴ４及び放電用ＭＯＳＦＥＴ５４ａが閉
成する。
【００５２】ところで、本例では第２のＰチャネル型Ｍ
ＯＳＦＥＴ４が出力段のパワーＰチャネル型ＭＯＳＦＥ
Ｔ５のゲート容量Ｃ5 を急速放電する必要がないため、
小規模素子として形成されている。他方、放電用Ｐチャ
ネル型ＭＯＳＦＥＴ５４ａはゲート容量Ｃ5 を急速放電
するため大規模素子として形成されており、それに寄生
するゲート容量Ｃ6 は無視できないが、ここでは急増電
流ＩMAX の電流値をパルス幅狭で高めることによってノ
ード電圧Ｖg を急速に降下させることができる。そし
て、第２のＰチャネル型ＭＯＳＦＥＴ４及び放電用Ｐチ
ャネル型ＭＯＳＦＥＴ５４ａの閉成によって、ノードＮ
2 の電圧が高レベルＶccとなり、これにより第１のＰチ
ャネル型ＭＯＳＦＥＴ３が開成する。この第１のＰチャ
ネル型ＭＯＳＦＥＴ３の開成時点は、第１のＮチャネル
型ＭＯＳＦＥＴ１のドレイン電流がドレイン電流可変回
路３２により節約電流ＩMIN に戻る時点ｔ11に略相当し
ている。その後、節約電流ＩMIN の殆どは定電圧ダイオ
ードＤ2 のツェナー電圧ＶZを維持するために用いられ
る。
ＯＳＦＥＴ４が出力段のパワーＰチャネル型ＭＯＳＦＥ
Ｔ５のゲート容量Ｃ5 を急速放電する必要がないため、
小規模素子として形成されている。他方、放電用Ｐチャ
ネル型ＭＯＳＦＥＴ５４ａはゲート容量Ｃ5 を急速放電
するため大規模素子として形成されており、それに寄生
するゲート容量Ｃ6 は無視できないが、ここでは急増電
流ＩMAX の電流値をパルス幅狭で高めることによってノ
ード電圧Ｖg を急速に降下させることができる。そし
て、第２のＰチャネル型ＭＯＳＦＥＴ４及び放電用Ｐチ
ャネル型ＭＯＳＦＥＴ５４ａの閉成によって、ノードＮ
2 の電圧が高レベルＶccとなり、これにより第１のＰチ
ャネル型ＭＯＳＦＥＴ３が開成する。この第１のＰチャ
ネル型ＭＯＳＦＥＴ３の開成時点は、第１のＮチャネル
型ＭＯＳＦＥＴ１のドレイン電流がドレイン電流可変回
路３２により節約電流ＩMIN に戻る時点ｔ11に略相当し
ている。その後、節約電流ＩMIN の殆どは定電圧ダイオ
ードＤ2 のツェナー電圧ＶZを維持するために用いられ
る。
【００５３】ノード電圧Ｖg がＶccよりツェナー電圧Ｖ
Z だけ下降した時点では、放電用Ｐチャネル型ＭＯＳＦ
ＥＴ５４ａも閉成するため、出力段のパワーＰチャネル
ＭＯＳＦＥＴ５のゲート容量Ｃ5 が瞬間放電する。この
結果、出力段のパワーＰチャネルＭＯＳＦＥＴ５は急峻
にターンオフする。
Z だけ下降した時点では、放電用Ｐチャネル型ＭＯＳＦ
ＥＴ５４ａも閉成するため、出力段のパワーＰチャネル
ＭＯＳＦＥＴ５のゲート容量Ｃ5 が瞬間放電する。この
結果、出力段のパワーＰチャネルＭＯＳＦＥＴ５は急峻
にターンオフする。
【００５４】次に、論理入力信号ＶINが立ち下がる時点
ｔ2 で第２のＮチャネル型ＭＯＳＦＥＴ２が閉成すると
共に、第１のＮチャネル型ＭＯＳＦＥＴ１が開成する
と、同時に、充電用ＭＯＳＦＥＴ５２ａが閉成する。こ
のため一方においては、第２のＮチャネル型ＭＯＳＦＥ
Ｔ２の閉成により急増ドレイン電流ＩMAX が流れるが、
ノードＮ2 には出力段のパワーＭＯＳＦＥＴ５のゲート
Ｇが接続されておらず、ゲート容量Ｃ5 を充電しないで
済むため、ノードＮ2 の電圧が急速降下し、第１のＰチ
ャネル型ＭＯＳＦＥＴ３がすぐに閉成してゲート容量Ｃ
6 が放電し、放電用ＭＯＳＦＥＴ５４ａがいち早く開成
する。また他方において、充電用ＭＯＳＦＥＴ５２ａの
閉成により出力段のパワーＰチャネル型ＭＯＳＦＥＴ５
のゲート容量Ｃ5 から引き抜かれた電荷がドレイン電流
ＩD3として流れるので、ゲート容量Ｃ5 が速やかに充電
される。この結果、出力電圧ＶOUT が低下するので出力
段のパワーＰチャネルＭＯＳＦＥＴ５は急峻にターンオ
ンする。
ｔ2 で第２のＮチャネル型ＭＯＳＦＥＴ２が閉成すると
共に、第１のＮチャネル型ＭＯＳＦＥＴ１が開成する
と、同時に、充電用ＭＯＳＦＥＴ５２ａが閉成する。こ
のため一方においては、第２のＮチャネル型ＭＯＳＦＥ
Ｔ２の閉成により急増ドレイン電流ＩMAX が流れるが、
ノードＮ2 には出力段のパワーＭＯＳＦＥＴ５のゲート
Ｇが接続されておらず、ゲート容量Ｃ5 を充電しないで
済むため、ノードＮ2 の電圧が急速降下し、第１のＰチ
ャネル型ＭＯＳＦＥＴ３がすぐに閉成してゲート容量Ｃ
6 が放電し、放電用ＭＯＳＦＥＴ５４ａがいち早く開成
する。また他方において、充電用ＭＯＳＦＥＴ５２ａの
閉成により出力段のパワーＰチャネル型ＭＯＳＦＥＴ５
のゲート容量Ｃ5 から引き抜かれた電荷がドレイン電流
ＩD3として流れるので、ゲート容量Ｃ5 が速やかに充電
される。この結果、出力電圧ＶOUT が低下するので出力
段のパワーＰチャネルＭＯＳＦＥＴ５は急峻にターンオ
ンする。
【００５５】ところで、Ｎチャネル型ＭＯＳＦＥＴ２に
急増ドレイン電流ＩMAX を流す通電時間ΔＴ2 は、Ｎチ
ャネル型ＭＯＳＦＥＴ１に急増ドレイン電流ＩMAX を流
す通電時間ΔＴ1 に比べて実質的に短時間にできる。ノ
ードＮ1 には小規模素子の第２のＰチャネル型ＭＯＳＦ
ＥＴ４と大規模素子の放電用ＭＯＳＦＥＴ５４ａが接続
されているに対し、ノードＮ2 には小規模素子の第１の
Ｐチャネル型ＭＯＳＦＥＴ３だけが接続されているに過
ぎず、第１のＰチャネル型ＭＯＳＦＥＴ３のゲート容量
は無視できるからである。従って、図２での充電量ｑ２
は極微小量である。Ｎチャネル型ＭＯＳＦＥＴ２に更に
増大した急増ドレイン電流ＩMAX ′を流すときには、更
に一層、その充電時間を短縮でき、第１のＰチャネル型
ＭＯＳＦＥＴ３の閉成時点ｔ21、延いては、放電用ＭＯ
ＳＦＥＴ５４ａの開成時点を早めることができる。他
方、時点ｔ21で閉成した充電用ＭＯＳＦＥＴ５２ａに流
れるドレイン電流ＩD3は、その初期では貫通電流として
若干流れるものの、前述したように、直に放電用ＭＯＳ
ＦＥＴ５４ａが開成するので、貫通電流の通電時間はｔ
2 〜ｔ21の期間程度であり、これは極短時間とすること
が可能であるので、ｑ３の如く電消費電力を抑制するこ
とができる。この貫通電流の通電期間を短くできること
は、ドレイン電流ＩD3を増大させて急増ドレイン電流Ｉ
MAX しても消費電力はさほど変わらないが、ゲート容量
Ｃ5 の充電時間を早めるには効果がある。この結果、第
２のＮチャネル型ＭＯＳＦＥＴ２及び充電用ＭＯＳＦＥ
Ｔ５２ａにおける無効電流の削減により消費電力を低減
させながらも、出力段のパワーＰチャネル型ＭＯＳＦＥ
Ｔ５のターンオン時間ＴONを短縮でき、ターンオフ時間
ＴOFF と均衡させることができる。このためスイッチン
グ速度の改善に繋がる。
急増ドレイン電流ＩMAX を流す通電時間ΔＴ2 は、Ｎチ
ャネル型ＭＯＳＦＥＴ１に急増ドレイン電流ＩMAX を流
す通電時間ΔＴ1 に比べて実質的に短時間にできる。ノ
ードＮ1 には小規模素子の第２のＰチャネル型ＭＯＳＦ
ＥＴ４と大規模素子の放電用ＭＯＳＦＥＴ５４ａが接続
されているに対し、ノードＮ2 には小規模素子の第１の
Ｐチャネル型ＭＯＳＦＥＴ３だけが接続されているに過
ぎず、第１のＰチャネル型ＭＯＳＦＥＴ３のゲート容量
は無視できるからである。従って、図２での充電量ｑ２
は極微小量である。Ｎチャネル型ＭＯＳＦＥＴ２に更に
増大した急増ドレイン電流ＩMAX ′を流すときには、更
に一層、その充電時間を短縮でき、第１のＰチャネル型
ＭＯＳＦＥＴ３の閉成時点ｔ21、延いては、放電用ＭＯ
ＳＦＥＴ５４ａの開成時点を早めることができる。他
方、時点ｔ21で閉成した充電用ＭＯＳＦＥＴ５２ａに流
れるドレイン電流ＩD3は、その初期では貫通電流として
若干流れるものの、前述したように、直に放電用ＭＯＳ
ＦＥＴ５４ａが開成するので、貫通電流の通電時間はｔ
2 〜ｔ21の期間程度であり、これは極短時間とすること
が可能であるので、ｑ３の如く電消費電力を抑制するこ
とができる。この貫通電流の通電期間を短くできること
は、ドレイン電流ＩD3を増大させて急増ドレイン電流Ｉ
MAX しても消費電力はさほど変わらないが、ゲート容量
Ｃ5 の充電時間を早めるには効果がある。この結果、第
２のＮチャネル型ＭＯＳＦＥＴ２及び充電用ＭＯＳＦＥ
Ｔ５２ａにおける無効電流の削減により消費電力を低減
させながらも、出力段のパワーＰチャネル型ＭＯＳＦＥ
Ｔ５のターンオン時間ＴONを短縮でき、ターンオフ時間
ＴOFF と均衡させることができる。このためスイッチン
グ速度の改善に繋がる。
【００５６】ドレイン電流可変回路３４により、急増ド
レイン電流ＩMAX の通電時間ΔＴ2が過ぎると、ドレイ
ン電流ＩD3は急減するようになっているが、ゲートＧに
は電圧クランパ用の定電圧ダイオードが接続されていな
いので、そのドレイン電流ＩD3の値はできる限り小さい
ことが望ましく、ソース抵抗Ｒ32を高抵抗とする。図１
の回路構成では、充電用ＭＯＳＦＥＴ５２ａの急増ドレ
イン電流ＩMAX の流れ始める時点がＭＯＳＦＥＴ２の急
増ドレイン電流ＩMAX の流れ始める時点ｔ1 となってい
るが、専用のワンショット回路や遅延素子等を設けて時
点ｔ1 をやや遅くらしても良い。充電用ＭＯＳＦＥＴ５
２ａの貫通電流を更に抑制でき、図２のｑ３で示す電消
費電力を実質的に無くすことができる。
レイン電流ＩMAX の通電時間ΔＴ2が過ぎると、ドレイ
ン電流ＩD3は急減するようになっているが、ゲートＧに
は電圧クランパ用の定電圧ダイオードが接続されていな
いので、そのドレイン電流ＩD3の値はできる限り小さい
ことが望ましく、ソース抵抗Ｒ32を高抵抗とする。図１
の回路構成では、充電用ＭＯＳＦＥＴ５２ａの急増ドレ
イン電流ＩMAX の流れ始める時点がＭＯＳＦＥＴ２の急
増ドレイン電流ＩMAX の流れ始める時点ｔ1 となってい
るが、専用のワンショット回路や遅延素子等を設けて時
点ｔ1 をやや遅くらしても良い。充電用ＭＯＳＦＥＴ５
２ａの貫通電流を更に抑制でき、図２のｑ３で示す電消
費電力を実質的に無くすことができる。
【００５７】〔実施例２〕図３は本発明の実施例２に係
るレベルシフト回路と併せてその出力段トランジスタを
示す回路図である。
るレベルシフト回路と併せてその出力段トランジスタを
示す回路図である。
【００５８】本例のレベルシフト回路４０′は、信号電
圧レベル変換回路３０′と簡素化した出力バッファ回路
５０′とからなる。この出力バッファ回路５０′のゲー
ト容量充電回路５２′は、反転入力信号ＶIN * により第
２の高耐圧Ｎチャネル型ＭＯＳＦＥＴ２と同期して開閉
制御される充電用高耐圧Ｎチャネル型ＭＯＳＦＥＴ５２
ａと、非飽和領域で動作する充電用高耐圧Ｎチャネル型
ＭＯＳＦＥＴ５２ａと共にソースフォロア回路（定電流
回路）を構成する信号電圧レベル変換回路３０′の直列
のソース抵抗Ｒ21′及びＲ22′と、その一方のソース抵
抗Ｒ22′を短絡するソース抵抗値切り換え用Ｎチャネル
型ＭＯＳＦＥＴ８と、ワンショット回路９とを有してい
る。ソース抵抗Ｒ21′及びＲ22′、ソース抵抗値切り換
え用Ｎチャネル型ＭＯＳＦＥＴ８、及びワンショット回
路９はすべて信号電圧レベル変換回路３０′の第２のＮ
チャネル型ＭＯＳＦＥＴ２のものが兼用されている。ま
た、ゲート容量放電回路５４′は、ゲート容量Ｃ5 の両
端（ソース−ドレイン間）に接続し、ドレイン・ノード
Ｎ1 のノード電圧Ｖg により開閉制御される比較的大き
な素子の放電用Ｐチャネル型ＭＯＳＦＥＴ５４ａのみか
ら成り、図１に示すダイオードクランパ用の定電圧ダイ
オードＤ3 を具備していない。ソース抵抗Ｒ21′及びＲ
22′の値を最適化することにより、第２のＮチャネル型
ＭＯＳＦＥＴ２に流すべき急増ドレイン電流ＩMAX と節
電電流ＩMIN 、並びに、充電用高耐圧Ｎチャネル型ＭＭ
ＯＳＦＥＴ５２ａに流すべき急増ドレイン電流と極小電
流のそれぞれの値を設定できる。
圧レベル変換回路３０′と簡素化した出力バッファ回路
５０′とからなる。この出力バッファ回路５０′のゲー
ト容量充電回路５２′は、反転入力信号ＶIN * により第
２の高耐圧Ｎチャネル型ＭＯＳＦＥＴ２と同期して開閉
制御される充電用高耐圧Ｎチャネル型ＭＯＳＦＥＴ５２
ａと、非飽和領域で動作する充電用高耐圧Ｎチャネル型
ＭＯＳＦＥＴ５２ａと共にソースフォロア回路（定電流
回路）を構成する信号電圧レベル変換回路３０′の直列
のソース抵抗Ｒ21′及びＲ22′と、その一方のソース抵
抗Ｒ22′を短絡するソース抵抗値切り換え用Ｎチャネル
型ＭＯＳＦＥＴ８と、ワンショット回路９とを有してい
る。ソース抵抗Ｒ21′及びＲ22′、ソース抵抗値切り換
え用Ｎチャネル型ＭＯＳＦＥＴ８、及びワンショット回
路９はすべて信号電圧レベル変換回路３０′の第２のＮ
チャネル型ＭＯＳＦＥＴ２のものが兼用されている。ま
た、ゲート容量放電回路５４′は、ゲート容量Ｃ5 の両
端（ソース−ドレイン間）に接続し、ドレイン・ノード
Ｎ1 のノード電圧Ｖg により開閉制御される比較的大き
な素子の放電用Ｐチャネル型ＭＯＳＦＥＴ５４ａのみか
ら成り、図１に示すダイオードクランパ用の定電圧ダイ
オードＤ3 を具備していない。ソース抵抗Ｒ21′及びＲ
22′の値を最適化することにより、第２のＮチャネル型
ＭＯＳＦＥＴ２に流すべき急増ドレイン電流ＩMAX と節
電電流ＩMIN 、並びに、充電用高耐圧Ｎチャネル型ＭＭ
ＯＳＦＥＴ５２ａに流すべき急増ドレイン電流と極小電
流のそれぞれの値を設定できる。
【００５９】なお、定電圧ダイオードＤ3 が無くても、
これに並列の定電圧ダイオードＤ2が存在するので、放
電用Ｐチャネル型ＭＯＳＦＥＴ５４ａのゲート電圧をク
ランプできるようになっている。
これに並列の定電圧ダイオードＤ2が存在するので、放
電用Ｐチャネル型ＭＯＳＦＥＴ５４ａのゲート電圧をク
ランプできるようになっている。
【００６０】〔実施例３〕図４は本発明の実施例３に係
るレベルシフト回路と併せてその出力段トランジスタを
示す回路図である。
るレベルシフト回路と併せてその出力段トランジスタを
示す回路図である。
【００６１】本例のレベルシフト回路６０は、図３に示
すレベルシフト回路４０′において、ドレイン電流可変
回路３２，３４のワンショット回路７，９に代え、出力
電圧レベル変化検出回路６２，６４と、それらに一定電
流Ｉ1 ，Ｉ2 を流す定電流回路の２定電流源型カレント
ミラー回路６６とを有して成る。この２定電流源型カレ
ントミラー回路６６は、Ｖcc電源から電流源６６ａによ
りドレイン電流を流すゲート−ドレイン接続のＰチャネ
ル型ＭＯＳＦＥＴ６６ｂと、このゲートにゲートが接続
してＶcc電源から定電流Ｉ1 を流す第１のミラーＰチャ
ネル型ＭＯＳＦＥＴ６６ｃと、ＭＯＳＦＥＴ６６ｂのゲ
ートにゲートが接続してＶcc電源から定電流Ｉ2 を流す
第２のミラーＰチャネル型ＭＯＳＦＥＴ６６ｄとを有し
ている。
すレベルシフト回路４０′において、ドレイン電流可変
回路３２，３４のワンショット回路７，９に代え、出力
電圧レベル変化検出回路６２，６４と、それらに一定電
流Ｉ1 ，Ｉ2 を流す定電流回路の２定電流源型カレント
ミラー回路６６とを有して成る。この２定電流源型カレ
ントミラー回路６６は、Ｖcc電源から電流源６６ａによ
りドレイン電流を流すゲート−ドレイン接続のＰチャネ
ル型ＭＯＳＦＥＴ６６ｂと、このゲートにゲートが接続
してＶcc電源から定電流Ｉ1 を流す第１のミラーＰチャ
ネル型ＭＯＳＦＥＴ６６ｃと、ＭＯＳＦＥＴ６６ｂのゲ
ートにゲートが接続してＶcc電源から定電流Ｉ2 を流す
第２のミラーＰチャネル型ＭＯＳＦＥＴ６６ｄとを有し
ている。
【００６２】また、第１の出力信号レベル変化検出回路
６２は、第１のノードＮ1 の電圧の立ち下がり変化によ
り閉成して定電流Ｉ1 をドレイン電流として流す出力電
圧立ち上がり検出用の高耐圧Ｐチャネル型ＭＯＳＦＥＴ
６２ａと、その定電流Ｉ1 を流す電流・電圧変換抵抗ｒ
1 と、その抵抗ｒ1 の電圧降下を入力としてゲート信号
Ｓ１を生成するＣＭＯＳインバータＩＮＶ２とを有して
いる。更に、第２の出力信号レベル変化検出回路６４
は、出力段のパワーＭＯＳＦＥＴ５のゲート電圧（出力
電圧ＶOUT ）の立ち下がり変化により閉成して定電流Ｉ
2 をドレイン電流として流す出力電圧立ち下がり検出用
の高耐圧Ｐチャネル型ＭＯＳＦＥＴ６４ａと、その定電
流Ｉ2 を流す電流・電圧変換抵抗ｒ2 と、その抵抗ｒ2
の電圧降下を入力としてゲート信号Ｓ２を生成するＣＭ
ＯＳインバータＩＮＶ３とを有している。
６２は、第１のノードＮ1 の電圧の立ち下がり変化によ
り閉成して定電流Ｉ1 をドレイン電流として流す出力電
圧立ち上がり検出用の高耐圧Ｐチャネル型ＭＯＳＦＥＴ
６２ａと、その定電流Ｉ1 を流す電流・電圧変換抵抗ｒ
1 と、その抵抗ｒ1 の電圧降下を入力としてゲート信号
Ｓ１を生成するＣＭＯＳインバータＩＮＶ２とを有して
いる。更に、第２の出力信号レベル変化検出回路６４
は、出力段のパワーＭＯＳＦＥＴ５のゲート電圧（出力
電圧ＶOUT ）の立ち下がり変化により閉成して定電流Ｉ
2 をドレイン電流として流す出力電圧立ち下がり検出用
の高耐圧Ｐチャネル型ＭＯＳＦＥＴ６４ａと、その定電
流Ｉ2 を流す電流・電圧変換抵抗ｒ2 と、その抵抗ｒ2
の電圧降下を入力としてゲート信号Ｓ２を生成するＣＭ
ＯＳインバータＩＮＶ３とを有している。
【００６３】まず、図５に示すように、狭論理振幅の論
理入力信号ＶINが立ち上がる時点ｔ1 の直前において
は、ノードＮ1 の電圧Ｖg は高電圧Ｖcc（30Ｖ）である
と共に、出力電圧ＶOUT はＶss（０Ｖ）となっている
が、一方のＰチャネル型ＭＯＳＦＥＴ６２ａは開成状態
であると共に、他方のＰチャネル型ＭＯＳＦＥＴ６４ａ
は閉成状態にある。従って、一方の電圧変換抵抗ｒ1 に
は電圧降下が発生しないので、ＣＭＯＳインバータＩＮ
Ｖ２の出力Ｓ１は３Ｖの高レベルとなっており、Ｎチャ
ネル型ＭＯＳＦＥＴ６は閉成状態にあるが、他方の電圧
変換抵抗ｒ2 には定電流Ｉ2 により電圧降下が発生して
いるので、ＣＭＯＳインバータＩＮＶ３の出力Ｓ２は０
Ｖの低レベルとなっており、Ｎチャネル型ＭＯＳＦＥＴ
８，５２ｂは開成状態にある。
理入力信号ＶINが立ち上がる時点ｔ1 の直前において
は、ノードＮ1 の電圧Ｖg は高電圧Ｖcc（30Ｖ）である
と共に、出力電圧ＶOUT はＶss（０Ｖ）となっている
が、一方のＰチャネル型ＭＯＳＦＥＴ６２ａは開成状態
であると共に、他方のＰチャネル型ＭＯＳＦＥＴ６４ａ
は閉成状態にある。従って、一方の電圧変換抵抗ｒ1 に
は電圧降下が発生しないので、ＣＭＯＳインバータＩＮ
Ｖ２の出力Ｓ１は３Ｖの高レベルとなっており、Ｎチャ
ネル型ＭＯＳＦＥＴ６は閉成状態にあるが、他方の電圧
変換抵抗ｒ2 には定電流Ｉ2 により電圧降下が発生して
いるので、ＣＭＯＳインバータＩＮＶ３の出力Ｓ２は０
Ｖの低レベルとなっており、Ｎチャネル型ＭＯＳＦＥＴ
８，５２ｂは開成状態にある。
【００６４】ここで、時点ｔ1 で狭論理振幅の論理入力
信号ＶINが立ち上がり、第１のＮチャネル型ＭＯＳＦＥ
Ｔ１が閉成すると共に第２のＮチャネル型ＭＯＳＦＥＴ
２が開成すると、ドレイン電流可変回路３２′のＮチャ
ネル型ＭＯＳＦＥＴ６が既に閉成状態にあるため、ドレ
イン電流ＩD1として急増電流ＩMAX が流れて、これによ
りノードＮ1 の電圧Ｖg が下降し始めると共に出力電圧
ＶOUT が上昇し始める。この出力電圧ＶOUT の立ち上が
り過渡期には、その反転出力たるノードＮ1 の電圧Ｖg
の立ち下がり変化が監視されており、電圧Ｖg が（Ｖcc
−ＶZ ）に近い値まで立ち下がると、Ｐチャネル型ＭＯ
ＳＦＥＴ６２ａがこれを検出して時点ｔ12で閉成し、電
流・電圧変換抵抗ｒ1 に電圧降下が発生してゲート電圧
Ｓ１が低レベル（０Ｖ）となるため、Ｎチャネル型ＭＯ
ＳＦＥＴ６が開成し、これによりドレイン電流ＩD1は節
電ドレイン電流ＩMIN に切り換わる。このため、電圧Ｖ
gが立ち下がるとは逆に出力電圧ＶOUT の立ち上がりる
が、この出力電圧ＶOUT の立ち上がりが現実に完了した
時点ｔ12で急増電流ＩMAX の供給が止むため、供給時間
が短すぎたり、長すぎたりせず、最適化されるので、タ
ーンオフ時間ＴOFFの短縮化と消費電力の低減を共に達
成できる。
信号ＶINが立ち上がり、第１のＮチャネル型ＭＯＳＦＥ
Ｔ１が閉成すると共に第２のＮチャネル型ＭＯＳＦＥＴ
２が開成すると、ドレイン電流可変回路３２′のＮチャ
ネル型ＭＯＳＦＥＴ６が既に閉成状態にあるため、ドレ
イン電流ＩD1として急増電流ＩMAX が流れて、これによ
りノードＮ1 の電圧Ｖg が下降し始めると共に出力電圧
ＶOUT が上昇し始める。この出力電圧ＶOUT の立ち上が
り過渡期には、その反転出力たるノードＮ1 の電圧Ｖg
の立ち下がり変化が監視されており、電圧Ｖg が（Ｖcc
−ＶZ ）に近い値まで立ち下がると、Ｐチャネル型ＭＯ
ＳＦＥＴ６２ａがこれを検出して時点ｔ12で閉成し、電
流・電圧変換抵抗ｒ1 に電圧降下が発生してゲート電圧
Ｓ１が低レベル（０Ｖ）となるため、Ｎチャネル型ＭＯ
ＳＦＥＴ６が開成し、これによりドレイン電流ＩD1は節
電ドレイン電流ＩMIN に切り換わる。このため、電圧Ｖ
gが立ち下がるとは逆に出力電圧ＶOUT の立ち上がりる
が、この出力電圧ＶOUT の立ち上がりが現実に完了した
時点ｔ12で急増電流ＩMAX の供給が止むため、供給時間
が短すぎたり、長すぎたりせず、最適化されるので、タ
ーンオフ時間ＴOFFの短縮化と消費電力の低減を共に達
成できる。
【００６５】また、時点ｔ12で出力電圧ＶOUT が立ち上
がると、Ｐチャネル型ＭＯＳＦＥＴ６４ａが開成し、定
電流Ｉ2 が流れなくなるので、電流・電圧変換抵抗ｒ2
の電圧降下が消滅し、ゲート信号Ｓ２が立ち上がる。こ
れによりドレイン電流可変回路３４′のＮチャネル型Ｍ
ＯＳＦＥＴ８及びゲート容量充電回路５２のＮチャネル
型ＭＯＳＦＥＴ５２ｂが閉成する。
がると、Ｐチャネル型ＭＯＳＦＥＴ６４ａが開成し、定
電流Ｉ2 が流れなくなるので、電流・電圧変換抵抗ｒ2
の電圧降下が消滅し、ゲート信号Ｓ２が立ち上がる。こ
れによりドレイン電流可変回路３４′のＮチャネル型Ｍ
ＯＳＦＥＴ８及びゲート容量充電回路５２のＮチャネル
型ＭＯＳＦＥＴ５２ｂが閉成する。
【００６６】次に、論理入力信号ＶINが立ち下がる時点
ｔ2 で第２のＮチャネル型ＭＯＳＦＥＴ２が閉成すると
共に、第１のＮチャネル型ＭＯＳＦＥＴ１が開成する
と、同時に、充電用ＭＯＳＦＥＴ５２ａが閉成する。こ
こで、ドレイン電流可変回路３４′のＮチャネル型ＭＯ
ＳＦＥＴ８及びゲート容量充電回路５２のＮチャネル型
ＭＯＳＦＥＴ５２ｂが既に閉成状態であるため、第２の
Ｎチャネル型ＭＯＳＦＥＴ２には急増ドレイン電流Ｉ>
MAX が流れ、ノードＮ2 の電圧Ｖ2 が急速降下し、第１
のＰチャネル型ＭＯＳＦＥＴ３がすぐに閉成してゲート
容量Ｃ6 が放電し、放電用ＭＯＳＦＥＴ５４ａが早く開
成する。また他方において、充電用ＭＯＳＦＥＴ５２ａ
には急増ドレイン電流ＩMAX が流れ、パワーＰチャネル
型ＭＯＳＦＥＴ５のゲート容量Ｃ5 を急速に充電し、出
力電圧ＶOUT が立ち下がる。この出力電圧ＶOUT の立ち
下がり過渡期には、その立ち下がり変化がＰチャネル型
ＭＯＳＦＥＴ６４ａで監視されており、出力電圧ＶOUT
電圧Ｖssに近い値まで立ち下がると、Ｐチャネル型ＭＯ
ＳＦＥＴ６４ａがこれを検出して時点ｔ24で閉成し、電
流・電圧変換抵抗ｒ2 に電圧降下が発生してゲート電圧
Ｓ２が低レベル（０Ｖ）に立ち下がるため、Ｎチャネル
型ＭＯＳＦＥＴ８，５２ｂが開成し、これによりドレイ
ン電流ＩD2，ＩD3は節電ドレイン電流ＩMIN に切り換わ
る。このため、出力電圧ＶOUT の立ち下がりが現実に完
了した時点ｔ24で急増ドレイン電流ＩＭＡＸの供給が止
むため、供給時間が短すぎたり、長すぎたりせず、最適
化される。このように、本例ではレベル検出切り換え型
電流可変回路を用いているので、ターンオン時間ＴＯＮ
の短縮化と消費電力の低減を共に達成できる。
ｔ2 で第２のＮチャネル型ＭＯＳＦＥＴ２が閉成すると
共に、第１のＮチャネル型ＭＯＳＦＥＴ１が開成する
と、同時に、充電用ＭＯＳＦＥＴ５２ａが閉成する。こ
こで、ドレイン電流可変回路３４′のＮチャネル型ＭＯ
ＳＦＥＴ８及びゲート容量充電回路５２のＮチャネル型
ＭＯＳＦＥＴ５２ｂが既に閉成状態であるため、第２の
Ｎチャネル型ＭＯＳＦＥＴ２には急増ドレイン電流Ｉ>
MAX が流れ、ノードＮ2 の電圧Ｖ2 が急速降下し、第１
のＰチャネル型ＭＯＳＦＥＴ３がすぐに閉成してゲート
容量Ｃ6 が放電し、放電用ＭＯＳＦＥＴ５４ａが早く開
成する。また他方において、充電用ＭＯＳＦＥＴ５２ａ
には急増ドレイン電流ＩMAX が流れ、パワーＰチャネル
型ＭＯＳＦＥＴ５のゲート容量Ｃ5 を急速に充電し、出
力電圧ＶOUT が立ち下がる。この出力電圧ＶOUT の立ち
下がり過渡期には、その立ち下がり変化がＰチャネル型
ＭＯＳＦＥＴ６４ａで監視されており、出力電圧ＶOUT
電圧Ｖssに近い値まで立ち下がると、Ｐチャネル型ＭＯ
ＳＦＥＴ６４ａがこれを検出して時点ｔ24で閉成し、電
流・電圧変換抵抗ｒ2 に電圧降下が発生してゲート電圧
Ｓ２が低レベル（０Ｖ）に立ち下がるため、Ｎチャネル
型ＭＯＳＦＥＴ８，５２ｂが開成し、これによりドレイ
ン電流ＩD2，ＩD3は節電ドレイン電流ＩMIN に切り換わ
る。このため、出力電圧ＶOUT の立ち下がりが現実に完
了した時点ｔ24で急増ドレイン電流ＩＭＡＸの供給が止
むため、供給時間が短すぎたり、長すぎたりせず、最適
化される。このように、本例ではレベル検出切り換え型
電流可変回路を用いているので、ターンオン時間ＴＯＮ
の短縮化と消費電力の低減を共に達成できる。
【００６７】なお、時点ｔ24で出力電圧ＶOUT が立ち下
がる過渡期には既にＶg が立ち上がっているので、Ｐチ
ャネル型ＭＯＳＦＥＴ６２ａが開成し、定電流Ｉ1 が流
れなくなるので、電流・電圧変換抵抗ｒ1 の電圧降下が
消滅し、ゲート信号Ｓ１が立ち上がる。これによりドレ
イン電流可変回路３２′のＮチャネル型ＭＯＳＦＥＴ６
のＮチャネル型ＭＯＳＦＥＴ６が閉成する。
がる過渡期には既にＶg が立ち上がっているので、Ｐチ
ャネル型ＭＯＳＦＥＴ６２ａが開成し、定電流Ｉ1 が流
れなくなるので、電流・電圧変換抵抗ｒ1 の電圧降下が
消滅し、ゲート信号Ｓ１が立ち上がる。これによりドレ
イン電流可変回路３２′のＮチャネル型ＭＯＳＦＥＴ６
のＮチャネル型ＭＯＳＦＥＴ６が閉成する。
【００６８】本例では、ゲート信号Ｓ２の立ち下がりに
同期させてＭＯＳＦＥＴ８，５２ｂを開成せしめ、ドレ
イン電流ＩD2，ＩD3を急増ドレイン電流ＩMAX から節電
ドレイン電流ＩMIN に同時に切り換えるようにしている
が、ドレイン電流ＩD2の切り換え時点をゲート電圧の立
ち上がり時点に早めるようにすれば、消費電力の低減に
繋がる。
同期させてＭＯＳＦＥＴ８，５２ｂを開成せしめ、ドレ
イン電流ＩD2，ＩD3を急増ドレイン電流ＩMAX から節電
ドレイン電流ＩMIN に同時に切り換えるようにしている
が、ドレイン電流ＩD2の切り換え時点をゲート電圧の立
ち上がり時点に早めるようにすれば、消費電力の低減に
繋がる。
【００６９】〔実施例４〕図６は本発明の実施例３に係
るレベルシフト回路と併せてその出力段トランジスタを
示す回路図である。
るレベルシフト回路と併せてその出力段トランジスタを
示す回路図である。
【００７０】本例においては、レベルシフト回路６０の
出力段はパワーＰチャネル型ＭＯＳＦＥＴ５と２段直列
回路を構成する出力段のパワー高耐圧Ｎチャネル型ＭＯ
ＳＦＥＴ１５を有しており、それら共通ドレインＤに接
続された出力端子５ｂに駆動用高耐圧Ｐチャネル型ＭＯ
ＳＦＥＴ２５のゲートＧが接続されるようになってい
る。この駆動用高耐圧Ｐチャネル型ＭＯＳＦＥＴ２５の
ゲート耐圧は３０Ｖ以上のものであり、例えばインバー
タ回路のインダクタンス負荷Ｌを駆動するようになって
いる。Ｐチャネル型ＭＯＳＦＥＴ５の相補トランジスタ
としてのＮチャネル型ＭＯＳＦＥＴ１５のゲートは閉成
タイミング回路７０の出力信号ＣＴにより駆動される。
この閉成タイミング回路７０は、狭論理振幅の論理入力
信号ＶINとＣＭＯＳインバータＩＮＶ３の出力Ｓ２とを
２入力とするナンドゲート７０ａと、ナンドゲート７０
ａの出力を反転させて電力増幅するインバータ７０ｂと
を有している。
出力段はパワーＰチャネル型ＭＯＳＦＥＴ５と２段直列
回路を構成する出力段のパワー高耐圧Ｎチャネル型ＭＯ
ＳＦＥＴ１５を有しており、それら共通ドレインＤに接
続された出力端子５ｂに駆動用高耐圧Ｐチャネル型ＭＯ
ＳＦＥＴ２５のゲートＧが接続されるようになってい
る。この駆動用高耐圧Ｐチャネル型ＭＯＳＦＥＴ２５の
ゲート耐圧は３０Ｖ以上のものであり、例えばインバー
タ回路のインダクタンス負荷Ｌを駆動するようになって
いる。Ｐチャネル型ＭＯＳＦＥＴ５の相補トランジスタ
としてのＮチャネル型ＭＯＳＦＥＴ１５のゲートは閉成
タイミング回路７０の出力信号ＣＴにより駆動される。
この閉成タイミング回路７０は、狭論理振幅の論理入力
信号ＶINとＣＭＯＳインバータＩＮＶ３の出力Ｓ２とを
２入力とするナンドゲート７０ａと、ナンドゲート７０
ａの出力を反転させて電力増幅するインバータ７０ｂと
を有している。
【００７１】本例では、Ｐチャネル型ＭＯＳＦＥＴ５と
Ｎチャネル型ＭＯＳＦＥＴ１５とのコンプリメンタリ
（相補）型ゲート駆動方式によって、駆動用の高耐圧大
電流容量のＭＯＳＦＥＴ２５をスイッチングするように
なっている。Ｎチャネル型ＭＯＳＦＥＴ１５のゲートを
駆動するのに論理入力信号ＶINをバッファ回路を介して
印加した場合、Ｎチャネル型ＭＯＳＦＥＴ１５のスイッ
チング制御は可能であるが、Ｐチャネル型ＭＯＳＦＥＴ
５のゲートを駆動する出力電圧ＶOUT がレベルシフト回
路６０を介して形成されているため、不可避的に論理入
力信号ＶINに対して位相遅延を生じている。位相遅延が
大きいと、排他的に開閉すべき相補型のＰチャネル型Ｍ
ＯＳＦＥＴ５とＮチャネル型ＭＯＳＦＥＴ１５とに同時
閉成期間が紛れ込むため、電流値の高い貫通電流を生
じ、大きな消費電力を招く。これを軽減するために、Ｎ
チャネル型ＭＯＳＦＥＴ１５側の論理入力信号ＶINの伝
達系に遅延回路を設ける対策を講じることができる。と
ころが、遅延回路の遅延量はあくまでも見込み量で決定
されるものであるから、現実には半導体素子の製造バラ
ツキ等により同時閉成期間が紛れ込み、無視できない貫
通電流が生じてしまう。
Ｎチャネル型ＭＯＳＦＥＴ１５とのコンプリメンタリ
（相補）型ゲート駆動方式によって、駆動用の高耐圧大
電流容量のＭＯＳＦＥＴ２５をスイッチングするように
なっている。Ｎチャネル型ＭＯＳＦＥＴ１５のゲートを
駆動するのに論理入力信号ＶINをバッファ回路を介して
印加した場合、Ｎチャネル型ＭＯＳＦＥＴ１５のスイッ
チング制御は可能であるが、Ｐチャネル型ＭＯＳＦＥＴ
５のゲートを駆動する出力電圧ＶOUT がレベルシフト回
路６０を介して形成されているため、不可避的に論理入
力信号ＶINに対して位相遅延を生じている。位相遅延が
大きいと、排他的に開閉すべき相補型のＰチャネル型Ｍ
ＯＳＦＥＴ５とＮチャネル型ＭＯＳＦＥＴ１５とに同時
閉成期間が紛れ込むため、電流値の高い貫通電流を生
じ、大きな消費電力を招く。これを軽減するために、Ｎ
チャネル型ＭＯＳＦＥＴ１５側の論理入力信号ＶINの伝
達系に遅延回路を設ける対策を講じることができる。と
ころが、遅延回路の遅延量はあくまでも見込み量で決定
されるものであるから、現実には半導体素子の製造バラ
ツキ等により同時閉成期間が紛れ込み、無視できない貫
通電流が生じてしまう。
【００７２】しかし、本例においては、図６に示す如
く、論理入力信号ＶINが低レベルであると、前述したよ
うに、ゲート容量充電回路５２の急増ドレイン電流Ｉ
MIN により、出力電圧ＶOUT がすみやかに降下し、Ｐチ
ャネル型ＭＯＳＦＥＴ５がターンオンする。このＰチャ
ネル型ＭＯＳＦＥＴ５の閉成状態では出力電圧ＶOUT は
低レベルとなっているため、出力電圧レベル変化検出回
路６４のＣＭＯＳインバータＩＮＶ３の出力Ｓ２も低レ
ベルである。出力Ｓ２が低レベルである限り、論理入力
信号ＶINが早く高レベルとなっても、ナンドゲート７０
ａの出力は高レベルのままであり、Ｎチャネル型ＭＯＳ
ＦＥＴ１５は閉成しない。出力Ｓ２が高レベルとなり、
Ｐチャネル型ＭＯＳＦＥＴ５がターンオフすると、初め
てＮチャネル型ＭＯＳＦＥＴ１５が閉成する。従って、
Ｐチャネル型ＭＯＳＦＥＴ５がターンオフすると共にＮ
チャネル型ＭＯＳＦＥＴ１５がターンオンする際の同時
閉成時間が発生せず、貫通電流を無くすことができる。
なお、Ｎチャネル型ＭＯＳＦＥＴ１５がターンオフする
と共に、Ｐチャネル型ＭＯＳＦＥＴ５がターンオンする
際には、Ｎチャネル型ＭＯＳＦＥＴ１５が入力信号ＶIN
により直接開成制御されるため、早く開成することにな
るので、貫通電流は発生しない。
く、論理入力信号ＶINが低レベルであると、前述したよ
うに、ゲート容量充電回路５２の急増ドレイン電流Ｉ
MIN により、出力電圧ＶOUT がすみやかに降下し、Ｐチ
ャネル型ＭＯＳＦＥＴ５がターンオンする。このＰチャ
ネル型ＭＯＳＦＥＴ５の閉成状態では出力電圧ＶOUT は
低レベルとなっているため、出力電圧レベル変化検出回
路６４のＣＭＯＳインバータＩＮＶ３の出力Ｓ２も低レ
ベルである。出力Ｓ２が低レベルである限り、論理入力
信号ＶINが早く高レベルとなっても、ナンドゲート７０
ａの出力は高レベルのままであり、Ｎチャネル型ＭＯＳ
ＦＥＴ１５は閉成しない。出力Ｓ２が高レベルとなり、
Ｐチャネル型ＭＯＳＦＥＴ５がターンオフすると、初め
てＮチャネル型ＭＯＳＦＥＴ１５が閉成する。従って、
Ｐチャネル型ＭＯＳＦＥＴ５がターンオフすると共にＮ
チャネル型ＭＯＳＦＥＴ１５がターンオンする際の同時
閉成時間が発生せず、貫通電流を無くすことができる。
なお、Ｎチャネル型ＭＯＳＦＥＴ１５がターンオフする
と共に、Ｐチャネル型ＭＯＳＦＥＴ５がターンオンする
際には、Ｎチャネル型ＭＯＳＦＥＴ１５が入力信号ＶIN
により直接開成制御されるため、早く開成することにな
るので、貫通電流は発生しない。
【００７３】なお、上記各実施例では、Ｐチャネル型Ｍ
ＯＳＦＥＴ３，４でフリップ・フロップＦＦを構成し、
それら記録ノードＮ1,Ｎ2 へ電位を書き込むプルダウン
用ＭＯＳＦＥＴ３，４をＮチャネル型としてあるが、こ
れとは導電型を逆にし、Ｎチャネル型ＭＯＳＦＥＴでフ
リップ・フロップＦＦを構成し、それら記録ノードＮ1,
Ｎ2 へ電位を書き込むプルアップ用ＭＯＳＦＥＴをＰチ
ャネル型としても良い。
ＯＳＦＥＴ３，４でフリップ・フロップＦＦを構成し、
それら記録ノードＮ1,Ｎ2 へ電位を書き込むプルダウン
用ＭＯＳＦＥＴ３，４をＮチャネル型としてあるが、こ
れとは導電型を逆にし、Ｎチャネル型ＭＯＳＦＥＴでフ
リップ・フロップＦＦを構成し、それら記録ノードＮ1,
Ｎ2 へ電位を書き込むプルアップ用ＭＯＳＦＥＴをＰチ
ャネル型としても良い。
【００７４】上記実施例では、狭論理振幅の論理入力Ｖ
INの低レベル電圧Ｖssを０Ｖ、その高レベル電圧Ｖddを
３Ｖとし、また広論理振幅の論理出力ＶOUT の低レベル
電圧Ｖssを０Ｖ、その高レベル電圧Ｖccを３０Ｖとして
あるが、本発明では、広論理振幅の論理出力ＶOUT の低
レベル電圧Ｖeeとすると、低電圧源（Ｖdd−Ｖss）＜高
電圧源（Ｖcc−Ｖee）の関係を満たせば十分であり、上
記実施例ではＶss＝Ｖee＜Ｖdd＜Ｖccの場合に過ぎな
い。Ｖee＜Ｖcc≦Ｖss＜Ｖdd、Ｖee＜Ｖss＜Ｖcc≦
Ｖdd、Ｖss≦Ｖee＜Ｖdd≦Ｖcc、Ｖss＜Ｖdd≦Ｖee＜Ｖ
ccの場合も含まれるのは言う迄もない。
INの低レベル電圧Ｖssを０Ｖ、その高レベル電圧Ｖddを
３Ｖとし、また広論理振幅の論理出力ＶOUT の低レベル
電圧Ｖssを０Ｖ、その高レベル電圧Ｖccを３０Ｖとして
あるが、本発明では、広論理振幅の論理出力ＶOUT の低
レベル電圧Ｖeeとすると、低電圧源（Ｖdd−Ｖss）＜高
電圧源（Ｖcc−Ｖee）の関係を満たせば十分であり、上
記実施例ではＶss＝Ｖee＜Ｖdd＜Ｖccの場合に過ぎな
い。Ｖee＜Ｖcc≦Ｖss＜Ｖdd、Ｖee＜Ｖss＜Ｖcc≦
Ｖdd、Ｖss≦Ｖee＜Ｖdd≦Ｖcc、Ｖss＜Ｖdd≦Ｖee＜Ｖ
ccの場合も含まれるのは言う迄もない。
【００７５】また、ＭＯＳＦＥＴ６，８，５２ｂのオン
抵抗をそれぞれ抵抗Ｒ11, Ｒ21, Ｒ31の値と等しくする
ように設定するば、抵抗Ｒ11, Ｒ21, Ｒ31を省略するこ
とができる。
抵抗をそれぞれ抵抗Ｒ11, Ｒ21, Ｒ31の値と等しくする
ように設定するば、抵抗Ｒ11, Ｒ21, Ｒ31を省略するこ
とができる。
【００７６】更に、ＭＯＳＦＥＴ（絶縁ゲート型電界効
果トランジスタ）等のモノポーラトランジスタに限ら
ず、バイポーラトランジスタを用いてレベルシフト回路
を構成しても良い。
果トランジスタ）等のモノポーラトランジスタに限ら
ず、バイポーラトランジスタを用いてレベルシフト回路
を構成しても良い。
【００７７】
【発明の効果】以上説明したように、本発明に係るレベ
ルシフト回路は、フリップ・フロップを構成する第１及
び第２の第２導電型トランジスタとは別に、出力段トラ
ンジスタの制御端子の寄生する容量を充放電させるた
め、いずれかの記憶ノードの電圧に基づき開閉制御され
る放電用トランジスタと、論理入力又はその反転入力に
より開閉制御される充電用トランジスタとを有し、第１
及び第２の記憶ノードと高電圧電源との間にそれぞれダ
イオードクランパが接続されて成ることを特徴としてい
る。従って、次の効果を奏する。
ルシフト回路は、フリップ・フロップを構成する第１及
び第２の第２導電型トランジスタとは別に、出力段トラ
ンジスタの制御端子の寄生する容量を充放電させるた
め、いずれかの記憶ノードの電圧に基づき開閉制御され
る放電用トランジスタと、論理入力又はその反転入力に
より開閉制御される充電用トランジスタとを有し、第１
及び第２の記憶ノードと高電圧電源との間にそれぞれダ
イオードクランパが接続されて成ることを特徴としてい
る。従って、次の効果を奏する。
【００７８】 いずれの記憶ノードも出力段第２導電
型トランジスタの制御端子に接続されていないため、制
御端子の寄生容量の影響を受けずに放電用トランジスタ
が早く開成し、このため、充電用トランジスタによる電
流が貫通電流として流れ難く、制御端子の寄生容量を急
速に充電させることができる。従って、出力段第２導電
型トランジスタのスイッチング速度を高速化できる。ま
た、貫通電流が少なくなるので、消費電力の低減を図る
ことができる。また、第１及び第２の記憶ノードと高電
圧電圧電源との間にそれぞれダイオードクランパが接続
されて成るため、フリップ・フロップを構成するトラン
ジスタ等の素子耐圧を低耐圧をすることができる。
型トランジスタの制御端子に接続されていないため、制
御端子の寄生容量の影響を受けずに放電用トランジスタ
が早く開成し、このため、充電用トランジスタによる電
流が貫通電流として流れ難く、制御端子の寄生容量を急
速に充電させることができる。従って、出力段第２導電
型トランジスタのスイッチング速度を高速化できる。ま
た、貫通電流が少なくなるので、消費電力の低減を図る
ことができる。また、第１及び第２の記憶ノードと高電
圧電圧電源との間にそれぞれダイオードクランパが接続
されて成るため、フリップ・フロップを構成するトラン
ジスタ等の素子耐圧を低耐圧をすることができる。
【００７９】 電流可変回路を備えた構成において
は、急増電流によりフリップ・フロップの状態遷移が高
速化するためスイッチング速度の改善に寄与する。また
同時に、放電用トランジスタの開成動作が早まるので、
これを介した貫通電流の期間が短くなり、消費電力が更
に低減する。
は、急増電流によりフリップ・フロップの状態遷移が高
速化するためスイッチング速度の改善に寄与する。また
同時に、放電用トランジスタの開成動作が早まるので、
これを介した貫通電流の期間が短くなり、消費電力が更
に低減する。
【００８０】 特に、電流可変回路としてはレベル検
出切り換え型電流可変回路を用いた構成によれば、急増
電流期間が長すぎたり、短すぎたりせず、常に最適時間
だけ急増電流を流すことができるため、状態遷移動作の
高速化と低消費電力化を同時に達成できる。
出切り換え型電流可変回路を用いた構成によれば、急増
電流期間が長すぎたり、短すぎたりせず、常に最適時間
だけ急増電流を流すことができるため、状態遷移動作の
高速化と低消費電力化を同時に達成できる。
【００８１】 出力段第２導電型トランジスタと共に
出力端子のコンプリメンタリ型駆動方式を構成する出力
段第１導電型トランジスタを有する半導体集積回路にお
いて、上記レベル検出切り換え型電流可変回路の出力レ
ベル検出信号を用いて上記出力段第１導電型トランジス
タと上記出力段第２導電型トランジスタの同時閉成を禁
止する閉成タイミング回路を設けた構成を採用すると、
出力段第２導電型トランジスタが現実に開成するまで、
出力段第１導電型トランジスタが閉成しないようになっ
ているので、出力段の貫通電流を無くすことができ、大
幅な低消費電力化を達成することができる。
出力端子のコンプリメンタリ型駆動方式を構成する出力
段第１導電型トランジスタを有する半導体集積回路にお
いて、上記レベル検出切り換え型電流可変回路の出力レ
ベル検出信号を用いて上記出力段第１導電型トランジス
タと上記出力段第２導電型トランジスタの同時閉成を禁
止する閉成タイミング回路を設けた構成を採用すると、
出力段第２導電型トランジスタが現実に開成するまで、
出力段第１導電型トランジスタが閉成しないようになっ
ているので、出力段の貫通電流を無くすことができ、大
幅な低消費電力化を達成することができる。
【００８２】
【図１】本発明の実施例１に係るレベルシフト回路と併
せてその出力段トランジスタを示す回路図である。
せてその出力段トランジスタを示す回路図である。
【図２】実施例１における各部の波形を示すタイミング
図である。
図である。
【図３】本発明の実施例２に係るレベルシフト回路と併
せてその出力段トランジスタを示す回路図である。
せてその出力段トランジスタを示す回路図である。
【図４】本発明の実施例３に係るレベルシフト回路と併
せてその出力段トランジスタを示す回路図である。
せてその出力段トランジスタを示す回路図である。
【図５】実施例３における各部の波形を示すタイミング
図である。
図である。
【図６】本発明の実施例４に係るレベルシフト回路と併
せてその出力段トランジスタを示す回路図である。
せてその出力段トランジスタを示す回路図である。
【図７】従来の基本形のレベルシフト回路と併せてその
出力段トランジスタを示す回路図である。
出力段トランジスタを示す回路図である。
【図８】従来のダイオードクランパを備えたレベルシフ
ト回路と併せてその出力段トランジスタを示す回路図で
ある。
ト回路と併せてその出力段トランジスタを示す回路図で
ある。
【図９】図８に示すレベルシフト回路を改善したレベル
シフト回路と併せてその出力段トランジスタを示す回路
図である。
シフト回路と併せてその出力段トランジスタを示す回路
図である。
【図１０】図９に示す回路の各部の波形を示すタイミン
グ図である。
グ図である。
１…第１の高耐圧Ｎチャネル型ＭＯＳＦＥＴ ２…第２の高耐圧Ｎチャネル型ＭＯＳＦＥＴ ３…第１の高耐圧Ｐチャネル型ＭＯＳＦＥＴ ４…第２の高耐圧Ｐチャネル型ＭＯＳＦＥＴ ５…出力段のパワーＰチャネル型ＭＯＳＦＥＴ ５ａ，５ｂ…出力端子 ６，８，５２ｂ…ソース抵抗値切り換え用Ｎチャネル型
ＭＯＳＦＥＴ １５…出力段のパワーＮチャネル型ＭＯＳＦＥＴ ２５…駆動用高耐圧Ｐチャネル型ＭＯＳＦＥＴ ３０′，３０″…信号電圧レベル変換回路 ３２…第１のドレイン電流可変回路 ３４…第２のドレイン電流可変回路 ４０，４０′，６０…レベルシフト回路 ５０，５０′…出力バッファ回路 ５２，５２′…ゲート容量充電回路 ５２ａ…充電用高耐圧Ｎチャネル型ＭＯＳＦＥＴ ５４，５４′…ゲート容量放電回路 ５４ａ…放電用高耐圧Ｐチャネル型ＭＯＳＦＥＴ ６２，６４…出力電圧レベル変化検出回路 ６２ａ…出力電圧立ち上がり検出用の高耐圧Ｐチャネル
型ＭＯＳＦＥＴ ６４ａ…出力電圧立ち下がり検出用の高耐圧Ｐチャネル
型ＭＯＳＦＥＴ ６６…２定電流源型カレントミラー回路 ６６ａ…電流源 ６６ｂ…Ｐチャネル型ＭＯＳＦＥＴ ６６ｃ…第１のミラーＰチャネル型ＭＯＳＦＥＴ ６６ｄ…第２のミラーＰチャネル型ＭＯＳＦＥＴ ７０…閉成タイミング回路 ７０ａ…ナンドゲート ７０ｂ…インバータ Ｐ１，Ｐ２…切り換え時限パルス ｒ1,ｒ2 …電流・電圧変換抵抗 Ｓ１，Ｓ２…ゲート信号 ＩＮＶ１〜ＩＮＶ３…ＣＭＯＳインバータ Ｄ1,Ｄ2,Ｄ3 …ダイオードクランパ用の定電圧ダイオー
ド ＦＦ…フリップ・フロップ Ｖg …ノード電圧 ＶIN…狭論理振幅の論理入力信号 ＶIN * …反転入力信号 ＶOUT …広論理振幅の論理出力信号 Ｎ1,Ｎ2 …フリップ・フロップのドレイン・ノード（記
憶ノード） Ｃ5,Ｃ6 …ゲート容量 ＣＴ…出力信号。
ＭＯＳＦＥＴ １５…出力段のパワーＮチャネル型ＭＯＳＦＥＴ ２５…駆動用高耐圧Ｐチャネル型ＭＯＳＦＥＴ ３０′，３０″…信号電圧レベル変換回路 ３２…第１のドレイン電流可変回路 ３４…第２のドレイン電流可変回路 ４０，４０′，６０…レベルシフト回路 ５０，５０′…出力バッファ回路 ５２，５２′…ゲート容量充電回路 ５２ａ…充電用高耐圧Ｎチャネル型ＭＯＳＦＥＴ ５４，５４′…ゲート容量放電回路 ５４ａ…放電用高耐圧Ｐチャネル型ＭＯＳＦＥＴ ６２，６４…出力電圧レベル変化検出回路 ６２ａ…出力電圧立ち上がり検出用の高耐圧Ｐチャネル
型ＭＯＳＦＥＴ ６４ａ…出力電圧立ち下がり検出用の高耐圧Ｐチャネル
型ＭＯＳＦＥＴ ６６…２定電流源型カレントミラー回路 ６６ａ…電流源 ６６ｂ…Ｐチャネル型ＭＯＳＦＥＴ ６６ｃ…第１のミラーＰチャネル型ＭＯＳＦＥＴ ６６ｄ…第２のミラーＰチャネル型ＭＯＳＦＥＴ ７０…閉成タイミング回路 ７０ａ…ナンドゲート ７０ｂ…インバータ Ｐ１，Ｐ２…切り換え時限パルス ｒ1,ｒ2 …電流・電圧変換抵抗 Ｓ１，Ｓ２…ゲート信号 ＩＮＶ１〜ＩＮＶ３…ＣＭＯＳインバータ Ｄ1,Ｄ2,Ｄ3 …ダイオードクランパ用の定電圧ダイオー
ド ＦＦ…フリップ・フロップ Ｖg …ノード電圧 ＶIN…狭論理振幅の論理入力信号 ＶIN * …反転入力信号 ＶOUT …広論理振幅の論理出力信号 Ｎ1,Ｎ2 …フリップ・フロップのドレイン・ノード（記
憶ノード） Ｃ5,Ｃ6 …ゲート容量 ＣＴ…出力信号。
Claims (5)
- 【請求項１】 低電圧電源による狭論理振幅の論理入力
により開閉制御される第１の第１導電型トランジスタ
と、前記論理入力とは逆相の反転入力により第１の第１
導電型トランジスタとは排他的に開閉制御される第２の
第１導電型トランジスタと、高電圧電源間で第１の第１
導電型トランジスタに対し直列接続して、第２の第１導
電型トランジスタの閉成により閉成制御される第１の第
２導電型トランジスタと、前記高電圧電源間で第２の第
１導電型トランジスタに対し直列接続して、第１の第１
導電型トランジスタの閉成により閉成制御される第２の
第２導電型トランジスタとを有しており、第１及び第２
の第２導電型トランジスタが第１及び第２の記憶ノード
を介してフリップ・フロップを構成して成る信号電圧レ
ベル変換回路において、 前記いずれかの記憶ノードの電圧に基づき開閉制御され
る放電用トランジスタを有し、出力段第２導電型トラン
ジスタの制御端子に寄生する容量を放電する容量放電回
路と、前記論理入力又は前記反転入力に基づき開閉制御
される充電用トランジスタを有し、前記容量を充電する
容量放電回路を付加して成り、前記第１及び第２の記憶
ノードと前記高電圧電源との間にそれぞれダイオードク
ランパが接続されて成ることを特徴とするレベルシフト
回路。 - 【請求項２】 請求項１に記載のレベルシフト回路にお
いて、前記論理入力のレベル変化過渡期に前記第１及び
第２の第１導電型トランジスタと前記充電用トランジス
タに急増電流を流した後、低電流に下げる電流可変回路
をそれぞれ備えて成ることを特徴とするレベルシフト回
路。 - 【請求項３】 請求項２に記載のレベルシフト回路にお
いて、前記電流可変回路は、前記論理入力のレベル変化
時から所定の画一期間後に前記急増電流を低電流に切り
換える時限切り換え型電流可変回路であることを特徴と
するレベルシフト回路。 - 【請求項４】 請求項２に記載のレベルシフト回路にお
いて、前記電流可変回路は、前記出力段第２導電型トラ
ンジスタの制御端子に現れる出力電圧のレベル変化終了
を検出して前記急増電流を低電流に切り換えるレベル検
出切り換え型電流可変回路であることを特徴とするレベ
ルシフト回路。 - 【請求項５】 請求項４に記載のレベルシフト回路にお
いて、前記出力段第２導電型トランジスタと共に出力端
子のコンプリメンタリ型駆動方式を構成する出力段第１
導電型トランジスタと、前記レベル検出切り換え型電流
値可変回路の出力レベル検出信号を用いて前記出力段第
１導電型トランジスタと前記出力段第２導電型トランジ
スタの同時閉成を禁止する閉成タイミング回路を備えて
成ることを特徴とするレベルシフト回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02158196A JP3312551B2 (ja) | 1996-02-08 | 1996-02-08 | レベルシフト回路 |
| US08/784,219 US5896043A (en) | 1989-02-10 | 1997-01-16 | Level shift circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02158196A JP3312551B2 (ja) | 1996-02-08 | 1996-02-08 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09214317A JPH09214317A (ja) | 1997-08-15 |
| JP3312551B2 true JP3312551B2 (ja) | 2002-08-12 |
Family
ID=12059013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02158196A Expired - Lifetime JP3312551B2 (ja) | 1989-02-10 | 1996-02-08 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3312551B2 (ja) |
Families Citing this family (9)
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|---|---|---|---|---|
| JP2004048377A (ja) * | 2002-07-11 | 2004-02-12 | Renesas Technology Corp | レベルシフタ回路 |
| JP4350463B2 (ja) * | 2002-09-02 | 2009-10-21 | キヤノン株式会社 | 入力回路及び表示装置及び情報表示装置 |
| JP3930498B2 (ja) * | 2003-11-25 | 2007-06-13 | 株式会社東芝 | レベルシフト回路 |
| JP4600012B2 (ja) * | 2004-11-29 | 2010-12-15 | 富士電機システムズ株式会社 | ドライバ回路 |
| JP4631524B2 (ja) * | 2005-04-26 | 2011-02-16 | 富士電機システムズ株式会社 | ドライブ回路 |
| JP5067463B2 (ja) * | 2010-09-24 | 2012-11-07 | 富士電機株式会社 | ドライブ回路 |
| JP5595256B2 (ja) * | 2010-12-17 | 2014-09-24 | 三菱電機株式会社 | 半導体回路および半導体装置 |
| CN108292916B (zh) * | 2015-12-08 | 2021-06-04 | 株式会社索思未来 | 输出电路 |
| JP7151325B2 (ja) | 2018-09-25 | 2022-10-12 | 富士電機株式会社 | ドライバ回路 |
-
1996
- 1996-02-08 JP JP02158196A patent/JP3312551B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09214317A (ja) | 1997-08-15 |
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