JP3310127B2

JP3310127B2 - 半導体装置及びその製造方法

Info

Publication number: JP3310127B2
Application number: JP01358895A
Authority: JP
Inventors: 広二斉田; 明金井; 正義小林; 怜目黒; 栄二矢ノ倉; 哲郎飯島
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-01-31
Filing date: 1995-01-31
Publication date: 2002-07-29
Anticipated expiration: 2017-07-29
Also published as: JPH08203912A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、単結晶珪素に砒素(Ａ
ｓ)が導入された半導体基板で構成される半導体ウエー
ハ及びそれを用いた半導体装置並びにそれを用いた半導
体装置の製造方法に適用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】複数個のＭＯＳＦＥＴ（Ｍetal Ｏxide
Ｓemiconductor Ｆield Ｅffect Ｔransistor)の夫々を
並列に接続して高い電力を得る半導体装置（パワーＭＯ
ＳＦＥＴ）として、例えばｎチャネル導電型の縦型ＭＯ
ＳＦＥＴを有する半導体装置の開発が行なわれている。
このｎチャネル導電型の縦型ＭＯＳＦＥＴのドレイン領
域はｎ型半導体基板及びその主面上に形成されたｎ型エ
ピタキシャル層で構成される。

【０００３】前記半導体装置は、その製造プロセスにお
いて半導体ウエーハに構成される。半導体ウエーハは、
ｎ型半導体基板及びその主面上に形成されたｎ型エピタ
キシャル層で構成される。

【０００４】前記ｎ型半導体基板はアンチモン(Ｓｂ)が
導入された単結晶珪素で形成され、縦型ＭＯＳＦＥＴの
オン抵抗を低減する目的として高不純物濃度で構成され
る。縦型ＭＯＳＦＥＴのオン抵抗の低減は半導体装置の
電力利得を高める重要な技術課題である。そこで、縦型
ＭＯＳＦＥＴのオン抵抗を更に低減する技術が例えば特
開平３−２３６２２５号公報に開示されている。この技
術は、単結晶珪素に対する固溶限度がアンチモンに比べ
て高い砒素(Ａｓ)を使用し、ｎ型半導体基板の不純物濃
度を更に高めて縦型ＭＯＳＦＥＴのオン抵抗を低減して
いる。

【０００５】

【発明が解決しようとする課題】しかしながら、本発明
者は、前述の砒素を使用したｎ型半導体基板(主面が(１
００）結晶面に設定された半導体基板）について検討し
た結果、以下の問題点を見出した。

【０００６】図１２(模式平面図)及び図１３(模式断面
図)に示すように、単結晶珪素に砒素が導入された高不
純物濃度のｎ型半導体基板１４には、１０〜１２×１０
¹⁷［atoms／cm³］程度の格子間酸素(Ｏｉ)が多く含まれ
る。このため、酸素析出による結晶欠陥１５がバルク結
晶内部に多く発生し、半導体装置の製造プロセス中の熱
処理工程において、半導体ウエーハ１２の周辺領域に熱
応力転位（スリップライン）１６が多く発生する。この
熱応力転位１６は、例えばｎチャネル導電型の縦型ＭＯ
ＳＦＥＴの場合、ソース領域(ｎ型半導体領域)とチャネ
ル形成領域（ｐ型半導体領域）とで形成されるｐｎ接合
部又はチャネル形成領域(ｐ型半導体領域)とドレイン領
域(ｎ型エピタキシャル層)とで形成されるｐｎ接合部の
接合特性を劣化させ、リーク電流の増加をもたらす。

【０００７】また、酸素析出による結晶欠陥１５の発生
により、ｎ型エピタキシャル層１３の表面に転位１７が
多く発生する。この転位は縦型ＭＯＳＦＥＴのゲート絶
縁膜(熱酸化膜)の絶縁耐性を劣化させ、リーク電流の増
加をもたらす。

【０００８】本発明の目的は、単結晶珪素に砒素が導入
された半導体基板で構成される半導体ウエーハにおい
て、バルク結晶内部に生じる熱応力転位の発生を防止す
る半導体ウエーハを提供することにある。

【０００９】また、本発明の他の目的は、単結晶珪素に
砒素が導入された半導体基板及びその主面上に形成され
たエピタキシャル層で構成される半導体ウエーハにおい
て、バルク結晶内部に生じる熱応力転位の発生を防止す
ると共に、エピタキシャル層の表面に生じる転位の発生
を防止する半導体ウエーハを提供することにある。

【００１０】また、本発明の他の目的は、単結晶珪素に
砒素が導入された半導体基板及びその主面上に形成され
たエピタキシャル層で構成され、前記エピタキシャル層
と、このエピタキシャル層に形成された半導体領域とで
構成されるｐｎ接合部を備えた半導体素子を有する半導
体装置において、半導体素子のｐｎ接合部における接合
特性の劣化を防止する半導体装置を提供することにあ
る。

【００１１】また、本発明の他の目的は、エピタキシャ
ル層の表面上に形成される熱酸化膜の絶縁耐性の劣化を
防止する半導体装置の製造方法を提供することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１４】（１）単結晶珪素に砒素が導入された半導
体基板で構成される半導体ウエーハにおいて、前記半導
体基板の格子間酸素濃度を９×１０¹⁷［atoms／cm³］以
下に設定する。

【００１５】（２）単結晶珪素に砒素が導入された半導
体基板及びその主面上に形成されたエピタキシャル層で
構成される半導体ウエーハにおいて、半導体基板の格子
間酸素濃度を９×１０¹⁷［atoms／cm³］以下に設定す
る。

【００１６】（３）前記手段（１）及び手段（２）に記
載の半導体基板の主面と対向するその裏面に、重金属汚
染物質を捕獲するエクストリンシックゲッタリング層を
形成する。エクストリンシックゲッタリング層は多結晶
珪素膜又は窒化珪素膜或は結晶欠陥層で形成される。

【００１７】（４）単結晶珪素に砒素が導入された半導
体基板及びその主面上に形成されたエピタキシャル層で
構成され、前記エピタキシャル層と、このエピタキシャ
ル層に形成された半導体領域とで形成されるｐｎ接合部
を備えた縦型ＭＯＳＦＥＴを有する半導体装置におい
て、前記半導体基板の格子間酸素濃度を９×１０¹⁷［at
oms／cm³］以下に設定する。

【００１８】（５）半導体装置の製造方法において、単
結晶珪素に砒素が導入され、かつその格子間酸素濃度が
９×１０¹⁷［atoms／cm³］以下に設定された半導体基板
及びその主面上に形成されたエピタキシャル層で構成さ
れる半導体ウエーハを用意する工程と、該半導体ウエー
ハに対し、前記エピタキシャル層をドレイン領域とした
ＭＯＳＦＥＴを形成する工程とを備える。

【００１９】

【作用】上述した手段（１）によれば、酸素析出による
バルク結晶内部の結晶欠陥の量を低減することができる
ので、半導体装置の製造プロセス中の熱処理工程におい
て、バルク結晶内部に生じる熱応力転位の発生を防止す
ることができる。

【００２０】上述した手段（２）によれば、酸素析出に
よるバルク結晶内部の結晶欠陥の量を低減することがで
きるので、半導体装置の製造プロセス中の熱処理工程に
おいて、半導体ウエーハに生じる熱応力転位の発生を防
止することができる。

【００２１】また、酸素析出によるバルク結晶内部の結
晶欠陥の量を低減することができるので、半導体装置の
製造プロセス中の熱処理工程において、バルク結晶内部
の結晶欠陥がエピタキシャル層に伝播するのを防止で
き、エピタキシャル層の表面に生じる転位の発生を防止
することができる。

【００２２】上述した手段（３）によれば、重金属物質
を捕獲するエクストリンシックゲッタリング効果を備え
ることができる。

【００２３】上述した手段（４）によれば、酸素析出に
よるバルク結晶内部の結晶欠陥の量を低減することがで
き、半導体装置の製造プロセス中の熱処理工程におい
て、バルク結晶内部に生じる熱応力転位の発生を防止す
ることができるので、半導体素子のｐｎ接合部における
接合特性の劣化を防止することができる。

【００２４】上述した手段（５）によれば、酸素析出に
よるバルク結晶内部の結晶欠陥の量を低減することがで
き、半導体装置の製造プロセス中の熱処理工程におい
て、エピタキシャル層の表面に生じる転位の発生を防止
することができるので、エピタキシャル層の表面上に形
成される熱酸化膜（ＭＯＳＦＥＴのゲート絶縁膜）の絶
縁耐性の劣化を防止することができる。

【００２５】

【実施例】以下、本発明の構成について、実施例ととも
に説明する。

【００２６】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００２７】（実施例１)図１は、本発明の実施例１
である半導体ウエーハの平面図であり、図２は前記半導
体ウエーハの要部拡大断面図である。

【００２８】図１及び図２に示すように、半導体ウエー
ハは、単結晶珪素に例えば３×１０¹⁹［atoms／cm³］程
度の砒素（Ａｓ）が導入された高不純物濃度のn+型半導
体基板１で構成される。このn+型半導体基板１の格子間
酸素濃度は例えば９×１０¹⁷［atoms／cm³］程度に設定
される。n+型半導体基板１の主面は(１００)結晶面で形
成され、その結晶面での抵抗値は約０．００６［Ωcm］
程度に設定される。砒素は単結晶珪素に対する固溶限度
がアンチモン(Ｓｂ)に比べて高いので、n+型半導体基板
１の不純物濃度をアンチモンに比べて高めることができ
る。

【００２９】前記n+型半導体基板１の主面と対向するそ
の裏面には重金属汚染物質を捕獲するエクストリンシッ
クゲッタリング層３が形成される。エクストリンシック
ゲッタリング層３は例えば多結晶珪素膜又は窒化珪素膜
で形成される。また、エクストリンシックゲッタリング
層３は結晶欠陥層(ダメージ層)で形成してもよい。結晶
欠陥層はn+型半導体基板１の裏面を研磨で荒すことによ
り形成される。つまり、半導体ウエーハは、重金属汚染
物質を捕獲するエクストリンシックゲッタリング効果を
備えている。

【００３０】前記半導体ウエーハは、半導体装置の製造
プロセスで使用され、その製造プロセスにおいて数回の
熱処理工程が施される。そこで、本発明者は、８００〜
１０００［℃］程度の温度条件下において、前記半導体
ウエーハに熱処理を数回に渡って施す実験を試み、その
後、Ｘ線トポグラフで観察してみたところ、図３（模式
平面図）及び図４(模式断面図)に示すように、バルク結
晶内部に発生する結晶欠陥１５の量が減少し、熱応力転
位の発生が無かった。そこで、本発明者は、n⁺型半導体
基板１の格子間酸素濃度を９×１０¹⁷［atoms／cm³］に
設定すれば、熱応力転位の発生を防止できると考察す
る。

【００３１】このように、単結晶珪素に砒素が導入され
たn+型半導体基板１で構成される半導体ウエーハにおい
て、前記n+型半導体基板１の格子間酸素濃度を９×１０
¹⁷［atoms／cm³］以下に設定することにより、酸素析出
によるバルク結晶内部の結晶欠陥(１５)の量を低減する
ことができるので、半導体装置の製造プロセス中の熱処
理工程において、バルク結晶内部に生じる熱応力転位の
発生を防止することができる。

【００３２】また、前記n+型半導体基板１の裏面にエク
ストリンシックゲッタリング層３を形成することによ
り、重金属汚染物質を捕獲するエクストリンシックゲッ
タリング効果を備えることができるので、結晶欠陥の低
減に伴ってイントリンシックゲッタリング効果が低下し
ても、重金属汚染物質を捕獲することができ、重金属汚
染物質による熱酸化膜の絶縁耐圧の劣化を防止すること
ができる。

【００３３】（実施例２）図５は、本発明の実施例
２である半導体ウエーハの要部断面図である。

【００３４】図５に示すように、半導体ウエーハは、単
結晶珪素に例えば３×１０¹⁹［atoms／cm³］程度の砒素
(Ａｓ)が導入された高不純物濃度のn+型半導体基板１及
びそのn+型半導体基板１の主面上に形成されたｎ型エピ
タキシャル層２で構成される。n+型半導体基板１の格子
間酸素濃度は、例えば９×１０¹⁷［atoms／cm³］程度に
設定される。n+型半導体基板１の主面は(１００)結晶面
で形成され、その結晶面での抵抗値は約０．００６［Ω
cm］程度に設定される。ｎ型エピタキシャル層２はn+型
半導体基板１の主面上にその結晶性に基づいて成長させ
た単結晶珪素で構成される。このｎ型エピタキシャル層
２は、n+型半導体基板１に比べて低い不純物濃度例えば
１×１０¹⁶［atoms／cm³］程度のｎ型不純物が導入さ
れ、約０．６［Ωcm］程度の抵抗値に設定される。

【００３５】前記n+型半導体基板１の主面と対向するそ
の裏面には、前述の実施例１と同様に、重金属汚染物質
を捕獲するエクストリンシックゲッタリング層３が形成
される。つまり、本実施例の半導体ウエーハは、前述の
実施例１と同様に、重金属汚染物質を捕獲するエクスト
リンシックゲッタリング効果を備えている。

【００３６】前記半導体ウエーハは、半導体装置の製造
プロセスで使用され、その製造プロセスにおいて数回の
熱処理工程が施される。そこで、本発明者は、８００〜
１０００［℃］程度の温度条件下において、前記半導体
ウエーハに熱処理を数回に渡って施す実験を試み、その
後、前述の実施例１と同様に、Ｘ線トポグラフで観察し
てみたところ、バルク結晶内部に発生する結晶欠陥の量
が減少し、熱応力転位の発生が無かった。また、ｎ型エ
ピタキシャル層２の表面にも転位の発生が無かった。そ
こで、前述の実施例１と同様に、n⁺型半導体基板１の格
子間酸素濃度を９×１０¹⁷［atoms／cm³］に設定すれ
ば、熱応力転位の発生を防止できると共に、ｎ型エピタ
キシャル層２の表面に生じる転位の発生も防止できると
考察する。

【００３７】このように、単結晶珪素に砒素が導入され
たn+型半導体基板１及びその主面上に形成されたｎ型エ
ピタキシャル層２で構成される半導体ウエーハにおい
て、前記n+型半導体基板１の格子間酸素濃度を９×１０
¹⁷［atoms／cm³］以下に設定することにより、酸素析出
によるバルク結晶内部の結晶欠陥の量を低減することが
できるので、半導体装置の製造プロセス中の熱処理工程
において、バルク結晶内部に生じる熱応力転位の発生を
防止することができる。

【００３８】また、酸素析出によるバルク結晶内部の結
晶欠陥の量を低減することができるので、半導体装置の
製造プロセス中の熱処理工程において、バルク結晶内部
の結晶欠陥がｎ型エピタキシャル層に伝播するのを防止
でき、ｎ型エピタキシャル層３の表面に生じる転位の発
生を防止することができる。

【００３９】また、前記n+型半導体基板１の裏面に重金
属汚染物質を捕獲するエクストリンシックゲッタリング
層３を形成することにより、前述の実施例１と同様の効
果が得られる。

【００４０】なお、本発明は、単結晶珪素に砒素が導入
されたn+型半導体基板１及びその主面上に形成されたｐ
型エピタキシャル層で構成される半導体ウエーハにも適
用できる。

【００４１】（実施例３）図６は、本発明の実施例
３である縦型ＭＯＳＦＥＴを有する半導体装置の概略構
成を示す要部断面図である。

【００４２】図６に示すように、縦型ＭＯＳＦＥＴＱｎ
を有する半導体装置は、単結晶珪素に例えば３×１０¹⁹
［atoms／cm³］程度の砒素(Ａｓ)が導入され、かつ格子
間酸素濃度が例えば９×１０¹⁷［atoms／cm³］程度に設
定されたn+型半導体基板１及びその主面上に形成された
ｎ型エピタキシャル層２で構成される。n+型半導体基板
１の主面は(１００)結晶面で形成され、その結晶面での
抵抗値は約０．００６［Ωcm］程度に設定される。ｎ型
エピタキシャル層２は、n+型半導体基板１の主面上にそ
の結晶性に基づいて成長させた単結晶珪素で構成され
る。このｎ型エピタキシャル層２は、n+型半導体基板１
に比べて低い不純物濃度例えば１×１０¹⁶［atoms／c
m³］程度のｎ型不純物が導入され、約０．６［Ωcm］程
度の抵抗値に設定される。

【００４３】前記縦型ＭＯＳＦＥＴＱｎは、主に、チャ
ネル形成領域、ゲート絶縁膜４、ゲート電極５、ソース
領域及びドレイン領域で構成される。チャネル形成領域
はｎ型エピタキシャル層２の主面に形成されたｐ型半導
体領域６で形成される。ゲート絶縁膜４はｎ型エピタキ
シャル層２の主面上に形成された熱酸化珪素膜で形成さ
れる。ゲート電極５はゲート絶縁膜４の主面上に形成さ
れた多結晶珪素膜で形成される。ソース領域はチャネル
形成領域であるｐ型半導体領域６の主面に形成されたn+
型半導体領域７で形成される。ドレイン領域はn+型半導
体基板１及びｎ型エピタキシャル層２で形成される。即
ち、縦型ＭＯＳＦＥＴＱｎは、ソース領域(n+型半導体
領域７)とチャネル形成領域(ｐ型半導体領域６)とで形
成されるｐｎ接合部及びチャネル形成領域(ｐ型半導体
領域６)とドレイン領域（ｎ型エピタキシャル層２)とで
形成されるｐｎ接合部を備える。

【００４４】前記チャネル形成領域であるｐ型半導体領
域６、ソース領域であるn+型半導体領域７の夫々には、
層間絶縁膜８に形成された接続孔９を通して配線１０が
電気的に接続される。この配線１０は例えばアルミニウ
ム膜又はアルミニウム合金膜で形成される。

【００４５】なお、前記配線１０の主面上には、図示し
ていないが、最終保護膜が形成される。また、前記n+型
半導体基板１の主面と対向するその裏面には電極１１が
形成される。

【００４６】次に、前記縦型ＭＯＳＦＥＴＱｎを有する
半導体装置の製造方法について説明する。

【００４７】まず、図５に示す半導体ウエーハを用意す
る。この半導体ウエーハは、バルク結晶内部に生じる熱
応力転位の発生を防止する効果、ｎ型エピタキシャル層
２の表面に生じる転位の発生を防止する効果及びエクス
トリンシックゲッタリング効果を備えている。

【００４８】次に、熱酸化処理を施し、前記ｎ型エピタ
キシャル層２の主面上に熱酸化珪素膜からなるゲート絶
縁膜４を形成する。

【００４９】次に、前記ゲート絶縁膜４の主面上の全面
に例えばＣＶＤ法で堆積された多結晶珪素膜を形成す
る。この多結晶珪素膜には、抵抗値を低減する不純物が
その堆積中又は堆積後に導入される。

【００５０】次に、前記多結晶珪素膜にパターンニング
を施し、ゲート絶縁膜４の素子形成領域の主面上にゲー
ト電極５を形成する。

【００５１】次に、前記ゲート電極５を不純物導入用マ
スクとして使用し、前記ｎ型エピタキシャル層２の主面
にイオン打込み法でｐ型不純物(例えば硼素(Ｂ))を選択
的に導入する。

【００５２】次に、熱拡散処理を施し、前記ｐ型不純物
を拡散して、図７(要部断面図)に示すように、ｎ型エピ
タキシャル層２の主面にチャネル形成領域であるｐ型半
導体領域６を形成する。この熱拡散処理は約１０００
［℃］程度の温度雰囲気中で行なわれる。

【００５３】次に、前記ｐ型半導体領域６の主面にイオ
ン打込み法でｎ型不純物（例えば砒素(Ａｓ)）を選択的
に導入する。

【００５４】次に、熱拡散処理を施し、前記ｎ型不純物
を拡散して、図８(要部断面図)に示すように、ｐ型半導
体領域６の主面にソース領域であるn+型半導体領域７を
形成する。この熱拡散処理は約９５０［℃］程度の温度
雰囲気中で行なわれる。この工程において、縦型ＭＯＳ
ＦＥＴＱｎがほぼ完成する。

【００５５】次に、前記ゲート電極５の主面上を含む基
板の主面上の全面に層間絶縁膜８を形成する。層間絶縁
膜８は例えばＣＶＤ法で堆積した酸化珪素膜で形成され
る。

【００５６】次に、前記層間絶縁膜８にn+型半導体領域
７、ｐ型半導体領域６の夫々の一部の表面を露出する接
続孔９を形成する。

【００５７】次に、図９(要部断面図)に示すように、前
記n+型半導体領域７、ｐ型半導体領域６の夫々の一部の
表面上を含む層間絶縁膜８の主面上の全面に配線１０を
形成する。この配線１０は例えばアルミニウム膜又はア
ルミニウム合金膜で形成される。

【００５８】次に、配線１０の主面上に最終保護膜(図
示せず)を形成する。最終保護膜は例えばポリイミド系
の樹脂膜で形成される。

【００５９】次に、前記n+型半導体基板１の裏面を例え
ばポリッシング技術で研削し、n+型半導体基板１の厚さ
を薄くする。この工程において、エクストリンシックゲ
ッタリング層３は除去される。

【００６０】次に、前記n+型半導体基板１の裏面に電極
１１を形成する。電極１１は例えばニッケル（Ｎｉ）
膜、チタン(Ｔｉ)膜、ニッケル(Ｎｉ)膜、銀(Ａｇ)膜の
夫々を順次積層した積層膜で形成される。この工程によ
り、図６に示す縦型ＭＯＳＦＥＴＱｎを有する半導体装
置がほぼ完成する。

【００６１】このように、縦型ＭＯＳＦＥＴＱｎを有す
る半導体装置の製造プロセスには数回の熱処理工程が含
まれているが、n+型半導体基板１の格子間酸素濃度が９
×１０¹⁷［atoms／cm³］に設定されているので、酸素析
出によるバルク結晶内部の結晶欠陥の量を低減でき、製
造プロセス中の熱処理工程において、バルク結晶内部に
生じる熱応力転位の発生を防止することができる。この
結果、ソース領域（n+型半導体領域７）とチャネル形成
領域(ｐ型半導体領域６)とで形成されるｐｎ接合部及び
チャネル形成領域(ｐ型半導体領域６)とドレイン領域
（ｎ型エピタキシャル層２）とで形成されるｐｎ接合部
の接合特性の劣化を防止することができる。

【００６２】また、n+型半導体基板１の格子間酸素濃度
が９×１０¹⁷［atoms／cm³］に設定されているので、酸
素析出によるバルク結晶内部の結晶欠陥の量を低減で
き、製造プロセス中の熱処理工程において、ｎ型エピタ
キシャル層２の表面に生じる転位の発生を防止すること
ができる。この結果、ｎ型エピタキシャル層２の表面上
に形成されるゲート絶縁膜(熱酸化珪素膜)４の絶縁耐圧
の劣化を防止することができる。

【００６３】さらに、n+型半導体基板１の裏面に、重金
属汚染物質を捕獲するエクストリンシックゲッタリング
層３が形成されているので、重金属汚染物質によるゲー
ト絶縁膜４の絶縁耐性の劣化を防止することができる。

【００６４】また、前記縦型ＭＯＳＦＥＴＱｎは、図１
０(電圧−電流特性図)に示すデータＡのＶＤ−ＩＤ特性
が得られ、ソース領域とドレイン領域との間におけるリ
ーク電流量を低減できる。また、縦型ＭＯＳＦＥＴＱｎ
は、図１１（電圧−電流特性図）に示すデータＣのよう
なＶＧ−ＩＧ特性が得られ、ゲート絶縁膜４のリーク電
流量を低減できる。なお、図１０に示すデータＢは従来
の半導体ウエーハを使用した時のＶＤ−ＩＤ特性であ
る。また、図１１に示すデータＤは従来の半導体ウエー
ハを使用した時のＶＧ−ＩＧ特性である。

【００６５】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００６６】例えば、本発明は、ＩＧＢＴ（Ｉnsulated
Ｇate Ｂipolar Ｔransistor)を有する半導体装置に適
用することができる。

【００６７】また、本発明は、バリアキップダイオード
素子を有する半導体装置に適用することができる。

【００６８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００６９】単結晶珪素に砒素が導入された半導体基板
で構成される半導体ウエーハにおいて、バルク結晶内部
に生じる熱応力転位の発生を防止することができる。

【００７０】単結晶珪素に砒素が導入された半導体基板
及びその主面上に形成されたエピタキシャル層で構成さ
れる半導体ウエーハにおいて、バルク結晶内部に生じる
熱応力転位の発生を防止することができると共に、エピ
タキシャル層の表面に生じる転位の発生を防止すること
ができる。

【００７１】単結晶珪素に砒素が導入された半導体基板
及びその主面上に形成されたエピタキシャル層で構成さ
れ、前記エピタキシャル層とこのエピタキシャル層に形
成された半導体領域とで構成されるｐｎ接合部を備えた
半導体素子を有する半導体装置において、前記半導体素
子のｐｎ接合部における接合特性の劣化を防止すること
ができる。

【００７２】半導体装置の製造方法において、エピタキ
シャル層の表面上に形成される熱酸化膜の絶縁耐性の劣
化を防止することができる。

【図面の簡単な説明】

【図１】本発明の実施例１である半導体ウエーハの概略
構成を示す平面図。

【図２】前記半導体ウエーハの要部拡大断面図。

【図３】前記半導体ウエーハの模式平面図。

【図４】前記半導体ウエーハの模式断面図。

【図５】本発明の実施例２である半導体ウエーハの概略
構成を示す要部断面図。

【図６】本発明の実施例３である縦型ＭＯＳＦＥＴを有
する半導体装置の概略構成を図示す要部断面図。

【図７】前記半導体装置の製造方法を説明するための要
部断面図。

【図８】前記半導体装置の製造方法を説明するための要
部断面図。

【図９】前記半導体装置の製造方法を説明するための要
部断面図。

【図１０】前記半導体装置に搭載される縦型ＭＯＳＦＥ
Ｔの電圧−電流特性図。

【図１１】前記半導体装置に搭載される縦型ＭＯＳＦＥ
Ｔの電圧−電流特性図。

【図１２】従来の問題点を説明するための半導体ウエー
ハの模式平面図。

【図１３】従来の問題点を説明するための半導体ウエー
ハの模式断面図。

【符号の説明】

１…n+型半導体基板、２…ｎ型エピタキシャル層、３…
エクストリンシックゲッタリング層、４…ゲート絶縁
膜、５…ゲート電極、６…ｐ型半導体領域、７…n+型半
導体領域、８…層間絶縁膜、９…接続孔、１０…配線、
１１…電極。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０１Ｌ 21/322 Ｈ０１Ｌ 21/322 Ｐ (72)発明者目黒怜東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者矢ノ倉栄二東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者飯島哲郎東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (56)参考文献特開平４−61343（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 652 H01L 21/322

Claims

(57)【特許請求の範囲】

【請求項１】単結晶珪素に砒素が導入された半導体基
板及びその主面上に形成されたエピタキシャル層で構成
され、前記エピタキシャル層と、このエピタキシャル層
に形成された半導体領域とで形成されるｐｎ接合部を備
えた縦型ＭＯＳＦＥＴを有する半導体装置において、前
記半導体基板の格子間酸素濃度を９×１０¹⁷［atoms／c
m³］以下に設定したことを特徴とする半導体装置。
【請求項２】半導体装置の製造方法において、単結晶
珪素に砒素が導入され、かつその格子間酸素濃度が９×
１０ ¹⁷ ［atoms／cm ³ ］以下に設定された半導体基板及び
その主面上に形成されたエピタキシャル層で構成される
半導体ウエーハを用意する工程と、該半導体ウエーハに
対し、前記エピタキシャル層をドレイン領域としたＭＯ
ＳＦＥＴを形成する工程とを備えたことを特徴とする半
導体装置の製造方法。