JP3308448B2 - 終端抵抗アレー及びこれを備えた基板 - Google Patents
終端抵抗アレー及びこれを備えた基板Info
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- H01L2924/151—Die mounting substrate
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路の入力段
に接続される終端抵抗を配列した終端抵抗アレー及びこ
れを備えた基板に関するものである。
に接続される終端抵抗を配列した終端抵抗アレー及びこ
れを備えた基板に関するものである。
【０００２】
【従来の技術】図１０に従来技術に係る集積回路用パッ
ケージ及びマザーボードを示す。集積回路用パッケージ
１１０に設けられたキャビティ１１０Ａには、集積回路
チップ１２０が載置されて、該集積回路チップ１２０の
入出力端子１２０ａは、ボンディングワイヤ１２２を介
して集積回路用パッケージ１１０のボンディングパッド
１１０ａへ接続されている。また、該集積回路用パッケ
ージ１１０のランド１１４は、マザーボードの入出力端
子（ランド）１３４へ接続されている。
ケージ及びマザーボードを示す。集積回路用パッケージ
１１０に設けられたキャビティ１１０Ａには、集積回路
チップ１２０が載置されて、該集積回路チップ１２０の
入出力端子１２０ａは、ボンディングワイヤ１２２を介
して集積回路用パッケージ１１０のボンディングパッド
１１０ａへ接続されている。また、該集積回路用パッケ
ージ１１０のランド１１４は、マザーボードの入出力端
子（ランド）１３４へ接続されている。
【０００３】ここで、図１１に示すように集積回路１２
０Ｃの入力段には、バッファ１２４若しくはインバータ
１２６が設けられ、誤動作の防止が図られており、ま
た、マザーボード１３０から集積回路１２０Ｃまで入力
ライン１３２は、一定の特性インピーダンス（例えば６
０Ω）となるように設定されている。ここで、現在、集
積回路１２０Ｃの入力段の手前に、終端抵抗１４０を設
けることにより、該入力ライン１３２上での反射を少な
くして、集積回路１２０Ｃに誤動作が生じないようにし
ている。
０Ｃの入力段には、バッファ１２４若しくはインバータ
１２６が設けられ、誤動作の防止が図られており、ま
た、マザーボード１３０から集積回路１２０Ｃまで入力
ライン１３２は、一定の特性インピーダンス（例えば６
０Ω）となるように設定されている。ここで、現在、集
積回路１２０Ｃの入力段の手前に、終端抵抗１４０を設
けることにより、該入力ライン１３２上での反射を少な
くして、集積回路１２０Ｃに誤動作が生じないようにし
ている。
【０００４】
【発明が解決しようとする課題】ここで、上記終端抵抗
１４０をパッケージ１１０に設ける方法としては、図１
０に示すように集積回路用パッケージ１１０内部に抵抗
層１１６を設ける方法と、該集積回路用パッケージ１１
０の上面に抵抗配線１５４を設ける方法とがある。集積
回路の高集積化に伴って集積回路用パッケージ１１０も
高密度化し、内部に抵抗層１１６を設けることが困難と
なっており、また、トリミングを行い難いため、抵抗層
１１６を入力ラインの特性インピーダンスと符合する抵
抗値に形成することは非常に難しい。他方、集積回路用
パッケージ１１０の上面に抵抗配線１５４を設ける方法
も、集積回路用パッケージ１１０の高密度化に伴い、多
数の抵抗配線１５４や内部配線を取り回すことが困難に
なっている。
１４０をパッケージ１１０に設ける方法としては、図１
０に示すように集積回路用パッケージ１１０内部に抵抗
層１１６を設ける方法と、該集積回路用パッケージ１１
０の上面に抵抗配線１５４を設ける方法とがある。集積
回路の高集積化に伴って集積回路用パッケージ１１０も
高密度化し、内部に抵抗層１１６を設けることが困難と
なっており、また、トリミングを行い難いため、抵抗層
１１６を入力ラインの特性インピーダンスと符合する抵
抗値に形成することは非常に難しい。他方、集積回路用
パッケージ１１０の上面に抵抗配線１５４を設ける方法
も、集積回路用パッケージ１１０の高密度化に伴い、多
数の抵抗配線１５４や内部配線を取り回すことが困難に
なっている。
【０００５】更に、図１０に示すように集積回路用パッ
ケージ１１０の上面に抵抗配線１５４を設けても、該高
密度化に伴って内部配線の取り回しが複雑となり、該集
積回路用パッケージ１１０のボンディングパッド１１０
ａと抵抗配線１５４との間の内部配線距離が長くなるた
め、抵抗配線１５４が集積回路１２０Ｃの入力段から離
れ、誤動作防止の効果が相対的に下がっていた。そこ
で、パッケージ１１０の図中下面１１０Ｂに形成される
ランド１１４間に抵抗配線１６４を形成することが考え
られる。ランド１１４の中にはアース電源と接続するも
のや、入力ラインの一部となるものがあるからである。
ケージ１１０の上面に抵抗配線１５４を設けても、該高
密度化に伴って内部配線の取り回しが複雑となり、該集
積回路用パッケージ１１０のボンディングパッド１１０
ａと抵抗配線１５４との間の内部配線距離が長くなるた
め、抵抗配線１５４が集積回路１２０Ｃの入力段から離
れ、誤動作防止の効果が相対的に下がっていた。そこ
で、パッケージ１１０の図中下面１１０Ｂに形成される
ランド１１４間に抵抗配線１６４を形成することが考え
られる。ランド１１４の中にはアース電源と接続するも
のや、入力ラインの一部となるものがあるからである。
【０００６】図１２は、図１０に示す集積回路用パッケ
ージ１１０の下面１１０Ｂに設けられたランド１１４及
び抵抗配線１６４の平面図を示している。アース電位に
接続されるアース用端子１１４ｂを複数の信号用端子
（入力ライン端子）１１４ａ、１１４ｃ、１１４ｄ、１
１４ｆ、１１４ｇで共用する場合には、図１２のように
抵抗配線１６４ａ、１６４ｄ、１６４ｃ、１６４ｆ、１
６４ｇの取り回しが困難となる。集積回路への入力ライ
ン端子（信号用端子）の数よりも、アース用端子や電源
用端子の数が少ない場合が多く、従って、１つのアース
端子等と多くの入力ライン端子とをそれぞれ別個の抵抗
配線で結ぶ必要があるからである。
ージ１１０の下面１１０Ｂに設けられたランド１１４及
び抵抗配線１６４の平面図を示している。アース電位に
接続されるアース用端子１１４ｂを複数の信号用端子
（入力ライン端子）１１４ａ、１１４ｃ、１１４ｄ、１
１４ｆ、１１４ｇで共用する場合には、図１２のように
抵抗配線１６４ａ、１６４ｄ、１６４ｃ、１６４ｆ、１
６４ｇの取り回しが困難となる。集積回路への入力ライ
ン端子（信号用端子）の数よりも、アース用端子や電源
用端子の数が少ない場合が多く、従って、１つのアース
端子等と多くの入力ライン端子とをそれぞれ別個の抵抗
配線で結ぶ必要があるからである。
【０００７】更に、抵抗配線１６４ａ、１６４ｃ、１６
４ｄ、１６４ｆ、１６４ｇは長さが異なるので、抵抗値
をそれぞれ入力インピーダンス（例えば６０Ω）に等し
く形成することは非常に難しい。というのも、抵抗配線
は、薄膜技術、または、厚膜技術により形成されるた
め、厚さは全て均一とするのが都合よい。このため、各
抵抗配線の抵抗値は、それぞれの抵抗配線の長さに比例
し、幅に反比例する。従って、アース用端子１１４ｂと
隣接している端子１１４ｃ及び１１４ｄとを結ぶ抵抗配
線１６４ｃ、１６４ｄについては、長さが短いので幅を
細く形成することが必要となる反面、該アース用端子１
１４ｂから離れている端子１１４ａ及び１１４ｇに渡さ
れている抵抗配線１６４ａ、１６４ｇについては長さが
長いので幅を太く形成せねばならせない。更に、この細
い抵抗配線１６４ｃ、１６４ｄの抵抗値を調整する為に
レーザトリミングを行う際に、レーザの１回の照射によ
り形成される１ドット分の抵抗体の除去による幅の減少
が相対的に大きいため抵抗値が大きく変化し、所望の値
に調整することが困難である。また、太く形成されてい
る抵抗配線１６４ａ、１６４ｇも、複雑に取り回されて
いるため、レーザの位置決めが困難でレーザトリミング
が難しい。また、さらに多くの抵抗配線を１つのアース
用端子１１４ｂに接続しようとすると隣接する抵抗配線
との間隔が狭くなり形成不能となることもある。
４ｄ、１６４ｆ、１６４ｇは長さが異なるので、抵抗値
をそれぞれ入力インピーダンス（例えば６０Ω）に等し
く形成することは非常に難しい。というのも、抵抗配線
は、薄膜技術、または、厚膜技術により形成されるた
め、厚さは全て均一とするのが都合よい。このため、各
抵抗配線の抵抗値は、それぞれの抵抗配線の長さに比例
し、幅に反比例する。従って、アース用端子１１４ｂと
隣接している端子１１４ｃ及び１１４ｄとを結ぶ抵抗配
線１６４ｃ、１６４ｄについては、長さが短いので幅を
細く形成することが必要となる反面、該アース用端子１
１４ｂから離れている端子１１４ａ及び１１４ｇに渡さ
れている抵抗配線１６４ａ、１６４ｇについては長さが
長いので幅を太く形成せねばならせない。更に、この細
い抵抗配線１６４ｃ、１６４ｄの抵抗値を調整する為に
レーザトリミングを行う際に、レーザの１回の照射によ
り形成される１ドット分の抵抗体の除去による幅の減少
が相対的に大きいため抵抗値が大きく変化し、所望の値
に調整することが困難である。また、太く形成されてい
る抵抗配線１６４ａ、１６４ｇも、複雑に取り回されて
いるため、レーザの位置決めが困難でレーザトリミング
が難しい。また、さらに多くの抵抗配線を１つのアース
用端子１１４ｂに接続しようとすると隣接する抵抗配線
との間隔が狭くなり形成不能となることもある。
【０００８】本発明は、上述した課題を解決するために
なされたものであり、その目的とするところは、終端抵
抗アレー及びこれを備えた基板を廉価に提供することに
ある。
なされたものであり、その目的とするところは、終端抵
抗アレー及びこれを備えた基板を廉価に提供することに
ある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の終端抵抗アレーでは、少なくともアース
または電源電位のいずれかに接続される格子状配線と、
該格子状配線にそれぞれ囲まれた複数の端子と、該格子
状配線と該複数の端子とを結び終端抵抗を構成する抵抗
配線と、を備えることを技術的特徴とする。
め、請求項１の終端抵抗アレーでは、少なくともアース
または電源電位のいずれかに接続される格子状配線と、
該格子状配線にそれぞれ囲まれた複数の端子と、該格子
状配線と該複数の端子とを結び終端抵抗を構成する抵抗
配線と、を備えることを技術的特徴とする。
【００１０】また、請求項２の終端抵抗アレーでは、格
子状に点在する複数の端子と、該端子のうちの複数の信
号用端子をそれぞれ囲むように配設された格子状配線
と、該端子のうちのアース用端子または電源用端子を該
格子状配線に接続する接続配線と、該信号用端子とそれ
を囲む該格子状配線とを結び終端抵抗を構成する抵抗配
線と、を備えることを技術的特徴とする。
子状に点在する複数の端子と、該端子のうちの複数の信
号用端子をそれぞれ囲むように配設された格子状配線
と、該端子のうちのアース用端子または電源用端子を該
格子状配線に接続する接続配線と、該信号用端子とそれ
を囲む該格子状配線とを結び終端抵抗を構成する抵抗配
線と、を備えることを技術的特徴とする。
【００１１】また、請求項３の終端抵抗アレーでは、請
求項１又は２において、前記抵抗配線が、前記格子状配
線に囲まれた１マスの領域の少なくとも１部を占める面
状抵抗配線であることを技術的特徴とする。
求項１又は２において、前記抵抗配線が、前記格子状配
線に囲まれた１マスの領域の少なくとも１部を占める面
状抵抗配線であることを技術的特徴とする。
【００１２】また、請求項４の終端抵抗アレーを備えた
基板では、請求項１〜３に記載の終端抵抗アレーを基板
表面に備えたことを技術的特徴とする。
基板では、請求項１〜３に記載の終端抵抗アレーを基板
表面に備えたことを技術的特徴とする。
【００１３】また、請求項５の終端抵抗アレーを備えた
基板では、集積回路チップを基板の一方の主表面または
該主表面に設けた凹部内に備え、請求項１〜３に記載の
終端抵抗アレーを該基板の他方の主表面に備えたことを
技術的特徴とする。
基板では、集積回路チップを基板の一方の主表面または
該主表面に設けた凹部内に備え、請求項１〜３に記載の
終端抵抗アレーを該基板の他方の主表面に備えたことを
技術的特徴とする。
【００１４】また、請求項６の基板では、集積回路チッ
プを載置する基板と該集積回路チップを載置する基板が
取付けられる取付用基板との間に介在する基板であっ
て、該基板の表面に請求項１〜３に記載の終端抵抗アレ
ーを備えたことを技術的特徴とする。
プを載置する基板と該集積回路チップを載置する基板が
取付けられる取付用基板との間に介在する基板であっ
て、該基板の表面に請求項１〜３に記載の終端抵抗アレ
ーを備えたことを技術的特徴とする。
【００１５】
【作用】請求項１の構成では、格子状配線にアースまた
は電源電位に接続することにより、格子状配線はアース
ラインまたは電源ラインとなる。そして、格子状配線と
この格子状配線に囲まれた端子とを抵抗配線で結んで終
端抵抗とするので、複数の端子とアースまたは電源とを
抵抗配線で結ぶのに、抵抗配線を取り回す必要がなくな
る。端子のすぐ周りをアースラインや電源ラインである
格子状配線が収り回んでいるからである。
は電源電位に接続することにより、格子状配線はアース
ラインまたは電源ラインとなる。そして、格子状配線と
この格子状配線に囲まれた端子とを抵抗配線で結んで終
端抵抗とするので、複数の端子とアースまたは電源とを
抵抗配線で結ぶのに、抵抗配線を取り回す必要がなくな
る。端子のすぐ周りをアースラインや電源ラインである
格子状配線が収り回んでいるからである。
【００１６】請求項２の構成では、格子状に点在する端
子のうち、信号用端子は格子状配線でそれぞれを囲むよ
うされている。一方、格子状に点在する端子のうち、ア
ース用端子または電源用端子は格子状配線と接続配線で
接続されている。そして、信号用端子とそれを囲みアー
スラインや電源ラインとなっている格子状配線とを抵抗
配線で結んで終端抵抗を構成しているので、複数の信号
用端子とアースまたは電源とを抵抗配線で結ぶのに、抵
抗配線を取り回す必要がなくなる。
子のうち、信号用端子は格子状配線でそれぞれを囲むよ
うされている。一方、格子状に点在する端子のうち、ア
ース用端子または電源用端子は格子状配線と接続配線で
接続されている。そして、信号用端子とそれを囲みアー
スラインや電源ラインとなっている格子状配線とを抵抗
配線で結んで終端抵抗を構成しているので、複数の信号
用端子とアースまたは電源とを抵抗配線で結ぶのに、抵
抗配線を取り回す必要がなくなる。
【００１７】請求項３の構成では、抵抗配線が、格子状
配線に囲まれた１マスの領域の少なくとも一部を占める
面状抵抗配線である。従って、格子状配線とこれに囲ま
れた端子とを面積の大きな面状抵抗で結んでいるので、
抵抗配線の断線が生じ難く、また、抵抗のトリミングが
容易である。
配線に囲まれた１マスの領域の少なくとも一部を占める
面状抵抗配線である。従って、格子状配線とこれに囲ま
れた端子とを面積の大きな面状抵抗で結んでいるので、
抵抗配線の断線が生じ難く、また、抵抗のトリミングが
容易である。
【００１８】請求項４の構成では、上記請求項１〜３に
記載の終端抵抗アレーを基板表面に備えているので、内
部配線が簡単になり、抵抗のトリミングが容易で精度の
高い終端抵抗アレーを備えた基板とすることができる。
記載の終端抵抗アレーを基板表面に備えているので、内
部配線が簡単になり、抵抗のトリミングが容易で精度の
高い終端抵抗アレーを備えた基板とすることができる。
【００１９】請求項５の構成では、集積回路チップを基
板の一方の主表面または該主表面に設けた凹部内に備
え、終端抵抗アレーを基板の他方の主表面に備えている
ので、集積回路チップの近くに終端抵抗を形成できる。
このため、人力ラインに重畳する反射波を高い効率で抑
圧でき、回路の誤動作を防止することができる．また、
終端抵抗アレーを基板の他方の主表面（裏面）に設けて
いるので、基枚の内部配線が簡単になり、抵抗のトリミ
ングも容易である。
板の一方の主表面または該主表面に設けた凹部内に備
え、終端抵抗アレーを基板の他方の主表面に備えている
ので、集積回路チップの近くに終端抵抗を形成できる。
このため、人力ラインに重畳する反射波を高い効率で抑
圧でき、回路の誤動作を防止することができる．また、
終端抵抗アレーを基板の他方の主表面（裏面）に設けて
いるので、基枚の内部配線が簡単になり、抵抗のトリミ
ングも容易である。
【００２０】請求項６の構成では、終端抵抗チップを載
置する基板とこの基板を取付ける取付用基板の問に介在
する基板（中継基板）の表面に終端抵抗アレーを備えた
ので、取付用基板よりも集積回路側に近い位置に終端抵
抗を接続することができる。このため、入力ラインに重
畳する反射波を高い効率で抑圧でき、回路の誤動作を防
止することができる。また、終端抵抗アレーを中継基板
の表面に設けているので、集積回路チップを載置する基
板について内部配線を簡単なものとすることができる。
また、基板表面に抵抗を設けているので抵抗のトリミン
グも容易である。
置する基板とこの基板を取付ける取付用基板の問に介在
する基板（中継基板）の表面に終端抵抗アレーを備えた
ので、取付用基板よりも集積回路側に近い位置に終端抵
抗を接続することができる。このため、入力ラインに重
畳する反射波を高い効率で抑圧でき、回路の誤動作を防
止することができる。また、終端抵抗アレーを中継基板
の表面に設けているので、集積回路チップを載置する基
板について内部配線を簡単なものとすることができる。
また、基板表面に抵抗を設けているので抵抗のトリミン
グも容易である。
【００２１】
【発明の実施の形態】以下、本発明を具体化した実施態
様について図を参照して説明する。図１は、本発明の第
１実施態様に係る集積回路用パッケージ１０の一部切り
欠き断面図であり、図２は該集積回路用パッケージ１０
の下面（裏面）１０Ｂ側の状態を示す斜視図である。こ
の集積回路用パッケージ１０は、ＬＧＡ（land Gried A
rray) タイプパッケージであって、下面１０Ｂにマザー
ボード３０の入出力端子（ランド）３４ａ、３４ｃと接
続するためのランド１４ａ、１４ｃが配設されている。
様について図を参照して説明する。図１は、本発明の第
１実施態様に係る集積回路用パッケージ１０の一部切り
欠き断面図であり、図２は該集積回路用パッケージ１０
の下面（裏面）１０Ｂ側の状態を示す斜視図である。こ
の集積回路用パッケージ１０は、ＬＧＡ（land Gried A
rray) タイプパッケージであって、下面１０Ｂにマザー
ボード３０の入出力端子（ランド）３４ａ、３４ｃと接
続するためのランド１４ａ、１４ｃが配設されている。
【００２２】集積回路用パッケージ１０の上面側に設け
られたキャビティ１０Ａには、集積回路チップ２０が載
置されて、該集積回路チップ２０の入出力端子２０ａ
は、ボンディングワイヤ２２を介して集積回路用パッケ
ージ１０のボンディングパッド１０ａへ接続されてい
る。また、該入出力端子１０ａは、内部配線１８を介し
て、集積回路用パッケージ１０の下面のランド１４ａ、
１４ｃに接続されている。そして、該ランド１４ａ、１
４ｃは、半田４８にてマザーボードのランド３４ａ、３
４ｃへ接続されている。
られたキャビティ１０Ａには、集積回路チップ２０が載
置されて、該集積回路チップ２０の入出力端子２０ａ
は、ボンディングワイヤ２２を介して集積回路用パッケ
ージ１０のボンディングパッド１０ａへ接続されてい
る。また、該入出力端子１０ａは、内部配線１８を介し
て、集積回路用パッケージ１０の下面のランド１４ａ、
１４ｃに接続されている。そして、該ランド１４ａ、１
４ｃは、半田４８にてマザーボードのランド３４ａ、３
４ｃへ接続されている。
【００２３】図２に示すように、該集積回路用パッケー
ジ１０の裏面１０Ｂには、マザーボード３０側のランド
と接続するための複数のランド１４ａ〜１４ｇ等が格子
状に点在して配設されている。ランド１４ｂは、マザー
ボード３０のアース側に結線される図示しないランドと
接続され、該マザーボード３０と集積回路用パッケージ
１０との間のアースラインの一部を構成する。他方、ラ
ンド１４ａ、１４ｃ〜１４ｇは、マザーボード３０の信
号ラインとなるランドと接続され、マザーボード３０か
ら集積回路チップ２０への信号の入力ラインの一部を構
成する。
ジ１０の裏面１０Ｂには、マザーボード３０側のランド
と接続するための複数のランド１４ａ〜１４ｇ等が格子
状に点在して配設されている。ランド１４ｂは、マザー
ボード３０のアース側に結線される図示しないランドと
接続され、該マザーボード３０と集積回路用パッケージ
１０との間のアースラインの一部を構成する。他方、ラ
ンド１４ａ、１４ｃ〜１４ｇは、マザーボード３０の信
号ラインとなるランドと接続され、マザーボード３０か
ら集積回路チップ２０への信号の入力ラインの一部を構
成する。
【００２４】そして、集積回路用パッケージ１０の裏面
１０Ｂには、格子状に点在する各ランド間を通りそれぞ
れのランド１４ａ〜１４ｇの周囲を囲むように格子電極
４２が配設さている。さらに該格子電極４２は、アース
ラインを構成するランド１４ｂに接続配線４４を介して
接続されている。即ち、該格子電極４２は、該集積回路
用パッケージ１０の裏面１０Ｂにてアースラインとなる
ように構成されている。そして、入力ラインを形成する
各々のランド１４ａ、１４ｃ〜１４ｇは、面状抵抗４６
を介してアースラインを構成する格子電極４２に接続さ
れている。即ち、この第１実施態様では、入力ラインを
構成する各々のランド１４ａ、１４ｃ〜１４ｇは、終端
抵抗となる面状抵抗４６を介してアースラインを形成す
る格子電極４２に接続され、終端抵抗アレーを構成して
いる。
１０Ｂには、格子状に点在する各ランド間を通りそれぞ
れのランド１４ａ〜１４ｇの周囲を囲むように格子電極
４２が配設さている。さらに該格子電極４２は、アース
ラインを構成するランド１４ｂに接続配線４４を介して
接続されている。即ち、該格子電極４２は、該集積回路
用パッケージ１０の裏面１０Ｂにてアースラインとなる
ように構成されている。そして、入力ラインを形成する
各々のランド１４ａ、１４ｃ〜１４ｇは、面状抵抗４６
を介してアースラインを構成する格子電極４２に接続さ
れている。即ち、この第１実施態様では、入力ラインを
構成する各々のランド１４ａ、１４ｃ〜１４ｇは、終端
抵抗となる面状抵抗４６を介してアースラインを形成す
る格子電極４２に接続され、終端抵抗アレーを構成して
いる。
【００２５】引き続き、図１及び図２に示す集積回路用
パッケージ１０の裏面１０Ｂの終端抵抗アレーの形成方
法について、図３及び図４を参照して説明する。なお、
簡単のためパッケージ１０の裏面１０ｂ付近のみを示
す。図３は、薄膜プロセスにより集積回路用パッケージ
１０の裏面１０Ｂ上に抵抗配線４６、格子電極４２及び
ランド１４を形成する際の工程を示している。まず、図
３（Ａ）に示すように、セラミック成分中９２％のアル
ミナ含有率であるグリーンシートに入出力用のビア６２
を穿設し、メタライズインク６４を充填して同時焼成し
てセラミック板６０を形成する。なお、このセラミック
板６０（集積回路用パッケージ１０）を形成する際に、
実際には複数のグリーンシート層を積層すると共に、メ
タライズインクにより内部配線を配設するが、ここで
は、図示及び説明の便宜上この説明を省略する。そし
て、実装上基板の平面度が必要となる場合には研磨処理
を施し、必要な平面度を得る。その後、Ｔａを窒素雰囲
気中でスパッタリングして、図３（Ｂ）に示すように面
状抵抗を形成するための抵抗体となるＴａ2 Ｎ層６６
（厚さ０．０５〜０．１５μｍ）を形成する。
パッケージ１０の裏面１０Ｂの終端抵抗アレーの形成方
法について、図３及び図４を参照して説明する。なお、
簡単のためパッケージ１０の裏面１０ｂ付近のみを示
す。図３は、薄膜プロセスにより集積回路用パッケージ
１０の裏面１０Ｂ上に抵抗配線４６、格子電極４２及び
ランド１４を形成する際の工程を示している。まず、図
３（Ａ）に示すように、セラミック成分中９２％のアル
ミナ含有率であるグリーンシートに入出力用のビア６２
を穿設し、メタライズインク６４を充填して同時焼成し
てセラミック板６０を形成する。なお、このセラミック
板６０（集積回路用パッケージ１０）を形成する際に、
実際には複数のグリーンシート層を積層すると共に、メ
タライズインクにより内部配線を配設するが、ここで
は、図示及び説明の便宜上この説明を省略する。そし
て、実装上基板の平面度が必要となる場合には研磨処理
を施し、必要な平面度を得る。その後、Ｔａを窒素雰囲
気中でスパッタリングして、図３（Ｂ）に示すように面
状抵抗を形成するための抵抗体となるＴａ2 Ｎ層６６
（厚さ０．０５〜０．１５μｍ）を形成する。
【００２６】次に、該Ｔａ2 Ｎ層６６の上に、Ｐｄをス
パッタリングして後述するＡｕ層との密着層となるＰｄ
層６８（厚さ０．１〜０．３μｍ）を形成する（図３
（Ｃ））。その後、所定位置に開口部７０Ａを設けるよ
うにレジスト７０を塗布・乾燥、露光・現像する（図３
（Ｄ））。そして、該Ｔａ2 Ｎ層６６及びＰｄ層６８を
通じて電流を流し、レジスト７０の開口部７０ＡにＡｕ
を電解メッキしてＡｕ層（厚さ０．２〜６μｍ）７２を
形成する（図３（Ｅ））。即ち、図２を参照して上述し
たように、ランド１４ａ〜１４ｇとなる円形のＡｕ層７
２ｂを形成すると共に、このランド１４ａ〜１４ｇを取
り囲む格子電極４２となるＡｕ層７２ａを形成する。引
き続き、レジスト７０を除去してから、Ｐｄ層６８をエ
ッチングにより除去する。その後、レジストを塗布、露
光・現像し、Ｔａ2 Ｎ層６６を所定パターンとなるよう
にエッチングし、次いで、レジストを除去する（図３
（Ｆ））。なお、アースラインとなるランド１４ｂ（図
２参照）を形成するＡｕ層７２ｂには、図５（Ｅ）に示
すように格子電極４２となるＡｕ層７２ａからＡｕ層７
２ａ’（配線４４）が渡されており、これによって図２
に示すようにランド１４ｂと格子電極４２との接続が取
られている。
パッタリングして後述するＡｕ層との密着層となるＰｄ
層６８（厚さ０．１〜０．３μｍ）を形成する（図３
（Ｃ））。その後、所定位置に開口部７０Ａを設けるよ
うにレジスト７０を塗布・乾燥、露光・現像する（図３
（Ｄ））。そして、該Ｔａ2 Ｎ層６６及びＰｄ層６８を
通じて電流を流し、レジスト７０の開口部７０ＡにＡｕ
を電解メッキしてＡｕ層（厚さ０．２〜６μｍ）７２を
形成する（図３（Ｅ））。即ち、図２を参照して上述し
たように、ランド１４ａ〜１４ｇとなる円形のＡｕ層７
２ｂを形成すると共に、このランド１４ａ〜１４ｇを取
り囲む格子電極４２となるＡｕ層７２ａを形成する。引
き続き、レジスト７０を除去してから、Ｐｄ層６８をエ
ッチングにより除去する。その後、レジストを塗布、露
光・現像し、Ｔａ2 Ｎ層６６を所定パターンとなるよう
にエッチングし、次いで、レジストを除去する（図３
（Ｆ））。なお、アースラインとなるランド１４ｂ（図
２参照）を形成するＡｕ層７２ｂには、図５（Ｅ）に示
すように格子電極４２となるＡｕ層７２ａからＡｕ層７
２ａ’（配線４４）が渡されており、これによって図２
に示すようにランド１４ｂと格子電極４２との接続が取
られている。
【００２７】図５（Ａ）は、集積回路用パッケージ１０
の裏面１０Ｂに形成された、ランド１４ａ〜１４ｇを形
成する円形状のＡｕ層７２ｂと、格子電極４２となる格
子状のＡｕ層７２ａとを拡大して示している。上述のよ
うにして製造されたパッケージ１０は、最後にトリミン
グを行い面状抵抗の抵抗値を調整する。ここでは、この
ランドとなるＡｕ層７２ｂと格子電極４２のとなるＡｕ
層７２ａとの間に配設されているＴａ2 Ｎ層６６の抵抗
値を、図示しないプローブを当接して測定しながら、図
５（Ｂ）に示すようにレーザを照射して１ドット６６ａ
づづＴａ2 Ｎ層を除去することにより、抵抗値を入力イ
ンピーダンスと等しい６０Ωに調整し、これにより終端
抵抗が完成する。
の裏面１０Ｂに形成された、ランド１４ａ〜１４ｇを形
成する円形状のＡｕ層７２ｂと、格子電極４２となる格
子状のＡｕ層７２ａとを拡大して示している。上述のよ
うにして製造されたパッケージ１０は、最後にトリミン
グを行い面状抵抗の抵抗値を調整する。ここでは、この
ランドとなるＡｕ層７２ｂと格子電極４２のとなるＡｕ
層７２ａとの間に配設されているＴａ2 Ｎ層６６の抵抗
値を、図示しないプローブを当接して測定しながら、図
５（Ｂ）に示すようにレーザを照射して１ドット６６ａ
づづＴａ2 Ｎ層を除去することにより、抵抗値を入力イ
ンピーダンスと等しい６０Ωに調整し、これにより終端
抵抗が完成する。
【００２８】なお、図３に示した例では、抵抗配線を形
成するＴａ2 Ｎ層６６とＡｕ層７２との密着層としてＰ
ｄ層６８を形成したが、このＰｄ層６８の代わりに、Ｔ
ａ2Ｎ層６６の上に、スパッタリングによりＴｉ層（密
着層）及びＣｕ層を形成し、更にその上にメッキによっ
てＮｉ層及びＡｕ層を形成しても良い。この場合は、Ｎ
ｉ層によって耐半田付け性の高い層構成となり好まし
い。また、他の層構成を用いても良く、抵抗層としてＴ
ａ2 Ｎ層の他、Ｎｉ−Ｃｕ層を用いても良い。
成するＴａ2 Ｎ層６６とＡｕ層７２との密着層としてＰ
ｄ層６８を形成したが、このＰｄ層６８の代わりに、Ｔ
ａ2Ｎ層６６の上に、スパッタリングによりＴｉ層（密
着層）及びＣｕ層を形成し、更にその上にメッキによっ
てＮｉ層及びＡｕ層を形成しても良い。この場合は、Ｎ
ｉ層によって耐半田付け性の高い層構成となり好まし
い。また、他の層構成を用いても良く、抵抗層としてＴ
ａ2 Ｎ層の他、Ｎｉ−Ｃｕ層を用いても良い。
【００２９】引き続き、厚膜プロセスによる集積回路用
パッケージ１０上の終端抵抗アレーの製造方法につい
て、図４を参照して説明する。まず、ビアホール８２を
穿設したアルミナ基板（焼成済）８０の該ビアホール８
２に導体配線となる金、銀、銅、銀−パラジウム等の低
抵抗メタライズインク８４を充填する（図４（Ａ））。
なお、上述したように集積回路用パッケージ１０を形成
する際に、複数のグリーンシート層を積層すると共に、
メタライズインクにより内部配線を配設するが、ここで
は、図示及び説明の便宜上この説明を省略する。
パッケージ１０上の終端抵抗アレーの製造方法につい
て、図４を参照して説明する。まず、ビアホール８２を
穿設したアルミナ基板（焼成済）８０の該ビアホール８
２に導体配線となる金、銀、銅、銀−パラジウム等の低
抵抗メタライズインク８４を充填する（図４（Ａ））。
なお、上述したように集積回路用パッケージ１０を形成
する際に、複数のグリーンシート層を積層すると共に、
メタライズインクにより内部配線を配設するが、ここで
は、図示及び説明の便宜上この説明を省略する。
【００３０】そして、該アルミナ基板８０上に、面状抵
抗となる酸化ルテニウム（ＲｕＯ2）を主成分とする高
抵抗メタライズインク８６を所望パターンに塗布する
（図４（Ｂ））。その後、ランド及び格子電極となる電
極用低抵抗インク８８をスクリーン印刷により塗布した
後、酸化雰囲気中で焼成する（図４（Ｃ））。なお、導
体配線となる低抵抗メタライズインク８４、面状抵抗と
なる高抵抗メタライズインク８６、電極用低抵抗インク
８８は、別々に焼成することも勿論可能である。最後
に、図５（Ａ）、図５（Ｂ）を参照して上述したように
レーザトリミングを行い、面状抵抗（終端抵抗）の抵抗
値を調整する。
抗となる酸化ルテニウム（ＲｕＯ2）を主成分とする高
抵抗メタライズインク８６を所望パターンに塗布する
（図４（Ｂ））。その後、ランド及び格子電極となる電
極用低抵抗インク８８をスクリーン印刷により塗布した
後、酸化雰囲気中で焼成する（図４（Ｃ））。なお、導
体配線となる低抵抗メタライズインク８４、面状抵抗と
なる高抵抗メタライズインク８６、電極用低抵抗インク
８８は、別々に焼成することも勿論可能である。最後
に、図５（Ａ）、図５（Ｂ）を参照して上述したように
レーザトリミングを行い、面状抵抗（終端抵抗）の抵抗
値を調整する。
【００３１】図５（Ａ）に示す例では、格子電極４２と
なる格子状のＡｕ層７２ａに囲まれた１マス部分の一部
（図中、下方略半分）に、面状抵抗４６を形成するＴａ
2 Ｎ層６６を配設したが、図５（Ｃ）に示すように、格
子電極４２のとなる格子状のＡｕ層７２ａの１マス全体
にＴａ2 Ｎ層６６を配設することも可能である。また、
図５（Ｄ）に示すように、該Ｔａ2 Ｎ層６６を面状では
なく、従来技術の抵抗配線と同様に線状に配設すること
も可能である。この図５（Ａ）に示す例では、ランドと
なるＡｕ層７２ｂに、図中上方からプローブを接触させ
て抵抗を測りながらレーザ光がプローブと干渉、即ち、
プローブと当たらないようにしつつ、Ｔａ2 Ｎ層にレー
ザ光を当てることができるので、レーザトリミングが行
い易いという利点がある。
なる格子状のＡｕ層７２ａに囲まれた１マス部分の一部
（図中、下方略半分）に、面状抵抗４６を形成するＴａ
2 Ｎ層６６を配設したが、図５（Ｃ）に示すように、格
子電極４２のとなる格子状のＡｕ層７２ａの１マス全体
にＴａ2 Ｎ層６６を配設することも可能である。また、
図５（Ｄ）に示すように、該Ｔａ2 Ｎ層６６を面状では
なく、従来技術の抵抗配線と同様に線状に配設すること
も可能である。この図５（Ａ）に示す例では、ランドと
なるＡｕ層７２ｂに、図中上方からプローブを接触させ
て抵抗を測りながらレーザ光がプローブと干渉、即ち、
プローブと当たらないようにしつつ、Ｔａ2 Ｎ層にレー
ザ光を当てることができるので、レーザトリミングが行
い易いという利点がある。
【００３２】また、図５（Ｅ）に示す例では、アースラ
インとなるランド１４ｂを形成するＡｕ層７２ｂと格子
電極４２となるＡｕ層７２ａとの間に、接続配線４４と
なるＡｕ層７２ａ’を形成している。この代わりに、図
６に示すように、集積回路用パッケージ１０のアースラ
インとなるビア６４ａの上に、いわゆるベタ状にＡｕ層
７２ｃを配設し、該ビア６４ａとＡｕ層７２ａ（格子電
極４２）とを直接接続することも可能である。
インとなるランド１４ｂを形成するＡｕ層７２ｂと格子
電極４２となるＡｕ層７２ａとの間に、接続配線４４と
なるＡｕ層７２ａ’を形成している。この代わりに、図
６に示すように、集積回路用パッケージ１０のアースラ
インとなるビア６４ａの上に、いわゆるベタ状にＡｕ層
７２ｃを配設し、該ビア６４ａとＡｕ層７２ａ（格子電
極４２）とを直接接続することも可能である。
【００３３】この第１実施態様によれば、図１２を参照
して上述した技術と異なり、複数の入力ライン端子１４
ａ、１４ｃ〜１４ｇから１つのアースライン端子１４ｂ
へ抵抗配線をそれぞれ取り回す必要が無くなる。また、
図１２を参照して上述した従来技術では、それぞれの抵
抗配線１６４ａ、１６４ｄ、１６４ｃ、１６４ｆ、１６
４ｇの長さや幅が異なるため、これら抵抗配線を均一の
抵抗値に形成することが困難であった。これに対して、
本実施態様では、ランド１４から格子電極４２までの距
離が一定となるため、面状抵抗４６の抵抗値を一定に形
成し易い。
して上述した技術と異なり、複数の入力ライン端子１４
ａ、１４ｃ〜１４ｇから１つのアースライン端子１４ｂ
へ抵抗配線をそれぞれ取り回す必要が無くなる。また、
図１２を参照して上述した従来技術では、それぞれの抵
抗配線１６４ａ、１６４ｄ、１６４ｃ、１６４ｆ、１６
４ｇの長さや幅が異なるため、これら抵抗配線を均一の
抵抗値に形成することが困難であった。これに対して、
本実施態様では、ランド１４から格子電極４２までの距
離が一定となるため、面状抵抗４６の抵抗値を一定に形
成し易い。
【００３４】更に、上述したように、図１２に示すの細
い抵抗配線１６４ｃ、１６４ｄでは、抵抗値を調整する
為にレーザトリミングを行う際に、レーザの１回の照射
により形成される１ドットによって抵抗値が大きく変化
し、所望の値に調整することが困難であった。これに対
して、第１実施態様では、面積の大きな面状抵抗４６を
用いるため、レーザの１回の照射により形成される１ド
ットによって抵抗値が大きく変化せず、レーザトリミン
グが容易である。また、図１２に示す抵抗配線は複雑に
取り回されているため、レーザの位置決めが困難であっ
たのに比較し、本実施態様では、ランド１４及び格子電
極４２が幾何学的に配列されているため、トリミングを
行う位置の認識が容易となり、レーザトリミングを行い
易い。
い抵抗配線１６４ｃ、１６４ｄでは、抵抗値を調整する
為にレーザトリミングを行う際に、レーザの１回の照射
により形成される１ドットによって抵抗値が大きく変化
し、所望の値に調整することが困難であった。これに対
して、第１実施態様では、面積の大きな面状抵抗４６を
用いるため、レーザの１回の照射により形成される１ド
ットによって抵抗値が大きく変化せず、レーザトリミン
グが容易である。また、図１２に示す抵抗配線は複雑に
取り回されているため、レーザの位置決めが困難であっ
たのに比較し、本実施態様では、ランド１４及び格子電
極４２が幾何学的に配列されているため、トリミングを
行う位置の認識が容易となり、レーザトリミングを行い
易い。
【００３５】引き続き本発明の第２実施態様について図
７及び図８を参照して説明する。上述した第１実施態様
においては、集積回路用パッケージ１０の裏面に終端抵
抗のアレーを形成したのに対して、この第２実施態様で
は、図８（Ａ）に示すように集積回路用パッケージ１０
とマザーボード３０との間に中継基板５０を介在させ、
該中継基板５０に終端抵抗アレーを配設している。
７及び図８を参照して説明する。上述した第１実施態様
においては、集積回路用パッケージ１０の裏面に終端抵
抗のアレーを形成したのに対して、この第２実施態様で
は、図８（Ａ）に示すように集積回路用パッケージ１０
とマザーボード３０との間に中継基板５０を介在させ、
該中継基板５０に終端抵抗アレーを配設している。
【００３６】図７は、本発明の第２実施態様に係る中継
基板５０の斜視図であり、図８（Ａ）は断面図を示して
いる。この中継基板５０は、図８（Ａ）に示すようにＬ
ＧＡ（land Gried Array) タイプの集積回路用パッケー
ジ１０とマザーボード３０との間に介在されている。該
集積回路用パッケージ１０には、図示しない集積回路が
載置されている。
基板５０の斜視図であり、図８（Ａ）は断面図を示して
いる。この中継基板５０は、図８（Ａ）に示すようにＬ
ＧＡ（land Gried Array) タイプの集積回路用パッケー
ジ１０とマザーボード３０との間に介在されている。該
集積回路用パッケージ１０には、図示しない集積回路が
載置されている。
【００３７】図７に示す中継基板５０上面には、図８
（Ａ）に示す集積回路用パッケージ１０の下面に格子状
に配設されたランド１２ａ、１２ｃと接続されるランド
５２ａ、５２ｃが同じく格子状に設けられている。他
方、図８（Ａ）に示すように、該中継基板５０下面に
は、マザーボード３０の上面に格子状に配設されたラン
ド３２ａ、３２ｃと接続されるランド５２ａ’、５２
ｃ’が対応する格子状に設けられている。更に、ランド
５２ａと５２ａ’、５２ｃと５２ｃ’は、それぞれ両者
を導通するビア５７で接続される。従って、マザーボー
ド３０側から集積回路への信号入力は、例えば、マザー
ボード３０のランド３２ａ、中継基板５０のランド５２
ａ’及びビア５７及びランド５２ａを介して、集積回路
用パッケージ１０のランド１２ａに伝達される。即ち、
該ランド５２ａは集積回路への入力ラインの一部を構成
している。また、同様にランド５２ｃも集積回路用への
入力ラインの一部を構成している。
（Ａ）に示す集積回路用パッケージ１０の下面に格子状
に配設されたランド１２ａ、１２ｃと接続されるランド
５２ａ、５２ｃが同じく格子状に設けられている。他
方、図８（Ａ）に示すように、該中継基板５０下面に
は、マザーボード３０の上面に格子状に配設されたラン
ド３２ａ、３２ｃと接続されるランド５２ａ’、５２
ｃ’が対応する格子状に設けられている。更に、ランド
５２ａと５２ａ’、５２ｃと５２ｃ’は、それぞれ両者
を導通するビア５７で接続される。従って、マザーボー
ド３０側から集積回路への信号入力は、例えば、マザー
ボード３０のランド３２ａ、中継基板５０のランド５２
ａ’及びビア５７及びランド５２ａを介して、集積回路
用パッケージ１０のランド１２ａに伝達される。即ち、
該ランド５２ａは集積回路への入力ラインの一部を構成
している。また、同様にランド５２ｃも集積回路用への
入力ラインの一部を構成している。
【００３８】他方、マザーボード３０からのアースライ
ンが、図７に示す中継基板５０のランド５４ｂ’及びビ
ア５７を介して格子電極４２に接続されている。なお、
ランド５４ｂ’の上方の図中点線に示す位置には、集積
回路用パッケージ１０のアースラインの図示しないラン
ドが接続される。即ち、格子電極４２がアースラインの
一部を構成する。
ンが、図７に示す中継基板５０のランド５４ｂ’及びビ
ア５７を介して格子電極４２に接続されている。なお、
ランド５４ｂ’の上方の図中点線に示す位置には、集積
回路用パッケージ１０のアースラインの図示しないラン
ドが接続される。即ち、格子電極４２がアースラインの
一部を構成する。
【００３９】該中継基板５０に上面に配設されたランド
５２ａ、５２ｃと格子電極４２との間には、６０Ωの終
端抵抗を形成する面状抵抗４６が設けられている。即
ち、上述した入力ラインは、特性インピーダンスが６０
Ωに設定されているため、入力ラインの一部を形成する
ランド５２ａ、５２ｃと、アースラインの一部を形成す
る格子電極４２との間に面状抵抗４６を配設すること
で、集積回路の入力端子への反射を抑え、集積回路の誤
動作を防止している。
５２ａ、５２ｃと格子電極４２との間には、６０Ωの終
端抵抗を形成する面状抵抗４６が設けられている。即
ち、上述した入力ラインは、特性インピーダンスが６０
Ωに設定されているため、入力ラインの一部を形成する
ランド５２ａ、５２ｃと、アースラインの一部を形成す
る格子電極４２との間に面状抵抗４６を配設すること
で、集積回路の入力端子への反射を抑え、集積回路の誤
動作を防止している。
【００４０】続いて、本発明にかかる中継基板の構成
を、ＰＧＡ（Pin Gried Array)タイプ集積回路用パッケ
ージ１０に適用した例について、図８（Ｂ）を参照して
説明する。中継基板１５０には、集積回路用パッケージ
１０のピン１４ａ、１４ｃを貫通するためのスルーホー
ル４５６ａ、４５６ｃが設けられており、該スルーホー
ル４５６ａ、４５６ｃには、入力ラインの一部を形成す
る端子１５２ａと、１５２ｃとが配設されている。ま
た、中継基板１５０の上面には、図示しないアース端子
と接続された格子電極４２が配設されている。この端子
１５２ａ、１５２ｃと、格子電極４２との間には、６０
Ωの終端抵抗を形成する面状抵抗４６が設けられてい
る。
を、ＰＧＡ（Pin Gried Array)タイプ集積回路用パッケ
ージ１０に適用した例について、図８（Ｂ）を参照して
説明する。中継基板１５０には、集積回路用パッケージ
１０のピン１４ａ、１４ｃを貫通するためのスルーホー
ル４５６ａ、４５６ｃが設けられており、該スルーホー
ル４５６ａ、４５６ｃには、入力ラインの一部を形成す
る端子１５２ａと、１５２ｃとが配設されている。ま
た、中継基板１５０の上面には、図示しないアース端子
と接続された格子電極４２が配設されている。この端子
１５２ａ、１５２ｃと、格子電極４２との間には、６０
Ωの終端抵抗を形成する面状抵抗４６が設けられてい
る。
【００４１】上記集積回路用パッケージ１０のピン１４
ａ、１４ｃの下端は、マザーボード３０側のバンプ３４
ａ、３４ｃとそれぞれ当接しており、半田４８により接
続が取られる。また、端子１５２ａ、１５２ｃと、集積
回路用パッケージ１０のピン１４ａ、１４ｃも、それぞ
れ半田４８により接続が取られる。なお、この第２実施
態様の中継基板５０、１５０上の終端抵抗アレーの形成
方法は、図３及び図４を参照して上述した第１実施態様
と同様であるため、説明を省略する。
ａ、１４ｃの下端は、マザーボード３０側のバンプ３４
ａ、３４ｃとそれぞれ当接しており、半田４８により接
続が取られる。また、端子１５２ａ、１５２ｃと、集積
回路用パッケージ１０のピン１４ａ、１４ｃも、それぞ
れ半田４８により接続が取られる。なお、この第２実施
態様の中継基板５０、１５０上の終端抵抗アレーの形成
方法は、図３及び図４を参照して上述した第１実施態様
と同様であるため、説明を省略する。
【００４２】この第２実施態様では、面状抵抗４６を配
設した中継基板５０、１５０を集積回路用パッケージ１
０とマザーボード３０との間に介在させている。ここ
で、終端抵抗を配設する際に、図１０を参照して上述し
たように、集積回路用パッケージ１１０上に抵抗配線１
５４を載置した際には、複雑に取り回され相対的に長い
配線を介して集積回路チップ１２０の入力端子１２０ａ
と該抵抗配線１５４とが接続されることになるため、入
力ライン上の反射を効率的に抑えることができなかっ
た。これに対して、上述した第２実施態様では、集積回
路用パッケージに抵抗配線１５４を配置するのと同等以
下の配線長で、終端抵抗を形成する面状抵抗４６と集積
回路の入力端子とを接続することができるため、入力ラ
イン上の反射を効率的に抑えることが可能となる。
設した中継基板５０、１５０を集積回路用パッケージ１
０とマザーボード３０との間に介在させている。ここ
で、終端抵抗を配設する際に、図１０を参照して上述し
たように、集積回路用パッケージ１１０上に抵抗配線１
５４を載置した際には、複雑に取り回され相対的に長い
配線を介して集積回路チップ１２０の入力端子１２０ａ
と該抵抗配線１５４とが接続されることになるため、入
力ライン上の反射を効率的に抑えることができなかっ
た。これに対して、上述した第２実施態様では、集積回
路用パッケージに抵抗配線１５４を配置するのと同等以
下の配線長で、終端抵抗を形成する面状抵抗４６と集積
回路の入力端子とを接続することができるため、入力ラ
イン上の反射を効率的に抑えることが可能となる。
【００４３】更に、図１０に示すような多層のグリーン
シートを積層・焼成して成る集積回路用パッケージ１１
０内に終端抵抗用の抵抗層１１６を設けることは、非常
に困難であるのに加えて、抵抗値をレーザトリミングに
て調整することが難しかった。これに対して第２実施態
様の中継基板は、セラミック板の表面に図３及び図４を
参照して上述したように抵抗層（Ｔａ2 Ｎ層６６、抵抗
インク８６）を設けることにより、面状抵抗４６を形成
し得るため、非常に廉価に構成できる利点がある。
シートを積層・焼成して成る集積回路用パッケージ１１
０内に終端抵抗用の抵抗層１１６を設けることは、非常
に困難であるのに加えて、抵抗値をレーザトリミングに
て調整することが難しかった。これに対して第２実施態
様の中継基板は、セラミック板の表面に図３及び図４を
参照して上述したように抵抗層（Ｔａ2 Ｎ層６６、抵抗
インク８６）を設けることにより、面状抵抗４６を形成
し得るため、非常に廉価に構成できる利点がある。
【００４４】引き続き、本発明の第３実施態様について
図９を参照して説明する。上述した第１実施態様におい
ては、集積回路用パッケージ１０に終端抵抗アレーを設
け、また、第２実施態様では中継基板５０、１５０に終
端抵抗アレーを設けたが、この第３実施態様において
は、マザーボード３０に終端抵抗アレーが形成されてい
る。
図９を参照して説明する。上述した第１実施態様におい
ては、集積回路用パッケージ１０に終端抵抗アレーを設
け、また、第２実施態様では中継基板５０、１５０に終
端抵抗アレーを設けたが、この第３実施態様において
は、マザーボード３０に終端抵抗アレーが形成されてい
る。
【００４５】マザーボード３０には、集積回路用パッケ
ージ１０のランド１４ａ、１４ｃと接続するためのラン
ド３４ａ、３４ｃが設けられておいる。また、該マザー
ボード３０の上面には、図示しないアース端子と接続さ
れた格子電極４２が配設されている。このランド３４
ａ、３４ｃと、格子電極４２との間には、６０Ωの終端
抵抗を形成する面状抵抗４６が設けられている。これに
より、集積回路の入力端子への反射を抑え、誤動作を防
止している。
ージ１０のランド１４ａ、１４ｃと接続するためのラン
ド３４ａ、３４ｃが設けられておいる。また、該マザー
ボード３０の上面には、図示しないアース端子と接続さ
れた格子電極４２が配設されている。このランド３４
ａ、３４ｃと、格子電極４２との間には、６０Ωの終端
抵抗を形成する面状抵抗４６が設けられている。これに
より、集積回路の入力端子への反射を抑え、誤動作を防
止している。
【００４６】この第３実施態様では、マザーボード３０
に終端抵抗を設けるため、該終端抵抗を廉価に構成でき
る利点がある。また、集積回路用パッケージ１０におい
て、終端抵抗を設けるための配線を取り回す必要がな
く、内部配線が簡単になる。一方、マザーボードにおい
ても複雑な配線を取り回すことなく終端抵抗アレーを形
成できるので、チップ抵抗等を取り付ける必要がない。
に終端抵抗を設けるため、該終端抵抗を廉価に構成でき
る利点がある。また、集積回路用パッケージ１０におい
て、終端抵抗を設けるための配線を取り回す必要がな
く、内部配線が簡単になる。一方、マザーボードにおい
ても複雑な配線を取り回すことなく終端抵抗アレーを形
成できるので、チップ抵抗等を取り付ける必要がない。
【００４７】なお、上述した実施態様において、集積回
路用パッケージや中継基板をアルミナ等のセラミックに
より形成した例を示したが、セラミックの代わりに、ガ
ラス或いはプラスチック等を用いることも可能である。
また、終端抵抗、ランド、端子等を形成する導電材料と
しては種々の材質を用いることができる。更に、第１〜
第３実施態様においては、格子電極４２をアースライン
側に接続したが、該格子電極４２を電源ライン側に接続
し、面状抵抗４６と接続して終端抵抗とすることも可能
である。なお、上記実施態様においては、格子状配線及
び抵抗層が露出したままでランドを半田付けにより接続
した例を示したが、半田の付着防止や抵抗値の安定、耐
久性向上等のためにソルダーレジストやカバーガラス等
で格子状配線や抵抗層を覆うことが好ましい。また、格
子状配線はアースラインと１箇所（１端子）で接続した
例を示したが、複数のアースラインと格子状配線を接続
しても良く、これはアース電位等の安定のために望まし
い。
路用パッケージや中継基板をアルミナ等のセラミックに
より形成した例を示したが、セラミックの代わりに、ガ
ラス或いはプラスチック等を用いることも可能である。
また、終端抵抗、ランド、端子等を形成する導電材料と
しては種々の材質を用いることができる。更に、第１〜
第３実施態様においては、格子電極４２をアースライン
側に接続したが、該格子電極４２を電源ライン側に接続
し、面状抵抗４６と接続して終端抵抗とすることも可能
である。なお、上記実施態様においては、格子状配線及
び抵抗層が露出したままでランドを半田付けにより接続
した例を示したが、半田の付着防止や抵抗値の安定、耐
久性向上等のためにソルダーレジストやカバーガラス等
で格子状配線や抵抗層を覆うことが好ましい。また、格
子状配線はアースラインと１箇所（１端子）で接続した
例を示したが、複数のアースラインと格子状配線を接続
しても良く、これはアース電位等の安定のために望まし
い。
【００４８】
【効果】以上記述したように本発明の終端抵抗アレーに
よれば、高精度な終端抵抗を容易に形成することができ
る。従って、終端抵抗アレーを形成するための複雑な配
線や抵抗配線を取り回す必要もなく廉価に基板を提供す
ることが可能となる。
よれば、高精度な終端抵抗を容易に形成することができ
る。従って、終端抵抗アレーを形成するための複雑な配
線や抵抗配線を取り回す必要もなく廉価に基板を提供す
ることが可能となる。
【図１】本発明の第１実施態様に係る終端抵抗アレーの
載置された集積回路用パッケージの断面図である。
載置された集積回路用パッケージの断面図である。
【図２】図１に示す集積回路用パッケージの裏面の斜視
図である。
図である。
【図３】第１実施態様に係る終端抵抗アレーの薄膜プロ
セスによる製造工程を示す断面図である。
セスによる製造工程を示す断面図である。
【図４】第１実施態様に係る終端抵抗アレーの厚膜プロ
セスによる製造工程を示す断面図である。
セスによる製造工程を示す断面図である。
【図５】図２に示す終端抵抗アレーを拡大して表した正
面図である。
面図である。
【図６】図５（Ｅ）に示すアースラインと格子状配線と
の接続の改変例を拡大して表した正面図である。
の接続の改変例を拡大して表した正面図である。
【図７】本発明の第２実施態様に係る終端抵抗アレーを
載置する中継基板の一部切り欠き斜視図である。
載置する中継基板の一部切り欠き斜視図である。
【図８】集積回路用パッケージ、中継基板、マザーボー
ドの断面図であって、図８（Ａ）はＬＧＡ集積回路パッ
ケージ用の中継基板を、図８（Ｂ）はＰＧＡ集積回路パ
ッケージ用の中継基板を示している。
ドの断面図であって、図８（Ａ）はＬＧＡ集積回路パッ
ケージ用の中継基板を、図８（Ｂ）はＰＧＡ集積回路パ
ッケージ用の中継基板を示している。
【図９】本発明の第３実施態様に係るマザーボードの断
面図である。
面図である。
【図１０】従来技術に係る集積回路用パッケージ及びマ
ザーボードの断面図である。
ザーボードの断面図である。
【図１１】集積回路の入力段の回路図である。
【図１２】図１０に示す集積回路用パッケージの上面を
拡大して表した平面図である。
拡大して表した平面図である。
１０ 集積回路用パッケージ １２ａ、１２ｃ ランド ２０ 集積回路 ３０ マザーボード ４２ 格子電極 ４６ 面状抵抗 ５２ａ、５２ｃ ランド
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12
Claims (6)
- 【請求項１】 少なくともアースまたは電源電位のいず
れかに接続される格子状配線と、 該格子状配線にそれぞれ囲まれた複数の端子と、 該格子状配線と該複数の端子とを結び終端抵抗を構成す
る抵抗配線と、を備えることを特徴とする終端抵抗アレ
ー。 - 【請求項２】 格子状に点在する複数の端子と、 該端子のうちの複数の信号用端子をそれぞれ囲むように
配設された格子状配線と、 該端子のうちのアース用端子または電源用端子を該格子
状配線に接続する接続配線と、 該信号用端子とそれを囲む該格子状配線とを結び終端抵
抗を構成する抵抗配線と、を備えることを特徴とする終
端抵抗アレー。 - 【請求項３】 前記抵抗配線が、 前記格子状配線に囲まれた１マスの領域の少なくとも１
部を占める面状抵抗配線であることを特徴とする請求項
１または２に記載の終端抵抗アレー。 - 【請求項４】 請求項１〜３に記載の終端抵抗アレーを
基板表面に備えたことを特徴とする終端抵抗アレーを備
えた基板。 - 【請求項５】 集積回路チップを基板の一方の主表面ま
たは該主表面に設けた凹部内に備え、 請求項１〜３に記載の終端抵抗アレーを該基板の他方の
主表面に備えたことを特徴とする終端抵抗アレーを備え
た基板。 - 【請求項６】 集積回路チップを載置する基板と該集積
回路チップを載置する基板が取付けられる取付用基板と
の間に介在する基板であって、 該基板の表面に請求項１〜３に記載の終端抵抗アレーを
備えたことを特徴とする終端抵抗を備えた基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10361096A JP3308448B2 (ja) | 1996-03-29 | 1996-03-29 | 終端抵抗アレー及びこれを備えた基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10361096A JP3308448B2 (ja) | 1996-03-29 | 1996-03-29 | 終端抵抗アレー及びこれを備えた基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09270475A JPH09270475A (ja) | 1997-10-14 |
| JP3308448B2 true JP3308448B2 (ja) | 2002-07-29 |
Family
ID=14358550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10361096A Expired - Fee Related JP3308448B2 (ja) | 1996-03-29 | 1996-03-29 | 終端抵抗アレー及びこれを備えた基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3308448B2 (ja) |
-
1996
- 1996-03-29 JP JP10361096A patent/JP3308448B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09270475A (ja) | 1997-10-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |