JP3308448B2 - 終端抵抗アレー及びこれを備えた基板 - Google Patents
終端抵抗アレー及びこれを備えた基板Info
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- JP3308448B2 JP3308448B2 JP10361096A JP10361096A JP3308448B2 JP 3308448 B2 JP3308448 B2 JP 3308448B2 JP 10361096 A JP10361096 A JP 10361096A JP 10361096 A JP10361096 A JP 10361096A JP 3308448 B2 JP3308448 B2 JP 3308448B2
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、集積回路の入力段
に接続される終端抵抗を配列した終端抵抗アレー及びこ
れを備えた基板に関するものである。
に接続される終端抵抗を配列した終端抵抗アレー及びこ
れを備えた基板に関するものである。
【0002】
【従来の技術】図10に従来技術に係る集積回路用パッ
ケージ及びマザーボードを示す。集積回路用パッケージ
110に設けられたキャビティ110Aには、集積回路
チップ120が載置されて、該集積回路チップ120の
入出力端子120aは、ボンディングワイヤ122を介
して集積回路用パッケージ110のボンディングパッド
110aへ接続されている。また、該集積回路用パッケ
ージ110のランド114は、マザーボードの入出力端
子(ランド)134へ接続されている。
ケージ及びマザーボードを示す。集積回路用パッケージ
110に設けられたキャビティ110Aには、集積回路
チップ120が載置されて、該集積回路チップ120の
入出力端子120aは、ボンディングワイヤ122を介
して集積回路用パッケージ110のボンディングパッド
110aへ接続されている。また、該集積回路用パッケ
ージ110のランド114は、マザーボードの入出力端
子(ランド)134へ接続されている。
【0003】ここで、図11に示すように集積回路12
0Cの入力段には、バッファ124若しくはインバータ
126が設けられ、誤動作の防止が図られており、ま
た、マザーボード130から集積回路120Cまで入力
ライン132は、一定の特性インピーダンス(例えば6
0Ω)となるように設定されている。ここで、現在、集
積回路120Cの入力段の手前に、終端抵抗140を設
けることにより、該入力ライン132上での反射を少な
くして、集積回路120Cに誤動作が生じないようにし
ている。
0Cの入力段には、バッファ124若しくはインバータ
126が設けられ、誤動作の防止が図られており、ま
た、マザーボード130から集積回路120Cまで入力
ライン132は、一定の特性インピーダンス(例えば6
0Ω)となるように設定されている。ここで、現在、集
積回路120Cの入力段の手前に、終端抵抗140を設
けることにより、該入力ライン132上での反射を少な
くして、集積回路120Cに誤動作が生じないようにし
ている。
【0004】
【発明が解決しようとする課題】ここで、上記終端抵抗
140をパッケージ110に設ける方法としては、図1
0に示すように集積回路用パッケージ110内部に抵抗
層116を設ける方法と、該集積回路用パッケージ11
0の上面に抵抗配線154を設ける方法とがある。集積
回路の高集積化に伴って集積回路用パッケージ110も
高密度化し、内部に抵抗層116を設けることが困難と
なっており、また、トリミングを行い難いため、抵抗層
116を入力ラインの特性インピーダンスと符合する抵
抗値に形成することは非常に難しい。他方、集積回路用
パッケージ110の上面に抵抗配線154を設ける方法
も、集積回路用パッケージ110の高密度化に伴い、多
数の抵抗配線154や内部配線を取り回すことが困難に
なっている。
140をパッケージ110に設ける方法としては、図1
0に示すように集積回路用パッケージ110内部に抵抗
層116を設ける方法と、該集積回路用パッケージ11
0の上面に抵抗配線154を設ける方法とがある。集積
回路の高集積化に伴って集積回路用パッケージ110も
高密度化し、内部に抵抗層116を設けることが困難と
なっており、また、トリミングを行い難いため、抵抗層
116を入力ラインの特性インピーダンスと符合する抵
抗値に形成することは非常に難しい。他方、集積回路用
パッケージ110の上面に抵抗配線154を設ける方法
も、集積回路用パッケージ110の高密度化に伴い、多
数の抵抗配線154や内部配線を取り回すことが困難に
なっている。
【0005】更に、図10に示すように集積回路用パッ
ケージ110の上面に抵抗配線154を設けても、該高
密度化に伴って内部配線の取り回しが複雑となり、該集
積回路用パッケージ110のボンディングパッド110
aと抵抗配線154との間の内部配線距離が長くなるた
め、抵抗配線154が集積回路120Cの入力段から離
れ、誤動作防止の効果が相対的に下がっていた。そこ
で、パッケージ110の図中下面110Bに形成される
ランド114間に抵抗配線164を形成することが考え
られる。ランド114の中にはアース電源と接続するも
のや、入力ラインの一部となるものがあるからである。
ケージ110の上面に抵抗配線154を設けても、該高
密度化に伴って内部配線の取り回しが複雑となり、該集
積回路用パッケージ110のボンディングパッド110
aと抵抗配線154との間の内部配線距離が長くなるた
め、抵抗配線154が集積回路120Cの入力段から離
れ、誤動作防止の効果が相対的に下がっていた。そこ
で、パッケージ110の図中下面110Bに形成される
ランド114間に抵抗配線164を形成することが考え
られる。ランド114の中にはアース電源と接続するも
のや、入力ラインの一部となるものがあるからである。
【0006】図12は、図10に示す集積回路用パッケ
ージ110の下面110Bに設けられたランド114及
び抵抗配線164の平面図を示している。アース電位に
接続されるアース用端子114bを複数の信号用端子
(入力ライン端子)114a、114c、114d、1
14f、114gで共用する場合には、図12のように
抵抗配線164a、164d、164c、164f、1
64gの取り回しが困難となる。集積回路への入力ライ
ン端子(信号用端子)の数よりも、アース用端子や電源
用端子の数が少ない場合が多く、従って、1つのアース
端子等と多くの入力ライン端子とをそれぞれ別個の抵抗
配線で結ぶ必要があるからである。
ージ110の下面110Bに設けられたランド114及
び抵抗配線164の平面図を示している。アース電位に
接続されるアース用端子114bを複数の信号用端子
(入力ライン端子)114a、114c、114d、1
14f、114gで共用する場合には、図12のように
抵抗配線164a、164d、164c、164f、1
64gの取り回しが困難となる。集積回路への入力ライ
ン端子(信号用端子)の数よりも、アース用端子や電源
用端子の数が少ない場合が多く、従って、1つのアース
端子等と多くの入力ライン端子とをそれぞれ別個の抵抗
配線で結ぶ必要があるからである。
【0007】更に、抵抗配線164a、164c、16
4d、164f、164gは長さが異なるので、抵抗値
をそれぞれ入力インピーダンス(例えば60Ω)に等し
く形成することは非常に難しい。というのも、抵抗配線
は、薄膜技術、または、厚膜技術により形成されるた
め、厚さは全て均一とするのが都合よい。このため、各
抵抗配線の抵抗値は、それぞれの抵抗配線の長さに比例
し、幅に反比例する。従って、アース用端子114bと
隣接している端子114c及び114dとを結ぶ抵抗配
線164c、164dについては、長さが短いので幅を
細く形成することが必要となる反面、該アース用端子1
14bから離れている端子114a及び114gに渡さ
れている抵抗配線164a、164gについては長さが
長いので幅を太く形成せねばならせない。更に、この細
い抵抗配線164c、164dの抵抗値を調整する為に
レーザトリミングを行う際に、レーザの1回の照射によ
り形成される1ドット分の抵抗体の除去による幅の減少
が相対的に大きいため抵抗値が大きく変化し、所望の値
に調整することが困難である。また、太く形成されてい
る抵抗配線164a、164gも、複雑に取り回されて
いるため、レーザの位置決めが困難でレーザトリミング
が難しい。また、さらに多くの抵抗配線を1つのアース
用端子114bに接続しようとすると隣接する抵抗配線
との間隔が狭くなり形成不能となることもある。
4d、164f、164gは長さが異なるので、抵抗値
をそれぞれ入力インピーダンス(例えば60Ω)に等し
く形成することは非常に難しい。というのも、抵抗配線
は、薄膜技術、または、厚膜技術により形成されるた
め、厚さは全て均一とするのが都合よい。このため、各
抵抗配線の抵抗値は、それぞれの抵抗配線の長さに比例
し、幅に反比例する。従って、アース用端子114bと
隣接している端子114c及び114dとを結ぶ抵抗配
線164c、164dについては、長さが短いので幅を
細く形成することが必要となる反面、該アース用端子1
14bから離れている端子114a及び114gに渡さ
れている抵抗配線164a、164gについては長さが
長いので幅を太く形成せねばならせない。更に、この細
い抵抗配線164c、164dの抵抗値を調整する為に
レーザトリミングを行う際に、レーザの1回の照射によ
り形成される1ドット分の抵抗体の除去による幅の減少
が相対的に大きいため抵抗値が大きく変化し、所望の値
に調整することが困難である。また、太く形成されてい
る抵抗配線164a、164gも、複雑に取り回されて
いるため、レーザの位置決めが困難でレーザトリミング
が難しい。また、さらに多くの抵抗配線を1つのアース
用端子114bに接続しようとすると隣接する抵抗配線
との間隔が狭くなり形成不能となることもある。
【0008】本発明は、上述した課題を解決するために
なされたものであり、その目的とするところは、終端抵
抗アレー及びこれを備えた基板を廉価に提供することに
ある。
なされたものであり、その目的とするところは、終端抵
抗アレー及びこれを備えた基板を廉価に提供することに
ある。
【0009】
【課題を解決するための手段】上記の目的を達成するた
め、請求項1の終端抵抗アレーでは、少なくともアース
または電源電位のいずれかに接続される格子状配線と、
該格子状配線にそれぞれ囲まれた複数の端子と、該格子
状配線と該複数の端子とを結び終端抵抗を構成する抵抗
配線と、を備えることを技術的特徴とする。
め、請求項1の終端抵抗アレーでは、少なくともアース
または電源電位のいずれかに接続される格子状配線と、
該格子状配線にそれぞれ囲まれた複数の端子と、該格子
状配線と該複数の端子とを結び終端抵抗を構成する抵抗
配線と、を備えることを技術的特徴とする。
【0010】また、請求項2の終端抵抗アレーでは、格
子状に点在する複数の端子と、該端子のうちの複数の信
号用端子をそれぞれ囲むように配設された格子状配線
と、該端子のうちのアース用端子または電源用端子を該
格子状配線に接続する接続配線と、該信号用端子とそれ
を囲む該格子状配線とを結び終端抵抗を構成する抵抗配
線と、を備えることを技術的特徴とする。
子状に点在する複数の端子と、該端子のうちの複数の信
号用端子をそれぞれ囲むように配設された格子状配線
と、該端子のうちのアース用端子または電源用端子を該
格子状配線に接続する接続配線と、該信号用端子とそれ
を囲む該格子状配線とを結び終端抵抗を構成する抵抗配
線と、を備えることを技術的特徴とする。
【0011】また、請求項3の終端抵抗アレーでは、請
求項1又は2において、前記抵抗配線が、前記格子状配
線に囲まれた1マスの領域の少なくとも1部を占める面
状抵抗配線であることを技術的特徴とする。
求項1又は2において、前記抵抗配線が、前記格子状配
線に囲まれた1マスの領域の少なくとも1部を占める面
状抵抗配線であることを技術的特徴とする。
【0012】また、請求項4の終端抵抗アレーを備えた
基板では、請求項1〜3に記載の終端抵抗アレーを基板
表面に備えたことを技術的特徴とする。
基板では、請求項1〜3に記載の終端抵抗アレーを基板
表面に備えたことを技術的特徴とする。
【0013】また、請求項5の終端抵抗アレーを備えた
基板では、集積回路チップを基板の一方の主表面または
該主表面に設けた凹部内に備え、請求項1〜3に記載の
終端抵抗アレーを該基板の他方の主表面に備えたことを
技術的特徴とする。
基板では、集積回路チップを基板の一方の主表面または
該主表面に設けた凹部内に備え、請求項1〜3に記載の
終端抵抗アレーを該基板の他方の主表面に備えたことを
技術的特徴とする。
【0014】また、請求項6の基板では、集積回路チッ
プを載置する基板と該集積回路チップを載置する基板が
取付けられる取付用基板との間に介在する基板であっ
て、該基板の表面に請求項1〜3に記載の終端抵抗アレ
ーを備えたことを技術的特徴とする。
プを載置する基板と該集積回路チップを載置する基板が
取付けられる取付用基板との間に介在する基板であっ
て、該基板の表面に請求項1〜3に記載の終端抵抗アレ
ーを備えたことを技術的特徴とする。
【0015】
【作用】請求項1の構成では、格子状配線にアースまた
は電源電位に接続することにより、格子状配線はアース
ラインまたは電源ラインとなる。そして、格子状配線と
この格子状配線に囲まれた端子とを抵抗配線で結んで終
端抵抗とするので、複数の端子とアースまたは電源とを
抵抗配線で結ぶのに、抵抗配線を取り回す必要がなくな
る。端子のすぐ周りをアースラインや電源ラインである
格子状配線が収り回んでいるからである。
は電源電位に接続することにより、格子状配線はアース
ラインまたは電源ラインとなる。そして、格子状配線と
この格子状配線に囲まれた端子とを抵抗配線で結んで終
端抵抗とするので、複数の端子とアースまたは電源とを
抵抗配線で結ぶのに、抵抗配線を取り回す必要がなくな
る。端子のすぐ周りをアースラインや電源ラインである
格子状配線が収り回んでいるからである。
【0016】請求項2の構成では、格子状に点在する端
子のうち、信号用端子は格子状配線でそれぞれを囲むよ
うされている。一方、格子状に点在する端子のうち、ア
ース用端子または電源用端子は格子状配線と接続配線で
接続されている。そして、信号用端子とそれを囲みアー
スラインや電源ラインとなっている格子状配線とを抵抗
配線で結んで終端抵抗を構成しているので、複数の信号
用端子とアースまたは電源とを抵抗配線で結ぶのに、抵
抗配線を取り回す必要がなくなる。
子のうち、信号用端子は格子状配線でそれぞれを囲むよ
うされている。一方、格子状に点在する端子のうち、ア
ース用端子または電源用端子は格子状配線と接続配線で
接続されている。そして、信号用端子とそれを囲みアー
スラインや電源ラインとなっている格子状配線とを抵抗
配線で結んで終端抵抗を構成しているので、複数の信号
用端子とアースまたは電源とを抵抗配線で結ぶのに、抵
抗配線を取り回す必要がなくなる。
【0017】請求項3の構成では、抵抗配線が、格子状
配線に囲まれた1マスの領域の少なくとも一部を占める
面状抵抗配線である。従って、格子状配線とこれに囲ま
れた端子とを面積の大きな面状抵抗で結んでいるので、
抵抗配線の断線が生じ難く、また、抵抗のトリミングが
容易である。
配線に囲まれた1マスの領域の少なくとも一部を占める
面状抵抗配線である。従って、格子状配線とこれに囲ま
れた端子とを面積の大きな面状抵抗で結んでいるので、
抵抗配線の断線が生じ難く、また、抵抗のトリミングが
容易である。
【0018】請求項4の構成では、上記請求項1〜3に
記載の終端抵抗アレーを基板表面に備えているので、内
部配線が簡単になり、抵抗のトリミングが容易で精度の
高い終端抵抗アレーを備えた基板とすることができる。
記載の終端抵抗アレーを基板表面に備えているので、内
部配線が簡単になり、抵抗のトリミングが容易で精度の
高い終端抵抗アレーを備えた基板とすることができる。
【0019】請求項5の構成では、集積回路チップを基
板の一方の主表面または該主表面に設けた凹部内に備
え、終端抵抗アレーを基板の他方の主表面に備えている
ので、集積回路チップの近くに終端抵抗を形成できる。
このため、人力ラインに重畳する反射波を高い効率で抑
圧でき、回路の誤動作を防止することができる.また、
終端抵抗アレーを基板の他方の主表面(裏面)に設けて
いるので、基枚の内部配線が簡単になり、抵抗のトリミ
ングも容易である。
板の一方の主表面または該主表面に設けた凹部内に備
え、終端抵抗アレーを基板の他方の主表面に備えている
ので、集積回路チップの近くに終端抵抗を形成できる。
このため、人力ラインに重畳する反射波を高い効率で抑
圧でき、回路の誤動作を防止することができる.また、
終端抵抗アレーを基板の他方の主表面(裏面)に設けて
いるので、基枚の内部配線が簡単になり、抵抗のトリミ
ングも容易である。
【0020】請求項6の構成では、終端抵抗チップを載
置する基板とこの基板を取付ける取付用基板の問に介在
する基板(中継基板)の表面に終端抵抗アレーを備えた
ので、取付用基板よりも集積回路側に近い位置に終端抵
抗を接続することができる。このため、入力ラインに重
畳する反射波を高い効率で抑圧でき、回路の誤動作を防
止することができる。また、終端抵抗アレーを中継基板
の表面に設けているので、集積回路チップを載置する基
板について内部配線を簡単なものとすることができる。
また、基板表面に抵抗を設けているので抵抗のトリミン
グも容易である。
置する基板とこの基板を取付ける取付用基板の問に介在
する基板(中継基板)の表面に終端抵抗アレーを備えた
ので、取付用基板よりも集積回路側に近い位置に終端抵
抗を接続することができる。このため、入力ラインに重
畳する反射波を高い効率で抑圧でき、回路の誤動作を防
止することができる。また、終端抵抗アレーを中継基板
の表面に設けているので、集積回路チップを載置する基
板について内部配線を簡単なものとすることができる。
また、基板表面に抵抗を設けているので抵抗のトリミン
グも容易である。
【0021】
【発明の実施の形態】以下、本発明を具体化した実施態
様について図を参照して説明する。図1は、本発明の第
1実施態様に係る集積回路用パッケージ10の一部切り
欠き断面図であり、図2は該集積回路用パッケージ10
の下面(裏面)10B側の状態を示す斜視図である。こ
の集積回路用パッケージ10は、LGA(land Gried A
rray) タイプパッケージであって、下面10Bにマザー
ボード30の入出力端子(ランド)34a、34cと接
続するためのランド14a、14cが配設されている。
様について図を参照して説明する。図1は、本発明の第
1実施態様に係る集積回路用パッケージ10の一部切り
欠き断面図であり、図2は該集積回路用パッケージ10
の下面(裏面)10B側の状態を示す斜視図である。こ
の集積回路用パッケージ10は、LGA(land Gried A
rray) タイプパッケージであって、下面10Bにマザー
ボード30の入出力端子(ランド)34a、34cと接
続するためのランド14a、14cが配設されている。
【0022】集積回路用パッケージ10の上面側に設け
られたキャビティ10Aには、集積回路チップ20が載
置されて、該集積回路チップ20の入出力端子20a
は、ボンディングワイヤ22を介して集積回路用パッケ
ージ10のボンディングパッド10aへ接続されてい
る。また、該入出力端子10aは、内部配線18を介し
て、集積回路用パッケージ10の下面のランド14a、
14cに接続されている。そして、該ランド14a、1
4cは、半田48にてマザーボードのランド34a、3
4cへ接続されている。
られたキャビティ10Aには、集積回路チップ20が載
置されて、該集積回路チップ20の入出力端子20a
は、ボンディングワイヤ22を介して集積回路用パッケ
ージ10のボンディングパッド10aへ接続されてい
る。また、該入出力端子10aは、内部配線18を介し
て、集積回路用パッケージ10の下面のランド14a、
14cに接続されている。そして、該ランド14a、1
4cは、半田48にてマザーボードのランド34a、3
4cへ接続されている。
【0023】図2に示すように、該集積回路用パッケー
ジ10の裏面10Bには、マザーボード30側のランド
と接続するための複数のランド14a〜14g等が格子
状に点在して配設されている。ランド14bは、マザー
ボード30のアース側に結線される図示しないランドと
接続され、該マザーボード30と集積回路用パッケージ
10との間のアースラインの一部を構成する。他方、ラ
ンド14a、14c〜14gは、マザーボード30の信
号ラインとなるランドと接続され、マザーボード30か
ら集積回路チップ20への信号の入力ラインの一部を構
成する。
ジ10の裏面10Bには、マザーボード30側のランド
と接続するための複数のランド14a〜14g等が格子
状に点在して配設されている。ランド14bは、マザー
ボード30のアース側に結線される図示しないランドと
接続され、該マザーボード30と集積回路用パッケージ
10との間のアースラインの一部を構成する。他方、ラ
ンド14a、14c〜14gは、マザーボード30の信
号ラインとなるランドと接続され、マザーボード30か
ら集積回路チップ20への信号の入力ラインの一部を構
成する。
【0024】そして、集積回路用パッケージ10の裏面
10Bには、格子状に点在する各ランド間を通りそれぞ
れのランド14a〜14gの周囲を囲むように格子電極
42が配設さている。さらに該格子電極42は、アース
ラインを構成するランド14bに接続配線44を介して
接続されている。即ち、該格子電極42は、該集積回路
用パッケージ10の裏面10Bにてアースラインとなる
ように構成されている。そして、入力ラインを形成する
各々のランド14a、14c〜14gは、面状抵抗46
を介してアースラインを構成する格子電極42に接続さ
れている。即ち、この第1実施態様では、入力ラインを
構成する各々のランド14a、14c〜14gは、終端
抵抗となる面状抵抗46を介してアースラインを形成す
る格子電極42に接続され、終端抵抗アレーを構成して
いる。
10Bには、格子状に点在する各ランド間を通りそれぞ
れのランド14a〜14gの周囲を囲むように格子電極
42が配設さている。さらに該格子電極42は、アース
ラインを構成するランド14bに接続配線44を介して
接続されている。即ち、該格子電極42は、該集積回路
用パッケージ10の裏面10Bにてアースラインとなる
ように構成されている。そして、入力ラインを形成する
各々のランド14a、14c〜14gは、面状抵抗46
を介してアースラインを構成する格子電極42に接続さ
れている。即ち、この第1実施態様では、入力ラインを
構成する各々のランド14a、14c〜14gは、終端
抵抗となる面状抵抗46を介してアースラインを形成す
る格子電極42に接続され、終端抵抗アレーを構成して
いる。
【0025】引き続き、図1及び図2に示す集積回路用
パッケージ10の裏面10Bの終端抵抗アレーの形成方
法について、図3及び図4を参照して説明する。なお、
簡単のためパッケージ10の裏面10b付近のみを示
す。図3は、薄膜プロセスにより集積回路用パッケージ
10の裏面10B上に抵抗配線46、格子電極42及び
ランド14を形成する際の工程を示している。まず、図
3(A)に示すように、セラミック成分中92%のアル
ミナ含有率であるグリーンシートに入出力用のビア62
を穿設し、メタライズインク64を充填して同時焼成し
てセラミック板60を形成する。なお、このセラミック
板60(集積回路用パッケージ10)を形成する際に、
実際には複数のグリーンシート層を積層すると共に、メ
タライズインクにより内部配線を配設するが、ここで
は、図示及び説明の便宜上この説明を省略する。そし
て、実装上基板の平面度が必要となる場合には研磨処理
を施し、必要な平面度を得る。その後、Taを窒素雰囲
気中でスパッタリングして、図3(B)に示すように面
状抵抗を形成するための抵抗体となるTa2 N層66
(厚さ0.05〜0.15μm)を形成する。
パッケージ10の裏面10Bの終端抵抗アレーの形成方
法について、図3及び図4を参照して説明する。なお、
簡単のためパッケージ10の裏面10b付近のみを示
す。図3は、薄膜プロセスにより集積回路用パッケージ
10の裏面10B上に抵抗配線46、格子電極42及び
ランド14を形成する際の工程を示している。まず、図
3(A)に示すように、セラミック成分中92%のアル
ミナ含有率であるグリーンシートに入出力用のビア62
を穿設し、メタライズインク64を充填して同時焼成し
てセラミック板60を形成する。なお、このセラミック
板60(集積回路用パッケージ10)を形成する際に、
実際には複数のグリーンシート層を積層すると共に、メ
タライズインクにより内部配線を配設するが、ここで
は、図示及び説明の便宜上この説明を省略する。そし
て、実装上基板の平面度が必要となる場合には研磨処理
を施し、必要な平面度を得る。その後、Taを窒素雰囲
気中でスパッタリングして、図3(B)に示すように面
状抵抗を形成するための抵抗体となるTa2 N層66
(厚さ0.05〜0.15μm)を形成する。
【0026】次に、該Ta2 N層66の上に、Pdをス
パッタリングして後述するAu層との密着層となるPd
層68(厚さ0.1〜0.3μm)を形成する(図3
(C))。その後、所定位置に開口部70Aを設けるよ
うにレジスト70を塗布・乾燥、露光・現像する(図3
(D))。そして、該Ta2 N層66及びPd層68を
通じて電流を流し、レジスト70の開口部70AにAu
を電解メッキしてAu層(厚さ0.2〜6μm)72を
形成する(図3(E))。即ち、図2を参照して上述し
たように、ランド14a〜14gとなる円形のAu層7
2bを形成すると共に、このランド14a〜14gを取
り囲む格子電極42となるAu層72aを形成する。引
き続き、レジスト70を除去してから、Pd層68をエ
ッチングにより除去する。その後、レジストを塗布、露
光・現像し、Ta2 N層66を所定パターンとなるよう
にエッチングし、次いで、レジストを除去する(図3
(F))。なお、アースラインとなるランド14b(図
2参照)を形成するAu層72bには、図5(E)に示
すように格子電極42となるAu層72aからAu層7
2a’(配線44)が渡されており、これによって図2
に示すようにランド14bと格子電極42との接続が取
られている。
パッタリングして後述するAu層との密着層となるPd
層68(厚さ0.1〜0.3μm)を形成する(図3
(C))。その後、所定位置に開口部70Aを設けるよ
うにレジスト70を塗布・乾燥、露光・現像する(図3
(D))。そして、該Ta2 N層66及びPd層68を
通じて電流を流し、レジスト70の開口部70AにAu
を電解メッキしてAu層(厚さ0.2〜6μm)72を
形成する(図3(E))。即ち、図2を参照して上述し
たように、ランド14a〜14gとなる円形のAu層7
2bを形成すると共に、このランド14a〜14gを取
り囲む格子電極42となるAu層72aを形成する。引
き続き、レジスト70を除去してから、Pd層68をエ
ッチングにより除去する。その後、レジストを塗布、露
光・現像し、Ta2 N層66を所定パターンとなるよう
にエッチングし、次いで、レジストを除去する(図3
(F))。なお、アースラインとなるランド14b(図
2参照)を形成するAu層72bには、図5(E)に示
すように格子電極42となるAu層72aからAu層7
2a’(配線44)が渡されており、これによって図2
に示すようにランド14bと格子電極42との接続が取
られている。
【0027】図5(A)は、集積回路用パッケージ10
の裏面10Bに形成された、ランド14a〜14gを形
成する円形状のAu層72bと、格子電極42となる格
子状のAu層72aとを拡大して示している。上述のよ
うにして製造されたパッケージ10は、最後にトリミン
グを行い面状抵抗の抵抗値を調整する。ここでは、この
ランドとなるAu層72bと格子電極42のとなるAu
層72aとの間に配設されているTa2 N層66の抵抗
値を、図示しないプローブを当接して測定しながら、図
5(B)に示すようにレーザを照射して1ドット66a
づづTa2 N層を除去することにより、抵抗値を入力イ
ンピーダンスと等しい60Ωに調整し、これにより終端
抵抗が完成する。
の裏面10Bに形成された、ランド14a〜14gを形
成する円形状のAu層72bと、格子電極42となる格
子状のAu層72aとを拡大して示している。上述のよ
うにして製造されたパッケージ10は、最後にトリミン
グを行い面状抵抗の抵抗値を調整する。ここでは、この
ランドとなるAu層72bと格子電極42のとなるAu
層72aとの間に配設されているTa2 N層66の抵抗
値を、図示しないプローブを当接して測定しながら、図
5(B)に示すようにレーザを照射して1ドット66a
づづTa2 N層を除去することにより、抵抗値を入力イ
ンピーダンスと等しい60Ωに調整し、これにより終端
抵抗が完成する。
【0028】なお、図3に示した例では、抵抗配線を形
成するTa2 N層66とAu層72との密着層としてP
d層68を形成したが、このPd層68の代わりに、T
a2N層66の上に、スパッタリングによりTi層(密
着層)及びCu層を形成し、更にその上にメッキによっ
てNi層及びAu層を形成しても良い。この場合は、N
i層によって耐半田付け性の高い層構成となり好まし
い。また、他の層構成を用いても良く、抵抗層としてT
a2 N層の他、Ni−Cu層を用いても良い。
成するTa2 N層66とAu層72との密着層としてP
d層68を形成したが、このPd層68の代わりに、T
a2N層66の上に、スパッタリングによりTi層(密
着層)及びCu層を形成し、更にその上にメッキによっ
てNi層及びAu層を形成しても良い。この場合は、N
i層によって耐半田付け性の高い層構成となり好まし
い。また、他の層構成を用いても良く、抵抗層としてT
a2 N層の他、Ni−Cu層を用いても良い。
【0029】引き続き、厚膜プロセスによる集積回路用
パッケージ10上の終端抵抗アレーの製造方法につい
て、図4を参照して説明する。まず、ビアホール82を
穿設したアルミナ基板(焼成済)80の該ビアホール8
2に導体配線となる金、銀、銅、銀−パラジウム等の低
抵抗メタライズインク84を充填する(図4(A))。
なお、上述したように集積回路用パッケージ10を形成
する際に、複数のグリーンシート層を積層すると共に、
メタライズインクにより内部配線を配設するが、ここで
は、図示及び説明の便宜上この説明を省略する。
パッケージ10上の終端抵抗アレーの製造方法につい
て、図4を参照して説明する。まず、ビアホール82を
穿設したアルミナ基板(焼成済)80の該ビアホール8
2に導体配線となる金、銀、銅、銀−パラジウム等の低
抵抗メタライズインク84を充填する(図4(A))。
なお、上述したように集積回路用パッケージ10を形成
する際に、複数のグリーンシート層を積層すると共に、
メタライズインクにより内部配線を配設するが、ここで
は、図示及び説明の便宜上この説明を省略する。
【0030】そして、該アルミナ基板80上に、面状抵
抗となる酸化ルテニウム(RuO2)を主成分とする高
抵抗メタライズインク86を所望パターンに塗布する
(図4(B))。その後、ランド及び格子電極となる電
極用低抵抗インク88をスクリーン印刷により塗布した
後、酸化雰囲気中で焼成する(図4(C))。なお、導
体配線となる低抵抗メタライズインク84、面状抵抗と
なる高抵抗メタライズインク86、電極用低抵抗インク
88は、別々に焼成することも勿論可能である。最後
に、図5(A)、図5(B)を参照して上述したように
レーザトリミングを行い、面状抵抗(終端抵抗)の抵抗
値を調整する。
抗となる酸化ルテニウム(RuO2)を主成分とする高
抵抗メタライズインク86を所望パターンに塗布する
(図4(B))。その後、ランド及び格子電極となる電
極用低抵抗インク88をスクリーン印刷により塗布した
後、酸化雰囲気中で焼成する(図4(C))。なお、導
体配線となる低抵抗メタライズインク84、面状抵抗と
なる高抵抗メタライズインク86、電極用低抵抗インク
88は、別々に焼成することも勿論可能である。最後
に、図5(A)、図5(B)を参照して上述したように
レーザトリミングを行い、面状抵抗(終端抵抗)の抵抗
値を調整する。
【0031】図5(A)に示す例では、格子電極42と
なる格子状のAu層72aに囲まれた1マス部分の一部
(図中、下方略半分)に、面状抵抗46を形成するTa
2 N層66を配設したが、図5(C)に示すように、格
子電極42のとなる格子状のAu層72aの1マス全体
にTa2 N層66を配設することも可能である。また、
図5(D)に示すように、該Ta2 N層66を面状では
なく、従来技術の抵抗配線と同様に線状に配設すること
も可能である。この図5(A)に示す例では、ランドと
なるAu層72bに、図中上方からプローブを接触させ
て抵抗を測りながらレーザ光がプローブと干渉、即ち、
プローブと当たらないようにしつつ、Ta2 N層にレー
ザ光を当てることができるので、レーザトリミングが行
い易いという利点がある。
なる格子状のAu層72aに囲まれた1マス部分の一部
(図中、下方略半分)に、面状抵抗46を形成するTa
2 N層66を配設したが、図5(C)に示すように、格
子電極42のとなる格子状のAu層72aの1マス全体
にTa2 N層66を配設することも可能である。また、
図5(D)に示すように、該Ta2 N層66を面状では
なく、従来技術の抵抗配線と同様に線状に配設すること
も可能である。この図5(A)に示す例では、ランドと
なるAu層72bに、図中上方からプローブを接触させ
て抵抗を測りながらレーザ光がプローブと干渉、即ち、
プローブと当たらないようにしつつ、Ta2 N層にレー
ザ光を当てることができるので、レーザトリミングが行
い易いという利点がある。
【0032】また、図5(E)に示す例では、アースラ
インとなるランド14bを形成するAu層72bと格子
電極42となるAu層72aとの間に、接続配線44と
なるAu層72a’を形成している。この代わりに、図
6に示すように、集積回路用パッケージ10のアースラ
インとなるビア64aの上に、いわゆるベタ状にAu層
72cを配設し、該ビア64aとAu層72a(格子電
極42)とを直接接続することも可能である。
インとなるランド14bを形成するAu層72bと格子
電極42となるAu層72aとの間に、接続配線44と
なるAu層72a’を形成している。この代わりに、図
6に示すように、集積回路用パッケージ10のアースラ
インとなるビア64aの上に、いわゆるベタ状にAu層
72cを配設し、該ビア64aとAu層72a(格子電
極42)とを直接接続することも可能である。
【0033】この第1実施態様によれば、図12を参照
して上述した技術と異なり、複数の入力ライン端子14
a、14c〜14gから1つのアースライン端子14b
へ抵抗配線をそれぞれ取り回す必要が無くなる。また、
図12を参照して上述した従来技術では、それぞれの抵
抗配線164a、164d、164c、164f、16
4gの長さや幅が異なるため、これら抵抗配線を均一の
抵抗値に形成することが困難であった。これに対して、
本実施態様では、ランド14から格子電極42までの距
離が一定となるため、面状抵抗46の抵抗値を一定に形
成し易い。
して上述した技術と異なり、複数の入力ライン端子14
a、14c〜14gから1つのアースライン端子14b
へ抵抗配線をそれぞれ取り回す必要が無くなる。また、
図12を参照して上述した従来技術では、それぞれの抵
抗配線164a、164d、164c、164f、16
4gの長さや幅が異なるため、これら抵抗配線を均一の
抵抗値に形成することが困難であった。これに対して、
本実施態様では、ランド14から格子電極42までの距
離が一定となるため、面状抵抗46の抵抗値を一定に形
成し易い。
【0034】更に、上述したように、図12に示すの細
い抵抗配線164c、164dでは、抵抗値を調整する
為にレーザトリミングを行う際に、レーザの1回の照射
により形成される1ドットによって抵抗値が大きく変化
し、所望の値に調整することが困難であった。これに対
して、第1実施態様では、面積の大きな面状抵抗46を
用いるため、レーザの1回の照射により形成される1ド
ットによって抵抗値が大きく変化せず、レーザトリミン
グが容易である。また、図12に示す抵抗配線は複雑に
取り回されているため、レーザの位置決めが困難であっ
たのに比較し、本実施態様では、ランド14及び格子電
極42が幾何学的に配列されているため、トリミングを
行う位置の認識が容易となり、レーザトリミングを行い
易い。
い抵抗配線164c、164dでは、抵抗値を調整する
為にレーザトリミングを行う際に、レーザの1回の照射
により形成される1ドットによって抵抗値が大きく変化
し、所望の値に調整することが困難であった。これに対
して、第1実施態様では、面積の大きな面状抵抗46を
用いるため、レーザの1回の照射により形成される1ド
ットによって抵抗値が大きく変化せず、レーザトリミン
グが容易である。また、図12に示す抵抗配線は複雑に
取り回されているため、レーザの位置決めが困難であっ
たのに比較し、本実施態様では、ランド14及び格子電
極42が幾何学的に配列されているため、トリミングを
行う位置の認識が容易となり、レーザトリミングを行い
易い。
【0035】引き続き本発明の第2実施態様について図
7及び図8を参照して説明する。上述した第1実施態様
においては、集積回路用パッケージ10の裏面に終端抵
抗のアレーを形成したのに対して、この第2実施態様で
は、図8(A)に示すように集積回路用パッケージ10
とマザーボード30との間に中継基板50を介在させ、
該中継基板50に終端抵抗アレーを配設している。
7及び図8を参照して説明する。上述した第1実施態様
においては、集積回路用パッケージ10の裏面に終端抵
抗のアレーを形成したのに対して、この第2実施態様で
は、図8(A)に示すように集積回路用パッケージ10
とマザーボード30との間に中継基板50を介在させ、
該中継基板50に終端抵抗アレーを配設している。
【0036】図7は、本発明の第2実施態様に係る中継
基板50の斜視図であり、図8(A)は断面図を示して
いる。この中継基板50は、図8(A)に示すようにL
GA(land Gried Array) タイプの集積回路用パッケー
ジ10とマザーボード30との間に介在されている。該
集積回路用パッケージ10には、図示しない集積回路が
載置されている。
基板50の斜視図であり、図8(A)は断面図を示して
いる。この中継基板50は、図8(A)に示すようにL
GA(land Gried Array) タイプの集積回路用パッケー
ジ10とマザーボード30との間に介在されている。該
集積回路用パッケージ10には、図示しない集積回路が
載置されている。
【0037】図7に示す中継基板50上面には、図8
(A)に示す集積回路用パッケージ10の下面に格子状
に配設されたランド12a、12cと接続されるランド
52a、52cが同じく格子状に設けられている。他
方、図8(A)に示すように、該中継基板50下面に
は、マザーボード30の上面に格子状に配設されたラン
ド32a、32cと接続されるランド52a’、52
c’が対応する格子状に設けられている。更に、ランド
52aと52a’、52cと52c’は、それぞれ両者
を導通するビア57で接続される。従って、マザーボー
ド30側から集積回路への信号入力は、例えば、マザー
ボード30のランド32a、中継基板50のランド52
a’及びビア57及びランド52aを介して、集積回路
用パッケージ10のランド12aに伝達される。即ち、
該ランド52aは集積回路への入力ラインの一部を構成
している。また、同様にランド52cも集積回路用への
入力ラインの一部を構成している。
(A)に示す集積回路用パッケージ10の下面に格子状
に配設されたランド12a、12cと接続されるランド
52a、52cが同じく格子状に設けられている。他
方、図8(A)に示すように、該中継基板50下面に
は、マザーボード30の上面に格子状に配設されたラン
ド32a、32cと接続されるランド52a’、52
c’が対応する格子状に設けられている。更に、ランド
52aと52a’、52cと52c’は、それぞれ両者
を導通するビア57で接続される。従って、マザーボー
ド30側から集積回路への信号入力は、例えば、マザー
ボード30のランド32a、中継基板50のランド52
a’及びビア57及びランド52aを介して、集積回路
用パッケージ10のランド12aに伝達される。即ち、
該ランド52aは集積回路への入力ラインの一部を構成
している。また、同様にランド52cも集積回路用への
入力ラインの一部を構成している。
【0038】他方、マザーボード30からのアースライ
ンが、図7に示す中継基板50のランド54b’及びビ
ア57を介して格子電極42に接続されている。なお、
ランド54b’の上方の図中点線に示す位置には、集積
回路用パッケージ10のアースラインの図示しないラン
ドが接続される。即ち、格子電極42がアースラインの
一部を構成する。
ンが、図7に示す中継基板50のランド54b’及びビ
ア57を介して格子電極42に接続されている。なお、
ランド54b’の上方の図中点線に示す位置には、集積
回路用パッケージ10のアースラインの図示しないラン
ドが接続される。即ち、格子電極42がアースラインの
一部を構成する。
【0039】該中継基板50に上面に配設されたランド
52a、52cと格子電極42との間には、60Ωの終
端抵抗を形成する面状抵抗46が設けられている。即
ち、上述した入力ラインは、特性インピーダンスが60
Ωに設定されているため、入力ラインの一部を形成する
ランド52a、52cと、アースラインの一部を形成す
る格子電極42との間に面状抵抗46を配設すること
で、集積回路の入力端子への反射を抑え、集積回路の誤
動作を防止している。
52a、52cと格子電極42との間には、60Ωの終
端抵抗を形成する面状抵抗46が設けられている。即
ち、上述した入力ラインは、特性インピーダンスが60
Ωに設定されているため、入力ラインの一部を形成する
ランド52a、52cと、アースラインの一部を形成す
る格子電極42との間に面状抵抗46を配設すること
で、集積回路の入力端子への反射を抑え、集積回路の誤
動作を防止している。
【0040】続いて、本発明にかかる中継基板の構成
を、PGA(Pin Gried Array)タイプ集積回路用パッケ
ージ10に適用した例について、図8(B)を参照して
説明する。中継基板150には、集積回路用パッケージ
10のピン14a、14cを貫通するためのスルーホー
ル456a、456cが設けられており、該スルーホー
ル456a、456cには、入力ラインの一部を形成す
る端子152aと、152cとが配設されている。ま
た、中継基板150の上面には、図示しないアース端子
と接続された格子電極42が配設されている。この端子
152a、152cと、格子電極42との間には、60
Ωの終端抵抗を形成する面状抵抗46が設けられてい
る。
を、PGA(Pin Gried Array)タイプ集積回路用パッケ
ージ10に適用した例について、図8(B)を参照して
説明する。中継基板150には、集積回路用パッケージ
10のピン14a、14cを貫通するためのスルーホー
ル456a、456cが設けられており、該スルーホー
ル456a、456cには、入力ラインの一部を形成す
る端子152aと、152cとが配設されている。ま
た、中継基板150の上面には、図示しないアース端子
と接続された格子電極42が配設されている。この端子
152a、152cと、格子電極42との間には、60
Ωの終端抵抗を形成する面状抵抗46が設けられてい
る。
【0041】上記集積回路用パッケージ10のピン14
a、14cの下端は、マザーボード30側のバンプ34
a、34cとそれぞれ当接しており、半田48により接
続が取られる。また、端子152a、152cと、集積
回路用パッケージ10のピン14a、14cも、それぞ
れ半田48により接続が取られる。なお、この第2実施
態様の中継基板50、150上の終端抵抗アレーの形成
方法は、図3及び図4を参照して上述した第1実施態様
と同様であるため、説明を省略する。
a、14cの下端は、マザーボード30側のバンプ34
a、34cとそれぞれ当接しており、半田48により接
続が取られる。また、端子152a、152cと、集積
回路用パッケージ10のピン14a、14cも、それぞ
れ半田48により接続が取られる。なお、この第2実施
態様の中継基板50、150上の終端抵抗アレーの形成
方法は、図3及び図4を参照して上述した第1実施態様
と同様であるため、説明を省略する。
【0042】この第2実施態様では、面状抵抗46を配
設した中継基板50、150を集積回路用パッケージ1
0とマザーボード30との間に介在させている。ここ
で、終端抵抗を配設する際に、図10を参照して上述し
たように、集積回路用パッケージ110上に抵抗配線1
54を載置した際には、複雑に取り回され相対的に長い
配線を介して集積回路チップ120の入力端子120a
と該抵抗配線154とが接続されることになるため、入
力ライン上の反射を効率的に抑えることができなかっ
た。これに対して、上述した第2実施態様では、集積回
路用パッケージに抵抗配線154を配置するのと同等以
下の配線長で、終端抵抗を形成する面状抵抗46と集積
回路の入力端子とを接続することができるため、入力ラ
イン上の反射を効率的に抑えることが可能となる。
設した中継基板50、150を集積回路用パッケージ1
0とマザーボード30との間に介在させている。ここ
で、終端抵抗を配設する際に、図10を参照して上述し
たように、集積回路用パッケージ110上に抵抗配線1
54を載置した際には、複雑に取り回され相対的に長い
配線を介して集積回路チップ120の入力端子120a
と該抵抗配線154とが接続されることになるため、入
力ライン上の反射を効率的に抑えることができなかっ
た。これに対して、上述した第2実施態様では、集積回
路用パッケージに抵抗配線154を配置するのと同等以
下の配線長で、終端抵抗を形成する面状抵抗46と集積
回路の入力端子とを接続することができるため、入力ラ
イン上の反射を効率的に抑えることが可能となる。
【0043】更に、図10に示すような多層のグリーン
シートを積層・焼成して成る集積回路用パッケージ11
0内に終端抵抗用の抵抗層116を設けることは、非常
に困難であるのに加えて、抵抗値をレーザトリミングに
て調整することが難しかった。これに対して第2実施態
様の中継基板は、セラミック板の表面に図3及び図4を
参照して上述したように抵抗層(Ta2 N層66、抵抗
インク86)を設けることにより、面状抵抗46を形成
し得るため、非常に廉価に構成できる利点がある。
シートを積層・焼成して成る集積回路用パッケージ11
0内に終端抵抗用の抵抗層116を設けることは、非常
に困難であるのに加えて、抵抗値をレーザトリミングに
て調整することが難しかった。これに対して第2実施態
様の中継基板は、セラミック板の表面に図3及び図4を
参照して上述したように抵抗層(Ta2 N層66、抵抗
インク86)を設けることにより、面状抵抗46を形成
し得るため、非常に廉価に構成できる利点がある。
【0044】引き続き、本発明の第3実施態様について
図9を参照して説明する。上述した第1実施態様におい
ては、集積回路用パッケージ10に終端抵抗アレーを設
け、また、第2実施態様では中継基板50、150に終
端抵抗アレーを設けたが、この第3実施態様において
は、マザーボード30に終端抵抗アレーが形成されてい
る。
図9を参照して説明する。上述した第1実施態様におい
ては、集積回路用パッケージ10に終端抵抗アレーを設
け、また、第2実施態様では中継基板50、150に終
端抵抗アレーを設けたが、この第3実施態様において
は、マザーボード30に終端抵抗アレーが形成されてい
る。
【0045】マザーボード30には、集積回路用パッケ
ージ10のランド14a、14cと接続するためのラン
ド34a、34cが設けられておいる。また、該マザー
ボード30の上面には、図示しないアース端子と接続さ
れた格子電極42が配設されている。このランド34
a、34cと、格子電極42との間には、60Ωの終端
抵抗を形成する面状抵抗46が設けられている。これに
より、集積回路の入力端子への反射を抑え、誤動作を防
止している。
ージ10のランド14a、14cと接続するためのラン
ド34a、34cが設けられておいる。また、該マザー
ボード30の上面には、図示しないアース端子と接続さ
れた格子電極42が配設されている。このランド34
a、34cと、格子電極42との間には、60Ωの終端
抵抗を形成する面状抵抗46が設けられている。これに
より、集積回路の入力端子への反射を抑え、誤動作を防
止している。
【0046】この第3実施態様では、マザーボード30
に終端抵抗を設けるため、該終端抵抗を廉価に構成でき
る利点がある。また、集積回路用パッケージ10におい
て、終端抵抗を設けるための配線を取り回す必要がな
く、内部配線が簡単になる。一方、マザーボードにおい
ても複雑な配線を取り回すことなく終端抵抗アレーを形
成できるので、チップ抵抗等を取り付ける必要がない。
に終端抵抗を設けるため、該終端抵抗を廉価に構成でき
る利点がある。また、集積回路用パッケージ10におい
て、終端抵抗を設けるための配線を取り回す必要がな
く、内部配線が簡単になる。一方、マザーボードにおい
ても複雑な配線を取り回すことなく終端抵抗アレーを形
成できるので、チップ抵抗等を取り付ける必要がない。
【0047】なお、上述した実施態様において、集積回
路用パッケージや中継基板をアルミナ等のセラミックに
より形成した例を示したが、セラミックの代わりに、ガ
ラス或いはプラスチック等を用いることも可能である。
また、終端抵抗、ランド、端子等を形成する導電材料と
しては種々の材質を用いることができる。更に、第1〜
第3実施態様においては、格子電極42をアースライン
側に接続したが、該格子電極42を電源ライン側に接続
し、面状抵抗46と接続して終端抵抗とすることも可能
である。なお、上記実施態様においては、格子状配線及
び抵抗層が露出したままでランドを半田付けにより接続
した例を示したが、半田の付着防止や抵抗値の安定、耐
久性向上等のためにソルダーレジストやカバーガラス等
で格子状配線や抵抗層を覆うことが好ましい。また、格
子状配線はアースラインと1箇所(1端子)で接続した
例を示したが、複数のアースラインと格子状配線を接続
しても良く、これはアース電位等の安定のために望まし
い。
路用パッケージや中継基板をアルミナ等のセラミックに
より形成した例を示したが、セラミックの代わりに、ガ
ラス或いはプラスチック等を用いることも可能である。
また、終端抵抗、ランド、端子等を形成する導電材料と
しては種々の材質を用いることができる。更に、第1〜
第3実施態様においては、格子電極42をアースライン
側に接続したが、該格子電極42を電源ライン側に接続
し、面状抵抗46と接続して終端抵抗とすることも可能
である。なお、上記実施態様においては、格子状配線及
び抵抗層が露出したままでランドを半田付けにより接続
した例を示したが、半田の付着防止や抵抗値の安定、耐
久性向上等のためにソルダーレジストやカバーガラス等
で格子状配線や抵抗層を覆うことが好ましい。また、格
子状配線はアースラインと1箇所(1端子)で接続した
例を示したが、複数のアースラインと格子状配線を接続
しても良く、これはアース電位等の安定のために望まし
い。
【0048】
【効果】以上記述したように本発明の終端抵抗アレーに
よれば、高精度な終端抵抗を容易に形成することができ
る。従って、終端抵抗アレーを形成するための複雑な配
線や抵抗配線を取り回す必要もなく廉価に基板を提供す
ることが可能となる。
よれば、高精度な終端抵抗を容易に形成することができ
る。従って、終端抵抗アレーを形成するための複雑な配
線や抵抗配線を取り回す必要もなく廉価に基板を提供す
ることが可能となる。
【図1】本発明の第1実施態様に係る終端抵抗アレーの
載置された集積回路用パッケージの断面図である。
載置された集積回路用パッケージの断面図である。
【図2】図1に示す集積回路用パッケージの裏面の斜視
図である。
図である。
【図3】第1実施態様に係る終端抵抗アレーの薄膜プロ
セスによる製造工程を示す断面図である。
セスによる製造工程を示す断面図である。
【図4】第1実施態様に係る終端抵抗アレーの厚膜プロ
セスによる製造工程を示す断面図である。
セスによる製造工程を示す断面図である。
【図5】図2に示す終端抵抗アレーを拡大して表した正
面図である。
面図である。
【図6】図5(E)に示すアースラインと格子状配線と
の接続の改変例を拡大して表した正面図である。
の接続の改変例を拡大して表した正面図である。
【図7】本発明の第2実施態様に係る終端抵抗アレーを
載置する中継基板の一部切り欠き斜視図である。
載置する中継基板の一部切り欠き斜視図である。
【図8】集積回路用パッケージ、中継基板、マザーボー
ドの断面図であって、図8(A)はLGA集積回路パッ
ケージ用の中継基板を、図8(B)はPGA集積回路パ
ッケージ用の中継基板を示している。
ドの断面図であって、図8(A)はLGA集積回路パッ
ケージ用の中継基板を、図8(B)はPGA集積回路パ
ッケージ用の中継基板を示している。
【図9】本発明の第3実施態様に係るマザーボードの断
面図である。
面図である。
【図10】従来技術に係る集積回路用パッケージ及びマ
ザーボードの断面図である。
ザーボードの断面図である。
【図11】集積回路の入力段の回路図である。
【図12】図10に示す集積回路用パッケージの上面を
拡大して表した平面図である。
拡大して表した平面図である。
10 集積回路用パッケージ 12a、12c ランド 20 集積回路 30 マザーボード 42 格子電極 46 面状抵抗 52a、52c ランド
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 23/12
Claims (6)
- 【請求項1】 少なくともアースまたは電源電位のいず
れかに接続される格子状配線と、 該格子状配線にそれぞれ囲まれた複数の端子と、 該格子状配線と該複数の端子とを結び終端抵抗を構成す
る抵抗配線と、を備えることを特徴とする終端抵抗アレ
ー。 - 【請求項2】 格子状に点在する複数の端子と、 該端子のうちの複数の信号用端子をそれぞれ囲むように
配設された格子状配線と、 該端子のうちのアース用端子または電源用端子を該格子
状配線に接続する接続配線と、 該信号用端子とそれを囲む該格子状配線とを結び終端抵
抗を構成する抵抗配線と、を備えることを特徴とする終
端抵抗アレー。 - 【請求項3】 前記抵抗配線が、 前記格子状配線に囲まれた1マスの領域の少なくとも1
部を占める面状抵抗配線であることを特徴とする請求項
1または2に記載の終端抵抗アレー。 - 【請求項4】 請求項1〜3に記載の終端抵抗アレーを
基板表面に備えたことを特徴とする終端抵抗アレーを備
えた基板。 - 【請求項5】 集積回路チップを基板の一方の主表面ま
たは該主表面に設けた凹部内に備え、 請求項1〜3に記載の終端抵抗アレーを該基板の他方の
主表面に備えたことを特徴とする終端抵抗アレーを備え
た基板。 - 【請求項6】 集積回路チップを載置する基板と該集積
回路チップを載置する基板が取付けられる取付用基板と
の間に介在する基板であって、 該基板の表面に請求項1〜3に記載の終端抵抗アレーを
備えたことを特徴とする終端抵抗を備えた基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10361096A JP3308448B2 (ja) | 1996-03-29 | 1996-03-29 | 終端抵抗アレー及びこれを備えた基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10361096A JP3308448B2 (ja) | 1996-03-29 | 1996-03-29 | 終端抵抗アレー及びこれを備えた基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09270475A JPH09270475A (ja) | 1997-10-14 |
JP3308448B2 true JP3308448B2 (ja) | 2002-07-29 |
Family
ID=14358550
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10361096A Expired - Fee Related JP3308448B2 (ja) | 1996-03-29 | 1996-03-29 | 終端抵抗アレー及びこれを備えた基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3308448B2 (ja) |
-
1996
- 1996-03-29 JP JP10361096A patent/JP3308448B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09270475A (ja) | 1997-10-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |