JP3307028B2 - High breakdown voltage transistor and method of manufacturing the same - Google Patents
High breakdown voltage transistor and method of manufacturing the sameInfo
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Description
【０００１】[0001]
【産業上の利用分野】本願の発明は、通常の電界効果ト
ランジスタよりも高いドレイン耐圧を有する高耐圧トラ
ンジスタ及びその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high withstand voltage transistor having a drain withstand voltage higher than that of a normal field effect transistor and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】ＬＳＩの高電圧駆動用出力バッファ等に
は、高耐圧トランジスタが用いられている。図３は、こ
の様な高耐圧トランジスタの製造方法の一従来例を示し
ている。この一従来例では、図３（ａ）に示す様に、Ｎ
型のＳｉ基板１１の表面にＳｉＯ2 膜１２を選択的に形
成して素子分離領域を区画し、素子活性領域の表面に犠
牲酸化膜としてのＳｉＯ2 膜１３を形成する。2. Description of the Related Art High-voltage transistors are used in output buffers for driving high voltages of LSIs. FIG. 3 shows a conventional example of a method for manufacturing such a high breakdown voltage transistor. In this conventional example, as shown in FIG.
An SiO 2 film 12 is selectively formed on the surface of a mold Si substrate 11 to partition an element isolation region, and an SiO 2 film 13 as a sacrificial oxide film is formed on the surface of the element active region.
【０００３】その後、高耐圧トランジスタを形成すべき
領域上に開口１４ａを有するレジスト１４をパターニン
グし、このレジスト１４をマスクにしてＰ型の不純物を
Ｓｉ基板１１にイオン注入して、Ｐウェル１５を形成す
る。After that, a resist 14 having an opening 14a is patterned on a region where a high breakdown voltage transistor is to be formed, and a P-type impurity is ion-implanted into the Si substrate 11 using the resist 14 as a mask to form a P well 15 Form.
【０００４】次に、図３（ｂ）に示す様に、ＳｉＯ2 膜
１３を除去した後、ゲート酸化膜としてのＳｉＯ2 膜１
６を素子活性領域の表面に形成する。そして、多結晶Ｓ
ｉ膜１７でゲート電極を形成した後、形成すべき高耐圧
トランジスタのソース側の素子活性領域上に開口２１ａ
を有するレジスト２１をパターニングする。その後、レ
ジスト２１、多結晶Ｓｉ膜１７及びＳｉＯ2 膜１２をマ
スクにしてＮ型の不純物をＳｉ基板１１にイオン注入し
て、Ｐウェル１５中にＮ- 拡散層２２を形成する。Next, as shown in FIG. 3B, after removing the SiO 2 film 13, the SiO 2 film 1 as a gate oxide film is removed.
6 is formed on the surface of the element active region. And polycrystalline S
After the gate electrode is formed with the i-film 17, an opening 21a is formed in the element active region on the source side of the high breakdown voltage transistor to be formed.
Is patterned. Thereafter, an N-type impurity is ion-implanted into the Si substrate 11 using the resist 21, the polycrystalline Si film 17 and the SiO 2 film 12 as a mask to form an N − diffusion layer 22 in the P well 15.
【０００５】次に、図３（ｃ）に示す様に、形成すべき
高耐圧トランジスタのドレイン側の素子活性領域上に開
口２３ａを有するレジスト２３をパターニングし、この
レジスト２３、多結晶Ｓｉ膜１７及びＳｉＯ2 膜１２を
マスクにしてＮ型の不純物をＳｉ基板１１にイオン注入
して、Ｐウェル１５中にＮ- 拡散層２４を形成する。Next, as shown in FIG. 3C, a resist 23 having an opening 23a is patterned on an element active region on the drain side of the high breakdown voltage transistor to be formed, and the resist 23 and the polycrystalline Si film 17 are patterned. Then, an N-type impurity is ion-implanted into the Si substrate 11 using the SiO 2 film 12 as a mask to form an N − diffusion layer 24 in the P well 15.
【０００６】次に、図３（ｄ）に示す様に、ＳｉＯ2 膜
２５で多結晶Ｓｉ膜１７の側壁を形成する。そして、形
成すべき高耐圧トランジスタのソース及びドレイン上に
開口２６ａを有するレジスト２６をパターニングし、こ
のレジスト２６、多結晶Ｓｉ膜１７及びＳｉＯ2 膜１
２、２５をマスクにしてＮ型の不純物をＳｉ基板１１に
イオン注入して、ソース及びドレインとしてのＮ+ 拡散
層２７をＰウェル１５中に形成する。Next, as shown in FIG. 3D, a side wall of the polycrystalline Si film 17 is formed by the SiO 2 film 25. Then, a resist 26 having an opening 26a on the source and drain of the high breakdown voltage transistor to be formed is patterned, and the resist 26, the polycrystalline Si film 17, and the SiO 2 film 1 are patterned.
Using the masks 2 and 25 as masks, N-type impurities are ion-implanted into the Si substrate 11 to form N + diffusion layers 27 as sources and drains in the P well 15.
【０００７】次に、図３（ｅ）に示す様に、層間絶縁膜
３１、コンタクト孔３２及び配線３３を形成して、ドレ
インとしてのＮ+ 拡散層２７とチャネル領域との間のＮ
- 拡散層２４において空乏層を伸ばすオフセット構造の
高耐圧トランジスタ３４を完成させる。従って、この高
耐圧トランジスタ３４では、Ｎ- 拡散層２４及びＰウェ
ル１５の不純物濃度によってドレイン耐圧が決定されて
いた。Next, as shown in FIG. 3E, an interlayer insulating film 31, a contact hole 32, and a wiring 33 are formed, and the N.sup. + Diffusion layer 27 as a drain and the N.sup.
- to complete the high-voltage transistor 34 of the offset structure to extend the depletion layer in the diffusion layer 24. Therefore, in the high breakdown voltage transistor 34, the drain breakdown voltage is determined by the impurity concentration of the N − diffusion layer 24 and the P well 15.
【０００８】[0008]
【発明が解決しようとする課題】ところで、ＬＳＩの高
集積化、多機能化のために、上述の高耐圧トランジスタ
３４と論理ＬＳＩ等とを１チップ化つまり複合化するこ
とが考えられている。しかし、特に、最小設計基準が
０．３５μｍという微細な論理ＣＭＯＳ−ＬＳＩとの複
合化には、以下の様な問題がある。By the way, it is considered that the above-mentioned high breakdown voltage transistor 34 and a logic LSI or the like are integrated into one chip, that is, a compound LSI, in order to achieve high integration and multifunctional LSI. However, in particular, there is the following problem in combination with a minute logic CMOS-LSI whose minimum design standard is 0.35 μm.
【０００９】まず、論理ＣＭＯＳ−ＬＳＩでは、短チャ
ネル効果の抑制等のために、一般に微細化に伴ってウェ
ルの不純物濃度を高くするのに対して、高耐圧トランジ
スタ３４では、図４（ａ）に示す様に、ドレイン耐圧と
して例えば２０Ｖ以上を確保するためには、Ｐウェル１
５の不純物濃度が４×１０16ｃｍ-3以下である必要があ
る。このため、製造工程の短縮を考慮して、高耐圧トラ
ンジスタ３４のＰウェル１５を論理ＣＭＯＳ−ＬＳＩの
ウェルと共通にすると、高耐圧トランジスタ３４のドレ
イン耐圧を高く保つことができなくなる。First, in a logic CMOS-LSI, the impurity concentration of a well is generally increased in accordance with miniaturization in order to suppress a short channel effect and the like. As shown in FIG. 2, in order to secure a drain withstand voltage of, for example, 20 V or more, the P well 1
The impurity concentration of No. 5 needs to be 4 × 10 16 cm −3 or less. For this reason, if the P well 15 of the high breakdown voltage transistor 34 is shared with the well of the logic CMOS-LSI in consideration of shortening of the manufacturing process, the drain breakdown voltage of the high breakdown voltage transistor 34 cannot be kept high.
【００１０】逆に、高耐圧トランジスタ３４のドレイン
耐圧を高く保つために、高耐圧トランジスタ３４のＰウ
ェル１５を論理ＣＭＯＳ−ＬＳＩのウェルと別個にする
と、これらのウェルの不純物濃度が互いに異なるので、
高耐圧トランジスタ３４を通常耐圧トランジスタとは別
個に設計及び形成する必要がある。従って、従来の高耐
圧トランジスタ３４では、通常耐圧トランジスタとの１
チップ化つまり複合化を容易には行うことができなかっ
た。Conversely, if the P-well 15 of the high-breakdown-voltage transistor 34 is separated from the logic CMOS-LSI well in order to keep the drain withstand voltage of the high-breakdown-voltage transistor 34 high, the impurity concentrations of these wells are different from each other.
It is necessary to design and form the high breakdown voltage transistor 34 separately from the normal breakdown voltage transistor. Therefore, in the conventional high withstand voltage transistor 34, the one with the normal withstand voltage transistor is one.
Chip formation, that is, compounding, could not be easily performed.
【００１１】[0011]
【課題を解決するための手段】請求項１の高耐圧トラン
ジスタ４６は、第１のウェル３６中にＭＩＳ型電界効果
トランジスタ４４が形成されており、前記第１のウェル
３６よりも不純物濃度の低い第２のウェル４１中に接合
型電界効果トランジスタ４５が形成されており、前記Ｍ
ＩＳ型電界効果トランジスタ４４のドレイン２７と前記
接合型電界効果トランジスタ４５のソース２７とが電気
的に接続されていることを特徴としている。According to a first aspect of the present invention, there is provided a high-breakdown-voltage transistor including a first well having an MIS field-effect transistor formed in a first well.
A junction field effect transistor 45 is formed in a second well 41 having an impurity concentration lower than 36 ,
It is characterized in that the drain 27 of the IS type field effect transistor 44 and the source 27 of the junction type field effect transistor 45 are electrically connected.
【００１２】請求項２の高耐圧トランジスタ４６の製造
方法は、第１のウェル３６中にＭＩＳ型電界効果トラン
ジスタ４４を形成する工程と、前記第１のウェル３６よ
りも不純物濃度の低い第２のウェル４１中に接合型電界
効果トランジスタ４５を形成する工程と、前記ＭＩＳ型
電界効果トランジスタ４４のドレイン２７と前記接合型
電界効果トランジスタ４５のソース２７とを電気的に接
続する工程とを有することを特徴としている。According to a second aspect of the present invention, there is provided a method of manufacturing a high breakdown voltage transistor, comprising: forming a MIS field effect transistor in a first well;
Forming the junction field effect transistor 45 in the second well 41 having a low impurity concentration, and electrically connecting the drain 27 of the MIS field effect transistor 44 and the source 27 of the junction field effect transistor 45 to each other. And a step of connecting to
【００１３】[0013]
【作用】本願の発明による高耐圧トランジスタ４６及び
その製造方法では、第２のウェル４１の不純物濃度が第
１のウェル３６の不純物濃度よりも低いので、接合型電
界効果トランジスタ４５のドレイン耐圧によって決定さ
れる高耐圧トランジスタ４６のドレイン耐圧が高く、ま
た、第２のウェル４１に印加する電圧によって、高耐圧
トランジスタ４６のドレイン耐圧を更に自由に設定する
ことができる。In the high breakdown voltage transistor 46 and the method of manufacturing the same according to the present invention, the impurity concentration of the second well 41 is reduced to the second level.
1 is lower than the impurity concentration of the well 36, and is determined by the drain breakdown voltage of the junction field effect transistor 45.
The high withstand voltage transistor 46 has a high drain withstand voltage.
Was, depending on voltage applied to the second well 41, the high-voltage
It is possible to set the drain breakdown voltage of the transistor 46 more freely.
【００１４】一方、接合型電界効果トランジスタ４５に
おけるドレイン２７のピンチオフ電圧を通常耐圧のＭＩ
Ｓ型電界効果トランジスタにおけるソース・ドレイン耐
圧以下に設定することによって、高耐圧トランジスタ４
６を構成するＭＩＳ型電界効果トランジスタ４４とし
て、通常耐圧のＭＩＳ型電界効果トランジスタを用いる
ことができる。このため、高耐圧のＭＩＳ型電界効果ト
ランジスタを通常耐圧のＭＩＳ型電界効果トランジスタ
とは別個に設計及び形成する必要がない。On the other hand, the pinch-off voltage of the drain 27 in the junction field effect transistor 45 is reduced
By setting the source-drain breakdown voltage of the S-type field-effect transistor to be equal to or less than that of the high breakdown voltage transistor 4
As the MIS field effect transistor 44 constituting the MISFET 6, a MIS field effect transistor having a normal breakdown voltage can be used. For this reason, it is not necessary to design and form a high-breakdown-voltage MIS field-effect transistor separately from a normal-breakdown-voltage MIS field-effect transistor.
【００１５】[0015]
【実施例】以下、Ｎチャネル高耐圧トランジスタに適用
した本願の発明の一実施例を、図１、２を参照しながら
説明する。なお、図３に示した一従来例と対応する構成
部分には、同一の符号を付してある。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention applied to an N-channel high breakdown voltage transistor will be described below with reference to FIGS. Note that the same reference numerals are given to components corresponding to those in the conventional example shown in FIG.
【００１６】本実施例では、図１（ａ）に示す様に、Ｎ
型のＳｉ基板１１の表面に膜厚が４００ｎｍのＳｉＯ2
膜１２をＬＯＣＯＳ法で選択的に形成して素子分離領域
を区画し、素子活性領域の表面に犠牲酸化膜としてのＳ
ｉＯ2 膜１３を形成する。その後、高耐圧トランジスタ
の一部としてのＭＯＳ型電界効果トランジスタを形成す
べき素子活性領域上に開口３５ａを有するレジスト３５
をパターニングし、このレジスト３５をマスクにしてＰ
型の不純物をＳｉ基板１１にイオン注入して、不純物濃
度の最高値が８×１０16ｃｍ-3であるＰウェル３６を形
成する。In this embodiment, as shown in FIG.
400 nm thick SiO 2 on the surface of a mold Si substrate 11
The film 12 is selectively formed by a LOCOS method to partition an element isolation region, and an S film as a sacrificial oxide film is formed on the surface of the element active region.
An iO 2 film 13 is formed. Thereafter, a resist 35 having an opening 35a on an element active region where a MOS type field effect transistor as a part of a high breakdown voltage transistor is to be formed is formed.
Is patterned, and using this resist 35 as a mask, P
A type impurity is ion-implanted into the Si substrate 11 to form a P well 36 having a maximum impurity concentration of 8 × 10 16 cm −3 .
【００１７】次に、図１（ｂ）に示す様に、高耐圧トラ
ンジスタの一部としての接合型電界効果トランジスタを
形成すべき素子活性領域上に開口３７ａを有するレジス
ト３７をパターニングし、このレジスト３７をマスクに
してＰ型の不純物をＳｉ基板１１にイオン注入して、不
純物濃度の最高値が４×１０16ｃｍ-3であるＰウェル４
１を形成する。Next, as shown in FIG. 1B, a resist 37 having an opening 37a is patterned on an element active region where a junction field effect transistor as a part of a high breakdown voltage transistor is to be formed. P-type impurities are ion-implanted into the Si substrate 11 using the mask 37 as a mask to form a P-well 4 having a maximum impurity concentration of 4 × 10 16 cm −3.
Form one.
【００１８】なお、Ｐウェル３６の不純物濃度プロファ
イルは、論理ＣＭＯＳトランジスタ等の通常耐圧トラン
ジスタ用のウェルの不純物濃度プロファイルと同じでよ
く、高耐圧トランジスタ用のウェルの不純物濃度プロフ
ァイルにする必要はない。一方、Ｐウェル４１の不純物
濃度プロファイルは、形成すべき接合型電界効果トラン
ジスタのゲート接合耐圧からドレイン耐圧を設計するた
めに適した不純物濃度プロファイルにする。The impurity concentration profile of the P well 36 may be the same as the impurity concentration profile of a well for a normal breakdown voltage transistor such as a logic CMOS transistor, and does not need to be the impurity concentration profile of a well for a high breakdown voltage transistor. On the other hand, the impurity concentration profile of the P well 41 is set to an impurity concentration profile suitable for designing the drain withstand voltage based on the gate junction withstand voltage of the junction field effect transistor to be formed.
【００１９】次に、図１（ｃ）に示す様に、ＳｉＯ2 膜
１３を除去した後、ゲート酸化膜としてのＳｉＯ2 膜１
６を素子活性領域の表面に１０ｎｍの膜厚に形成する。
そして、膜厚が２００ｎｍの多結晶Ｓｉ膜１７でゲート
電極を形成した後、形成すべき高耐圧トランジスタの全
領域上に開口４２ａを有するレジスト４２をパターニン
グする。その後、レジスト４２、多結晶Ｓｉ膜１７及び
ＳｉＯ2 膜１２をマスクにしてＮ型の不純物をＳｉ基板
１１にイオン注入して、不純物濃度の最高値が１×１０
17ｃｍ-3であるＮ- 拡散層２２をＰウェル３６、４１中
に形成する。Next, as shown in FIG. 1C, after removing the SiO 2 film 13, the SiO 2 film 1 as a gate oxide film is removed.
6 is formed to a thickness of 10 nm on the surface of the element active region.
Then, after forming a gate electrode with the polycrystalline Si film 17 having a thickness of 200 nm, a resist 42 having an opening 42a over the entire region of the high breakdown voltage transistor to be formed is patterned. Thereafter, using the resist 42, the polycrystalline Si film 17 and the SiO 2 film 12 as a mask, N-type impurities are ion-implanted into the Si substrate 11 so that the maximum impurity concentration is 1 × 10
An N − diffusion layer 22 of 17 cm −3 is formed in the P wells 36 and 41.
【００２０】次に、図１（ｄ）に示す様に、ＣＶＤ法で
堆積させたＳｉＯ2 膜２５をエッチバックして、幅が１
５０ｎｍのＳｉＯ2 膜２５から成る側壁を多結晶Ｓｉ膜
１７に形成する。そして、形成すべき高耐圧トランジス
タを構成するＭＯＳ型電界効果トランジスタ及び接合型
電界効果トランジスタのソース及びドレイン上に開口４
３ａを有するレジスト４３をパターニングする。Next, as shown in FIG. 1D, the SiO 2 film 25 deposited by the CVD method is etched back to have a width of 1 μm.
A side wall made of a 50 nm SiO 2 film 25 is formed on the polycrystalline Si film 17. An opening 4 is formed on the source and the drain of the MOS field effect transistor and the junction field effect transistor constituting the high breakdown voltage transistor to be formed.
The resist 43 having 3a is patterned.
【００２１】その後、レジスト４３、多結晶Ｓｉ膜１７
及びＳｉＯ2 膜１２、２５をマスクにしてＮ型の不純物
をＳｉ基板１１にイオン注入して、不純物濃度の最高値
が１×１０21ｃｍ-3であるＮ+ 拡散層２７をソース及び
ドレインとしてＰウェル３６、４１中に形成する。Thereafter, a resist 43 and a polycrystalline Si film 17 are formed.
N-type impurities are ion-implanted into the Si substrate 11 using the SiO 2 films 12 and 25 as a mask, and the N + diffusion layer 27 having a maximum impurity concentration of 1 × 10 21 cm −3 is used as a source and a drain. It is formed in the P wells 36 and 41.
【００２２】次に、図１（ｅ）に示す様に、層間絶縁膜
３１、コンタクト孔３２及び配線３３を形成して、図２
にも示す様にＭＯＳ型電界効果トランジスタ４４と接合
型電界効果トランジスタ４５とで構成されている高耐圧
トランジスタ４６を完成させる。Next, as shown in FIG. 1E, an interlayer insulating film 31, a contact hole 32 and a wiring 33 are formed, and
As shown in FIG. 7, a high breakdown voltage transistor 46 composed of a MOS field effect transistor 44 and a junction field effect transistor 45 is completed.
【００２３】本実施例の高耐圧トランジスタ４６では、
接合型電界効果トランジスタ４５のＮ+ 拡散層２７と配
線３３で接続されていないＭＯＳ型電界効果トランジス
タ４４のＮ+ 拡散層２７がソースになっており、ＭＯＳ
型電界効果トランジスタ４４のＮ+ 拡散層２７と配線３
３で接続されていない接合型電界効果トランジスタ４５
のＮ+ 拡散層２７がドレインになっており、このドレイ
ンに例えば２０Ｖの高電圧が印加される。In the high breakdown voltage transistor 46 of this embodiment,
The source is the N + diffusion layer 27 of the MOS field effect transistor 44 that is not connected to the N + diffusion layer 27 of the junction field effect transistor 45 via the wiring 33.
N + diffusion layer 27 and wiring 3 of p-type field effect transistor 44
Junction field effect transistor 45 not connected by 3
N + diffusion layer 27 serves as a drain, and a high voltage of, for example, 20 V is applied to the drain.
【００２４】しかし、本実施例の高耐圧トランジスタ４
６におけるドレイン耐圧は、接合型電界効果トランジス
タ４５のＮ- 拡散層２２及びＮ+ 拡散層２７の不純物濃
度プロファイルによらず、接合型電界効果トランジスタ
４５のゲート電極になっているＰウェル４１の不純物濃
度プロファイルのみによって、自由に設定することがで
きる。また、Ｐウェル４１に独立に電圧端子を設けれ
ば、Ｐウェル４１の不純物濃度プロファイルにもよら
ず、上述の端子に任意の電圧を印加することによって、
ドレイン耐圧を自由に設定することが可能である。However, the high breakdown voltage transistor 4 of the present embodiment
6, the drain withstand voltage does not depend on the impurity concentration profiles of the N − diffusion layer 22 and the N + diffusion layer 27 of the junction field effect transistor 45, but the impurity of the P well 41 serving as the gate electrode of the junction field effect transistor 45. It can be set freely only by the density profile. Further, if a voltage terminal is provided independently in the P well 41, by applying an arbitrary voltage to the above terminal regardless of the impurity concentration profile of the P well 41,
The drain withstand voltage can be freely set.
【００２５】また、接合型電界効果トランジスタ４５の
ピンチオフ電圧を超えるドレイン電圧はこの接合型電界
効果トランジスタ４５のチャネル領域のうちでドレイン
側の端部に局所的に印加されるので、ＭＯＳ型電界効果
トランジスタ４４には、接合型電界効果トランジスタ４
５のピンチオフ電圧を超える電圧が印加されることはな
い。Since the drain voltage exceeding the pinch-off voltage of the junction field effect transistor 45 is applied locally to the drain side end of the channel region of the junction field effect transistor 45, the MOS field effect transistor The transistor 44 includes a junction field-effect transistor 4
No voltage exceeding the pinch-off voltage of 5 is applied.
【００２６】従って、接合型電界効果トランジスタ４５
におけるドレインのピンチオフ電圧を、例えば１チップ
化する論理ＣＭＯＳトランジスタにおけるソース・ドレ
イン耐圧以下に設定することによって、ＭＯＳ型電界効
果トランジスタ４４として、論理ＣＭＯＳトランジスタ
をそのまま用いることができる。Therefore, the junction type field effect transistor 45
By setting the drain pinch-off voltage at, for example, the source / drain breakdown voltage of a logic CMOS transistor to be integrated into one chip or less, the logic CMOS transistor can be used as the MOS field effect transistor 44 as it is.
【００２７】例えば、２０Ｖ以上のドレイン耐圧を満足
するためのＰウェル４１の不純物濃度は図４（ａ）から
４×１０16ｃｍ-3であり、そのときのＮ- 拡散層２２の
不純物濃度を１×１０17ｃｍ-3とすると、ピンチオフ電
圧は図４（ｂ）から１０Ｖである。一方、電源電圧が５
ＶのＣＭＯＳトランジスタにおけるソース・ドレイン耐
圧は、１０Ｖ以上である。従って、ＭＯＳ型電界効果ト
ランジスタ４４として、このＣＭＯＳトランジスタをそ
のまま用いることができる。For example, the impurity concentration of the P well 41 for satisfying the drain withstand voltage of 20 V or more is 4 × 10 16 cm −3 from FIG. 4A, and the impurity concentration of the N − diffusion layer 22 at that time is Assuming 1 × 10 17 cm −3 , the pinch-off voltage is 10 V from FIG. On the other hand, if the power supply voltage is 5
The source / drain breakdown voltage of the V CMOS transistor is 10 V or more. Therefore, the CMOS transistor can be used as it is as the MOS field effect transistor 44.
【００２８】なお、以上の実施例は本願の発明をＮチャ
ネル高耐圧トランジスタに適用したものであるが、本願
の発明はＰチャネル高耐圧トランジスタにも適用するこ
とができる。Although the above embodiment is an application of the present invention to an N-channel high withstand voltage transistor, the present invention can also be applied to a P-channel high withstand voltage transistor.
【００２９】[0029]
【発明の効果】本願の発明による高耐圧トランジスタ及
びその製造方法では、ドレイン耐圧が高く、また、この
ドレイン耐圧を更に自由に設定することができ、高耐圧
のＭＩＳ型電界効果トランジスタを通常耐圧のＭＩＳ型
電界効果トランジスタとは別個に設計及び形成する必要
がないので、通常耐圧のＭＩＳ型電界効果トランジスタ
との１チップ化つまり複合化を容易に行うことができ
る。According to the high breakdown voltage transistor and the method of manufacturing the same of the present invention, the drain breakdown voltage is high.
The drain withstand voltage can be set more freely, and it is not necessary to design and form a high withstand voltage MIS field effect transistor separately from a normal withstand voltage MIS field effect transistor. Into a single chip, that is, a composite.
【図１】本願の発明の一実施例を工程順に示す側断面図
である。FIG. 1 is a side sectional view showing an embodiment of the present invention in the order of steps.
【図２】一実施例の等価回路図である。FIG. 2 is an equivalent circuit diagram of one embodiment.
【図３】本願の発明の一従来例を工程順に示す側断面図
である。FIG. 3 is a side sectional view showing a conventional example of the invention of the present application in the order of steps.
【図４】（ａ）は不純物濃度とドレイン耐圧との関係を
示すグラフ、（ｂ）は不純物濃度とピンチオフ電圧との
関係を示すグラフである。4A is a graph showing a relationship between an impurity concentration and a drain withstand voltage, and FIG. 4B is a graph showing a relationship between an impurity concentration and a pinch-off voltage.
２７ Ｎ+ 拡散層 ３６ Ｐウェル ４１ Ｐウェル ４４ ＭＯＳ型電界効果トランジスタ ４５ 接合型電界効果トランジスタ ４６ 高耐圧トランジスタ27 N + diffusion layer 36 P well 41 P well 44 MOS field effect transistor 45 Junction field effect transistor 46 High breakdown voltage transistor
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 H01L 21/06 H01L 21/8232 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/8234 H01L 21/06 H01L 21/8232
Claims (2)
ンジスタが形成されており、前記第１のウェルよりも不純物濃度の低い 第２のウェル
中に接合型電界効果トランジスタが形成されており、 前記ＭＩＳ型電界効果トランジスタのドレインと前記接
合型電界効果トランジスタのソースとが電気的に接続さ
れていることを特徴とする高耐圧トランジスタ。An MIS field effect transistor is formed in a first well, and a junction field effect transistor is formed in a second well having a lower impurity concentration than the first well . A high breakdown voltage transistor, wherein a drain of the MIS field effect transistor and a source of the junction field effect transistor are electrically connected.
ンジスタを形成する工程と、前記第１のウェルよりも不純物濃度の低い 第２のウェル
中に接合型電界効果トランジスタを形成する工程と、 前記ＭＩＳ型電界効果トランジスタのドレインと前記接
合型電界効果トランジスタのソースとを電気的に接続す
る工程とを有することを特徴とする高耐圧トランジスタ
の製造方法。2. A step of forming a MIS field effect transistor in a first well, and a step of forming a junction field effect transistor in a second well having a lower impurity concentration than the first well . Electrically connecting a drain of the MIS field-effect transistor to a source of the junction field-effect transistor.
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| JPH07111290A JPH07111290A (en) | 1995-04-25 |
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