JP3306920B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不良セルを救済して製
造歩留りの向上を図るための冗長回路を備えてなる半導
体記憶装置に関する。

【０００２】

【従来の技術】近年、半導体記憶装置は、その大容量化
に伴い、チップの大型化が進んでいるが、チップが大型
化すると、製造工程時、チップ面にゴミの付着する確率
が増加し、製造歩留りが低下してしまうという問題点が
ある。

【０００３】そこで、かかる半導体記憶装置において
は、製造歩留りを向上させるために、冗長回路を設け、
ゴミの付着等により不良となったセルを冗長用のセルで
救済するということが行われている。

【０００４】ここに、冗長回路には、冗長されたアドレ
スを記憶するための冗長アドレス記憶回路が設けられる
が、不良解析等のために、この冗長アドレス記憶回路が
記憶する冗長アドレスを外部から知るための冗長アドレ
ス判定回路を内蔵させることが行われている。

【０００５】従来、この種の半導体記憶装置として、図
３にその要部を示すようなものが知られている。図中、
１はチップ本体、２₀、２₁、２₂はロウアドレスが入力
されるロウアドレス入力端子、３₀、３₁、３₂はコラム
アドレスが入力されるコラムアドレス入力端子である。

【０００６】また、４は入力バッファ・デコーダ回路、
５は冗長されたロウアドレスを記憶する冗長ロウアドレ
ス記憶回路、６はメモリセルが配列されてなるメモリセ
ルアレイ部である。

【０００７】また、７はメモリセルアレイ部６から読み
出されたデータを外部に出力するための出力バッファ回
路、８はデータ出力端子、９は冗長ロウアドレス記憶回
路５が記憶する冗長ロウアドレスを外部から知るための
冗長ロウアドレス判定回路である。

【０００８】なお、冗長されたコラムアドレスを記憶す
るための冗長コラムアドレス記憶回路及び冗長されてい
るコラムアドレスを判定するための冗長コラムアドレス
判定回路は、その図示を省略している。

【０００９】ここに、冗長ロウアドレス判定回路９は、
冗長判定指示信号と、ロウアドレス入力端子２₀〜２₂に
ロウアドレスを入力した場合の冗長用のワード線のレベ
ルとの論理を取ることにより、入力されたロウアドレス
が冗長されているロウアドレスであるか否かを判定し、
その判定結果を、コラムアドレス入力端子３₂に出力す
るように構成されている。

【００１０】したがって、この半導体記憶装置において
は、冗長ロウアドレスを判定する場合には、ロウアドレ
ス入力端子２₀〜２₂にロウアドレスを０番地から順にイ
ンクリメントして入力していく必要がある。

【００１１】

【発明が解決しようとする課題】このように、図３に示
す従来の半導体記憶装置においては、ロウアドレスを０
番地から順にインクリメントして入力していかないと、
冗長ロウアドレスを判定することができず、冗長ロウア
ドレスを判定するための手順が煩雑であるという問題点
があった。

【００１２】また、図示を省略しているが、冗長コラム
アドレス判定回路についても、コラムアドレスを０番地
から順にインクリメントして入力していかないと、冗長
コラムアドレスを判定することができないように構成さ
れており、冗長コラムアドレスを判定するための手順が
煩雑であるという問題点があった。

【００１３】本発明は、かかる点に鑑み、極めて簡単な
方法で冗長アドレスを判定し、不良解析等に使用する時
間の短縮化を図ることができるようにした冗長アドレス
判定回路を内蔵した半導体記憶装置を提供することを目
的とする。

【００１４】

【課題を解決するための手段】本発明による半導体記憶
装置は、ｎビット（ｎ＝２以上の整数）のアドレスを記
憶する冗長アドレス記憶回路の出力の各ビットにオン、
オフを依存させ、冗長アドレス判定時、第１の外部端子
と第２の外部端子との間に直列に接続されるｎ個のスイ
ッチ素子と、これらｎ個のスイッチ素子のそれぞれに並
列に接続され、冗長アドレス判定時、これらｎ個のスイ
ッチ素子のオン、オフ状態の取り方により、前記第１の
外部端子と前記第２の外部端子との間の抵抗値として２
ⁿ種類の抵抗値を取るような値とされているｎ個の抵抗
とを備えてなる冗長アドレス判定回路を内蔵して構成さ
れる。

【００１５】ここに、例えば、ｎ個の抵抗の抵抗値の大
きさを２^n-1対２^n-2対２^n-3対・・・２¹対２⁰とする場
合には、ｎ個のスイッチ素子のＯＮ、ＯＦＦ状態の取り
方により、第１の外部端子と第２の外部端子との間の抵
抗値として、２ⁿ種類の抵抗値を取るようにすることが
できる。

【００１６】

【作用】本発明においては、ｎ個のスイッチ素子のそれ
ぞれは、冗長アドレス記憶回路の出力の各ビットの値に
よってＯＮ状態又はＯＦＦ状態を取る。この場合、第１
の外部端子と第２の外部端子との間の抵抗値は、ＯＦＦ
状態とされるスイッチ素子に並列に接続されている抵抗
の抵抗値を加算した値となる。

【００１７】ここに、ｎ個の抵抗の抵抗値は、ｎ個のス
イッチ素子のＯＮ、ＯＦＦ状態の取り方により、２ⁿ種
類の値を取るような値とされているので、第１の外部端
子と第２の外部端子との間の抵抗値は、冗長アドレス記
憶回路が記憶するアドレスによって固有の値を示すこと
になる。

【００１８】したがって、本発明においては、第１の外
部端子及び第２の外部端子を使用して冗長アドレス判定
回路の抵抗値を測定することにより、冗長アドレス記憶
回路に記憶されているアドレスを知ることができる。

【００１９】

【実施例】以下、図１及び図２を参照して、本発明の一
実施例について説明する。なお、図１において、図３に
対応する部分には同一符号を付し、その重複説明は省略
する。

【００２０】図１は本発明の一実施例の要部を示すブロ
ック図であり、本実施例は、図３に示す従来の半導体記
憶装置が内蔵する冗長ロウアドレス判定回路９及び冗長
コラムアドレス判定回路（図示せず）と回路構成の異な
る冗長ロウアドレス判定回路１０及び冗長コラムアドレ
ス判定回路（図示せず）を設け、その他については、図
３に示す従来の半導体記憶装置と同様に構成したもので
ある。

【００２１】ここに、冗長ロウアドレス記憶回路５及び
冗長ロウアドレス判定回路１０は、図２に示すように構
成されており、冗長ロウアドレス記憶回路５において、
１１、１２、１３はヒューズ回路である。

【００２２】また、ヒューズ回路１１、１２、１３にお
いて、１４、１５、１６は接地電圧に設定される接地
線、１７、１８、１９は抵抗、２０、２１、２２はヒュ
ーズ、２３、２４、２５は電源電圧ＶＥＥ、例えば、−
５.２［Ｖ］を供給するＶＥＥ電源線である。

【００２３】ここに、例えば、ヒューズ回路１１、１
２、１３において、それぞれ、「０」が記憶される場合
には、ヒューズ２０、２１、２２は切断されず、「１」
が記憶される場合には、ヒューズ２０、２１、２２は切
断される。

【００２４】即ち、冗長ロウアドレス記憶回路５は、冗
長ロウアドレスとして、［０、０、０］番地から［１、
１、１］番地までのいずれかのロウアドレスを記憶する
ことができるように構成されている。

【００２５】また、冗長ロウアドレス判定回路１０にお
いて、２６、２７、２８は抵抗、２９、３０、３１はそ
れぞれ冗長ロウアドレス記憶回路５を構成するヒューズ
回路１１、１２、１３の出力にＯＮ、ＯＦＦを依存させ
たスイッチ素子をなすｎＭＯＳトランジスタ、３２は冗
長ロウアドレス判定指示信号によりＯＮ、ＯＦＦが制御
されるスイッチ素子をなすｎＭＯＳトランジスタであ
る。

【００２６】ここに、抵抗２６の抵抗値は４ＫΩ、抵抗
２７の抵抗値は２ＫΩ、抵抗２８の抵抗値は１ＫΩとさ
れている。即ち、抵抗２６、２７、２８の抵抗値の大き
さは２²対２¹対２⁰とされている。

【００２７】また、ｎＭＯＳトランジスタ２９は、ｎＭ
ＯＳトランジスタ３２＝ＯＮ状態の場合において、ヒュ
ーズ２０が切断されていない場合には、ノード３４＝
「Ｌ」で、ＯＦＦ状態とされ、ヒューズ２０が切断され
ている場合には、ノード３４＝「Ｈ」で、ＯＮ状態とさ
れる。

【００２８】また、ｎＭＯＳトランジスタ３０は、ｎＭ
ＯＳトランジスタ３２＝ＯＮ状態の場合において、ヒュ
ーズ２１が切断されていない場合には、ノード３５＝
「Ｌ」で、ＯＦＦ状態とされ、ヒューズ２１が切断され
ている場合には、ノード３５＝「Ｈ」で、ＯＮ状態とさ
れる。

【００２９】また、ｎＭＯＳトランジスタ３１は、ｎＭ
ＯＳトランジスタ３２＝ＯＮ状態の場合において、ヒュ
ーズ２２が切断されていない場合には、ノード３６＝
「Ｌ」で、ＯＦＦ状態とされ、ヒューズ２２が切断され
ている場合には、ノード３６＝「Ｈ」で、ＯＮ状態とさ
れる。

【００３０】なお、ｎＭＯＳトランジスタ３２は、冗長
ロウアドレス判定指示信号＝「Ｌ」の場合には、ＯＦＦ
状態、冗長ロウアドレス判定指示信号＝「Ｈ」の場合に
は、ＯＮ状態とされる。

【００３１】この結果、本実施例においては、冗長ロウ
アドレス判定指示信号＝「Ｈ」とした場合において、ｎ
ＭＯＳトランジスタ２９、３０、３１のＯＮ、ＯＦＦ状
態の取り方によって、コラムアドレス入力端子３₂と接
地点３７との間の抵抗値、即ち、コラムアドレス入力端
子３₂と接地用の外部端子との間の抵抗値は、表１に示
すようになる。

【００３２】

【表１】

【００３３】そこで、本実施例においては、コラムアド
レス入力端子３₂と接地用の外部端子とを使用して、コ
ラムアドレス入力端子３₂と接地点３７との間の抵抗値
を測定することにより、ｎＭＯＳトランジスタ２９、３
０、３１のＯＮ、ＯＦＦ状態、即ち、ヒューズ２０、２
１、２２の切断、非切断の状況、即ち、冗長ロウアドレ
ス記憶回路５に記憶されている冗長ロウアドレスを知る
ことができる。

【００３４】このように、本実施例によれば、コラムア
ドレス入力端子３₂と接地用の外部端子とを使用して、
コラムアドレス入力端子３₂と接地点３７との間の抵抗
値を測定するという極めて簡単な方法で冗長ロウアドレ
スを判定することができるので、不良解析等に使用する
時間の短縮化を図ることができる。

【００３５】なお、図示は省略しているが、冗長コラム
アドレス判定回路についても、冗長ロウアドレス判定回
路１０と同様に構成することにより、冗長コラムアドレ
スを判定することができる。

【００３６】また、上述の実施例においては、抵抗２
６、２７、２８の抵抗値を２²対２¹対２⁰にした場合に
ついて説明したが、これら抵抗２６、２７、２８の抵抗
値は、この場合に限らず、ｎＭＯＳトランジスタ２９、
３０、３１のＯＮ、ＯＦＦ状態の取り方によって、２³
＝８種類の抵抗値を取るような値であれば良い。

【００３７】また、上述の実施例においては、ロウアド
レスが３ビットの場合について説明したが、本発明は、
ロウアドレスがｎビット（ｎ＝正の整数）の場合に広く
適用することができるものであり、この場合、冗長ロウ
アドレス記憶回路を構成するヒューズ回路をｎビットと
し、冗長ロウアドレス判定回路を構成する抵抗の抵抗値
の大きさを、例えば、２^n-1対２^n-2対２^n-3対・・・２¹
対２⁰とすれば良い。

【００３８】また、上述の実施例においては、冗長ロウ
アドレス記憶回路をヒューズ回路で構成した場合につい
て説明したが、この代わりに、不揮発性のセルや、フリ
ップフロップ回路等で冗長ロウアドレス記憶回路を構成
する場合にも本発明を適用することができる。

【００３９】

【発明の効果】以上のように、本発明によれば、外部端
子を使用して冗長アドレス判定回路の抵抗値を測定する
という極めて簡単な方法で冗長アドレス記憶回路に記憶
されている冗長アドレスを判定できるので、不良解析等
に使用する時間の短縮化を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の要部を示すブロック図であ
る。

【図２】本発明の一実施例を構成する冗長ロウアドレス
記憶回路及び冗長ロウアドレス判定回路を示す回路図で
ある。

【図３】従来の半導体記憶装置の要部を示すブロック図
である。

【符号の説明】

１ チップ本体 ２₀〜２₂ ロウアドレス入力端子 ３₀〜３₂ コラムアドレス入力端子 ４ 入力バッファ・デコーダ回路 ５ 冗長ロウアドレス記憶回路 ６ メモリセルアレイ部 ７ 出力バッファ回路 ８ データ出力端子 １０ 冗長ロウアドレス判定回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 603

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ｎビット（ｎ＝２以上の整数）のアドレス
   を記憶する冗長アドレス記憶回路の出力の各ビットにオ
   ン、オフを依存させ、冗長アドレス判定時、第１の外部
   端子と第２の外部端子との間に直列に接続されるｎ個の
   スイッチ素子と、これらｎ個のスイッチ素子のそれぞれ
   に並列に接続され、冗長アドレス判定時、これらｎ個の
   スイッチ素子のオン、オフ状態の取り方により、前記第
   １の外部端子と前記第２の外部端子との間の抵抗値とし
   て２ⁿ種類の抵抗値を取るような値とされているｎ個の
   抵抗とを備えてなる冗長アドレス判定回路を内蔵して構
   成されていることを特徴とする半導体記憶装置。
2. 【請求項２】前記ｎ個の抵抗は、その抵抗値の大きさを
   ２^n-1対２^n-2対２^n-3対・・・２¹対２⁰とされているこ
   とを特徴とする請求項１記載の半導体記憶装置。