JP3306920B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
造歩留りの向上を図るための冗長回路を備えてなる半導
体記憶装置に関する。
に伴い、チップの大型化が進んでいるが、チップが大型
化すると、製造工程時、チップ面にゴミの付着する確率
が増加し、製造歩留りが低下してしまうという問題点が
ある。
は、製造歩留りを向上させるために、冗長回路を設け、
ゴミの付着等により不良となったセルを冗長用のセルで
救済するということが行われている。
スを記憶するための冗長アドレス記憶回路が設けられる
が、不良解析等のために、この冗長アドレス記憶回路が
記憶する冗長アドレスを外部から知るための冗長アドレ
ス判定回路を内蔵させることが行われている。
3にその要部を示すようなものが知られている。図中、
1はチップ本体、20、21、22はロウアドレスが入力
されるロウアドレス入力端子、30、31、32はコラム
アドレスが入力されるコラムアドレス入力端子である。
5は冗長されたロウアドレスを記憶する冗長ロウアドレ
ス記憶回路、6はメモリセルが配列されてなるメモリセ
ルアレイ部である。
出されたデータを外部に出力するための出力バッファ回
路、8はデータ出力端子、9は冗長ロウアドレス記憶回
路5が記憶する冗長ロウアドレスを外部から知るための
冗長ロウアドレス判定回路である。
るための冗長コラムアドレス記憶回路及び冗長されてい
るコラムアドレスを判定するための冗長コラムアドレス
判定回路は、その図示を省略している。
冗長判定指示信号と、ロウアドレス入力端子20〜22に
ロウアドレスを入力した場合の冗長用のワード線のレベ
ルとの論理を取ることにより、入力されたロウアドレス
が冗長されているロウアドレスであるか否かを判定し、
その判定結果を、コラムアドレス入力端子32に出力す
るように構成されている。
は、冗長ロウアドレスを判定する場合には、ロウアドレ
ス入力端子20〜22にロウアドレスを0番地から順にイ
ンクリメントして入力していく必要がある。
す従来の半導体記憶装置においては、ロウアドレスを0
番地から順にインクリメントして入力していかないと、
冗長ロウアドレスを判定することができず、冗長ロウア
ドレスを判定するための手順が煩雑であるという問題点
があった。
アドレス判定回路についても、コラムアドレスを0番地
から順にインクリメントして入力していかないと、冗長
コラムアドレスを判定することができないように構成さ
れており、冗長コラムアドレスを判定するための手順が
煩雑であるという問題点があった。
方法で冗長アドレスを判定し、不良解析等に使用する時
間の短縮化を図ることができるようにした冗長アドレス
判定回路を内蔵した半導体記憶装置を提供することを目
的とする。
装置は、nビット(n=2以上の整数)のアドレスを記
憶する冗長アドレス記憶回路の出力の各ビットにオン、
オフを依存させ、冗長アドレス判定時、第1の外部端子
と第2の外部端子との間に直列に接続されるn個のスイ
ッチ素子と、これらn個のスイッチ素子のそれぞれに並
列に接続され、冗長アドレス判定時、これらn個のスイ
ッチ素子のオン、オフ状態の取り方により、前記第1の
外部端子と前記第2の外部端子との間の抵抗値として2
n種類の抵抗値を取るような値とされているn個の抵抗
とを備えてなる冗長アドレス判定回路を内蔵して構成さ
れる。
きさを2n-1対2n-2対2n-3対・・・21対20とする場
合には、n個のスイッチ素子のON、OFF状態の取り
方により、第1の外部端子と第2の外部端子との間の抵
抗値として、2n種類の抵抗値を取るようにすることが
できる。
ぞれは、冗長アドレス記憶回路の出力の各ビットの値に
よってON状態又はOFF状態を取る。この場合、第1
の外部端子と第2の外部端子との間の抵抗値は、OFF
状態とされるスイッチ素子に並列に接続されている抵抗
の抵抗値を加算した値となる。
イッチ素子のON、OFF状態の取り方により、2n種
類の値を取るような値とされているので、第1の外部端
子と第2の外部端子との間の抵抗値は、冗長アドレス記
憶回路が記憶するアドレスによって固有の値を示すこと
になる。
部端子及び第2の外部端子を使用して冗長アドレス判定
回路の抵抗値を測定することにより、冗長アドレス記憶
回路に記憶されているアドレスを知ることができる。
実施例について説明する。なお、図1において、図3に
対応する部分には同一符号を付し、その重複説明は省略
する。
ック図であり、本実施例は、図3に示す従来の半導体記
憶装置が内蔵する冗長ロウアドレス判定回路9及び冗長
コラムアドレス判定回路(図示せず)と回路構成の異な
る冗長ロウアドレス判定回路10及び冗長コラムアドレ
ス判定回路(図示せず)を設け、その他については、図
3に示す従来の半導体記憶装置と同様に構成したもので
ある。
冗長ロウアドレス判定回路10は、図2に示すように構
成されており、冗長ロウアドレス記憶回路5において、
11、12、13はヒューズ回路である。
いて、14、15、16は接地電圧に設定される接地
線、17、18、19は抵抗、20、21、22はヒュ
ーズ、23、24、25は電源電圧VEE、例えば、−
5.2[V]を供給するVEE電源線である。
2、13において、それぞれ、「0」が記憶される場合
には、ヒューズ20、21、22は切断されず、「1」
が記憶される場合には、ヒューズ20、21、22は切
断される。
長ロウアドレスとして、[0、0、0]番地から[1、
1、1]番地までのいずれかのロウアドレスを記憶する
ことができるように構成されている。
いて、26、27、28は抵抗、29、30、31はそ
れぞれ冗長ロウアドレス記憶回路5を構成するヒューズ
回路11、12、13の出力にON、OFFを依存させ
たスイッチ素子をなすnMOSトランジスタ、32は冗
長ロウアドレス判定指示信号によりON、OFFが制御
されるスイッチ素子をなすnMOSトランジスタであ
る。
27の抵抗値は2KΩ、抵抗28の抵抗値は1KΩとさ
れている。即ち、抵抗26、27、28の抵抗値の大き
さは22対21対20とされている。
OSトランジスタ32=ON状態の場合において、ヒュ
ーズ20が切断されていない場合には、ノード34=
「L」で、OFF状態とされ、ヒューズ20が切断され
ている場合には、ノード34=「H」で、ON状態とさ
れる。
OSトランジスタ32=ON状態の場合において、ヒュ
ーズ21が切断されていない場合には、ノード35=
「L」で、OFF状態とされ、ヒューズ21が切断され
ている場合には、ノード35=「H」で、ON状態とさ
れる。
OSトランジスタ32=ON状態の場合において、ヒュ
ーズ22が切断されていない場合には、ノード36=
「L」で、OFF状態とされ、ヒューズ22が切断され
ている場合には、ノード36=「H」で、ON状態とさ
れる。
ロウアドレス判定指示信号=「L」の場合には、OFF
状態、冗長ロウアドレス判定指示信号=「H」の場合に
は、ON状態とされる。
アドレス判定指示信号=「H」とした場合において、n
MOSトランジスタ29、30、31のON、OFF状
態の取り方によって、コラムアドレス入力端子32と接
地点37との間の抵抗値、即ち、コラムアドレス入力端
子32と接地用の外部端子との間の抵抗値は、表1に示
すようになる。
レス入力端子32と接地用の外部端子とを使用して、コ
ラムアドレス入力端子32と接地点37との間の抵抗値
を測定することにより、nMOSトランジスタ29、3
0、31のON、OFF状態、即ち、ヒューズ20、2
1、22の切断、非切断の状況、即ち、冗長ロウアドレ
ス記憶回路5に記憶されている冗長ロウアドレスを知る
ことができる。
ドレス入力端子32と接地用の外部端子とを使用して、
コラムアドレス入力端子32と接地点37との間の抵抗
値を測定するという極めて簡単な方法で冗長ロウアドレ
スを判定することができるので、不良解析等に使用する
時間の短縮化を図ることができる。
アドレス判定回路についても、冗長ロウアドレス判定回
路10と同様に構成することにより、冗長コラムアドレ
スを判定することができる。
6、27、28の抵抗値を22対21対20にした場合に
ついて説明したが、これら抵抗26、27、28の抵抗
値は、この場合に限らず、nMOSトランジスタ29、
30、31のON、OFF状態の取り方によって、23
=8種類の抵抗値を取るような値であれば良い。
レスが3ビットの場合について説明したが、本発明は、
ロウアドレスがnビット(n=正の整数)の場合に広く
適用することができるものであり、この場合、冗長ロウ
アドレス記憶回路を構成するヒューズ回路をnビットと
し、冗長ロウアドレス判定回路を構成する抵抗の抵抗値
の大きさを、例えば、2n-1対2n-2対2n-3対・・・21
対20とすれば良い。
アドレス記憶回路をヒューズ回路で構成した場合につい
て説明したが、この代わりに、不揮発性のセルや、フリ
ップフロップ回路等で冗長ロウアドレス記憶回路を構成
する場合にも本発明を適用することができる。
子を使用して冗長アドレス判定回路の抵抗値を測定する
という極めて簡単な方法で冗長アドレス記憶回路に記憶
されている冗長アドレスを判定できるので、不良解析等
に使用する時間の短縮化を図ることができる。
る。
記憶回路及び冗長ロウアドレス判定回路を示す回路図で
ある。
である。
Claims (2)
- 【請求項1】nビット(n=2以上の整数)のアドレス
を記憶する冗長アドレス記憶回路の出力の各ビットにオ
ン、オフを依存させ、冗長アドレス判定時、第1の外部
端子と第2の外部端子との間に直列に接続されるn個の
スイッチ素子と、これらn個のスイッチ素子のそれぞれ
に並列に接続され、冗長アドレス判定時、これらn個の
スイッチ素子のオン、オフ状態の取り方により、前記第
1の外部端子と前記第2の外部端子との間の抵抗値とし
て2n種類の抵抗値を取るような値とされているn個の
抵抗とを備えてなる冗長アドレス判定回路を内蔵して構
成されていることを特徴とする半導体記憶装置。 - 【請求項2】前記n個の抵抗は、その抵抗値の大きさを
2n-1対2n-2対2n-3対・・・21対20とされているこ
とを特徴とする請求項1記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24830792A JP3306920B2 (ja) | 1992-09-17 | 1992-09-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24830792A JP3306920B2 (ja) | 1992-09-17 | 1992-09-17 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06103796A JPH06103796A (ja) | 1994-04-15 |
JP3306920B2 true JP3306920B2 (ja) | 2002-07-24 |
Family
ID=17176133
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24830792A Expired - Lifetime JP3306920B2 (ja) | 1992-09-17 | 1992-09-17 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3306920B2 (ja) |
-
1992
- 1992-09-17 JP JP24830792A patent/JP3306920B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH06103796A (ja) | 1994-04-15 |
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