JP3821992B2 - 半導体メモリ装置の冗長デコーダイネイブル回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）に関するものであり、より詳しくは、欠陥セルを代替する冗長セルのワードラインやビットラインを選択するための冗長デコーダ回路（ｒｅｄｕｎｄａｎｃｙ ｄｅｃｏｄｅｒ ｃｉｒｃｕｉｔ）をイネイブルさせる冗長デコーダイネイブル回路（ｒｅｄｕｎｄａｎｃｙ ｄｅｃｏｄｅｒ ｅｎａｂｌｅ ｃｉｒｃｕｉｔ）に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置を製造するとき、高い収率（ｙｉｅｌｄ ｒａｔｅ）を得るため多くの方法を研究している。一般に半導体メモリ装置が幾つの欠陥メモリセル、単に１つの欠陥セルだけを有してもそのメモリ装置は、製品で出荷することができない。高集積半導体メモリ装置の製造のとき、欠陥セルが発生する確率は相対的に低い集積率を有する装置の製造時の確率よりもっと高い。即ち、メモリ装置が高集積化されれば高集積化されるほどそれの製造工程上には多くの問題点が随伴されて収率がさらに低下する。このように、メモリ装置の高集積化による収率低下を改善するためいろいろ試みが進行中である。
【０００３】
収率を高くなるためには、メモリ装置の製造過程において、できるだけ欠陥セルの発生を抑制することができるように製造工程を改善することが一番望ましいが、このような努力には限界がある。従って、収率改善のためのいろいろの他の技術が提案されている。これらのうち、メモリ装置の構造（ｃｏｎｓｔｒｕｃｔｉｏｎ）を改良して製造過程で発生した欠陥領域を訂正（ｒｅｐａｉｒ）する技術がある。
【０００４】
構造改良技術として、よく知られたものが冗長技術である。この技術によると、メモリ装置には、２進データ（ｂｉｎａｒｙ ｄａｔａ）の貯蔵のための主メモリセルアレー（ｍａｉｎ ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）と共にそれの各行と各列上の欠陥セルを代替するための冗長メモリセルのアレー（ｒｅｄｕｎｄａｎｔ ｍｅｍｏｒｙ ｃｅｌｌｓ ａｒｒａｙ）が提供される。各冗長セルは、各冗長ワード及びビットライン（ｒｅｄｕｎｄａｎｔ ｗｏｒｄ ａｎｄｂｉｔ ｌｉｎｅｓ）に接続される。主メモリセルアレーの検査過程で、数乃至数千の欠陥セルが発見されたら、これらは冗長メモリセルによって代替される。これによって、全体チップ（ｃｈｉｐ）は欠陥のない製品で出荷される。
【０００５】
通常的に、主セルアレーの行（ｒｏｗｓ）上に存在する欠陥セルを代替するための冗長セルアレーは、行冗長アレー（ｒｏｗｒｅｄｕｎｄａｎｃｙ ａｒｒａｙ）と呼ばれ、それの列（ｃｏｌｕｍｎ）上に存在する欠陥セルを代替するための冗長セルアレーは、列冗長アレー（ｃｏｌｕｍｎ ｒｅｄｕｎｄａｎｃｙ ａｒｒａｙ）と呼ばれる。欠陥メモリセルを冗長セルに代替するためには、欠陥セルの位置情報、即ち訂正アドレス（ｒｅｐａｉｒ ａｄｄｒｅｓｓ）を貯蔵するための回路と、外部から入力されたアドレスが訂正アドレスと一致するかを検査する回路が必要である。このような回路と上述の冗長セルアレーは、一般に冗長回路と呼ばれる。行冗長回路は、任意の行アドレスを解読（ｄｅｃｏｄｉｎｇ）してそのアドレスが貯蔵された訂正行アドレスと一致するとき、欠陥領域を冗長セルアレーの対応する行領域に代替する機能を行う。列冗長回路（ｃｏｌｕｍｎｒｅｄｕｎｄａｎｃｙ ｃｉｒｃｕｉｔ）も上述のような行冗長回路と同じように、列アドレスと貯蔵された訂正列アドレスを比較して欠陥を有する主セルアレーの列領域を冗長セルアレーに対応する列領域に各々代替する機能をする。
【０００６】
図１は、冗長デコーダイネイブル回路及び冗長デコーダ回路の構成を示す図面として、冗長デコーダ回路２００は、訂正アドレスを貯蔵し、行又は列アドレスが訂正アドレスと一致するかを区別するようになる。冗長デコーダ回路のうち、行冗長回路では、冗長ワードラインを駆動し、列冗長回路では、冗長デコーダ回路２００が冗長ビットライン対を選択するための列選択ラインを駆動する。冗長デコーダ回路２００は、複数のヒューズを具える。一般に冗長デコーダ回路２００を具える半導体メモリ装置は、欠陥セルを訂正する場合にヒューズは切断されるが、欠陥セルの訂正が不必要な場合には切断されない。具体的には、冗長デコーダイネイブル回路１００は、マスタヒューズＦｍを具え、図示されなかったが、冗長デコーダ回路２００は、行アドレス（列アドレス）２倍に該当するデコーディング用ヒューズを含んでいる。ヒューズのうち、マスタヒューズＦｍは訂正動作時切断され−ＲＣＳｘを印加して一定電圧レベルにプレチャージさせて欠陥セルに対応される行／列アドレス信号ＲＡ０、ＲＡ１、…、ＲＡｉによってデコーディング用ヒューズＦｄ０、Ｆｄ０’、Ｆｄ１、Ｆｄ１’、Ｆｄｉ、…、Ｆｄｉ’を切断して冗長ワードラインやビットラインを選択するようになる。しかし訂正動作時にヒューズが不完全に切断されると、欠陥セルを冗長セルに代替できない場合が発生するようになる。
【０００７】
【発明が解決しようとする課題】
従って、本発明の目的は、ヒューズの切断が不完全であっても安定的に欠陥セルを冗長セルに代替できる冗長デコーダ回路及び冗長デコーダイネイブル回路を提供することである。
【０００８】
【課題を解決するための手段】
上述の目的を達成するための１特徴によると、欠陥セルを訂正するための冗長イネイブル回路及び冗長デコーダ回路を具える半導体メモリ装置において、冗長イネイブル回路は、第１ヒューズを有し、電源電圧を分圧した第１レベルの第１分圧を発生し、冗長動作が要求されるとき、第１ヒューズが切断されて第１レベルよりも低い第２レベルの第１分圧を発生する第１分圧回路と、第２ヒューズを有し、電源電圧を分圧して電源電圧と第２レベルとの間の第３レベルを有する第２分圧を発生し、第２ヒューズが切断されるとき、第３レベルよりも高い第４レベルの第２分圧を発生する第２分圧回路と、第１及び第２分圧を比較した結果として比較信号を発生する比較回路とを含み、冗長デコーダ回路は、第１ヒューズ切断時、出力される比較信号によって活性化される。
【０００９】
この望ましい態様において、第１分圧回路は、第１分圧が出力される第１ノードと、一端に電源電圧が印加される第１ヒューズと、第１ヒューズの他端と第１ノードとの間に連結される第１抵抗と、第１ノードと接地電位との間に連結される第２抵抗とを含む。
【００１０】
この望ましい態様において、第２分圧回路は、第２分圧が出力される第２ノードと、一端が電源電圧を受け、他端が第２ノードに接続される第３抵抗と、一端が第２ノードに接続される第４抵抗と、第４抵抗の他端と接地電位との間に連結される第２ヒューズとを含む。
【００１１】
この望ましい態様において、第２分圧が第１分圧より大きいとき、冗長デコーダ回路を活性化させる。
【００１２】
この望ましい態様において、比較回路は、第１分圧及び第２分圧を比較して比較信号を発生する差動増幅回路と、比較信号を電源電圧レベルに駆動するための駆動回路とを含む。
【００１３】
このような回路によって冗長デコーダイネイブル回路のヒューズが不安定に切断されても欠陥セルを冗長セルに代替できる。
【００１４】
【発明の実施の形態】
図２は、本発明の実施形態による冗長デコーダイネイブル回路の構成を詳細に示す回路図である。
図２を参照すると、冗長回路は、図面に図示されなかったが、冗長セルアレーと、訂正アドレスを貯蔵し、行又は列アドレスが訂正アドレスと一致するかを検査する冗長デコーダ回路とこれをイネイブルさせるための冗長デコーダイネイブル回路で構成される。
【００１５】
冗長デコーダイネイブル回路１００は、電源電圧ＶＣＣと接地電圧ＶＳＳを受け、これを一定比率で分配して第１分圧を出力する第１分圧回路１２０、電源電圧ＶＣＣと接地電圧ＶＳＳを受けて一定比率に分配して第２分圧を出力する第２分圧回路１４０と、第１及び第２分圧を比較するための比較回路１６０を含み、比較回路１６０は、第１及び第２分圧が入力される差動増幅器１６０ａ（ｄｉｆｆｅｒｅｎｔｉａｌ ａｍｐｌｉｆｉｅｒ）と差動増幅器１６０ａの出力を電源電圧、又は接地電圧レベルに駆動するための駆動回路１６０ｂを含む。
【００１６】
第１分圧回路１２０は、電源電圧ＶＣＣ及び接地電圧ＶＳＳを受けるための第１電源端子１及び第２電源端子２との間に直列に接続される抵抗Ｒ１、Ｒ２と第１マスタヒューズＦｍ１を具えている。第２分圧回路１４０は、第１電源端子１及び第２電源端子２との間に直列に接続される抵抗Ｒ３、Ｒ４と第２マスタヒューズＦｍ２を具えている。比較回路１６０の差動増幅器１６０ａは、ＰＭＯＳトランジスター１６１、１６２とＮＭＯＳトランジスター１６３〜１６６を含む。駆動回路１６０ｂは、差動増幅器１６０ａの出力端と冗長デコーダ回路２００入力端との間に直列に連結されるインバータ１６７、１６８で構成される。
【００１７】
図３は、冗長デコーダの回路の構成を詳細に示す回路図として、複数のデコーディングヒューズＦｄ０、Ｆｄ０’〜Ｆｄｉ、Ｆｄｉ’とアドレスデコーディング信号Ａ０、Ａ０’〜Ａｉ、Ａｉ’に応じてオン／オフされるＮＭＯＳトランジスター２０４で構成され、欠陥セルの訂正が必要な場合にはデコーディングヒューズＦｄ０、Ｆｄ０’〜Ｆｄｉ、Ｆｄｉ’が切断されるが、欠陥セルの訂正が不必要な場合には切断されない。
【００１８】
以下、上述のような構成を有する冗長デコーダイネイブル回路と冗長デコーダ回路の動作を詳細に説明する。
【００１９】
図４（ａ）は、比較回路入力ノードの電圧レベルを示す図面であり、図４（ｂ）は、冗長デコーダイネイブル回路の出力信号電圧レベルを示す図面である。
【００２０】
第１及び第２分圧回路１２０、１４０のヒューズＦｍ１、Ｆｍ２は切断されないし、その結果抵抗比によって分配された電圧を比較回路１６０内の差動増幅器１６０ａの第１入力ノードＡと第２入力ノードＢに入力する。このとき、第２入力ノードＡに印加される分配電圧が第１入力ノードＢに印加される分配電圧より低くなるように抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の値を調節する。比較回路の差動増幅器１６０ａに入力される分配電圧は電圧分配原理によってＶＣＣによって線形的に増加するため工程上の抵抗に変化が発生しても図４（ａ）のようにＡとＢの大小は、そのまま維持される。
【００２１】
上述のような構成を有する差動増幅器１６０ａから高レベルの比較信号が発生されると、これは駆動回路１６０ｂに入力される。駆動回路１６０ｂは、インバータ１６７、１６８を通して高レベルの比較信号を電源電圧レベルに駆動させ、これは冗長デコーダ回路２００に伝達される。冗長デコーダ回路２００は、駆動回路１６０ｂから高レベルの信号が印加されたＰＭＯＳトランジスター２０２がターンオフされることによって、待機状態（ｓｔａｎｄ ｂｙ ｓｔａｔｅ）を維持するようになる。
【００２２】
欠陥セルを冗長セルに代替するための訂正動作を行おうとすると、冗長デコーダイネイブル回路１００のマスタヒューズＦｍ１、Ｆｍ２のうち、Ｆｍ１が切断される。その結果ＡノードとＢノードとの電圧レベルの大きさが変わる。このとき、マスタヒューズＦｍ１が不完全に切断されても、ＡノードとＢノードとの大小が変わるほどの抵抗値を有していると、比較信号は低レベルに遷移するようになる。比較信号は、インバータ１６７、１６８を通して接地電圧レベルに増幅された後、冗長デコーダ回路のＰＭＯＳトランジスター２０２のゲートに入力される。
【００２３】
冗長デコーダ回路２００のノードＮ１は、低レベルに活性化される−ＲＣＳｘを印加されるＰＭＯＳトランジスター２０１と駆動回路１６０ｂの出力端に接続されるＰＭＯＳトランジスター２０２が、ターンオンされることによって高レベルにチャージされる。そしてチップ内に欠陥セルが全然存在しないと、ヒューズは切断されず、ＮＭＯＳトランジスター２０４がターンオンされてノードＮ１を接地電圧レベルにディスチャージさせる。これと反対にチップ内に欠陥セルが１つでも存在すると、デコーディングヒューズＦｄｉは切断され、Ｎ１は高レベルをそのまま維持するようになる。
【００２４】
マスタヒューズが不完全に切断されても比較回路の入力端の電圧を変えることができるほどの抵抗値を有するようになると、これは駆動回路１６０ｂを通して冗長デコーダ回路２００をイネイブルさせることができる。
【００２５】
【発明の効果】
従って、本発明による冗長デコーダイネイブル回路のマスタヒューズが不完全に切断されても冗長デコーダ回路を十分に活性化させることができる。
【図面の簡単な説明】
【図１】 従来技術による冗長デコーダイネブル回路及び冗長デコーダ回路のブロック図である。
【図２】 本発明の実施形態による冗長デコーダイネイブル回路の回路図である。
【図３】 冗長デコーダ回路の詳細回路図である。
【図４】 （ａ）は、図２の比較回路の入力電圧レベルを比較して示す図面であり、（ｂ）は、マスタヒューズ切断による冗長デコーダイネイブル回路の出力を示す図面である。
【図５】 マスタヒューズ切断による冗長デコーダイネイブル回路の出力を示す図面である。
【符号の説明】
１００：冗長デコーダイネイブル回路
２００：冗長デコーダ回路
【発明の属する技術分野】
本発明は、半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）に関するものであり、より詳しくは、欠陥セルを代替する冗長セルのワードラインやビットラインを選択するための冗長デコーダ回路（ｒｅｄｕｎｄａｎｃｙ ｄｅｃｏｄｅｒ ｃｉｒｃｕｉｔ）をイネイブルさせる冗長デコーダイネイブル回路（ｒｅｄｕｎｄａｎｃｙ ｄｅｃｏｄｅｒ ｅｎａｂｌｅ ｃｉｒｃｕｉｔ）に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置を製造するとき、高い収率（ｙｉｅｌｄ ｒａｔｅ）を得るため多くの方法を研究している。一般に半導体メモリ装置が幾つの欠陥メモリセル、単に１つの欠陥セルだけを有してもそのメモリ装置は、製品で出荷することができない。高集積半導体メモリ装置の製造のとき、欠陥セルが発生する確率は相対的に低い集積率を有する装置の製造時の確率よりもっと高い。即ち、メモリ装置が高集積化されれば高集積化されるほどそれの製造工程上には多くの問題点が随伴されて収率がさらに低下する。このように、メモリ装置の高集積化による収率低下を改善するためいろいろ試みが進行中である。
【０００３】
収率を高くなるためには、メモリ装置の製造過程において、できるだけ欠陥セルの発生を抑制することができるように製造工程を改善することが一番望ましいが、このような努力には限界がある。従って、収率改善のためのいろいろの他の技術が提案されている。これらのうち、メモリ装置の構造（ｃｏｎｓｔｒｕｃｔｉｏｎ）を改良して製造過程で発生した欠陥領域を訂正（ｒｅｐａｉｒ）する技術がある。
【０００４】
構造改良技術として、よく知られたものが冗長技術である。この技術によると、メモリ装置には、２進データ（ｂｉｎａｒｙ ｄａｔａ）の貯蔵のための主メモリセルアレー（ｍａｉｎ ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）と共にそれの各行と各列上の欠陥セルを代替するための冗長メモリセルのアレー（ｒｅｄｕｎｄａｎｔ ｍｅｍｏｒｙ ｃｅｌｌｓ ａｒｒａｙ）が提供される。各冗長セルは、各冗長ワード及びビットライン（ｒｅｄｕｎｄａｎｔ ｗｏｒｄ ａｎｄｂｉｔ ｌｉｎｅｓ）に接続される。主メモリセルアレーの検査過程で、数乃至数千の欠陥セルが発見されたら、これらは冗長メモリセルによって代替される。これによって、全体チップ（ｃｈｉｐ）は欠陥のない製品で出荷される。
【０００５】
通常的に、主セルアレーの行（ｒｏｗｓ）上に存在する欠陥セルを代替するための冗長セルアレーは、行冗長アレー（ｒｏｗｒｅｄｕｎｄａｎｃｙ ａｒｒａｙ）と呼ばれ、それの列（ｃｏｌｕｍｎ）上に存在する欠陥セルを代替するための冗長セルアレーは、列冗長アレー（ｃｏｌｕｍｎ ｒｅｄｕｎｄａｎｃｙ ａｒｒａｙ）と呼ばれる。欠陥メモリセルを冗長セルに代替するためには、欠陥セルの位置情報、即ち訂正アドレス（ｒｅｐａｉｒ ａｄｄｒｅｓｓ）を貯蔵するための回路と、外部から入力されたアドレスが訂正アドレスと一致するかを検査する回路が必要である。このような回路と上述の冗長セルアレーは、一般に冗長回路と呼ばれる。行冗長回路は、任意の行アドレスを解読（ｄｅｃｏｄｉｎｇ）してそのアドレスが貯蔵された訂正行アドレスと一致するとき、欠陥領域を冗長セルアレーの対応する行領域に代替する機能を行う。列冗長回路（ｃｏｌｕｍｎｒｅｄｕｎｄａｎｃｙ ｃｉｒｃｕｉｔ）も上述のような行冗長回路と同じように、列アドレスと貯蔵された訂正列アドレスを比較して欠陥を有する主セルアレーの列領域を冗長セルアレーに対応する列領域に各々代替する機能をする。
【０００６】
図１は、冗長デコーダイネイブル回路及び冗長デコーダ回路の構成を示す図面として、冗長デコーダ回路２００は、訂正アドレスを貯蔵し、行又は列アドレスが訂正アドレスと一致するかを区別するようになる。冗長デコーダ回路のうち、行冗長回路では、冗長ワードラインを駆動し、列冗長回路では、冗長デコーダ回路２００が冗長ビットライン対を選択するための列選択ラインを駆動する。冗長デコーダ回路２００は、複数のヒューズを具える。一般に冗長デコーダ回路２００を具える半導体メモリ装置は、欠陥セルを訂正する場合にヒューズは切断されるが、欠陥セルの訂正が不必要な場合には切断されない。具体的には、冗長デコーダイネイブル回路１００は、マスタヒューズＦｍを具え、図示されなかったが、冗長デコーダ回路２００は、行アドレス（列アドレス）２倍に該当するデコーディング用ヒューズを含んでいる。ヒューズのうち、マスタヒューズＦｍは訂正動作時切断され−ＲＣＳｘを印加して一定電圧レベルにプレチャージさせて欠陥セルに対応される行／列アドレス信号ＲＡ０、ＲＡ１、…、ＲＡｉによってデコーディング用ヒューズＦｄ０、Ｆｄ０’、Ｆｄ１、Ｆｄ１’、Ｆｄｉ、…、Ｆｄｉ’を切断して冗長ワードラインやビットラインを選択するようになる。しかし訂正動作時にヒューズが不完全に切断されると、欠陥セルを冗長セルに代替できない場合が発生するようになる。
【０００７】
【発明が解決しようとする課題】
従って、本発明の目的は、ヒューズの切断が不完全であっても安定的に欠陥セルを冗長セルに代替できる冗長デコーダ回路及び冗長デコーダイネイブル回路を提供することである。
【０００８】
【課題を解決するための手段】
上述の目的を達成するための１特徴によると、欠陥セルを訂正するための冗長イネイブル回路及び冗長デコーダ回路を具える半導体メモリ装置において、冗長イネイブル回路は、第１ヒューズを有し、電源電圧を分圧した第１レベルの第１分圧を発生し、冗長動作が要求されるとき、第１ヒューズが切断されて第１レベルよりも低い第２レベルの第１分圧を発生する第１分圧回路と、第２ヒューズを有し、電源電圧を分圧して電源電圧と第２レベルとの間の第３レベルを有する第２分圧を発生し、第２ヒューズが切断されるとき、第３レベルよりも高い第４レベルの第２分圧を発生する第２分圧回路と、第１及び第２分圧を比較した結果として比較信号を発生する比較回路とを含み、冗長デコーダ回路は、第１ヒューズ切断時、出力される比較信号によって活性化される。
【０００９】
この望ましい態様において、第１分圧回路は、第１分圧が出力される第１ノードと、一端に電源電圧が印加される第１ヒューズと、第１ヒューズの他端と第１ノードとの間に連結される第１抵抗と、第１ノードと接地電位との間に連結される第２抵抗とを含む。
【００１０】
この望ましい態様において、第２分圧回路は、第２分圧が出力される第２ノードと、一端が電源電圧を受け、他端が第２ノードに接続される第３抵抗と、一端が第２ノードに接続される第４抵抗と、第４抵抗の他端と接地電位との間に連結される第２ヒューズとを含む。
【００１１】
この望ましい態様において、第２分圧が第１分圧より大きいとき、冗長デコーダ回路を活性化させる。
【００１２】
この望ましい態様において、比較回路は、第１分圧及び第２分圧を比較して比較信号を発生する差動増幅回路と、比較信号を電源電圧レベルに駆動するための駆動回路とを含む。
【００１３】
このような回路によって冗長デコーダイネイブル回路のヒューズが不安定に切断されても欠陥セルを冗長セルに代替できる。
【００１４】
【発明の実施の形態】
図２は、本発明の実施形態による冗長デコーダイネイブル回路の構成を詳細に示す回路図である。
図２を参照すると、冗長回路は、図面に図示されなかったが、冗長セルアレーと、訂正アドレスを貯蔵し、行又は列アドレスが訂正アドレスと一致するかを検査する冗長デコーダ回路とこれをイネイブルさせるための冗長デコーダイネイブル回路で構成される。
【００１５】
冗長デコーダイネイブル回路１００は、電源電圧ＶＣＣと接地電圧ＶＳＳを受け、これを一定比率で分配して第１分圧を出力する第１分圧回路１２０、電源電圧ＶＣＣと接地電圧ＶＳＳを受けて一定比率に分配して第２分圧を出力する第２分圧回路１４０と、第１及び第２分圧を比較するための比較回路１６０を含み、比較回路１６０は、第１及び第２分圧が入力される差動増幅器１６０ａ（ｄｉｆｆｅｒｅｎｔｉａｌ ａｍｐｌｉｆｉｅｒ）と差動増幅器１６０ａの出力を電源電圧、又は接地電圧レベルに駆動するための駆動回路１６０ｂを含む。
【００１６】
第１分圧回路１２０は、電源電圧ＶＣＣ及び接地電圧ＶＳＳを受けるための第１電源端子１及び第２電源端子２との間に直列に接続される抵抗Ｒ１、Ｒ２と第１マスタヒューズＦｍ１を具えている。第２分圧回路１４０は、第１電源端子１及び第２電源端子２との間に直列に接続される抵抗Ｒ３、Ｒ４と第２マスタヒューズＦｍ２を具えている。比較回路１６０の差動増幅器１６０ａは、ＰＭＯＳトランジスター１６１、１６２とＮＭＯＳトランジスター１６３〜１６６を含む。駆動回路１６０ｂは、差動増幅器１６０ａの出力端と冗長デコーダ回路２００入力端との間に直列に連結されるインバータ１６７、１６８で構成される。
【００１７】
図３は、冗長デコーダの回路の構成を詳細に示す回路図として、複数のデコーディングヒューズＦｄ０、Ｆｄ０’〜Ｆｄｉ、Ｆｄｉ’とアドレスデコーディング信号Ａ０、Ａ０’〜Ａｉ、Ａｉ’に応じてオン／オフされるＮＭＯＳトランジスター２０４で構成され、欠陥セルの訂正が必要な場合にはデコーディングヒューズＦｄ０、Ｆｄ０’〜Ｆｄｉ、Ｆｄｉ’が切断されるが、欠陥セルの訂正が不必要な場合には切断されない。
【００１８】
以下、上述のような構成を有する冗長デコーダイネイブル回路と冗長デコーダ回路の動作を詳細に説明する。
【００１９】
図４（ａ）は、比較回路入力ノードの電圧レベルを示す図面であり、図４（ｂ）は、冗長デコーダイネイブル回路の出力信号電圧レベルを示す図面である。
【００２０】
第１及び第２分圧回路１２０、１４０のヒューズＦｍ１、Ｆｍ２は切断されないし、その結果抵抗比によって分配された電圧を比較回路１６０内の差動増幅器１６０ａの第１入力ノードＡと第２入力ノードＢに入力する。このとき、第２入力ノードＡに印加される分配電圧が第１入力ノードＢに印加される分配電圧より低くなるように抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の値を調節する。比較回路の差動増幅器１６０ａに入力される分配電圧は電圧分配原理によってＶＣＣによって線形的に増加するため工程上の抵抗に変化が発生しても図４（ａ）のようにＡとＢの大小は、そのまま維持される。
【００２１】
上述のような構成を有する差動増幅器１６０ａから高レベルの比較信号が発生されると、これは駆動回路１６０ｂに入力される。駆動回路１６０ｂは、インバータ１６７、１６８を通して高レベルの比較信号を電源電圧レベルに駆動させ、これは冗長デコーダ回路２００に伝達される。冗長デコーダ回路２００は、駆動回路１６０ｂから高レベルの信号が印加されたＰＭＯＳトランジスター２０２がターンオフされることによって、待機状態（ｓｔａｎｄ ｂｙ ｓｔａｔｅ）を維持するようになる。
【００２２】
欠陥セルを冗長セルに代替するための訂正動作を行おうとすると、冗長デコーダイネイブル回路１００のマスタヒューズＦｍ１、Ｆｍ２のうち、Ｆｍ１が切断される。その結果ＡノードとＢノードとの電圧レベルの大きさが変わる。このとき、マスタヒューズＦｍ１が不完全に切断されても、ＡノードとＢノードとの大小が変わるほどの抵抗値を有していると、比較信号は低レベルに遷移するようになる。比較信号は、インバータ１６７、１６８を通して接地電圧レベルに増幅された後、冗長デコーダ回路のＰＭＯＳトランジスター２０２のゲートに入力される。
【００２３】
冗長デコーダ回路２００のノードＮ１は、低レベルに活性化される−ＲＣＳｘを印加されるＰＭＯＳトランジスター２０１と駆動回路１６０ｂの出力端に接続されるＰＭＯＳトランジスター２０２が、ターンオンされることによって高レベルにチャージされる。そしてチップ内に欠陥セルが全然存在しないと、ヒューズは切断されず、ＮＭＯＳトランジスター２０４がターンオンされてノードＮ１を接地電圧レベルにディスチャージさせる。これと反対にチップ内に欠陥セルが１つでも存在すると、デコーディングヒューズＦｄｉは切断され、Ｎ１は高レベルをそのまま維持するようになる。
【００２４】
マスタヒューズが不完全に切断されても比較回路の入力端の電圧を変えることができるほどの抵抗値を有するようになると、これは駆動回路１６０ｂを通して冗長デコーダ回路２００をイネイブルさせることができる。
【００２５】
【発明の効果】
従って、本発明による冗長デコーダイネイブル回路のマスタヒューズが不完全に切断されても冗長デコーダ回路を十分に活性化させることができる。
【図面の簡単な説明】
【図１】 従来技術による冗長デコーダイネブル回路及び冗長デコーダ回路のブロック図である。
【図２】 本発明の実施形態による冗長デコーダイネイブル回路の回路図である。
【図３】 冗長デコーダ回路の詳細回路図である。
【図４】 （ａ）は、図２の比較回路の入力電圧レベルを比較して示す図面であり、（ｂ）は、マスタヒューズ切断による冗長デコーダイネイブル回路の出力を示す図面である。
【図５】 マスタヒューズ切断による冗長デコーダイネイブル回路の出力を示す図面である。
【符号の説明】
１００：冗長デコーダイネイブル回路
２００：冗長デコーダ回路
Claims (5)
- 欠陥セルを訂正するための冗長イネイブル回路及び冗長デコーダ回路を具える半導体メモリ装置において、
前記冗長イネイブル回路は、
第１ヒューズを有し、電源電圧を分圧した第１レベルの第１分圧を発生し、冗長動作が要求されるとき、前記第１ヒューズが切断されて前記第１レベルよりも低い第２レベルの前記第１分圧を発生する第１分圧回路と、
第２ヒューズを有し、前記電源電圧を分圧して前記電源電圧と前記第２レベルとの間の第３レベルを有する第２分圧を発生し、前記第２ヒューズが切断されるとき、前記第３レベルよりも高い第４レベルの前記第２分圧を発生する第２分圧回路と、
前記第１及び第２分圧を比較した結果として比較信号を発生する比較回路とを含み、
前記冗長デコーダ回路は、第１ヒューズ切断時、出力される前記比較信号によって活性化されることを特徴とする半導体メモリ装置。 - 前記第１分圧回路は、
前記第１分圧が出力される第１ノードと、
一端に電源電圧が印加される第１ヒューズと、
前記第１ヒューズの他端と前記第１ノードとの間に連結される第１抵抗と、
前記第１ノードと接地電位との間に連結される第２抵抗と
を含むことを特徴とする請求項１に記載の半導体メモリ装置。 - 前記第２分圧回路は、
前記第２分圧が出力される第２ノードと、
一端が電源電圧を受け、他端が前記第２ノードに接続される第３抵抗と、
一端が前記第２ノードに接続される第４抵抗と、
前記第４抵抗の他端と接地電位との間に連結される第２ヒューズと
を含むことを特徴とする請求項１に記載の半導体メモリ装置。 - 前記第２分圧が前記第１分圧より大きいとき、前記冗長デコーダ回路を活性化させることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記第１分圧及び第２分圧を比較して比較信号を発生する差動増幅回路と、
前記比較信号を電源電圧レベルで駆動するための駆動回路と
を含むことを特徴とする請求項１記載の半導体メモリ装置。
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