JP3821992B2 - 半導体メモリ装置の冗長デコーダイネイブル回路 - Google Patents
半導体メモリ装置の冗長デコーダイネイブル回路 Download PDFInfo
- Publication number
- JP3821992B2 JP3821992B2 JP15173299A JP15173299A JP3821992B2 JP 3821992 B2 JP3821992 B2 JP 3821992B2 JP 15173299 A JP15173299 A JP 15173299A JP 15173299 A JP15173299 A JP 15173299A JP 3821992 B2 JP3821992 B2 JP 3821992B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- fuse
- level
- redundant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、半導体メモリ装置(semiconductor memory device)に関するものであり、より詳しくは、欠陥セルを代替する冗長セルのワードラインやビットラインを選択するための冗長デコーダ回路(redundancy decoder circuit)をイネイブルさせる冗長デコーダイネイブル回路(redundancy decoder enable circuit)に関するものである。
【0002】
【従来の技術】
半導体メモリ装置を製造するとき、高い収率(yield rate)を得るため多くの方法を研究している。一般に半導体メモリ装置が幾つの欠陥メモリセル、単に1つの欠陥セルだけを有してもそのメモリ装置は、製品で出荷することができない。高集積半導体メモリ装置の製造のとき、欠陥セルが発生する確率は相対的に低い集積率を有する装置の製造時の確率よりもっと高い。即ち、メモリ装置が高集積化されれば高集積化されるほどそれの製造工程上には多くの問題点が随伴されて収率がさらに低下する。このように、メモリ装置の高集積化による収率低下を改善するためいろいろ試みが進行中である。
【0003】
収率を高くなるためには、メモリ装置の製造過程において、できるだけ欠陥セルの発生を抑制することができるように製造工程を改善することが一番望ましいが、このような努力には限界がある。従って、収率改善のためのいろいろの他の技術が提案されている。これらのうち、メモリ装置の構造(construction)を改良して製造過程で発生した欠陥領域を訂正(repair)する技術がある。
【0004】
構造改良技術として、よく知られたものが冗長技術である。この技術によると、メモリ装置には、2進データ(binary data)の貯蔵のための主メモリセルアレー(main memory cell array)と共にそれの各行と各列上の欠陥セルを代替するための冗長メモリセルのアレー(redundant memory cells array)が提供される。各冗長セルは、各冗長ワード及びビットライン(redundant word andbit lines)に接続される。主メモリセルアレーの検査過程で、数乃至数千の欠陥セルが発見されたら、これらは冗長メモリセルによって代替される。これによって、全体チップ(chip)は欠陥のない製品で出荷される。
【0005】
通常的に、主セルアレーの行(rows)上に存在する欠陥セルを代替するための冗長セルアレーは、行冗長アレー(rowredundancy array)と呼ばれ、それの列(column)上に存在する欠陥セルを代替するための冗長セルアレーは、列冗長アレー(column redundancy array)と呼ばれる。欠陥メモリセルを冗長セルに代替するためには、欠陥セルの位置情報、即ち訂正アドレス(repair address)を貯蔵するための回路と、外部から入力されたアドレスが訂正アドレスと一致するかを検査する回路が必要である。このような回路と上述の冗長セルアレーは、一般に冗長回路と呼ばれる。行冗長回路は、任意の行アドレスを解読(decoding)してそのアドレスが貯蔵された訂正行アドレスと一致するとき、欠陥領域を冗長セルアレーの対応する行領域に代替する機能を行う。列冗長回路(columnredundancy circuit)も上述のような行冗長回路と同じように、列アドレスと貯蔵された訂正列アドレスを比較して欠陥を有する主セルアレーの列領域を冗長セルアレーに対応する列領域に各々代替する機能をする。
【0006】
図1は、冗長デコーダイネイブル回路及び冗長デコーダ回路の構成を示す図面として、冗長デコーダ回路200は、訂正アドレスを貯蔵し、行又は列アドレスが訂正アドレスと一致するかを区別するようになる。冗長デコーダ回路のうち、行冗長回路では、冗長ワードラインを駆動し、列冗長回路では、冗長デコーダ回路200が冗長ビットライン対を選択するための列選択ラインを駆動する。冗長デコーダ回路200は、複数のヒューズを具える。一般に冗長デコーダ回路200を具える半導体メモリ装置は、欠陥セルを訂正する場合にヒューズは切断されるが、欠陥セルの訂正が不必要な場合には切断されない。具体的には、冗長デコーダイネイブル回路100は、マスタヒューズFmを具え、図示されなかったが、冗長デコーダ回路200は、行アドレス(列アドレス)2倍に該当するデコーディング用ヒューズを含んでいる。ヒューズのうち、マスタヒューズFmは訂正動作時切断され−RCSxを印加して一定電圧レベルにプレチャージさせて欠陥セルに対応される行/列アドレス信号RA0、RA1、…、RAiによってデコーディング用ヒューズFd0、Fd0’、Fd1、Fd1’、Fdi、…、Fdi’を切断して冗長ワードラインやビットラインを選択するようになる。しかし訂正動作時にヒューズが不完全に切断されると、欠陥セルを冗長セルに代替できない場合が発生するようになる。
【0007】
【発明が解決しようとする課題】
従って、本発明の目的は、ヒューズの切断が不完全であっても安定的に欠陥セルを冗長セルに代替できる冗長デコーダ回路及び冗長デコーダイネイブル回路を提供することである。
【0008】
【課題を解決するための手段】
上述の目的を達成するための1特徴によると、欠陥セルを訂正するための冗長イネイブル回路及び冗長デコーダ回路を具える半導体メモリ装置において、冗長イネイブル回路は、第1ヒューズを有し、電源電圧を分圧した第1レベルの第1分圧を発生し、冗長動作が要求されるとき、第1ヒューズが切断されて第1レベルよりも低い第2レベルの第1分圧を発生する第1分圧回路と、第2ヒューズを有し、電源電圧を分圧して電源電圧と第2レベルとの間の第3レベルを有する第2分圧を発生し、第2ヒューズが切断されるとき、第3レベルよりも高い第4レベルの第2分圧を発生する第2分圧回路と、第1及び第2分圧を比較した結果として比較信号を発生する比較回路とを含み、冗長デコーダ回路は、第1ヒューズ切断時、出力される比較信号によって活性化される。
【0009】
この望ましい態様において、第1分圧回路は、第1分圧が出力される第1ノードと、一端に電源電圧が印加される第1ヒューズと、第1ヒューズの他端と第1ノードとの間に連結される第1抵抗と、第1ノードと接地電位との間に連結される第2抵抗とを含む。
【0010】
この望ましい態様において、第2分圧回路は、第2分圧が出力される第2ノードと、一端が電源電圧を受け、他端が第2ノードに接続される第3抵抗と、一端が第2ノードに接続される第4抵抗と、第4抵抗の他端と接地電位との間に連結される第2ヒューズとを含む。
【0011】
この望ましい態様において、第2分圧が第1分圧より大きいとき、冗長デコーダ回路を活性化させる。
【0012】
この望ましい態様において、比較回路は、第1分圧及び第2分圧を比較して比較信号を発生する差動増幅回路と、比較信号を電源電圧レベルに駆動するための駆動回路とを含む。
【0013】
このような回路によって冗長デコーダイネイブル回路のヒューズが不安定に切断されても欠陥セルを冗長セルに代替できる。
【0014】
【発明の実施の形態】
図2は、本発明の実施形態による冗長デコーダイネイブル回路の構成を詳細に示す回路図である。
図2を参照すると、冗長回路は、図面に図示されなかったが、冗長セルアレーと、訂正アドレスを貯蔵し、行又は列アドレスが訂正アドレスと一致するかを検査する冗長デコーダ回路とこれをイネイブルさせるための冗長デコーダイネイブル回路で構成される。
【0015】
冗長デコーダイネイブル回路100は、電源電圧VCCと接地電圧VSSを受け、これを一定比率で分配して第1分圧を出力する第1分圧回路120、電源電圧VCCと接地電圧VSSを受けて一定比率に分配して第2分圧を出力する第2分圧回路140と、第1及び第2分圧を比較するための比較回路160を含み、比較回路160は、第1及び第2分圧が入力される差動増幅器160a(differential amplifier)と差動増幅器160aの出力を電源電圧、又は接地電圧レベルに駆動するための駆動回路160bを含む。
【0016】
第1分圧回路120は、電源電圧VCC及び接地電圧VSSを受けるための第1電源端子1及び第2電源端子2との間に直列に接続される抵抗R1、R2と第1マスタヒューズFm1を具えている。第2分圧回路140は、第1電源端子1及び第2電源端子2との間に直列に接続される抵抗R3、R4と第2マスタヒューズFm2を具えている。比較回路160の差動増幅器160aは、PMOSトランジスター161、162とNMOSトランジスター163〜166を含む。駆動回路160bは、差動増幅器160aの出力端と冗長デコーダ回路200入力端との間に直列に連結されるインバータ167、168で構成される。
【0017】
図3は、冗長デコーダの回路の構成を詳細に示す回路図として、複数のデコーディングヒューズFd0、Fd0’〜Fdi、Fdi’とアドレスデコーディング信号A0、A0’〜Ai、Ai’に応じてオン/オフされるNMOSトランジスター204で構成され、欠陥セルの訂正が必要な場合にはデコーディングヒューズFd0、Fd0’〜Fdi、Fdi’が切断されるが、欠陥セルの訂正が不必要な場合には切断されない。
【0018】
以下、上述のような構成を有する冗長デコーダイネイブル回路と冗長デコーダ回路の動作を詳細に説明する。
【0019】
図4(a)は、比較回路入力ノードの電圧レベルを示す図面であり、図4(b)は、冗長デコーダイネイブル回路の出力信号電圧レベルを示す図面である。
【0020】
第1及び第2分圧回路120、140のヒューズFm1、Fm2は切断されないし、その結果抵抗比によって分配された電圧を比較回路160内の差動増幅器160aの第1入力ノードAと第2入力ノードBに入力する。このとき、第2入力ノードAに印加される分配電圧が第1入力ノードBに印加される分配電圧より低くなるように抵抗R1、R2、R3、R4の値を調節する。比較回路の差動増幅器160aに入力される分配電圧は電圧分配原理によってVCCによって線形的に増加するため工程上の抵抗に変化が発生しても図4(a)のようにAとBの大小は、そのまま維持される。
【0021】
上述のような構成を有する差動増幅器160aから高レベルの比較信号が発生されると、これは駆動回路160bに入力される。駆動回路160bは、インバータ167、168を通して高レベルの比較信号を電源電圧レベルに駆動させ、これは冗長デコーダ回路200に伝達される。冗長デコーダ回路200は、駆動回路160bから高レベルの信号が印加されたPMOSトランジスター202がターンオフされることによって、待機状態(stand by state)を維持するようになる。
【0022】
欠陥セルを冗長セルに代替するための訂正動作を行おうとすると、冗長デコーダイネイブル回路100のマスタヒューズFm1、Fm2のうち、Fm1が切断される。その結果AノードとBノードとの電圧レベルの大きさが変わる。このとき、マスタヒューズFm1が不完全に切断されても、AノードとBノードとの大小が変わるほどの抵抗値を有していると、比較信号は低レベルに遷移するようになる。比較信号は、インバータ167、168を通して接地電圧レベルに増幅された後、冗長デコーダ回路のPMOSトランジスター202のゲートに入力される。
【0023】
冗長デコーダ回路200のノードN1は、低レベルに活性化される−RCSxを印加されるPMOSトランジスター201と駆動回路160bの出力端に接続されるPMOSトランジスター202が、ターンオンされることによって高レベルにチャージされる。そしてチップ内に欠陥セルが全然存在しないと、ヒューズは切断されず、NMOSトランジスター204がターンオンされてノードN1を接地電圧レベルにディスチャージさせる。これと反対にチップ内に欠陥セルが1つでも存在すると、デコーディングヒューズFdiは切断され、N1は高レベルをそのまま維持するようになる。
【0024】
マスタヒューズが不完全に切断されても比較回路の入力端の電圧を変えることができるほどの抵抗値を有するようになると、これは駆動回路160bを通して冗長デコーダ回路200をイネイブルさせることができる。
【0025】
【発明の効果】
従って、本発明による冗長デコーダイネイブル回路のマスタヒューズが不完全に切断されても冗長デコーダ回路を十分に活性化させることができる。
【図面の簡単な説明】
【図1】 従来技術による冗長デコーダイネブル回路及び冗長デコーダ回路のブロック図である。
【図2】 本発明の実施形態による冗長デコーダイネイブル回路の回路図である。
【図3】 冗長デコーダ回路の詳細回路図である。
【図4】 (a)は、図2の比較回路の入力電圧レベルを比較して示す図面であり、(b)は、マスタヒューズ切断による冗長デコーダイネイブル回路の出力を示す図面である。
【図5】 マスタヒューズ切断による冗長デコーダイネイブル回路の出力を示す図面である。
【符号の説明】
100:冗長デコーダイネイブル回路
200:冗長デコーダ回路
Claims (5)
- 欠陥セルを訂正するための冗長イネイブル回路及び冗長デコーダ回路を具える半導体メモリ装置において、
前記冗長イネイブル回路は、
第1ヒューズを有し、電源電圧を分圧した第1レベルの第1分圧を発生し、冗長動作が要求されるとき、前記第1ヒューズが切断されて前記第1レベルよりも低い第2レベルの前記第1分圧を発生する第1分圧回路と、
第2ヒューズを有し、前記電源電圧を分圧して前記電源電圧と前記第2レベルとの間の第3レベルを有する第2分圧を発生し、前記第2ヒューズが切断されるとき、前記第3レベルよりも高い第4レベルの前記第2分圧を発生する第2分圧回路と、
前記第1及び第2分圧を比較した結果として比較信号を発生する比較回路とを含み、
前記冗長デコーダ回路は、第1ヒューズ切断時、出力される前記比較信号によって活性化されることを特徴とする半導体メモリ装置。 - 前記第1分圧回路は、
前記第1分圧が出力される第1ノードと、
一端に電源電圧が印加される第1ヒューズと、
前記第1ヒューズの他端と前記第1ノードとの間に連結される第1抵抗と、
前記第1ノードと接地電位との間に連結される第2抵抗と
を含むことを特徴とする請求項1に記載の半導体メモリ装置。 - 前記第2分圧回路は、
前記第2分圧が出力される第2ノードと、
一端が電源電圧を受け、他端が前記第2ノードに接続される第3抵抗と、
一端が前記第2ノードに接続される第4抵抗と、
前記第4抵抗の他端と接地電位との間に連結される第2ヒューズと
を含むことを特徴とする請求項1に記載の半導体メモリ装置。 - 前記第2分圧が前記第1分圧より大きいとき、前記冗長デコーダ回路を活性化させることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記第1分圧及び第2分圧を比較して比較信号を発生する差動増幅回路と、
前記比較信号を電源電圧レベルで駆動するための駆動回路と
を含むことを特徴とする請求項1記載の半導体メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR199819869 | 1998-05-29 | ||
KR1019980019869A KR100287541B1 (ko) | 1998-05-29 | 1998-05-29 | 반도체 메모리 장치의 리던던시 디코더 인에이블회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11353892A JPH11353892A (ja) | 1999-12-24 |
JP3821992B2 true JP3821992B2 (ja) | 2006-09-13 |
Family
ID=19537932
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15173299A Expired - Fee Related JP3821992B2 (ja) | 1998-05-29 | 1999-05-31 | 半導体メモリ装置の冗長デコーダイネイブル回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6201432B1 (ja) |
JP (1) | JP3821992B2 (ja) |
KR (1) | KR100287541B1 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6972612B2 (en) * | 1999-06-22 | 2005-12-06 | Samsung Electronics Co., Ltd. | Semiconductor device with malfunction control circuit and controlling method thereof |
US6906557B1 (en) * | 2000-06-30 | 2005-06-14 | Intel Corporation | Fuse sense circuit |
US6384664B1 (en) * | 2000-10-05 | 2002-05-07 | Texas Instruments Incorporated | Differential voltage sense circuit to detect the state of a CMOS process compatible fuses at low power supply voltages |
KR100375997B1 (ko) * | 2000-11-22 | 2003-03-15 | (주)실리콘세븐 | 신뢰성이 향상되는 반도체 메모리 장치의 리페어 회로 |
JP2002217295A (ja) * | 2001-01-12 | 2002-08-02 | Toshiba Corp | 半導体装置 |
US6426668B1 (en) * | 2001-03-22 | 2002-07-30 | International Business Machines Corporation | Imbalanced sense amplifier fuse detection circuit |
KR100558554B1 (ko) * | 2004-01-07 | 2006-03-10 | 삼성전자주식회사 | 내부 클럭 발생 장치 |
US7019534B2 (en) * | 2004-03-26 | 2006-03-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Detecting the status of an electrical fuse |
JP2006012211A (ja) * | 2004-06-22 | 2006-01-12 | Toshiba Corp | 半導体集積回路 |
US7098721B2 (en) * | 2004-09-01 | 2006-08-29 | International Business Machines Corporation | Low voltage programmable eFuse with differential sensing scheme |
JP5160165B2 (ja) * | 2007-08-06 | 2013-03-13 | ルネサスエレクトロニクス株式会社 | ヒューズ回路 |
TWI378336B (en) * | 2007-08-24 | 2012-12-01 | Richtek Technology Corp | Trimmer circuit and method |
KR101123074B1 (ko) | 2009-04-30 | 2012-03-05 | 주식회사 하이닉스반도체 | 퓨즈 회로 및 그를 포함하는 반도체 장치 |
FR2987960B1 (fr) * | 2012-03-08 | 2015-05-15 | Thales Sa | Dispositif de circuit logique comprenant au moins une entree numerique |
KR20140085245A (ko) * | 2012-12-27 | 2014-07-07 | 에스케이하이닉스 주식회사 | 퓨즈 센싱 회로를 갖는 반도체 장치 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4446534A (en) | 1980-12-08 | 1984-05-01 | National Semiconductor Corporation | Programmable fuse circuit |
JPS60182219A (ja) | 1984-02-29 | 1985-09-17 | Fujitsu Ltd | 半導体装置 |
JPS62291799A (ja) | 1986-06-11 | 1987-12-18 | Fujitsu Ltd | 半導体記憶装置 |
FR2660795B1 (fr) * | 1990-04-10 | 1994-01-07 | Sgs Thomson Microelectronics Sa | Circuit de detection de fusible. |
JP3128362B2 (ja) | 1992-12-04 | 2001-01-29 | 富士通株式会社 | 半導体装置 |
US5428311A (en) | 1993-06-30 | 1995-06-27 | Sgs-Thomson Microelectronics, Inc. | Fuse circuitry to control the propagation delay of an IC |
US5491444A (en) | 1993-12-28 | 1996-02-13 | Sgs-Thomson Microelectronics, Inc. | Fuse circuit with feedback disconnect |
KR0145221B1 (ko) | 1995-05-25 | 1998-08-17 | 김광호 | 반도체 메모리 소자의 스위치 회로 |
KR0146203B1 (ko) | 1995-06-26 | 1998-12-01 | 김광호 | 반도체 집적회로의 회로소자값 조정회로 |
KR0149259B1 (ko) | 1995-06-30 | 1998-10-15 | 김광호 | 반도체 메모리 장치의 퓨즈 시그너쳐 회로 |
KR100220555B1 (ko) * | 1996-10-30 | 1999-09-15 | 윤종용 | 디코딩 어드레스 페일을 방지하기 위한 리던던시 디코딩 회로 |
-
1998
- 1998-05-29 KR KR1019980019869A patent/KR100287541B1/ko not_active IP Right Cessation
-
1999
- 1999-05-20 US US09/315,695 patent/US6201432B1/en not_active Expired - Fee Related
- 1999-05-31 JP JP15173299A patent/JP3821992B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6201432B1 (en) | 2001-03-13 |
KR19990086743A (ko) | 1999-12-15 |
JPH11353892A (ja) | 1999-12-24 |
KR100287541B1 (ko) | 2001-04-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4988588B2 (ja) | 静的ランダムアクセスメモリ用のワード線ドライバ回路 | |
JP3821992B2 (ja) | 半導体メモリ装置の冗長デコーダイネイブル回路 | |
JP2888034B2 (ja) | 半導体メモリ装置 | |
JP2731136B2 (ja) | 半導体メモリ装置の冗長回路及び冗長方法 | |
US6191984B1 (en) | Redundancy circuit capable of disabling use of redundant memory cells that are defective | |
US5555522A (en) | Semiconductor memory having redundant cells | |
US20050207244A1 (en) | Semiconductor memory and redundancy repair method | |
US4587639A (en) | Static semiconductor memory device incorporating redundancy memory cells | |
JP2778234B2 (ja) | 冗長デコーダ回路 | |
JPS63220500A (ja) | 半導体記憶装置の冗長回路 | |
JPH0444359B2 (ja) | ||
US5457656A (en) | Zero static power memory device redundancy circuitry | |
JPH0427639B2 (ja) | ||
GB2302748A (en) | Semiconductor memory cell repair | |
US6388925B1 (en) | Row redundancy scheme capable of replacing defective wordlines in one block with redundant wordlines in another block | |
US5293564A (en) | Address match scheme for DRAM redundancy scheme | |
US4987560A (en) | Semiconductor memory device | |
JP3673637B2 (ja) | 冗長回路を備えた半導体メモリ装置 | |
US6536002B1 (en) | Buffered redundancy circuits for integrated circuit memory devices | |
US5257228A (en) | Efficiency improved DRAM row redundancy circuit | |
US6882585B2 (en) | ROM memory device having repair function for defective cell and method for repairing the defective cell | |
JPH11110996A (ja) | 半導体記憶装置 | |
JP2630274B2 (ja) | 半導体記憶装置 | |
US6477102B1 (en) | Redundant programmable circuit and semiconductor memory device having the same | |
US6975548B2 (en) | Memory device having redundant memory cell |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060511 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060530 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060621 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130630 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |