JP3300220B2 - Automatic phase control circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ＰＡＬ方式ＶＴＲ
の再生回路に適用して好適なクロマ信号の自動位相制御
回路に関する。The present invention relates to a PAL system VTR.
The present invention relates to a chroma signal automatic phase control circuit suitable for application to a reproduction circuit.

【０００２】[0002]

【従来の技術】従来、ＰＡＬ方式ＶＴＲのクロマ信号再
生処理を行う際に、ＡＰＣ(Auto Phase Control)ループ
回路を用いてクロマ信号の位相を基準信号発生器で発生
した基準サブキャリア信号と同期させる技術が知られて
いる。2. Description of the Related Art Conventionally, when performing chroma signal reproduction processing of a PAL VTR, the phase of a chroma signal is synchronized with a reference subcarrier signal generated by a reference signal generator using an APC (Auto Phase Control) loop circuit. The technology is known.

【０００３】図５は、ＶＴＲの再生モードで用いる従来
のＡＰＣループ回路の構成を示す図である。FIG. 5 is a diagram showing a configuration of a conventional APC loop circuit used in a VTR reproduction mode.

【０００４】図５に示すように、従来のＡＰＣループ回
路では、まずコンバータ５１にて低域変換クロマ信号と
電圧制御発振器５２の出力を掛け合わせて周波数変換
し、ローパスフィルタ（ＬＰＦ）５３にて高調波成分を
除去して、４．４３ＭＨｚの周波数のクロマ信号にす
る。As shown in FIG. 5, in the conventional APC loop circuit, first, a low frequency conversion chroma signal is multiplied by an output of a voltage controlled oscillator 52 by a converter 51 to perform frequency conversion, and a low pass filter (LPF) 53 performs the conversion. The harmonic component is removed to obtain a chroma signal having a frequency of 4.43 MHz.

【０００５】そして、このクロマ信号を受け取ったＡＰ
Ｃ検波回路５４では、位相比較器５４ａが、クロマ信号
に重畳されたカラーバースト信号と、基準信号発振器５
４ｂで発生した４．４３ＭＨｚの基準サブキャリア信号
との位相を比較して位相差に比例した値ｖｏを出力し、
ループフィルタ５４ｃが値ｖｏを水平同期周期ごとにラ
イン積分した値を電圧制御発振器５２に帰還する。[0005] The AP receiving the chroma signal
In the C detection circuit 54, the phase comparator 54a outputs the color burst signal superimposed on the chroma signal and the reference signal oscillator 5
Comparing the phase with the 4.43 MHz reference subcarrier signal generated in step 4b and outputting a value vo proportional to the phase difference;
The loop filter 54 c feeds back a value obtained by line integration of the value vo for each horizontal synchronization cycle to the voltage controlled oscillator 52.

【０００６】すなわち、電圧制御発振器５２の発信周波
数はこの帰還処理によって自動制御されるため、位相比
較器５４ａが検知するカラーバースト信号と基準サブキ
ャリア信号との位相差は時間とともに次第に減少し、や
がてゼロ付近に収束した状態（以下「ＡＰＣロック状
態」と言う。）に推移する。That is, since the oscillation frequency of the voltage controlled oscillator 52 is automatically controlled by this feedback processing, the phase difference between the color burst signal and the reference subcarrier signal detected by the phase comparator 54a gradually decreases with time, and eventually. The state transits to a state converging near zero (hereinafter referred to as “APC locked state”).

【０００７】図６は、図５に示すＡＰＣループ回路のＡ
ＰＣ検波回路５４のブロック図である。入力されたクロ
マ信号は、乗算器６１において基準信号発生器６２が発
生する４．４３ＭＨｚの基準サブキャリア信号と掛け合
わせた後に、ローパスフィルタ（ＬＰＦ）６３で高調波
成分を除去する。FIG. 6 shows the APC loop circuit shown in FIG.
FIG. 3 is a block diagram of a PC detection circuit 54. The input chroma signal is multiplied by a 4.43 MHz reference subcarrier signal generated by a reference signal generator 62 in a multiplier 61, and then a low-pass filter (LPF) 63 removes harmonic components.

【０００８】そして、アンドゲート６４では、このロー
パスフィルタ６３の出力と水平同期信号に同期してクロ
マ信号のカラーバースト期間のみ１となるパルスｐ１と
のアンドをとることによりカラーバースト期間の値をゲ
ートして、このゲートした値を加算器６５ａおよびフリ
ップフロップ６５ｂからなる積分回路６５で積分する。The AND gate 64 gates the value of the color burst period by ANDing the output of the low-pass filter 63 and a pulse p1 which becomes 1 only during the color burst period of the chroma signal in synchronization with the horizontal synchronizing signal. Then, the gated value is integrated by an integrating circuit 65 including an adder 65a and a flip-flop 65b.

【０００９】さらに、フリップフロップ６６は、水平同
期信号の立ち下がりで１になるパルスｐ２を用いて積分
回路６５の出力をラッチして１水平同期周期前の値を保
持し、このフリップフロップ６６の入出力値を加算器６
７で加算する。なお、この加算器６７の出力ｖｏは、ル
ープフィルタ６８を通してＡＰＣ検波出力となる。図２
（ａ）は、上述のＡＰＣ検波回路５４で用いるパルスｐ
１〜ｐ３のタイミングを示す。Further, the flip-flop 66 latches the output of the integrating circuit 65 by using the pulse p2 which becomes 1 at the falling of the horizontal synchronizing signal and holds the value one horizontal synchronizing cycle before. Input / output value adder 6
Add 7 The output vo of the adder 67 becomes an APC detection output through the loop filter 68. FIG.
(A) shows a pulse p used in the above-described APC detection circuit 54;
1 to 3 show timings.

【００１０】図７は、図６に示す加算器６７の入出力関
係を示すベクトル平面図である。図７に示すように、入
力クロマ信号のカラーバースト信号の水平同期周期前後
のベクトルをそれぞれＰn-1 およびＰn とし、その合成
ベクトルをＱn とすると、図６に示す加算器６７の入力
値ａおよびｂは、それぞれベクトルＰn-1 およびＰn の
Ｒ−Ｙ軸成分に対応し、また加算器６７の出力値ｖｏ
は、ベクトルＱn のＲ−Ｙ軸成分に対応する。FIG. 7 is a vector plan view showing the input / output relationship of the adder 67 shown in FIG. As shown in FIG. 7, if the vectors before and after the horizontal synchronization period of the color burst signal of the input chroma signal are Pn-1 and Pn, respectively, and the combined vector is Qn, the input values a and a of the adder 67 shown in FIG. b corresponds to the RY axis components of the vectors Pn-1 and Pn, respectively, and the output value vo of the adder 67
Corresponds to the RY axis component of the vector Qn.

【００１１】なお、ＡＰＣロック状態では、図６に示す
入力値ａおよびｂの絶対値が等しくなるよう制御されて
いるため、理論的にはこのｖｏの値は０となる。In the APC lock state, since the absolute values of the input values a and b shown in FIG. 6 are controlled to be equal, the value of vo is theoretically 0.

【００１２】[0012]

【発明が解決しようとする課題】しかしながら、実際の
ＶＴＲの再生モードにおいては、ビデオヘッドから再生
された信号に対する時間軸方向のノイズ（以下「ジッ
タ」と言う。）が存在する。このジッタに起因してクロ
マ信号の位相が振動するため、１水平周期前後のカラー
バースト信号に位相差が生じ、たとえＡＰＣロック状態
であってもｖｏの値が０とならずにジッタの周期と同期
してｖｏの値が０付近を振動する。However, in an actual VTR reproduction mode, there is a noise (hereinafter, referred to as "jitter") in a time axis direction with respect to a signal reproduced from a video head. Since the phase of the chroma signal oscillates due to this jitter, a phase difference occurs between the color burst signals around one horizontal cycle, and even if the APC lock state, the value of vo does not become 0 and the cycle of the jitter becomes Synchronously, the value of vo vibrates near zero.

【００１３】ここにＰＡＬ方式は、受信側にて、１走査
線遅延を用いて、クロマ信号を時間的に相続く２本の走
査線について平均する。このため、上記ｖｏの値が振動
すると、ＶＴＲの再生画をモニタで観た場合に色相むら
が生じて、画質の劣化原因となる。Here, in the PAL method, the chroma signal is averaged over two successive scanning lines in time by using one scanning line delay on the receiving side. For this reason, when the value of vo fluctuates, when the reproduced image of the VTR is viewed on a monitor, the hue becomes uneven, which causes deterioration of the image quality.

【００１４】このため、本発明では、上記問題点を解決
し、ＶＴＲ再生時のジッタに起因する再生クロマ信号の
位相振動を低減して、再生映像の色相むらを抑制する自
動位相制御回路を提供することを目的とする。Therefore, the present invention solves the above problems and provides an automatic phase control circuit that reduces the phase oscillation of the reproduced chroma signal due to the jitter during VTR reproduction and suppresses the hue unevenness of the reproduced video. The purpose is to do.

【００１５】[0015]

【課題を解決するための手段】上記課題を解決するた
め、本発明の請求項１に記載の自動位相制御回路は、映
像信号のクロマ信号を水平同期信号に同期させる位相同
期回路において、カラーバースト基準信号を発生する基
準信号発生回路と、このカラーバースト基準信号に基づ
き、前記クロマ信号から、（Ｒ−Ｙ）色差成分と（Ｂ−
Ｙ）色差成分とから成る互いに９０度の位相差を有する
２相の信号を作る２相回路と、前記（Ｒ−Ｙ）色差成分
と（Ｂ−Ｙ）色差成分とから、前記水平同期信号に同期
したカラーバースト部分をそれぞれ抽出する抽出回路
と、前記（Ｂ−Ｙ）色差成分のカラーバースト部分を積
分したＢＹ積分値の符号を判定するＢＹ符号判定回路
と、１走査線遅延した（Ｂ−Ｙ）色差成分のカラーバー
スト部分を積分した遅延ＢＹ積分値の符号を判定する遅
延符号判定回路と、この遅延符号判定回路の判定結果と
前記ＢＹ符号判定回路の判定結果とに基づき位相制御信
号を出力する制御回路とを具備し、入力されるクロマ信
号の位相を反転する位相反転回路を備え、前記制御回路
が、前記ＢＹ符号判定回路の判定結果と前記遅延符号判
定回路の判定結果とが共に負のとき、位相制御信号とし
て前記（Ｒ−Ｙ）色差成分のカラーバースト部分を積分
したＲＹ積分値の絶対値と前記ＢＹ積分値の絶対値との
差を出力し、前記ＢＹ符号判定回路の判定結果と前記遅
延符号判定回路の判定結果とが共に正のとき、位相制御
信号として０を出力すると共に前記位相反転回路にクロ
マ信号の位相反転を指示する信号を出力し、前記ＢＹ符
号判定回路の判定結果と前記遅延符号判定回路の判定結
果とが異なる符号のとき、位相制御信号として前記ＲＹ
積分値と１走査線遅延した（Ｒ−Ｙ）色差成分のカラー
バースト部分を積分した遅延ＲＹ積分値との和を出力す
ることを特徴とする。According to a first aspect of the present invention, there is provided an automatic phase control circuit for synchronizing a chroma signal of a video signal with a horizontal synchronizing signal. A reference signal generating circuit for generating a reference signal, and based on the color burst reference signal, an (RY) color difference component and (B-
Y) a two-phase circuit for generating two-phase signals having a phase difference of 90 degrees and a color difference component; and the (RY) color difference component and the (BY) color difference component, An extraction circuit for extracting a synchronized color burst portion, a BY code determination circuit for determining the sign of a BY integrated value obtained by integrating the color burst portion of the (B−Y) color difference component, and a one-line delay (B− Y) A delay code determination circuit that determines the sign of a delay BY integrated value obtained by integrating the color burst portion of the color difference component, and a phase control signal based on the determination result of the delay code determination circuit and the determination result of the BY code determination circuit. And a control circuit for outputting the chroma signal.
A phase inversion circuit for inverting the phase of the signal, wherein the control circuit
Is the result of the BY code determination circuit and the delayed code determination.
When both the judgment result of the constant circuit and the judgment result are negative,
To integrate the color burst portion of the (RY) color difference component
Between the absolute value of the obtained RY integral value and the absolute value of the BY integral value
The difference is output, and the determination result of the BY code determination circuit is compared with the delay.
Phase control is performed when both the determination result of the extension sign determination circuit is positive.
0 is output as a signal and the phase inverting circuit is
And outputs a signal for instructing phase inversion of the MA signal.
The result of the decision by the signal decision circuit and the result of the decision by the delay code decision circuit.
When the sign is different from the result, the RY is used as a phase control signal.
Integral value and one scan line delayed (RY) color difference component color
It is characterized in that a sum with a delay RY integrated value obtained by integrating a burst portion is output .

【００１６】[0016]

【００１７】上記構成によって、本発明の請求項１に記
載の自動位相制御回路は、クロマ信号のカラーバースト
部分の位相を（Ｂ−Ｙ）色差成分から±１３５度に制御
できるので、ＰＡＬ方式の映像信号のクロマ信号を水平
同期信号に同期させることができ、ＰＡＬ方式ＶＴＲ再
生時に発生するジッタによるクロマ信号の位相振動を低
減する。 With the above configuration, the automatic phase control circuit according to the first aspect of the present invention provides a color burst of a chroma signal.
Control the phase of the part to ± 135 degrees from the (BY) color difference component
Because the chroma signal of the PAL video signal can be
It can be synchronized with the synchronization signal, and the PAL system VTR
Reduces the phase oscillation of chroma signals due to jitter that occurs during raw
Reduce.

【００１８】[0018]

【００１９】[0019]

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の実施の形
態の自動位相制御回路のブロック図である。この自動位
相制御回路に入力される４．４３ＭＨｚクロマ信号は、
スイッチ（ＳＷ）１２８を通過した後、乗算器１０１に
おいて、基準信号発生器１０３が発生した４．４３ＭＨ
ｚの正弦波信号を遅延器１０４で位相を９０度遅延させ
た信号と掛け合わせた後に、ローパスフィルタ（ＬＰ
Ｆ）１０５でその高調波成分を除去した後にアンドゲー
ト１０７に出力する。なお、このスイッチ１２８の制御
の説明については後述する。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of an automatic phase control circuit according to an embodiment of the present invention. The 4.43 MHz chroma signal input to this automatic phase control circuit is
After passing through the switch (SW) 128, the multiplier 101 generates 4.43 MHz generated by the reference signal generator 103.
After multiplying the sine wave signal of z by a signal whose phase is delayed by 90 degrees by the delay unit 104, a low-pass filter (LP
F) After removing the harmonic component at 105, the signal is output to the AND gate 107. The control of the switch 128 will be described later.

【００２０】一方、乗算器１０２では、この入力クロマ
信号を基準信号発生器１０３が発生した４．４３ＭＨｚ
の正弦波信号と掛け合わせた後に、ローパスフィルタ
（ＬＰＦ）１０６でその高調波成分を除去してアンドゲ
ート１０８に出力する。On the other hand, the multiplier 102 converts this input chroma signal into the 4.43 MHz signal generated by the reference signal generator 103.
After multiplying by a sine wave signal, the low-pass filter (LPF) 106 removes its harmonic component and outputs the result to the AND gate 108.

【００２１】そして、このアンドゲート１０７および１
０８では、水平同期信号に同期してクロマ信号のカラー
バースト期間のみ１となるパルスｑ１の供給を受けて、
それぞれカラーバースト期間のみをゲートし、その出力
信号はそれぞれフリップフロップと加算器からなる積分
器１０９および１１０において積分される。The AND gates 107 and 1
At 08, a pulse q1 which becomes 1 only during the color burst period of the chroma signal in synchronization with the horizontal synchronizing signal is supplied.
Each gates only during the color burst period, and its output signal is integrated in integrators 109 and 110 each comprising a flip-flop and an adder.

【００２２】次に、積分器１１０からの出力は、符号判
定回路１１１において符号判定され、その判定結果がフ
リップフロップ１１２に出力される。具体的には、その
値が正である場合には０を判定結果として出力し、負で
ある場合には１を判定結果として出力する。Next, the sign of the output from the integrator 110 is judged by the sign judgment circuit 111, and the judgment result is outputted to the flip-flop 112. Specifically, when the value is positive, 0 is output as the determination result, and when the value is negative, 1 is output as the determination result.

【００２３】そして、フリップフロップ１１２では、水
平同期信号の立ち下がりで１となるパルスｑ２で判定結
果をラッチして、スイッチ（ＳＷ）１１４および１１７
の切替信号として出力する。具体的には、かかる切替信
号を受けたスイッチ１１４および１１７では、切替信号
が０である場合には側にスイッチを接続し、切替信号
が１である場合には側にスイッチを接続する。The flip-flop 112 latches the determination result with a pulse q2 that becomes 1 at the falling of the horizontal synchronizing signal, and switches (SW) 114 and 117.
Is output as a switching signal. Specifically, in the switches 114 and 117 receiving the switching signal, the switch is connected to the side when the switching signal is 0, and the switch is connected to the side when the switching signal is 1.

【００２４】なお、このスイッチ１１４は、積分器１１
０の出力信号とこの出力信号を符号反転器１１３で正負
反転した信号とを切り替えるスイッチであり、結果的に
は、フリップフロップ１１２の出力信号が０である場合
には反転した信号を加算器１１５に出力し、出力信号が
１である場合にはこの信号をそのまま加算器１１５に出
力する。The switch 114 is connected to the integrator 11
This switch switches between an output signal of 0 and a signal obtained by inverting the output signal by the sign inverter 113. As a result, when the output signal of the flip-flop 112 is 0, the inverted signal is added to the adder 115. When the output signal is 1, this signal is output to the adder 115 as it is.

【００２５】そして、この加算器１１５では、かかるス
イッチ１１４から受け取った信号を積分器１０９から出
力された信号と加算して出力するとともに、その出力を
分岐した一方を符号反転器１１６を用いて正負反転す
る。The adder 115 adds the signal received from the switch 114 to the signal output from the integrator 109 and outputs the added signal. One of the branched outputs is sign-inverted by a sign inverter 116. Invert.

【００２６】また、スイッチ１１７は、加算器１１５か
らの出力信号とこの出力信号を正負反転した信号とを切
り替えるスイッチであり、具体的には、フリップフロッ
プ１１２の出力信号が０である場合には側にスイッチ
を接続し、出力信号が１である場合には側にスイッチ
を接続する。なお、このスイッチ１１７の切替接続に応
答して、かかる信号がｂｒｙとして判定演算器１２４に
出力される。The switch 117 is a switch for switching between an output signal from the adder 115 and a signal obtained by inverting the output signal of the adder 115. Specifically, when the output signal of the flip-flop 112 is 0, The switch is connected to the side, and when the output signal is 1, the switch is connected to the side. In addition, in response to the switching connection of the switch 117, such a signal is output to the determination computing unit 124 as bry.

【００２７】一方、積分器１０９の出力信号について
は、フリップフロップ１１８がパルスｑ２でラッチする
とともに、加算器１１９がこのフリップフロップ１１８
への入力値と出力値を加算して信号ｂｙとして判定演算
器１２４に出力する。On the other hand, the output signal of the integrator 109 is latched by the flip-flop 118 with the pulse q2, and the adder 119 is latched by the adder 119.
The input value and the output value to are added and output to the determination arithmetic unit 124 as a signal by.

【００２８】また、符号判定器１２２は、フリップフロ
ップ１１８への入力値の正負を判定する判定器であり、
具体的には、この入力値が正である場合には判定結果０
を信号ｓｎとして判定演算器１２４に出力し、入力値が
負である場合には判定結果１を信号ｓｎとして判定演算
器１２４に出力する。The sign judging unit 122 judges whether the input value to the flip-flop 118 is positive or negative.
Specifically, when the input value is positive, the determination result 0
Is output to the determination arithmetic unit 124 as a signal sn, and when the input value is negative, the determination result 1 is output to the determination arithmetic unit 124 as a signal sn.

【００２９】これに対して、符号判定器１２３は、フリ
ップフロップ１１８の出力値の正負を判定する判定器で
あり、具体的には、この出力値が正である場合には判定
結果０を信号ｓｄとして判定演算器１２４に出力し、出
力値が負である場合には判定結果１を信号ｓｄとして判
定演算器１２４に出力する。On the other hand, the sign judging unit 123 judges whether the output value of the flip-flop 118 is positive or negative. Specifically, when the output value is positive, the judgment result 0 is output as a signal. The determination result is output to the determination arithmetic unit 124 as sd, and when the output value is negative, the determination result 1 is output to the determination arithmetic unit 124 as the signal sd.

【００３０】また、フリップフロップ１２０は、積分器
１１０の出力をパルスｑ２でラッチするとともに、その
入力値および出力値を加算する加算器１２１が加算結果
を信号ｒｙとして判定演算器１２４に出力する。The flip-flop 120 latches the output of the integrator 110 with the pulse q2, and the adder 121 that adds the input value and the output value outputs the addition result as a signal ry to the decision operation unit 124.

【００３１】このようにして、上記５種類の信号を受け
取った判定演算器１２４は、以下に示す３条件（条件
Ａ、Ｂ、Ｃ）のいずれを満たすかを演算し、該当する条
件に対応する出力ｖｏをループフィルタ１２９に出力
し、また信号ｉｎｖをフリップフロップ１２５に出力す
る。なお、この判定演算器１２４の出力ｖｏは、上記ル
ープフィルタ１２９を介してＡＰＣ検波出力となる。In this way, the decision computing unit 124 that has received the above five types of signals computes which of the following three conditions (conditions A, B, and C) is satisfied, and responds to the corresponding condition. The output vo is output to the loop filter 129, and the signal inv is output to the flip-flop 125. Note that the output vo of the determination operation unit 124 becomes an APC detection output via the loop filter 129.

【００３２】具体的には、まず最初に、信号ｂｙが０以
下（ｂｙ≦０）であり、かつ、ｓｎとｓｄが等しい（ｓ
ｎ＝ｓｄ）場合（以下「条件Ａ」と言う。）には、判定
演算器の出力ｖｏをｂｒｙとし（ｖｏ＝ｂｒｙ）、信号
ｉｎｖを０とする（ｉｎｖ＝０）。More specifically, first, the signal by is equal to or less than 0 (by ≦ 0) and sn and sd are equal (s
In the case of n = sd (hereinafter referred to as “condition A”), the output vo of the decision operation unit is set to bery (vo = bry), and the signal inv is set to 0 (inv = 0).

【００３３】また、ｓｎとｓｄが一致しない（ｓｎ≠ｓ
ｄ）場合（以下「条件Ｂ」と言う。）には、判定演算器
の出力ｖｏをｒｙにし（ｖｏ＝ｒｙ）、信号ｉｎｖを０
とする（ｉｎｖ＝０）。Also, sn and sd do not match (sn ≠ s
d) In the case (hereinafter referred to as “condition B”), the output vo of the decision operation unit is set to ry (vo = ry), and the signal inv is set to 0.
(Inv = 0).

【００３４】さらに、信号ｂｙが０よりも大きく（ｂｙ
＞０）、かつ、ｓｎとｓｄが等しい（ｓｎ＝ｓｄ）場合
（以下「条件Ｃ」と言う。）には、判定演算器の出力ｖ
ｏを０にし（ｖｏ＝０）、信号ｉｎｖを１とする（ｉｎ
ｖ＝１）。Further, the signal by is larger than 0 (by
> 0) and when sn and sd are equal (sn = sd) (hereinafter referred to as “condition C”), the output v
o is set to 0 (vo = 0), and the signal inv is set to 1 (in
v = 1).

【００３５】次に、フリップフロップ１２５は、クロマ
信号のカラーバースト期間ゲート用のパルスｑ１の立ち
下がりで１（HIGH）となり１クロック後に０（LOW）と
なるパルスｑ３に基づいて動作し、その出力信号をＴ型
フリップフロップ（Ｔ＿ＦＦ）１２６に出力する。Next, the flip-flop 125 operates based on a pulse q3 which becomes 1 (HIGH) at the fall of the gate pulse q1 for the color burst period of the chroma signal and becomes 0 (LOW) one clock later, and its output. The signal is output to a T-type flip-flop (T_FF) 126.

【００３６】このＴ型フリップフロップ１２６は、入力
の立ち上がりで動作してその出力を反転出力し、その出
力によりスイッチ１２８を切り替える。なお、このスイ
ッチ１２８には、入力クロマ信号とこの信号を位相反転
器１２７で反転した信号が入力される。The T-type flip-flop 126 operates at the rising edge of the input, inverts its output, and switches the switch 128 according to the output. The switch 128 receives the input chroma signal and a signal obtained by inverting the input chroma signal by the phase inverter 127.

【００３７】次に、上記構成を有する自動位相制御回路
で用いるパルスｑ１〜ｑ３を、従来技術で用いるパルス
と比較して説明する。図２（ｂ）は、本発明の自動位相
制御回路で用いるパルスｑ１〜ｑ３のタイミングを示
す。Next, the pulses q1 to q3 used in the automatic phase control circuit having the above configuration will be described in comparison with the pulses used in the prior art. FIG. 2B shows the timing of the pulses q1 to q3 used in the automatic phase control circuit of the present invention.

【００３８】図２（ａ）に示すように、従来のＡＰＣ検
波回路では、図６で説明したアンドゲート６４で用いら
れクロマ信号のカラーバースト期間のみ１となるパルス
ｐ１と、フリップフロップ６６で用いられ水平同期信号
の立ち下がりで１になるパルスｐ２を用いている。As shown in FIG. 2A, in the conventional APC detection circuit, a pulse p1 used in the AND gate 64 described in FIG. A pulse p2 which becomes 1 at the fall of the horizontal synchronizing signal is used.

【００３９】これに対して、本実施の形態の自動位相制
御回路では、図２（ｂ）に示すように、上記パルスｐ１
に対応するｑ１と、パルスｐ２に対応するパルスｑ２
と、パルスｑ１の立ち下がりで１（HIGH）となり１クロ
ック後に０（LOW）となるパルスｑ３を用いている。On the other hand, in the automatic phase control circuit according to the present embodiment, as shown in FIG.
And a pulse q2 corresponding to the pulse p2
And a pulse q3 which becomes 1 (HIGH) at the falling edge of the pulse q1 and becomes 0 (LOW) one clock later.

【００４０】具体的には、図１に示す２つのアンドゲー
ト１０７および１０８においてカラーバースト期間のみ
をゲートするためにパルスｑ１を用いており、また積分
器１１０のフリップフロップ、フリップフロップ１１
２、１１８および１２０でのラッチタイミングを付与す
るためにパルスｑ２を用いている。Specifically, the pulse q1 is used to gate only the color burst period in the two AND gates 107 and 108 shown in FIG. 1, and the flip-flop and flip-flop 11 of the integrator 110 are used.
The pulse q2 is used to give the latch timing at 2, 118 and 120.

【００４１】さらに、本実施の形態で用いた判定演算器
１２４の出力ｉｎｖをフリップフロップ１２５でラッチ
するために、パルスｑ１の立ち下がりで１（HIGH）とな
り１クロック後に０（LOW）となる新たなパルスｑ３を
導入している。Further, since the output inv of the decision operation unit 124 used in the present embodiment is latched by the flip-flop 125, it becomes 1 (HIGH) at the falling edge of the pulse q1 and becomes 0 (LOW) one clock later. Pulse q3 is introduced.

【００４２】次に、上記自動位相制御回路を用いた場合
のＡＰＣロック点付近でのクロマ信号のカラーバースト
のベクトルについて説明する。図３は、本発明の自動位
相制御回路を用いた場合のＡＰＣロック点付近でのクロ
マ信号のカラーバーストのベクトルを示す図である。Next, a description will be given of a color burst vector of a chroma signal near the APC lock point when the automatic phase control circuit is used. FIG. 3 is a diagram showing a color burst vector of a chroma signal near the APC lock point when the automatic phase control circuit of the present invention is used.

【００４３】図３に示すように、ベクトルのＲ−Ｙ軸成
分の値をｒとし、Ｂ−Ｙ軸成分の値をｂとすると、この
自動位相制御回路の判定演算器１２４から出力される出
力値ｖｏはｒとｂの和として出力される（ｖｏ＝ｒ＋
ｂ）。このため、ＡＰＣロック点においてはｖｏ＝０と
なる。As shown in FIG. 3, assuming that the value of the RY axis component of the vector is r and the value of the BY axis component is b, the output output from the decision operation unit 124 of this automatic phase control circuit. The value vo is output as the sum of r and b (vo = r +
b). Therefore, vo = 0 at the APC lock point.

【００４４】上述のように本発明の自動位相制御回路で
は、１走査線のカラーバーストの位相に基づき位相比較
器の検出結果を出力するため、従来のＡＰＣ検波回路を
用いた場合に比べ、ジッタに伴う再生クロマ信号の位相
振動を抑制できる。As described above, in the automatic phase control circuit of the present invention, the detection result of the phase comparator is output based on the phase of the color burst of one scanning line, so that the jitter is smaller than in the case where the conventional APC detection circuit is used. , The phase oscillation of the reproduced chroma signal due to this can be suppressed.

【００４５】次に、各判定条件Ａ〜Ｃに適合する場合に
おける出力信号のカラーバーストのベクトルについて説
明する。Next, a description will be given of a color burst vector of an output signal when each of the determination conditions A to C is satisfied.

【００４６】図４（ａ）は、判定演算器１２４において
条件Ａを満たす場合におけるスイッチ１２８の出力信号
のカラーバーストのベクトルを示す図である。この判定
条件Ａでのカラーバーストの位相は、ＡＰＣロック点か
ら±４５度未満にあり、ｎ−１ライン目とｎライン目の
カラーバーストが共にＲ−Ｙ軸に関して左側の象限に位
置する。FIG. 4A is a diagram showing a color burst vector of an output signal of the switch 128 when the condition A is satisfied in the decision operation unit 124. The phase of the color burst under the determination condition A is less than ± 45 degrees from the APC lock point, and both the (n-1) th line and the nth line color burst are located in the left quadrant with respect to the RY axis.

【００４７】具体的には、ｎ−１ライン目のカラーバー
ストのベクトルＰn-1 については、Ｒ−Ｙ軸成分の値を
ｒとし、Ｂ−Ｙ軸成分の値をｂとすると、判定演算器１
２４の出力ｖｏはｒとｂの和となる（ｖｏ＝ｒ＋ｂ）。
そして、ＡＰＣロック点では、ｒ＋ｂが０となるため
（ｒ＋ｂ＝０）、出力値ｖｏは０となる。More specifically, for the vector Pn-1 of the color burst of the (n-1) th line, if the value of the RY axis component is r and the value of the BY axis component is b, 1
The output vo of 24 is the sum of r and b (vo = r + b).
Then, at the APC lock point, since r + b becomes 0 (r + b = 0), the output value vo becomes 0.

【００４８】また、ｎライン目のカラーバーストのベク
トルＰn については、Ｒ−Ｙ軸成分の値をｒ１とし、Ｂ
−Ｙ軸成分の値をｂ１とすると、出力値ｖｏの値はｂ１
−ｒ１となる（ｖｏ＝ｂ１−ｒ１）。そして、ｎ−１ラ
イン目の場合と同様に、ＡＰＣロック点においては、ｂ
１−ｒ１が０となるため（ｂ１−ｒ１＝０）、出力値ｖ
ｏは０となる。For the color burst vector Pn of the n-th line, the value of the RY axis component is r1,
-If the value of the Y-axis component is b1, the value of the output value vo is b1
−r1 (vo = b1−r1). Then, as in the case of the (n-1) th line, at the APC lock point, b
Since 1-r1 becomes 0 (b1-r1 = 0), the output value v
o becomes 0.

【００４９】このように、かかる判定条件Ａの場合に
は、ｎ−１ラインとｎラインの位相情報を用いてＡＰＣ
ループ回路が動作するのではなく、１走査線のみの位相
情報を用いてＡＰＣループ回路が動作するため、位相検
出器での誤差を抑制できる結果となる。As described above, in the case of the determination condition A, the APC is performed using the phase information of the (n-1) th line and the nth line.
Since the APC loop circuit operates using the phase information of only one scanning line instead of operating the loop circuit, an error in the phase detector can be suppressed.

【００５０】図４（ｂ）は、判定演算器１２４において
条件Ｂを満たす場合におけるスイッチ１２８の出力信号
のカラーバーストのベクトルを示す図である。FIG. 4B is a diagram showing a color burst vector of the output signal of the switch 128 when the condition B is satisfied in the decision operation unit 124.

【００５１】この判定条件Ｂを満たす場合には、ｎライ
ン目とｎ−１ライン目のカラーバーストのベクトルが、
Ｒ−Ｙ軸に関して互いに反対の象限に位置し、それぞれ
の合成ベクトルのＲ−Ｙ軸成分をｒとすると、判定演算
器１２４の出力ｖｏはｒとなり（ｖｏ＝ｒ）、従来のＡ
ＰＣ検波回路と同様の動作となる。しかし、時間の経過
に伴ってカラーバーストの位相状態は判定条件Ａの状態
に推移する。When the determination condition B is satisfied, the color burst vectors of the n-th line and the (n-1) -th line are
Assuming that the XY axes are located in quadrants opposite to each other with respect to the RY axis, and the RY axis components of the respective combined vectors are r, the output vo of the decision operation unit 124 is r (vo = r),
The operation is the same as that of the PC detection circuit. However, the phase state of the color burst changes to the state of the determination condition A with the passage of time.

【００５２】すなわち、この判定条件Ｂに該当する場合
であっても、所定時間が経過した後は判定条件Ａの場合
と同様に扱えるため、位相検出器での誤差を抑制するこ
とができる。That is, even if the determination condition B is satisfied, after the predetermined time elapses, it can be handled in the same manner as the determination condition A, so that an error in the phase detector can be suppressed.

【００５３】図４（ｃ）は、判定演算器１２４において
条件Ｃを満たす場合におけるスイッチ１２８の出力信号
のカラーバーストのベクトルを示す図である。FIG. 4C is a diagram showing a color burst vector of the output signal of the switch 128 when the condition C is satisfied in the decision operation unit 124.

【００５４】この判定条件Ｃを満たす場合には、ｎ−１
ライン目とｎライン目のベクトルが共にＲ−Ｙ軸に関し
て右側の象限に位置し、判定演算器１２４の出力ｖｏが
０となるため、出力なしの状態となる。When the determination condition C is satisfied, n-1
Since the vectors on the line and the n-th line are both located in the right quadrant with respect to the RY axis, and the output vo of the determination arithmetic unit 124 becomes 0, there is no output.

【００５５】ただし、本実施の形態の自動位相制御回路
では、かかる場合に出力ｉｎｖを１としてスイッチ１２
８が切り替わるよう構成しているため、ベクトルの状態
がＲ−Ｙ軸に関して左側の象限に変移して、判定条件Ａ
の状態となる。However, in this case, the automatic phase control circuit of this embodiment sets the output inv to 1 and sets the switch 12
8 is switched, the state of the vector changes to the left quadrant with respect to the RY axis, and the determination condition A
State.

【００５６】すなわち、この判定条件Ｃに該当する場合
であっても、スイッチ１２８の切り替えによるクロマ信
号の位相反転を行うよう構成しているため、判定条件Ａ
の場合と同様に扱うことができる。That is, even if the determination condition C is satisfied, since the phase of the chroma signal is inverted by switching the switch 128, the determination condition A
Can be handled in the same way as

【００５７】上述してきたように、本実施の形態では、
判定条件ＢおよびＣに該当する場合であっても、必ず判
定条件Ａで判定される状態に推移し、また判定条件Ａを
満たす場合には、現ラインのカラーバーストのＲ−Ｙ軸
成分とＢ−Ｙ軸成分の絶対値が等しくなるよう動作する
ため、１水平同期周期前後のカラーバーストの位相値を
検出して位相同期する従来のＡＰＣ検波回路を用いた場
合と較べて位相検出における誤差を低減して、再生クロ
マ信号の位相振動を抑圧し、再生映像の色相むらを軽減
できる。As described above, in the present embodiment,
Even when the conditions B and C are satisfied, the state always changes to the state determined by the condition A. When the condition A is satisfied, the RY axis component of the color burst of the current line and B Since the operation is performed so that the absolute values of the Y-axis components become equal, the error in the phase detection is smaller than that in the case of using the conventional APC detection circuit that detects the phase value of the color burst before and after one horizontal synchronization cycle and performs phase synchronization. Thus, the phase oscillation of the reproduced chroma signal can be suppressed, and the hue unevenness of the reproduced video can be reduced.

【００５８】[0058]

【発明の効果】以上詳細に説明したように、本発明の請
求項１に記載の自動位相制御回路は、クロマ信号のカラ
ーバースト部分の位相を（Ｂ−Ｙ）色差成分から±１３
５度に制御できるので、ＰＡＬ方式の映像信号のクロマ
信号を水平同期信号に同期させることができ、ＰＡＬ方
式ＶＴＲ再生時に発生するジッタによるクロマ信号の位
相振動を低減し、映像の色相むらを軽減できる。 As described above in detail, the automatic phase control circuit according to the first aspect of the present invention provides a color signal for a chroma signal.
−The phase of the burst portion is ± 13 from the (B−Y) color difference component.
Since it can be controlled to 5 degrees, the chroma of the PAL video signal
The signal can be synchronized with the horizontal synchronization signal.
Chroma signal position due to jitter generated during VTR playback
Phase vibration can be reduced, and uneven hue of an image can be reduced.

【００５９】[0059]

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態の自動位相制御回路のブロ
ック図である。FIG. 1 is a block diagram of an automatic phase control circuit according to an embodiment of the present invention.

【図２】（ａ）は従来のＡＰＣ検波回路で用いるパルス
ｐ１〜ｐ２のタイミングを示し、（ｂ）は本発明の自動
位相制御回路で用いるパルスｑ１〜ｑ３のタイミングを
示す図である。FIG. 2A is a diagram showing timings of pulses p1 and p2 used in a conventional APC detection circuit, and FIG. 2B is a diagram showing timings of pulses q1 and q3 used in an automatic phase control circuit of the present invention.

【図３】本発明の自動位相制御回路のＡＰＣロック点付
近でのクロマ信号のカラーバーストのベクトルを示す図
である。FIG. 3 is a diagram showing a color burst vector of a chroma signal near an APC lock point of the automatic phase control circuit of the present invention.

【図４】（ａ）は条件Ａのカラーバーストのベクトル、
（ｂ）は条件Ｂのカラーバーストのベクトル、（ｃ）は
条件Ｃのカラーバーストのベクトルを示す図である。FIG. 4A is a color burst vector of a condition A,
FIG. 4B is a diagram illustrating a color burst vector of a condition B, and FIG. 4C is a diagram illustrating a color burst vector of a condition C.

【図５】従来のＡＰＣループ回路のブロック図である。FIG. 5 is a block diagram of a conventional APC loop circuit.

【図６】従来のＡＰＣループ回路のＡＰＣ検波回路のブ
ロック図である。FIG. 6 is a block diagram of an APC detection circuit of a conventional APC loop circuit.

【図７】図６に示す加算器６７の入出力関係を示すベク
トル平面図である。7 is a vector plan view showing an input / output relationship of an adder 67 shown in FIG.

【符号の説明】[Explanation of symbols]

１０１，１０２ 乗算器 １０３ 基準信号発生器 １０４ ９０度シフト回路 １０５，１０６ ＬＰＦ １０７，１０８ アンドゲート １０９，１１０ 積分器 １１１，１２２，１２３ 符号判定器 １１３，１１６ 符号反転器 １１４，１１７，１２８ スイッチ １１５，１１９，１２１ 加算器 １１２，１１８，１２０，１２５ フリップフロップ １２４ 判定演算器 １２６ Ｔ型フリップフロップ １２７ 位相反転器 １２９ ループフィルタ ５１ コンバータ ５２ 電圧制御発振器 ５３ ＬＰＦ ５４ ＡＰＣ検波回路 ５４ａ 位相比較器 ５４ｂ 基準信号発振器 ５４ｃ ループフィルタ ６１ 積分器 ６２ 基準信号発生器 ６３ ＬＰＦ ６４ アンドゲート ６５ 積分回路 ６５ａ，６７ 加算器 ６５ｂ，６６ フリップフロップ ６８ ループフィルタ 101, 102 Multiplier 103 Reference signal generator 104 90-degree shift circuit 105, 106 LPF 107, 108 AND gate 109, 110 Integrator 111, 122, 123 Sign determiner 113, 116 Sign inverter 114, 117, 128 Switch 115 , 119, 121 Adders 112, 118, 120, 125 Flip-flops 124 Judgment calculators 126 T-type flip-flops 127 Phase inverters 129 Loop filters 51 Converters 52 Voltage-controlled oscillators 53 LPFs 54 APC detectors 54a Phase comparators 54b Reference signals Oscillator 54c Loop filter 61 Integrator 62 Reference signal generator 63 LPF 64 AND gate 65 Integrator 65a, 67 Adder 65b, 66 Flip-flop 68 Loop filter

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 映像信号のクロマ信号を水平同期信号に
同期させる位相同期回路において、 カラーバースト基準信号を発生する基準信号発生回路
と、 このカラーバースト基準信号に基づき、前記クロマ信号
から、（Ｒ−Ｙ）色差成分と（Ｂ−Ｙ）色差成分とから
成る互いに９０度の位相差を有する２相の信号を作る２
相回路と、 前記（Ｒ−Ｙ）色差成分と（Ｂ−Ｙ）色差成分とから、
前記水平同期信号に同期したカラーバースト部分をそれ
ぞれ抽出する抽出回路と、 前記（Ｂ−Ｙ）色差成分のカラーバースト部分を積分し
たＢＹ積分値の符号を判定するＢＹ符号判定回路と、 １走査線遅延した（Ｂ−Ｙ）色差成分のカラーバースト
部分を積分した遅延ＢＹ積分値の符号を判定する遅延符
号判定回路と、 この遅延符号判定回路の判定結果と前記ＢＹ符号判定回
路の判定結果とに基づき位相制御信号を出力する制御回
路とを具備し、 入力されるクロマ信号の位相を反転する位相反転回路を
備え、 前記制御回路が、 前記ＢＹ符号判定回路の判定結果と前記遅延符号判定回
路の判定結果とが共に負のとき、位相制御信号として前
記（Ｒ−Ｙ）色差成分のカラーバースト部分を積分した
ＲＹ積分値の絶対値と前記ＢＹ積分値の絶対値との差を
出力し、 前記ＢＹ符号判定回路の判定結果と前記遅延符号判定回
路の判定結果とが共に正のとき、位相制御信号として０
を出力すると共に前記位相反転回路にクロマ信号の位相
反転を指示する信号を出力し、 前記ＢＹ符号判定回路の判定結果と前記遅延符号判定回
路の判定結果とが異なる符号のとき、位相制御信号とし
て前記ＲＹ積分値と１走査線遅延した（Ｒ−Ｙ）色差成
分のカラーバースト部分を積分した遅延ＲＹ積分値との
和を出力 することを特徴とする自動位相制御回路。A phase synchronizing circuit for synchronizing a chroma signal of a video signal with a horizontal synchronizing signal, a reference signal generating circuit for generating a color burst reference signal, and based on the color burst reference signal, (2) to generate a two-phase signal composed of a color difference component and a (BY) color difference component and having a phase difference of 90 degrees from each other;
From the phase circuit, the (RY) color difference component and the (BY) color difference component,
An extraction circuit for extracting a color burst portion synchronized with the horizontal synchronization signal; a BY code determination circuit for determining a sign of a BY integrated value obtained by integrating the color burst portion of the (BY) color difference component; A delayed code determination circuit for determining a sign of a delayed BY integrated value obtained by integrating a color burst portion of a delayed (BY) color difference component; and a determination result of the delayed code determination circuit and a determination result of the BY code determination circuit. based and a control circuit for outputting a phase control signal, a phase inversion circuit for inverting the phase of the chroma signal input
The control circuit is configured to determine a result of the BY code determination circuit and the delay code determination circuit.
When both the road judgment result and the road judgment result are negative,
The color burst portion of the (RY) color difference component was integrated.
The difference between the absolute value of the RY integrated value and the absolute value of the BY integrated value is
And outputs a result of the determination by the BY code determination circuit and the number of times of the delayed code determination.
When both the road determination result and the road determination result are positive, 0 is set as the phase control signal.
And outputs the phase of the chroma signal to the phase inversion circuit.
A signal indicating inversion is output, and the result of the BY code determination circuit and the delayed code determination
When the sign of the road judgment result is different from that of the
(RY) color difference component delayed by one scanning line with the RY integrated value.
With the delay RY integrated value obtained by integrating the color burst portion of
An automatic phase control circuit for outputting a sum .