JPH10257351A - Horizontal synchronization signal reproducing device - Google Patents
Horizontal synchronization signal reproducing deviceInfo
- Publication number
- JPH10257351A JPH10257351A JP10092017A JP9201798A JPH10257351A JP H10257351 A JPH10257351 A JP H10257351A JP 10092017 A JP10092017 A JP 10092017A JP 9201798 A JP9201798 A JP 9201798A JP H10257351 A JPH10257351 A JP H10257351A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- gate
- output
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronizing For Television (AREA)
- Color Television Systems (AREA)
- Television Systems (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はMUSE信号をVSB−
AM方式で過変調したときなどに使用される水平同期信
号再生装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention
The present invention relates to a horizontal synchronizing signal reproducing device used when overmodulation is performed in an AM system.
【0002】[発明の概要]本発明はMUSE信号をV
SB−AM方式で過変調したときのIF信号を包絡線検
波して得られる信号や前記IF信号を直接、サンプリン
グして得られる信号が、所定期間所定レベルの条件を満
たすかどうかを判定してクランプレベル期間を検出し、
この検出結果に基づき全ラインの水平同期期間(以下、
HD期間という)を検出し、この検出結果と前記各信号
とに基づいて水平同期信号を再生する。[Summary of the Invention] The present invention uses the MUSE signal
It is determined whether a signal obtained by envelope detection of an IF signal when overmodulated by the SB-AM method or a signal obtained by directly sampling the IF signal satisfies a predetermined level condition for a predetermined period. Detect the clamp level period,
Based on this detection result, the horizontal synchronization period of all lines
HD period), and reproduces a horizontal synchronizing signal based on the detection result and the signals.
【0003】[0003]
【従来の技術】NTSC信号方式のテレビジョンシステ
ムにおいては、水平同期信号が負極性となっているた
め、振幅分離等の技術を用いて水平同期信号を分離抽出
している。2. Description of the Related Art In a television system of the NTSC signal system, since a horizontal synchronizing signal has a negative polarity, a horizontal synchronizing signal is separated and extracted using a technique such as amplitude separation.
【0004】[0004]
【発明が解決しようとする課題】しかしながら、ハイビ
ションテレビジョンシステム等において使用されるMU
SE信号では、正極性の水平同期信号を使用しているの
で、このような振幅分離等の技術で水平同期信号を抽出
することができない。However, an MU used in a high-definition television system or the like has a problem.
Since the SE signal uses a horizontal sync signal of positive polarity, the horizontal sync signal cannot be extracted by such a technique as amplitude separation.
【0005】このため、MUSEデコーダ等で用いられ
ているように非常に複雑な回路によって水平同期信号を
抽出しなければならず、製造コストが高くなってしまう
という問題があった。For this reason, the horizontal synchronizing signal has to be extracted by a very complicated circuit as used in a MUSE decoder or the like, and there has been a problem that the manufacturing cost is increased.
【0006】本発明は上記の事情に鑑み、簡単な回路に
よってMUSE信号の水平同期信号を検出して水平同期
信号を再生することができ、これによって水平同期信号
再生回路部分の大幅なコストダウンを達成することがで
きる水平同期信号再生装置を提供することを目的として
いる。In view of the above circumstances, the present invention can detect the horizontal synchronizing signal of the MUSE signal and reproduce the horizontal synchronizing signal with a simple circuit, thereby greatly reducing the cost of the horizontal synchronizing signal reproducing circuit. It is an object of the present invention to provide a horizontal synchronizing signal reproducing device which can be achieved.
【0007】[0007]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の水平同期信号再生装置は、MUSE信号
のクランプレベル期間に同期しライン毎に出力されるタ
イミング信号から生成されたゲート信号により切り出し
たMUSE信号のHD期間部分の信号の内、前記ゲート
信号のある時点の信号C、該信号Cから一定時間過去の
信号B及び該信号Bから前記一定時間過去の信号Aのそ
れぞれの値A、BおよびCに基づき、 S=B−|−A+C|/2 により演算を行って、信号BにおけるHD期間の中点か
らの時間方向のずれを示す位相誤差信号を生成する位相
誤差検出部と、この位相誤差検出部によって得られた位
相誤差信号を積分した値によってクロック信号の発振周
波数が制御されるクロック信号生成部と、このクロック
信号生成部によって得られたクロック信号を計数して計
数値が所定値になる毎に水平同期信号を生成する水平同
期信号生成部とを備えたことを特徴としている。In order to achieve the above object, a horizontal synchronizing signal reproducing apparatus according to the present invention comprises a gate generated from a timing signal output line by line in synchronization with a clamp level period of a MUSE signal. Of the signals in the HD period portion of the MUSE signal cut out by the signal, each of the signal C at a certain point in time of the gate signal, the signal B at a certain time in the past from the signal C, and the signal A at a certain time in the past from the signal B. Based on the values A, B, and C, an operation is performed by S = B− | −A + C | / 2 to generate a phase error signal indicating a time-direction deviation from the midpoint of the HD period of the signal B. A clock signal generator for controlling the oscillation frequency of the clock signal by a value obtained by integrating the phase error signal obtained by the phase error detector; Count by counting the clock signal obtained by the Department is characterized in that a horizontal synchronizing signal generator for generating a horizontal synchronizing signal every time a predetermined value.
【0008】[0008]
【作用】上記の構成において、位相誤差検出部では、M
USE信号のクランプレベル期間に同期しライン毎に出
力されるタイミング信号から生成されたゲート信号によ
り切り出したMUSE信号のHD期間部分の信号の内、
前記ゲート信号のある時点の信号C、該信号Cから一定
時間過去の信号B及び該信号Bから前記一定時間過去の
信号Aのそれぞれの値A、BおよびCに基づき、S=B
−|−A+C|/2の演算を行って、信号BにおけるH
D期間の中点からの時間方向のずれを示す位相誤差信号
を生成する。クロック信号生成部では、得られた位相誤
差信号を積分した値によってクロック信号の発振周波数
が制御されたクロック信号を生成する。水平同期信号生
成部では、得られたクロック信号を計数して計数値が所
定値になる毎に水平同期信号を生成する。In the above arrangement, the phase error detection section uses M
Of the signals in the HD period portion of the MUSE signal extracted by the gate signal generated from the timing signal output for each line in synchronization with the clamp level period of the USE signal,
S = B based on the signal C at a certain point in time of the gate signal, the signal B at a certain time before the signal C and the values A, B and C of the signal A at a certain time before the signal B.
− | −A + C | / 2 is calculated, and H in the signal B is calculated.
A phase error signal indicating a shift in the time direction from the midpoint of the D period is generated. The clock signal generation unit generates a clock signal whose oscillation frequency is controlled by a value obtained by integrating the obtained phase error signal. The horizontal synchronizing signal generation unit counts the obtained clock signals and generates a horizontal synchronizing signal every time the count value reaches a predetermined value.
【0009】[0009]
【実施例】図1は本発明による水平同期信号再生装置の
第1実施例である水平同期信号検出再生回路の一例を示
すブロック図である。FIG. 1 is a block diagram showing an example of a horizontal synchronizing signal detecting / reproducing circuit which is a first embodiment of a horizontal synchronizing signal reproducing apparatus according to the present invention.
【0010】この図に示す水平同期信号検出再生回路は
包絡線検出部1と、A/D変換部2と、同期検出部3
と、水平同期信号再生部4とを備えており、図2に示す
伝送信号形式で送信されるMUSE信号を受信して得ら
れたIF信号を取り込んで、クランプレベル期間部分を
検出してHD期間を検知するととともに、このHD期間
に対応する水平同期信号を再生する。The horizontal synchronizing signal detecting / reproducing circuit shown in FIG. 1 includes an envelope detecting section 1, an A / D converting section 2, and a synchronizing detecting section 3.
And a horizontal synchronizing signal reproducing unit 4. The IF signal obtained by receiving the MUSE signal transmitted in the transmission signal format shown in FIG. Is detected, and the horizontal synchronizing signal corresponding to the HD period is reproduced.
【0011】包絡線検出部1はMUSE信号を受信して
得られた一定振幅のIF信号を取り込むとともに、この
IF信号を検波して包絡線信号を抽出し、これをA/D
変換部2に供給する。The envelope detecting section 1 receives an IF signal having a constant amplitude obtained by receiving the MUSE signal, detects the IF signal, extracts an envelope signal, and converts this into an A / D signal.
It is supplied to the conversion unit 2.
【0012】A/D変換部2は予め設定されている周
期、例えば32.4MHzのクロックレートで前記包絡
線検出部1から出力される包絡線信号を取り込んでこれ
を量子化し予め設定されているビット数、例えば8ビッ
トのデジタル信号に変換し、これを同期検出部3に供給
する。The A / D converter 2 takes in the envelope signal output from the envelope detector 1 at a preset period, for example, a clock rate of 32.4 MHz, quantizes the envelope signal, and presets it. The digital signal is converted into a digital signal having the number of bits, for example, 8 bits, and is supplied to the synchronization detecting unit 3.
【0013】同期検出部3は第1ゲート信号生成部5
と、システムクロック信号生成部6と、第2ゲート信号
生成部7と、制御信号生成部8とを備えており、前記A
/D変換部2から出力されるデジタル信号のクランプレ
ベル期間を検出してHD期間を検知するととともに、こ
のHD期間に対応する第2ゲート信号を生成してこれを
水平同期信号再生部4に供給する。The synchronization detecting section 3 includes a first gate signal generating section 5
, A system clock signal generator 6, a second gate signal generator 7, and a control signal generator 8.
In addition to detecting a clamp level period of the digital signal output from the / D conversion unit 2 to detect an HD period, a second gate signal corresponding to the HD period is generated and supplied to the horizontal synchronization signal reproducing unit 4. I do.
【0014】第1ゲート信号生成部5は図3に示す如く
クランプレベル期間検出回路10と、クランプレベル期
間判定回路11と、信号ループ回路12と、第1ゲート
信号生成回路13とを備えており、前記A/D変換部2
から出力されるデジタル信号を取り込んでクランプレベ
ル期間を検出するとともに、この検出結果に基づいて第
1ゲート信号を生成してこれをシステムクロック信号生
成部6と、第2ゲート信号生成部7と、制御信号生成部
8とに供給する。As shown in FIG. 3, the first gate signal generator 5 includes a clamp level period detection circuit 10, a clamp level period determination circuit 11, a signal loop circuit 12, and a first gate signal generation circuit 13. , The A / D converter 2
The digital signal output from the controller is fetched to detect a clamp level period, a first gate signal is generated based on the detection result, and the first gate signal is generated by a system clock signal generator 6, a second gate signal generator 7, It is supplied to the control signal generator 8.
【0015】クランプレベル期間検出回路10は前記包
絡線検出部1に入力されるIF信号の変調度に応じたレ
ベル、例えば極めてキャリア抑圧に近い状態では零に近
いレベルの基準レベル信号を出力するように設定される
レベル設定回路14と、このレベル設定回路14から出
力される基準レベル信号と前記A/D変換部2から出力
されるデジタル信号との差を取り、その絶対値を示す差
分信号を生成する差分抽出回路15と、クランプレベル
判定値が設定されるクランプレベル設定回路16と、前
記差分抽出回路15から出力される差分信号の値と前記
クランプレベル設定回路16に設定されているクランプ
レベル判定値とを比較して前記差分抽出回路15から出
力される差分信号の値が前記クランプレベル判定値より
小さいとき、低レベル検知信号を生成するコンパレータ
回路17と、このコンパレータ回路17から低レベル検
知信号が出力されたとき、これを検出してロード信号を
生成する立ち上がり検出回路18と、前記コンパレータ
回路17から低レベル検知信号が出力されなくなったと
き、これを検出してクリア信号を生成する立ち下がり検
出回路19とを備えている。The clamp level period detection circuit 10 outputs a reference level signal of a level corresponding to the modulation degree of the IF signal input to the envelope detection unit 1, for example, a level close to zero in a state very close to carrier suppression. And a difference signal between the reference level signal output from the level setting circuit 14 and the digital signal output from the A / D converter 2 is calculated. A difference extraction circuit 15 to be generated, a clamp level setting circuit 16 for setting a clamp level determination value, and a value of a difference signal output from the difference extraction circuit 15 and a clamp level set in the clamp level setting circuit 16 If the value of the difference signal output from the difference extraction circuit 15 is smaller than the clamp level judgment value, A comparator circuit 17 for generating a low-level detection signal, a rising-level detection circuit 18 for detecting when a low-level detection signal is output from the comparator circuit 17 and generating a load signal; A falling detection circuit 19 is provided for detecting when the signal is no longer output and generating a clear signal.
【0016】そして、前記A/D変換部2から出力され
るデジタル信号を取り込んでこのデジタル信号のレベル
と基準レベル信号との差が予め設定されているクランプ
レベル判定値より小さくなったとき、低レベル検知信号
を生成してこれをクランプレベル期間判定回路11に供
給するとともに、ロード信号を生成してこれを前記クラ
ンプレベル期間判定回路11に供給し、前記デジタル信
号のレベルと基準レベル信号との差が前記クランプレベ
ル判定値より大きくなったとき、低レベル検知信号の生
成を停止するとともに、クリア信号を生成してこれを前
記クランプレベル期間判定回路11に供給する。The digital signal output from the A / D converter 2 is fetched, and when the difference between the level of the digital signal and the reference level signal becomes smaller than a preset clamp level determination value, a low level is set. A level detection signal is generated and supplied to the clamp level period determination circuit 11, and a load signal is generated and supplied to the clamp level period determination circuit 11, so that the level of the digital signal is compared with the reference level signal. When the difference becomes larger than the clamp level determination value, the generation of the low level detection signal is stopped, and a clear signal is generated and supplied to the clamp level period determination circuit 11.
【0017】クランプレベル期間判定回路11は前記ク
ランプレベル期間検出回路10から出力されるロード信
号と信号ループ回路12から出力されるロード信号との
論理積をとるアンド回路20と、クランプレベル期間デ
ータ値“748”が設定されるクランプレベル期間デー
タ設定回路21と、前記アンド回路20からロード信号
が出力されたとき、前記クランプレベル期間データ設定
回路21に設定されているクランプレベル期間データ値
“748”を初期の計数値としてロードし、この後シス
テムクロック信号が供給される毎に前記計数値をデクリ
メントして前記クランプレベル期間検出回路10からク
リア信号が出力される前に、前記計数値が零になったと
き、クランプレベル期間の終了を検出したことを示すク
ランプレベル期間終了検出信号を生成するカウンタ回路
22とを備えている。A clamp level period determination circuit 11 performs an AND operation on a load signal output from the clamp level period detection circuit 10 and a load signal output from the signal loop circuit 12, and a clamp level period data value. The clamp level period data setting circuit 21 in which “748” is set and the clamp level period data value “748” set in the clamp level period data setting circuit 21 when the load signal is output from the AND circuit 20. Is loaded as an initial count value, and thereafter, each time the system clock signal is supplied, the count value is decremented and before the clear signal is output from the clamp level period detection circuit 10, the count value becomes zero. When the clamp level period is reached, indicating that the end of the clamp level period has been detected. And a counter circuit 22 for generating a completion detection signal.
【0018】そして、前記クランプレベル期間検出回路
10及び信号ループ回路12からロード信号が出力され
ると、カウンタ回路22によってクランプレベル期間デ
ータ設定回路21に設定されているクランプレベル期間
データ値“748”をロードし、この後システムクロッ
ク信号が供給される毎に前記計数値をデクリメントして
前記クランプレベル期間検出回路10からクリア信号が
出力される前に、前記計数値が零になったとき、クラン
プレベル期間の終了を検出したことを示すクランプレベ
ル期間終了検出信号を生成してこれを信号ループ回路1
2と、第1ゲート信号生成回路13とに供給する。When the load signal is output from the clamp level period detection circuit 10 and the signal loop circuit 12, the clamp level period data value "748" set in the clamp level period data setting circuit 21 by the counter circuit 22. After that, every time the system clock signal is supplied, the count value is decremented. Before the clear signal is output from the clamp level period detection circuit 10, when the count value becomes zero, A clamp level period end detection signal indicating that the end of the level period has been detected is generated and is used as a signal loop circuit 1
2 and the first gate signal generation circuit 13.
【0019】信号ループ回路12はシステムクロック信
号が供給される毎にシフト動作を行なって前記クランプ
レベル期間判定回路11からクランプレベル期間終了検
出信号が出力されたとき、これを取り込んで“212”
クロック遅延させるシフトレジスタ回路23と、MUS
E信号の1走査ラインのクロック数値“960”が設定
される期間データ設定回路24と、前記シフトレジスタ
回路23から信号が出力されたとき、前記期間データ設
定回路24に設定されている1走査ラインのデータ値
“960”を初期の計数値としてロードし、この後シス
テムクロック信号が供給される毎に前記計数値をデクリ
メントしてこれが零になったとき、前回の測定結果に基
づいて予測される今回のクランプレベル期間の開始タイ
ミングを示すロード信号を生成するカウンタ回路25
と、このカウンタ回路25のロード信号と前記シフトレ
ジスタ回路23の出力信号との論理和をとって前記カウ
ンタ回路25に出力するオア回路121とを備えてい
る。The signal loop circuit 12 performs a shift operation every time the system clock signal is supplied. When the clamp level period end detection signal is output from the clamp level period determination circuit 11, the signal loop circuit 12 takes in the signal and outputs "212".
A shift register circuit 23 for delaying a clock,
A period data setting circuit 24 in which a clock value "960" of one scanning line of the E signal is set, and one scanning line set in the period data setting circuit 24 when a signal is output from the shift register circuit 23 Is loaded as an initial count value, and thereafter, each time the system clock signal is supplied, the count value is decremented. When the count value becomes zero, it is predicted based on the previous measurement result. Counter circuit 25 that generates a load signal indicating the start timing of the current clamp level period
And an OR circuit 121 that calculates the logical sum of the load signal of the counter circuit 25 and the output signal of the shift register circuit 23 and outputs the result to the counter circuit 25.
【0020】そして、前記クランプレベル期間判定回路
11からクランプレベル期間終了検出信号が出力された
とき、これを取り込んで“212”クロック遅延させた
後、システムクロック信号を“960”計数する毎に、
ロード信号を生成してこれを前記クランプレベル期間判
定回路11に供給する。When a clamp level period end detection signal is output from the clamp level period determination circuit 11, it is fetched and delayed by "212" clocks, and every time the system clock signal is counted "960",
A load signal is generated and supplied to the clamp level period determination circuit 11.
【0021】また、第1ゲート信号生成回路13は実験
等によって得られたライン数値が設定されるライン数設
定回路26と、前記クランプレベル期間判定回路11か
らクランプレベル期間終了検出信号が出力される毎にこ
れを計数してこの計数結果と前記ライン数設定回路26
に設定されているライン数値とが一致したとき、検出信
号を生成するカウンタ回路27と、1走査ラインのクロ
ック数値が設定される期間データ設定回路28と、前記
カウンタ回路27から検出信号が出力される毎に、前記
期間データ設定回路28に設定されているクロック数値
を初期の計数値としてロードし、この後システムクロッ
ク信号が供給される毎に前記計数値をデクリメントして
この計数値が零になったとき、第1ゲート信号を生成す
るカウンタ回路29とを備えている。The first gate signal generation circuit 13 outputs a line number setting circuit 26 to which a line value obtained by an experiment or the like is set, and a clamp level period end detection signal from the clamp level period determination circuit 11. This is counted every time, and the counting result and the line number setting circuit 26
When the line numbers set in the counters match each other, a counter circuit 27 for generating a detection signal, a period data setting circuit 28 for setting a clock value of one scanning line, and a detection signal are output from the counter circuit 27. Each time the clock value set in the period data setting circuit 28 is loaded as an initial count value, the count value is decremented each time a system clock signal is supplied, and the count value is reduced to zero. And a counter circuit 29 for generating a first gate signal when the time has elapsed.
【0022】そして、前記クランプレベル期間判定回路
11からクランプレベル期間終了検出信号が所定回数、
出力されたとき、システムクロック信号の計数を開始し
てシステムクロック信号を“960”計数したとき、第
1ゲート信号を生成してこれをシステムクロック信号生
成部6と、第2ゲート信号生成部7と、制御信号生成部
8とに供給する。従って、第1ゲート信号は数フレーム
毎に出力される。The clamp level period end detection signal from the clamp level period determination circuit 11 is determined a predetermined number of times.
When output, the counting of the system clock signal is started, and when the system clock signal is counted "960", the first gate signal is generated, and the first gate signal is generated by the system clock signal generator 6 and the second gate signal generator 7. And the control signal generator 8. Therefore, the first gate signal is output every several frames.
【0023】システムクロック信号生成部6は図4に示
す如く前記第1ゲート信号生成部5から出力される第1
ゲート信号の位相と帰還信号の位相とを比較してこの比
較結果に応じた電圧値の信号を生成する位相比較回路3
0と、この位相比較回路30から出力される信号を積分
するループフィルタ回路31と、前記制御信号生成部8
から第2制御信号が出力されていないときには前記ルー
プフィルタ回路31から出力される信号を取り込んでこ
れを出力し、また前記制御信号生成部8から第2制御信
号が出力されたときには、前記ループフィルタ回路31
から出力される信号をサンプルして前記第2制御信号が
出力されなくなるまでホールドしてサンプルした信号を
出力し続けるサンプル・ホールド回路32と、このサン
プル・ホールド回路32から出力される信号の電圧値に
応じた周波数(基本周波数は“32.4MHz”)で発
振してシステムクロック信号を生成するVCXO33
と、このVCXO33から出力されるシステムクロック
信号を“1/540000”に分周して帰還信号を生成
しこれを前記位相比較回路30に供給する分周回路34
とを備えている。As shown in FIG. 4, the system clock signal generator 6 outputs the first gate signal output from the first gate signal generator 5.
A phase comparison circuit 3 that compares the phase of the gate signal with the phase of the feedback signal and generates a signal having a voltage value according to the comparison result
0, a loop filter circuit 31 that integrates a signal output from the phase comparison circuit 30, and the control signal generation unit 8
When the second control signal is not output from the loop filter circuit 31, it takes in the signal output from the loop filter circuit 31 and outputs it, and when the second control signal is output from the control signal generator 8, Circuit 31
And a sample and hold circuit 32 which samples the signal output from the sample and hold circuit until the second control signal is no longer output and continuously outputs the sampled signal, and the voltage value of the signal output from the sample and hold circuit 32 VCXO 33 which oscillates at a frequency (basic frequency is “32.4 MHz”) according to the above and generates a system clock signal
And a frequency dividing circuit 34 which divides the system clock signal output from the VCXO 33 to “1/540000” to generate a feedback signal and supplies it to the phase comparator 30.
And
【0024】そして、前記第1ゲート信号生成部5から
出力される第1ゲート信号に同期したシステムクロック
信号を生成してこれを前記第1ゲート信号生成部5と、
第2ゲート信号生成部7とに供給する。Then, a system clock signal synchronized with the first gate signal output from the first gate signal generator 5 is generated, and the system clock signal is generated by the first gate signal generator 5.
The signal is supplied to the second gate signal generator 7.
【0025】第2ゲート信号生成部7は図5に示す如く
前記制御信号生成部8から第1制御信号が出力されてい
るとき、前記第1ゲート信号生成部5から出力される第
1ゲート信号を通過させるアンド回路35と、1走査ラ
インのクロック数値“960”が設定される期間データ
設定回路36と、前記アンド回路35から第1ゲート信
号が出力されたとき、前記期間データ設定回路36に設
定されているクロック数値を初期の計数値としてロード
し、この後システムクロック信号が供給される毎に前記
計数値をディクリメントして計数値が零になる毎に第2
ゲート信号を生成して初期の計数値をロードし、以下こ
の動作を繰り返すカウンタ回路37と、このカウンタ回
路37の出力信号と前記アンド回路35の出力信号との
論理和をとって前記カウンタ回路37に出力するオア回
路38とを備えている。When the first control signal is output from the control signal generator 8 as shown in FIG. 5, the second gate signal generator 7 outputs the first gate signal output from the first gate signal generator 5. 35, a period data setting circuit 36 in which a clock value “960” of one scanning line is set, and a period data setting circuit 36 when a first gate signal is output from the AND circuit 35. The set clock value is loaded as an initial count value, and thereafter, each time the system clock signal is supplied, the count value is decremented.
A counter circuit 37 for generating a gate signal to load an initial count value, and thereafter repeating this operation; and calculating the logical sum of the output signal of the counter circuit 37 and the output signal of the AND circuit 35, And an OR circuit 38 for outputting to the
【0026】そして、前記制御信号生成部8から第1制
御信号が出力されている状態で、前記第1ゲート信号生
成部5から第1ゲート信号が出力されたとき、前記期間
データ設定回路36に設定されているクロック数値を初
期の計数値としてロードする。この後、システムクロッ
ク信号が供給される毎に前記計数値をディクリメントし
て計数値が零になる毎に第2ゲート信号を生成して初期
の計数値をロードする。以下、この動作を繰り返して
“960”クロック毎(1ライン毎)に、第2ゲート信
号を生成しこれを制御信号生成部8と、水平同期信号再
生部4とに供給する。When the first gate signal is output from the first gate signal generator 5 while the first control signal is being output from the control signal generator 8, the period data setting circuit 36 Loads the set clock value as the initial count value. Thereafter, each time the system clock signal is supplied, the count value is decremented, and each time the count value becomes zero, a second gate signal is generated to load the initial count value. Thereafter, this operation is repeated to generate a second gate signal every "960" clocks (every line) and supply this to the control signal generator 8 and the horizontal synchronizing signal reproducer 4.
【0027】制御信号生成部8は図6に示す如く第1制
御信号生成部40と、第2制御信号生成部41とを備え
ており、第1ゲート信号生成部5から出力される第1ゲ
ート信号と前記第2ゲート信号生成部7から出力される
第2ゲート信号との関係が予め設定されている条件を満
たしていないとき、第1制御信号を生成してこれを前記
第2ゲート信号生成部7に供給したり、第2制御信号を
生成してこれを前記システムクロック信号生成部6に供
給したりする。As shown in FIG. 6, the control signal generator 8 includes a first control signal generator 40 and a second control signal generator 41, and the first gate signal output from the first gate signal generator 5. When the relationship between the signal and the second gate signal output from the second gate signal generation unit 7 does not satisfy a preset condition, a first control signal is generated and the first control signal is generated. And a second control signal is generated and supplied to the system clock signal generator 6.
【0028】第1制御信号生成部40は2つのアンド回
路42、44および1つのオア回路43によって構成さ
れ、前記第1ゲート信号生成部5から出力される第1ゲ
ート信号と前記第2ゲート信号生成部7から出力される
第2ゲート信号とが時間的に一致していないとき、これ
を検出してパルス信号を生成する不一致検出回路45
と、この不一致検出回路45からパルス信号が出力され
る毎に、これを計数し、第1制御信号が供給されたと
き、計数値を零に戻すカウンタ回路46と、このカウン
タ回路46の計数値が予め設定されている値になったと
き、これを検出して第1制御信号を生成して前記カウン
タ回路46をリセットするコンパレータ回路47とを備
えており、前記第1ゲート信号生成部5から出力される
第1ゲート信号と前記第2ゲート信号生成部7から出力
される第2ゲート信号とが一致していない状態が所定回
数、発生したとき、これを検出して第1制御信号を生成
し、これを前記第2ゲート信号生成部7に供給する。The first control signal generator 40 comprises two AND circuits 42 and 44 and one OR circuit 43. The first gate signal output from the first gate signal generator 5 and the second gate signal. When the second gate signal output from the generation unit 7 does not match in time, the mismatch detection circuit 45 detects this and generates a pulse signal.
Each time a pulse signal is output from the inconsistency detection circuit 45, the counter circuit 46 counts the pulse signal and, when the first control signal is supplied, returns the count value to zero. Has a preset value, a comparator circuit 47 which detects this, generates a first control signal, and resets the counter circuit 46. When a state in which the output first gate signal does not match the second gate signal output from the second gate signal generation unit occurs a predetermined number of times, this state is detected and the first control signal is generated. Then, this is supplied to the second gate signal generator 7.
【0029】これによって、第1ゲート信号生成部5か
ら第1ゲート信号が出力されなくなった後、図7(a)
に示す如く前記第1ゲート信号生成部5から第1ゲート
信号が出力され始めたとき、図7(c)に示す如く第2
ゲート信号生成部7から出力される第2ゲート信号を前
記第1ゲート信号に同期させて、図7(b)に示す如く
システムクロック信号生成部6から出力されるシステム
クロック信号を前記第1ゲート信号に同期させる。As a result, after the first gate signal is no longer output from the first gate signal generation unit 5, FIG.
When the first gate signal starts to be output from the first gate signal generator 5 as shown in FIG.
By synchronizing the second gate signal output from the gate signal generator 7 with the first gate signal, the system clock signal output from the system clock signal generator 6 as shown in FIG. Synchronize with signal.
【0030】また、第2制御信号生成部41は1つのア
ンド回路48によって構成され、前記第2ゲート信号生
成部7から第2ゲート信号が出力されている状態で前記
第1ゲート信号生成部5から第1ゲート信号が出力され
なくなったとき、これを検出して立ち上がりパルス信号
を生成する信号有無検出回路49と、データ“1”が設
定されるデータ設定回路50と、前記第2ゲート信号生
成部7から第2ゲート信号が出力されたとき、前記デー
タ設定回路50に設定されているデータ“1”をロード
し、この状態で前記信号有無検出回路49から立ち上が
りパルス信号が出力されたとき、ロードしたデータ
“1”をダウンカウントして第2制御信号を生成するダ
ウンカウンタ回路51とを備えており、前記第2ゲート
信号生成部7から第2ゲート信号が出力されている状態
で前記第1ゲート信号生成部5から第1ゲート信号が出
力されなくなったとき、これを検出して第2制御信号を
生成し、これを前記システムクロック信号生成部6に供
給してこのシステムクロック信号生成部6から出力され
るシステムクロック信号の周波数をロックさせる。The second control signal generator 41 is constituted by one AND circuit 48, and the second gate signal generator 7 outputs the second gate signal while the first gate signal generator 5 outputs the second gate signal. A signal presence / absence detection circuit 49 for detecting when the first gate signal is no longer output and generating a rising pulse signal; a data setting circuit 50 for setting data "1"; When the second gate signal is output from the unit 7, the data “1” set in the data setting circuit 50 is loaded. When the rising pulse signal is output from the signal presence / absence detection circuit 49 in this state, A down-counter circuit 51 for down-counting the loaded data “1” to generate a second control signal. When the first gate signal is no longer output from the first gate signal generator 5 while the first gate signal is being output, the first gate signal is detected and a second control signal is generated. The frequency of the system clock signal supplied to the section 6 and output from the system clock signal generating section 6 is locked.
【0031】また、水平同期信号再生部4は位相誤差検
出部55と、ループフィルタ部56と、VCXO57
と、カウンタ回路58とを備えており、図9(a)に示
す如く前記第2ゲート信号生成部7から1ライン毎に出
力される第2ゲート信号に基づいて生成された前記A/
D変換部2から出力されるデジタル信号のHD期間部分
をゲートするゲート信号により、図9(b)に示す如く
前記A/D変換部2から出力されるデジタル信号のHD
期間部分を切り出すとともに、切り出したデジタル信号
に基づいてHD期間の中点を検出し、この中点に応じた
正確なタイミングで水平同期信号を再生する。The horizontal synchronizing signal reproducing section 4 includes a phase error detecting section 55, a loop filter section 56, a VCXO 57
And a counter circuit 58. As shown in FIG. 9A, the A / G signal generated based on the second gate signal output line by line from the second gate signal generation unit 7 is provided.
As shown in FIG. 9 (b), the digital signal output from the A / D converter 2 is driven by the gate signal that gates the HD period portion of the digital signal output from the D converter 2.
A period portion is cut out, a midpoint of the HD period is detected based on the cut out digital signal, and a horizontal synchronization signal is reproduced at an accurate timing according to the midpoint.
【0032】位相誤差検出部55は図8に示す如くゲー
ト回路551と、シフトレジスタ回路552と、演算回
路59とを備えており、前記第2ゲート信号生成部7か
ら出力される第2ゲート信号に基づいて前記A/D変換
部2から出力されるデジタル信号をゲートしてHD期間
部分のみを選択するとともに、選択したデジタル信号に
基づいて演算を行なってHD期間の中点からの誤差を示
す位相誤差信号を生成しこれを前記ループフィルタ部5
6に供給する。As shown in FIG. 8, the phase error detector 55 includes a gate circuit 551, a shift register circuit 552, and an arithmetic circuit 59, and a second gate signal output from the second gate signal generator 7. , The digital signal output from the A / D converter 2 is gated to select only the HD period portion, and an operation is performed based on the selected digital signal to indicate an error from the midpoint of the HD period. A phase error signal is generated and the phase error signal is
6
【0033】ゲート回路551は前記第2ゲート信号生
成部7から第2ゲート信号が出力されているとき、前記
A/D変換部2から出力されるデジタル信号を通過させ
てシフトレジスタ回路552と、演算回路59とに供給
する。When the second gate signal is output from the second gate signal generator 7, the gate circuit 551 passes the digital signal output from the A / D converter 2, and It is supplied to the arithmetic circuit 59.
【0034】シフトレジスタ回路552はクロック信号
が供給される毎に、前記ゲート回路551から出力され
るデジタル信号を取り込んでこれを順次、シフトして遅
延させるとともに、この遅延動作によって得られた
“8”クロック前のデジタル信号と、“4”クロック前
のデジタル信号とを演算回路59に供給する。Each time the clock signal is supplied, the shift register circuit 552 takes in the digital signal output from the gate circuit 551, sequentially shifts and delays the digital signal, and obtains "8" obtained by this delay operation. The digital signal "before the clock" and the digital signal "4" before the clock are supplied to the arithmetic circuit 59.
【0035】演算回路59は前記シフトレジスタ回路5
52から出力される“8”クロック前のデジタル信号を
取り込んで符号を反転させる符号反転回路65と、この
符号反転回路65によって符号が反転されたデジタル信
号と前記ゲート回路551から出力される今回のデジタ
ル信号とを加算する加算回路66と、この加算回路66
の加算動作によって得られたデジタル信号の絶対値を求
める絶対値回路67と、この絶対値回路67から出力さ
れるデジタル信号に対して“−1/2”をかける係数回
路68と、この係数回路68から出力されるデジタル信
号と前記シフトレジスタ回路552から出力される
“4”クロック前のデジタル信号とを加算して位相誤差
信号を生成する加算回路69とを備えており、前記シフ
トレジスタ回路552から出力される“8”クロック前
のデジタル信号と、“4”クロック前のデジタル信号
と、前記ゲート回路551から出力される今回のデジタ
ル信号とに基づいて次式に示す演算を行なってHD期間
の中点からの誤差を示す位相誤差信号を生成してこれを
前記ループフィルタ部56に供給する。The operation circuit 59 is provided in the shift register circuit 5
A sign inverting circuit 65 that takes in the digital signal 8 clocks before the clock output from 52 and inverts the sign, a digital signal whose sign is inverted by the sign inverting circuit 65, and a current signal output from the gate circuit 551. An adding circuit 66 for adding the digital signal to the digital signal;
, A coefficient circuit 68 for multiplying the digital signal output from the absolute value circuit 67 by “− /”, and a coefficient circuit 68 for multiplying the digital signal output from the absolute value circuit 67 by “− /”. And a digital signal output from the shift register circuit 552 and a digital signal before “4” clocks output from the shift register circuit 552 to generate a phase error signal. Based on the digital signal “8” clocks before, the digital signal “4” clocks before, and the current digital signal output from the gate circuit 551, the following equation is used to calculate the HD period Then, a phase error signal indicating an error from the middle point is generated and supplied to the loop filter unit 56.
【0036】[0036]
【数1】S=B−|−A+C|/2 …(1) 但し、S:位相誤差信号 A:“8”クロック前のデジタル信号の値 B:“4”クロック前のデジタル信号の値 C:今回のデジタル信号の値S = B− | −A + C | / 2 (1) where S: phase error signal A: value of digital signal before “8” clock B: value of digital signal before “4” clock C : The value of this digital signal
【0037】この場合、この(1)式から明らかなよう
に、MUSE信号のIF信号の水平同期波形の部分のキ
ャリアの極性が1ライン毎に反転する程度の過変調とな
り、図9(b)に示す如く、前記A/D変換部2から出
力されるデジタル信号のレベルの微分値の符号が最小点
を境にして反転していても、1ラインに1回、確定する
HD期間の中点を確実に検出して前記中点に対する位相
誤差を求めることができる。In this case, as is apparent from the equation (1), overmodulation occurs such that the polarity of the carrier in the horizontal synchronizing waveform portion of the IF signal of the MUSE signal is inverted every line, and FIG. As shown in the figure, even if the sign of the differential value of the level of the digital signal output from the A / D converter 2 is inverted at the minimum point, the midpoint of the HD period that is determined once per line And the phase error with respect to the midpoint can be obtained.
【0038】また、ループフィルタ部56は前記位相誤
差検出部55から出力される位相誤差信号を積分してこ
の積分動作によって得られた信号をVCXO57に供給
する。The loop filter section 56 integrates the phase error signal output from the phase error detection section 55 and supplies the signal obtained by this integration operation to the VCXO 57.
【0039】VCXO57は前記ループフィルタ部56
から出力される信号に応じた周波数で発振してクロック
信号(32.4MHz)を生成し、これを前記位相誤差
検出部55と、A/D変換部2と、カウンタ回路58と
に供給する。このVCXO57が請求項1記載のクロッ
ク信号生成部を構成する。VCXO 57 is a loop filter unit 56
A clock signal (32.4 MHz) is generated by oscillating at a frequency corresponding to the signal output from the controller, and is supplied to the phase error detector 55, the A / D converter 2, and the counter circuit 58. The VCXO 57 constitutes a clock signal generator according to the first aspect.
【0040】カウンタ回路58は前記VCXO57から
出力されるクロック信号をカウントして計数値が“96
0”になる毎に、水平同期信号を生成して次段回路(図
示は省略する)に出力する。このカウンタ回路58が請
求項1記載の水平同期信号生成部を構成する。The counter circuit 58 counts the clock signal output from the VCXO 57 and counts the count value to "96".
Each time it becomes 0 ", a horizontal synchronizing signal is generated and output to the next stage circuit (not shown). This counter circuit 58 constitutes a horizontal synchronizing signal generating section according to the first aspect.
【0041】このようにこの実施例においては、受信動
作によって得られたMUSE信号のレベル判定と、期間
判定とを行なってクランプレベル期間を検出するように
したので、簡単な回路によってMUSE信号のHD期間
を検出して水平同期信号を再生することができ、これに
よって水平同期信号再生回路部分の大幅なコストダウン
を達成することができる。As described above, in this embodiment, the level determination of the MUSE signal obtained by the reception operation and the period determination are performed to detect the clamp level period. Therefore, the HD of the MUSE signal is detected by a simple circuit. The horizontal synchronizing signal can be reproduced by detecting the period, whereby the cost of the horizontal synchronizing signal reproducing circuit can be greatly reduced.
【0042】また、上述した実施例においては、第1ゲ
ート信号生成部5に設けられた差分抽出回路15によっ
てIF信号の変調度に応じたレベルのプリセット値と、
IF信号に対応するデジタル信号との差を抽出しこれら
の差の絶対値を使用するようにしているので、ノイズに
よる誤動作が発生しないようにすることができる。In the above-described embodiment, the difference extraction circuit 15 provided in the first gate signal generation unit 5 sets the preset value of the level according to the modulation degree of the IF signal,
Since differences from the digital signal corresponding to the IF signal are extracted and the absolute values of these differences are used, malfunctions due to noise can be prevented.
【0043】また、第1ゲート信号生成部5によってI
F信号のレベル判定と、“748”クロックの期間判定
を数フレームに渡って行なってクランプレベル期間を検
出するようにしているので、送信側から送信されるMU
SE信号の変調度がキャリア抑圧に近く、これに対応し
てクランプレベル期間のIF信号レベルが零に非常に近
いレベルになっても、また過変調になっても、クランプ
レベル期間を検出することができる。なお、この場合、
図2に示す如く映像のY信号で同様の信号が存在する可
能性があるが、このような信号をクランプレベル期間の
信号と誤判定しても、その期間の直後にHD期間が存在
するので、なんら差し支えない。また、映像のC信号期
間と、Y信号期間とにまたがって、上述した信号と同様
な信号が存在する可能性があるが、この実施例において
は、信号ループ回路12によってHD期間が終了してか
ら“191”クロック後かどうかを判定しているため、
“190”クロック以内に立ち上がり検出されたものは
誤検出として排除することができる。Further, the first gate signal generation unit 5
Since the level determination of the F signal and the determination of the period of the “748” clock are performed over several frames to detect the clamp level period, the MU transmitted from the transmitting side is determined.
Detecting the clamp level period even if the modulation degree of the SE signal is close to carrier suppression and the IF signal level during the clamp level period is very close to zero or overmodulated. Can be. In this case,
As shown in FIG. 2, there is a possibility that a similar signal exists in the Y signal of the video. However, even if such a signal is erroneously determined to be a signal of the clamp level period, the HD period exists immediately after that period, No problem. Further, there is a possibility that a signal similar to the above-described signal exists between the C signal period and the Y signal period of the video, but in this embodiment, the HD period is terminated by the signal loop circuit 12. Since it is determined whether the clock is after “191” clocks from
Those which have been detected within the "190" clock can be excluded as erroneous detections.
【0044】また、上述した実施例においては、第1ゲ
ート信号生成部5から出力される第1ゲート信号の位相
と、第2ゲート信号生成部7から出力される第2ゲート
信号の位相とが一定値以上ずれたとき、制御信号生成部
8によってこれを検出して第1制御信号を生成するとと
もに、この第1制御信号によって第2ゲート信号生成部
7のカウンタ回路37をリセットしこの第2ゲート信号
生成部7から出力される第2ゲート信号の位相を第1ゲ
ート信号生成部5から出力される第1ゲート信号の位相
と同期させるようにしているので、第1ゲート信号生成
部5から出力される第1ゲート信号の位相と、第2ゲー
ト信号生成部7から出力される第2ゲート信号の位相と
のずれを一定値以内にすることができる。In the above-described embodiment, the phase of the first gate signal output from the first gate signal generator 5 and the phase of the second gate signal output from the second gate signal generator 7 are different. When the difference is more than a predetermined value, the control signal generator 8 detects this and generates a first control signal, and resets the counter circuit 37 of the second gate signal generator 7 by the first control signal. Since the phase of the second gate signal output from the gate signal generator 7 is synchronized with the phase of the first gate signal output from the first gate signal generator 5, the first gate signal generator 5 The difference between the phase of the output first gate signal and the phase of the second gate signal output from the second gate signal generator 7 can be kept within a certain value.
【0045】また、上述した実施例においては、第2ゲ
ート信号生成部7から第2ゲート信号が出力されている
状態で前記第1ゲート信号生成部5から第1ゲート信号
が出力されなくなったとき、これを検出して第2制御信
号を生成し、これをシステムクロック信号生成部6に供
給してサンプル・ホールド回路32に前記第1ゲート信
号生成部5から第1ゲート信号が出力されなくなる前の
値を保持させるようにしているので、第1ゲート信号生
成部5から第1ゲート信号が出力されなくなっても、前
記第1ゲート信号生成部5から新たな第1ゲート信号が
出力されるまでの間(例えば、数フレームの間)、ほぼ
正確なシステムクロック信号を生成することができ、こ
れによって第2ゲート信号生成部7からほぼ正確な第2
ゲート信号を出力させることができる。In the above-described embodiment, when the first gate signal is no longer output from the first gate signal generator 5 while the second gate signal is being output from the second gate signal generator 7. Detecting this, generates a second control signal and supplies it to the system clock signal generator 6 before the first gate signal is no longer output from the first gate signal generator 5 to the sample and hold circuit 32. Is maintained, even if the first gate signal is no longer output from the first gate signal generator 5, the first gate signal generator 5 outputs a new first gate signal. (For example, during several frames), a substantially accurate system clock signal can be generated, whereby the second gate signal generator 7 can generate a substantially accurate second clock signal.
A gate signal can be output.
【0046】また、この実施例においては、HD期間の
中点からの誤差を示す位相誤差信号を生成してVCXO
57から出力されるクロック信号の位相と前記中点とを
対応させながら、前記クロック信号を計数して水平同期
信号を再生するようにしているので、正確な水平同期信
号を再生することができる。In this embodiment, a phase error signal indicating an error from the midpoint of the HD period is generated to
Since the clock signal is counted and the horizontal synchronizing signal is reproduced while associating the phase of the clock signal output from 57 with the midpoint, an accurate horizontal synchronizing signal can be reproduced.
【0047】図10は本発明による水平同期信号再生装
置の第2実施例である水平同期信号検出再生回路の一例
を示すブロック図である。なお、この図において、図1
に示す各部と同じ部分には同じ符号が付してある。FIG. 10 is a block diagram showing an example of a horizontal synchronizing signal detecting / reproducing circuit which is a second embodiment of the horizontal synchronizing signal reproducing device according to the present invention. In this figure, FIG.
The same reference numerals are given to the same parts as those shown in FIG.
【0048】この図に示す水平同期信号検出再生回路が
図1に示す回路と異なる点は包絡線検出部1とA/D変
換部2とに代えてサンプリング部75を設け、さらに第
1ゲート信号生成部5に代えて第1ゲート信号生成部7
6を設けたことである。The horizontal synchronizing signal detecting / reproducing circuit shown in this figure is different from the circuit shown in FIG. 1 in that a sampling section 75 is provided in place of the envelope detecting section 1 and the A / D converting section 2 and a first gate signal. First gate signal generator 7 instead of generator 5
6 is provided.
【0049】サンプリング部75は前記水平同期信号再
生部4から出力されるクロック信号に基づいたサンプリ
ングタイミングでキャリア抑圧されたMUSE信号のI
F信号を直接サンプリングしてデジタル信号を抽出し、
これを同期検出部3の第1ゲート信号生成部76と、水
平同期信号再生部4の位相誤差検出部55とに供給す
る。The sampling unit 75 outputs the I of the MUSE signal carrier-suppressed at the sampling timing based on the clock signal output from the horizontal synchronizing signal reproducing unit 4.
Sampling the F signal directly to extract the digital signal,
This is supplied to the first gate signal generation section 76 of the synchronization detection section 3 and the phase error detection section 55 of the horizontal synchronization signal reproduction section 4.
【0050】第1ゲート信号生成部76は図11に示す
如くクランプレベル期間検出回路77と、クランプレベ
ル期間判定回路11と、信号ループ回路12と、第1ゲ
ート信号生成回路13とを備えており、前記サンプリン
グ部75から出力されるデジタル信号を取り込んでクラ
ンプレベル期間を検出するとともに、この検出結果に基
づいて第1ゲート信号を生成してこれをシステムクロッ
ク信号生成部6と、第2ゲート信号生成部7と、制御信
号生成部8とに供給する。なお、この図に示すクランプ
レベル期間判定回路11および信号ループ回路12、第
2ゲート信号生成回路13は上述した第1ゲート信号生
成部5に設けられているものと同じものである。As shown in FIG. 11, the first gate signal generation section 76 includes a clamp level period detection circuit 77, a clamp level period determination circuit 11, a signal loop circuit 12, and a first gate signal generation circuit 13. , The digital signal output from the sampling unit 75 is taken in, a clamp level period is detected, a first gate signal is generated based on the detection result, and the first gate signal is generated by the system clock signal generation unit 6 and the second gate signal. The signal is supplied to the generator 7 and the control signal generator 8. Note that the clamp level period determination circuit 11, the signal loop circuit 12, and the second gate signal generation circuit 13 shown in this figure are the same as those provided in the first gate signal generation unit 5 described above.
【0051】クランプレベル期間検出回路77はデジタ
ル値判定回路78と、立ち上がり検出回路18と、立ち
下がり検出回路19とを備えており、前記サンプリング
部75から出力されるデジタル信号を取り込んでこのデ
ジタル信号の値が“0”または“1”のとき、低レベル
検知信号(“1”信号)を生成してこれをクランプレベ
ル期間判定回路11に供給するとともに、ロード信号を
生成してこれを前記クランプレベル期間判定回路11に
供給し、前記デジタル信号の値が“2”以上になったと
き、低レベル検知信号の生成を停止するとともに、クリ
ア信号を生成してこれを前記クランプレベル期間判定回
路11に供給する。The clamp level period detecting circuit 77 includes a digital value judging circuit 78, a rise detecting circuit 18, and a falling detecting circuit 19. The clamp level period detecting circuit 77 receives a digital signal output from the sampling section 75, and Is "0" or "1", a low level detection signal ("1" signal) is generated and supplied to the clamp level period determination circuit 11, and a load signal is generated and When the value of the digital signal becomes "2" or more, the generation of the low-level detection signal is stopped, and a clear signal is generated. To supply.
【0052】この場合、デジタル値判定回路78は図1
2に示す如く前記サンプリング部75から出力されるデ
ジタル信号の上位“7”ビットを反転させるインバータ
80と、前記デジタル信号の最下位ビットを反転させる
インバータ81と、前記サンプリング部75から出力さ
れるデジタル信号の最下位ビットと前記インバータ80
から出力される信号との論理積をとって前記デジタル信
号の値が“1”のときこれを検出するアンド回路82
と、前記各インバータ80、81から出力される信号の
論理積をとって前記サンプリング部75から出力される
デジタル信号の値が“0”のとき、これを検出するアン
ド回路83と、これらの各アンド回路82、83から出
力される信号の論理和をとるオア回路84とを備えてお
り、前記サンプリング部75から出力されるデジタル値
の値が“0”または“1”のとき、低レベル検知信号を
生成してこれをクランプレベル期間判定回路11と、立
ち上がり検出回路18と、立ち下がり検出回路19とに
供給する。In this case, the digital value judgment circuit 78
2, an inverter 80 for inverting the higher-order "7" bits of the digital signal output from the sampling unit 75, an inverter 81 for inverting the least significant bit of the digital signal, and a digital signal output from the sampling unit 75. The least significant bit of the signal and the inverter 80
AND circuit 82 detects the value of the digital signal when the value of the digital signal is "1" by taking the logical product with the signal output from
And an AND circuit 83 for obtaining the logical product of the signals output from the inverters 80 and 81 and detecting when the value of the digital signal output from the sampling unit 75 is “0”, An OR circuit 84 for calculating the logical sum of the signals output from the AND circuits 82 and 83, and when the digital value output from the sampling unit 75 is "0" or "1", the low level detection is performed. A signal is generated and supplied to the clamp level period determination circuit 11, the rise detection circuit 18, and the fall detection circuit 19.
【0053】これによって、図3に示す上述した実施例
のクランプレベル期間検出回路10と同様に前記デジタ
ル信号の値がクランプレベルとなっているとき、これを
検出してクランプレベル期間判定回路11を動作させる
ことができる。Thus, when the value of the digital signal is at the clamp level, as in the clamp level period detection circuit 10 of the above-described embodiment shown in FIG. Can work.
【0054】このようにしても、上述した実施例と同様
に簡単な回路によってMUSE信号のクランプレベル期
間を検出して水平同期信号を再生することができ、これ
によって水平同期信号検出再生回路部分の大幅なコスト
ダウンを達成することができる。Also in this case, the horizontal synchronizing signal can be reproduced by detecting the clamp level period of the MUSE signal by a simple circuit as in the above-described embodiment. Significant cost reduction can be achieved.
【0055】[0055]
【発明の効果】以上説明したように本発明によれば、簡
単な回路によってMUSE信号のHD期間を検出して水
平同期信号を再生することができ、これによって水平同
期信号再生装置の大幅なコストダウンを達成することが
できる。As described above, according to the present invention, it is possible to detect the HD period of the MUSE signal and reproduce the horizontal synchronizing signal with a simple circuit, thereby significantly reducing the cost of the horizontal synchronizing signal reproducing apparatus. Down can be achieved.
【図1】本発明による水平同期信号再生装置の第1実施
例である水平同期信号検出再生回路の一例を示すブロッ
ク図である。FIG. 1 is a block diagram showing an example of a horizontal synchronization signal detection / reproduction circuit which is a first embodiment of a horizontal synchronization signal reproduction device according to the present invention.
【図2】図1に示す水平同期信号検出再生回路に入力さ
れるMUSE信号のフォーマット例を示す模式図であ
る。FIG. 2 is a schematic diagram illustrating a format example of a MUSE signal input to the horizontal synchronization signal detection and reproduction circuit illustrated in FIG. 1;
【図3】図1に示す第1ゲート信号生成部の詳細な構成
を示すブロック図である。FIG. 3 is a block diagram illustrating a detailed configuration of a first gate signal generation unit illustrated in FIG. 1;
【図4】図1に示すシステムクロック信号生成部の詳細
な構成を示すブロック図である。FIG. 4 is a block diagram illustrating a detailed configuration of a system clock signal generation unit illustrated in FIG. 1;
【図5】図1に示す第2ゲート信号生成部の詳細な構成
を示すブロック図である。FIG. 5 is a block diagram illustrating a detailed configuration of a second gate signal generation unit illustrated in FIG. 1;
【図6】図1に示す制御信号生成部の詳細な構成を示す
ブロック図である。FIG. 6 is a block diagram showing a detailed configuration of a control signal generator shown in FIG.
【図7】図1に示す同期検出部の動作例を示すタイミン
グ図である。FIG. 7 is a timing chart illustrating an operation example of the synchronization detection unit illustrated in FIG. 1;
【図8】図1に示す位相誤差検出部の詳細な構成を示す
ブロック図である。FIG. 8 is a block diagram illustrating a detailed configuration of a phase error detection unit illustrated in FIG. 1;
【図9】図1に示す水平同期信号再生部の動作例を示す
波形図である。9 is a waveform chart showing an operation example of the horizontal synchronizing signal reproducing unit shown in FIG.
【図10】本発明による水平同期信号再生装置の第2実
施例である水平同期信号検出再生回路の一例を示すブロ
ック図である。FIG. 10 is a block diagram showing an example of a horizontal synchronization signal detection / reproduction circuit which is a second embodiment of the horizontal synchronization signal reproduction device according to the present invention.
【図11】図10に示す第1ゲート信号生成部の詳細な
構成を示すブロック図である。11 is a block diagram showing a detailed configuration of a first gate signal generation unit shown in FIG.
【図12】図11に示すデジタル値判定回路の詳細な構
成を示す回路図である。FIG. 12 is a circuit diagram showing a detailed configuration of a digital value determination circuit shown in FIG. 11;
1 包絡線検出部 2 A/D変換部 3 同期検出部 4 水平同期信号再生部 5 第1ゲート信号生成部 7 第2ゲート信号生成部 10 クランプレベル期間検出回路 22 カウンタ回路 55 位相誤差検出部 57 VCXO 58 カウンタ回路 75 サンプリング部 Reference Signs List 1 envelope detection unit 2 A / D conversion unit 3 synchronization detection unit 4 horizontal synchronization signal reproduction unit 5 first gate signal generation unit 7 second gate signal generation unit 10 clamp level period detection circuit 22 counter circuit 55 phase error detection unit 57 VCXO 58 counter circuit 75 sampling unit
Claims (1)
期しライン毎に出力されるタイミング信号から生成され
たゲート信号により切り出したMUSE信号のHD期間
部分の信号の内、前記ゲート信号のある時点の信号C、
該信号Cから一定時間過去の信号B及び該信号Bから前
記一定時間過去の信号Aのそれぞれの値A、BおよびC
に基づき、 S=B−|−A+C|/2 により演算を行って、信号BにおけるHD期間の中点か
らの時間方向のずれを示す位相誤差信号を生成する位相
誤差検出部と、 この位相誤差検出部によって得られた位相誤差信号を積
分した値によってクロック信号の発振周波数が制御され
るクロック信号生成部と、 このクロック信号生成部によって得られたクロック信号
を計数して計数値が所定値になる毎に水平同期信号を生
成する水平同期信号生成部と、 を備えたことを特徴とする水平同期信号再生装置。1. A signal at a certain point in time of the gate signal, of signals in an HD period portion of the MUSE signal cut out by a gate signal generated from a timing signal output for each line in synchronization with a clamp level period of the MUSE signal. C,
The respective values A, B and C of the signal B at a certain time before the signal C and the signal A at a certain time before the signal B from the signal B
S = B− | −A + C | / 2 to calculate a phase error signal indicating a time-direction deviation from the midpoint of the HD period of the signal B, based on the following equation: A clock signal generation unit in which the oscillation frequency of the clock signal is controlled by a value obtained by integrating the phase error signal obtained by the detection unit; and counting the clock signal obtained by the clock signal generation unit so that the count value becomes a predetermined value. A horizontal synchronizing signal generation unit that generates a horizontal synchronizing signal each time the horizontal synchronizing signal is generated.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10092017A JPH10257351A (en) | 1998-04-03 | 1998-04-03 | Horizontal synchronization signal reproducing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10092017A JPH10257351A (en) | 1998-04-03 | 1998-04-03 | Horizontal synchronization signal reproducing device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3148826A Division JP2793726B2 (en) | 1991-06-20 | 1991-06-20 | Horizontal sync signal detector |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10257351A true JPH10257351A (en) | 1998-09-25 |
Family
ID=14042775
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10092017A Pending JPH10257351A (en) | 1998-04-03 | 1998-04-03 | Horizontal synchronization signal reproducing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10257351A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100790979B1 (en) * | 2006-02-07 | 2008-01-02 | 삼성전자주식회사 | Apparatus for detecting synchronization |
-
1998
- 1998-04-03 JP JP10092017A patent/JPH10257351A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100790979B1 (en) * | 2006-02-07 | 2008-01-02 | 삼성전자주식회사 | Apparatus for detecting synchronization |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH09163364A (en) | Error detector of system time clock | |
JPH11509706A (en) | Synchronization of digital television | |
US6137332A (en) | Clock signal generator and data signal generator | |
JPH03175833A (en) | Synchronous regeneration device for muse signal | |
US5896180A (en) | Phase-locked loop circuit for generating stable clock signal for use in regeneration of picture signal | |
US5253042A (en) | Burst phase detection circuit | |
JP2793726B2 (en) | Horizontal sync signal detector | |
JPH10257351A (en) | Horizontal synchronization signal reproducing device | |
JPS613545A (en) | Sampling circuit | |
JP2597650B2 (en) | Clamp circuit | |
JP2004023136A (en) | Digital broadcast receiver | |
EP0767589A2 (en) | Clock signal generator | |
US6356612B1 (en) | Clock signal reproducing apparatus | |
JP2950351B2 (en) | Pulse signal generation circuit | |
JPH0720173A (en) | Cable length detecting circuit | |
JPS6194415A (en) | Digitizing device for video signal | |
JP3519247B2 (en) | Synchronous signal generator | |
JP2863161B2 (en) | Phase synchronous clock signal generator | |
JP2854173B2 (en) | Synchronous signal separation forming device | |
JPH08275023A (en) | Synchronizing signal detection circuit | |
JPH07135465A (en) | Phase synchronization oscillator | |
JPH0564034A (en) | Synchronizing signal detection circuit | |
JPH0552110B2 (en) | ||
JPH07142998A (en) | Phase synchronizing circuit | |
JPS61242115A (en) | Phase locking circuit |