JPH10257351A - Horizontal synchronization signal reproducing device - Google Patents
Horizontal synchronization signal reproducing deviceInfo
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- JPH10257351A JPH10257351A JP10092017A JP9201798A JPH10257351A JP H10257351 A JPH10257351 A JP H10257351A JP 10092017 A JP10092017 A JP 10092017A JP 9201798 A JP9201798 A JP 9201798A JP H10257351 A JPH10257351 A JP H10257351A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＭＵＳＥ信号をＶＳＢ−
ＡＭ方式で過変調したときなどに使用される水平同期信
号再生装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention
The present invention relates to a horizontal synchronizing signal reproducing device used when overmodulation is performed in an AM system.
【０００２】［発明の概要］本発明はＭＵＳＥ信号をＶ
ＳＢ−ＡＭ方式で過変調したときのＩＦ信号を包絡線検
波して得られる信号や前記ＩＦ信号を直接、サンプリン
グして得られる信号が、所定期間所定レベルの条件を満
たすかどうかを判定してクランプレベル期間を検出し、
この検出結果に基づき全ラインの水平同期期間（以下、
ＨＤ期間という）を検出し、この検出結果と前記各信号
とに基づいて水平同期信号を再生する。[Summary of the Invention] The present invention uses the MUSE signal
It is determined whether a signal obtained by envelope detection of an IF signal when overmodulated by the SB-AM method or a signal obtained by directly sampling the IF signal satisfies a predetermined level condition for a predetermined period. Detect the clamp level period,
Based on this detection result, the horizontal synchronization period of all lines
HD period), and reproduces a horizontal synchronizing signal based on the detection result and the signals.
【０００３】[0003]
【従来の技術】ＮＴＳＣ信号方式のテレビジョンシステ
ムにおいては、水平同期信号が負極性となっているた
め、振幅分離等の技術を用いて水平同期信号を分離抽出
している。2. Description of the Related Art In a television system of the NTSC signal system, since a horizontal synchronizing signal has a negative polarity, a horizontal synchronizing signal is separated and extracted using a technique such as amplitude separation.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、ハイビ
ションテレビジョンシステム等において使用されるＭＵ
ＳＥ信号では、正極性の水平同期信号を使用しているの
で、このような振幅分離等の技術で水平同期信号を抽出
することができない。However, an MU used in a high-definition television system or the like has a problem.
Since the SE signal uses a horizontal sync signal of positive polarity, the horizontal sync signal cannot be extracted by such a technique as amplitude separation.
【０００５】このため、ＭＵＳＥデコーダ等で用いられ
ているように非常に複雑な回路によって水平同期信号を
抽出しなければならず、製造コストが高くなってしまう
という問題があった。For this reason, the horizontal synchronizing signal has to be extracted by a very complicated circuit as used in a MUSE decoder or the like, and there has been a problem that the manufacturing cost is increased.
【０００６】本発明は上記の事情に鑑み、簡単な回路に
よってＭＵＳＥ信号の水平同期信号を検出して水平同期
信号を再生することができ、これによって水平同期信号
再生回路部分の大幅なコストダウンを達成することがで
きる水平同期信号再生装置を提供することを目的として
いる。In view of the above circumstances, the present invention can detect the horizontal synchronizing signal of the MUSE signal and reproduce the horizontal synchronizing signal with a simple circuit, thereby greatly reducing the cost of the horizontal synchronizing signal reproducing circuit. It is an object of the present invention to provide a horizontal synchronizing signal reproducing device which can be achieved.
【０００７】[0007]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の水平同期信号再生装置は、ＭＵＳＥ信号
のクランプレベル期間に同期しライン毎に出力されるタ
イミング信号から生成されたゲート信号により切り出し
たＭＵＳＥ信号のＨＤ期間部分の信号の内、前記ゲート
信号のある時点の信号Ｃ、該信号Ｃから一定時間過去の
信号Ｂ及び該信号Ｂから前記一定時間過去の信号Ａのそ
れぞれの値Ａ、ＢおよびＣに基づき、 Ｓ＝Ｂ−｜−Ａ＋Ｃ｜／２ により演算を行って、信号ＢにおけるＨＤ期間の中点か
らの時間方向のずれを示す位相誤差信号を生成する位相
誤差検出部と、この位相誤差検出部によって得られた位
相誤差信号を積分した値によってクロック信号の発振周
波数が制御されるクロック信号生成部と、このクロック
信号生成部によって得られたクロック信号を計数して計
数値が所定値になる毎に水平同期信号を生成する水平同
期信号生成部とを備えたことを特徴としている。In order to achieve the above object, a horizontal synchronizing signal reproducing apparatus according to the present invention comprises a gate generated from a timing signal output line by line in synchronization with a clamp level period of a MUSE signal. Of the signals in the HD period portion of the MUSE signal cut out by the signal, each of the signal C at a certain point in time of the gate signal, the signal B at a certain time in the past from the signal C, and the signal A at a certain time in the past from the signal B. Based on the values A, B, and C, an operation is performed by S = B− | −A + C | / 2 to generate a phase error signal indicating a time-direction deviation from the midpoint of the HD period of the signal B. A clock signal generator for controlling the oscillation frequency of the clock signal by a value obtained by integrating the phase error signal obtained by the phase error detector; Count by counting the clock signal obtained by the Department is characterized in that a horizontal synchronizing signal generator for generating a horizontal synchronizing signal every time a predetermined value.
【０００８】[0008]
【作用】上記の構成において、位相誤差検出部では、Ｍ
ＵＳＥ信号のクランプレベル期間に同期しライン毎に出
力されるタイミング信号から生成されたゲート信号によ
り切り出したＭＵＳＥ信号のＨＤ期間部分の信号の内、
前記ゲート信号のある時点の信号Ｃ、該信号Ｃから一定
時間過去の信号Ｂ及び該信号Ｂから前記一定時間過去の
信号Ａのそれぞれの値Ａ、ＢおよびＣに基づき、Ｓ＝Ｂ
−｜−Ａ＋Ｃ｜／２の演算を行って、信号ＢにおけるＨ
Ｄ期間の中点からの時間方向のずれを示す位相誤差信号
を生成する。クロック信号生成部では、得られた位相誤
差信号を積分した値によってクロック信号の発振周波数
が制御されたクロック信号を生成する。水平同期信号生
成部では、得られたクロック信号を計数して計数値が所
定値になる毎に水平同期信号を生成する。In the above arrangement, the phase error detection section uses M
Of the signals in the HD period portion of the MUSE signal extracted by the gate signal generated from the timing signal output for each line in synchronization with the clamp level period of the USE signal,
S = B based on the signal C at a certain point in time of the gate signal, the signal B at a certain time before the signal C and the values A, B and C of the signal A at a certain time before the signal B.
− | −A + C | / 2 is calculated, and H in the signal B is calculated.
A phase error signal indicating a shift in the time direction from the midpoint of the D period is generated. The clock signal generation unit generates a clock signal whose oscillation frequency is controlled by a value obtained by integrating the obtained phase error signal. The horizontal synchronizing signal generation unit counts the obtained clock signals and generates a horizontal synchronizing signal every time the count value reaches a predetermined value.
【０００９】[0009]
【実施例】図１は本発明による水平同期信号再生装置の
第１実施例である水平同期信号検出再生回路の一例を示
すブロック図である。FIG. 1 is a block diagram showing an example of a horizontal synchronizing signal detecting / reproducing circuit which is a first embodiment of a horizontal synchronizing signal reproducing apparatus according to the present invention.
【００１０】この図に示す水平同期信号検出再生回路は
包絡線検出部１と、Ａ／Ｄ変換部２と、同期検出部３
と、水平同期信号再生部４とを備えており、図２に示す
伝送信号形式で送信されるＭＵＳＥ信号を受信して得ら
れたＩＦ信号を取り込んで、クランプレベル期間部分を
検出してＨＤ期間を検知するととともに、このＨＤ期間
に対応する水平同期信号を再生する。The horizontal synchronizing signal detecting / reproducing circuit shown in FIG. 1 includes an envelope detecting section 1, an A / D converting section 2, and a synchronizing detecting section 3.
And a horizontal synchronizing signal reproducing unit 4. The IF signal obtained by receiving the MUSE signal transmitted in the transmission signal format shown in FIG. Is detected, and the horizontal synchronizing signal corresponding to the HD period is reproduced.
【００１１】包絡線検出部１はＭＵＳＥ信号を受信して
得られた一定振幅のＩＦ信号を取り込むとともに、この
ＩＦ信号を検波して包絡線信号を抽出し、これをＡ／Ｄ
変換部２に供給する。The envelope detecting section 1 receives an IF signal having a constant amplitude obtained by receiving the MUSE signal, detects the IF signal, extracts an envelope signal, and converts this into an A / D signal.
It is supplied to the conversion unit 2.
【００１２】Ａ／Ｄ変換部２は予め設定されている周
期、例えば３２．４ＭＨｚのクロックレートで前記包絡
線検出部１から出力される包絡線信号を取り込んでこれ
を量子化し予め設定されているビット数、例えば８ビッ
トのデジタル信号に変換し、これを同期検出部３に供給
する。The A / D converter 2 takes in the envelope signal output from the envelope detector 1 at a preset period, for example, a clock rate of 32.4 MHz, quantizes the envelope signal, and presets it. The digital signal is converted into a digital signal having the number of bits, for example, 8 bits, and is supplied to the synchronization detecting unit 3.
【００１３】同期検出部３は第１ゲート信号生成部５
と、システムクロック信号生成部６と、第２ゲート信号
生成部７と、制御信号生成部８とを備えており、前記Ａ
／Ｄ変換部２から出力されるデジタル信号のクランプレ
ベル期間を検出してＨＤ期間を検知するととともに、こ
のＨＤ期間に対応する第２ゲート信号を生成してこれを
水平同期信号再生部４に供給する。The synchronization detecting section 3 includes a first gate signal generating section 5
, A system clock signal generator 6, a second gate signal generator 7, and a control signal generator 8.
In addition to detecting a clamp level period of the digital signal output from the / D conversion unit 2 to detect an HD period, a second gate signal corresponding to the HD period is generated and supplied to the horizontal synchronization signal reproducing unit 4. I do.
【００１４】第１ゲート信号生成部５は図３に示す如く
クランプレベル期間検出回路１０と、クランプレベル期
間判定回路１１と、信号ループ回路１２と、第１ゲート
信号生成回路１３とを備えており、前記Ａ／Ｄ変換部２
から出力されるデジタル信号を取り込んでクランプレベ
ル期間を検出するとともに、この検出結果に基づいて第
１ゲート信号を生成してこれをシステムクロック信号生
成部６と、第２ゲート信号生成部７と、制御信号生成部
８とに供給する。As shown in FIG. 3, the first gate signal generator 5 includes a clamp level period detection circuit 10, a clamp level period determination circuit 11, a signal loop circuit 12, and a first gate signal generation circuit 13. , The A / D converter 2
The digital signal output from the controller is fetched to detect a clamp level period, a first gate signal is generated based on the detection result, and the first gate signal is generated by a system clock signal generator 6, a second gate signal generator 7, It is supplied to the control signal generator 8.
【００１５】クランプレベル期間検出回路１０は前記包
絡線検出部１に入力されるＩＦ信号の変調度に応じたレ
ベル、例えば極めてキャリア抑圧に近い状態では零に近
いレベルの基準レベル信号を出力するように設定される
レベル設定回路１４と、このレベル設定回路１４から出
力される基準レベル信号と前記Ａ／Ｄ変換部２から出力
されるデジタル信号との差を取り、その絶対値を示す差
分信号を生成する差分抽出回路１５と、クランプレベル
判定値が設定されるクランプレベル設定回路１６と、前
記差分抽出回路１５から出力される差分信号の値と前記
クランプレベル設定回路１６に設定されているクランプ
レベル判定値とを比較して前記差分抽出回路１５から出
力される差分信号の値が前記クランプレベル判定値より
小さいとき、低レベル検知信号を生成するコンパレータ
回路１７と、このコンパレータ回路１７から低レベル検
知信号が出力されたとき、これを検出してロード信号を
生成する立ち上がり検出回路１８と、前記コンパレータ
回路１７から低レベル検知信号が出力されなくなったと
き、これを検出してクリア信号を生成する立ち下がり検
出回路１９とを備えている。The clamp level period detection circuit 10 outputs a reference level signal of a level corresponding to the modulation degree of the IF signal input to the envelope detection unit 1, for example, a level close to zero in a state very close to carrier suppression. And a difference signal between the reference level signal output from the level setting circuit 14 and the digital signal output from the A / D converter 2 is calculated. A difference extraction circuit 15 to be generated, a clamp level setting circuit 16 for setting a clamp level determination value, and a value of a difference signal output from the difference extraction circuit 15 and a clamp level set in the clamp level setting circuit 16 If the value of the difference signal output from the difference extraction circuit 15 is smaller than the clamp level judgment value, A comparator circuit 17 for generating a low-level detection signal, a rising-level detection circuit 18 for detecting when a low-level detection signal is output from the comparator circuit 17 and generating a load signal; A falling detection circuit 19 is provided for detecting when the signal is no longer output and generating a clear signal.
【００１６】そして、前記Ａ／Ｄ変換部２から出力され
るデジタル信号を取り込んでこのデジタル信号のレベル
と基準レベル信号との差が予め設定されているクランプ
レベル判定値より小さくなったとき、低レベル検知信号
を生成してこれをクランプレベル期間判定回路１１に供
給するとともに、ロード信号を生成してこれを前記クラ
ンプレベル期間判定回路１１に供給し、前記デジタル信
号のレベルと基準レベル信号との差が前記クランプレベ
ル判定値より大きくなったとき、低レベル検知信号の生
成を停止するとともに、クリア信号を生成してこれを前
記クランプレベル期間判定回路１１に供給する。The digital signal output from the A / D converter 2 is fetched, and when the difference between the level of the digital signal and the reference level signal becomes smaller than a preset clamp level determination value, a low level is set. A level detection signal is generated and supplied to the clamp level period determination circuit 11, and a load signal is generated and supplied to the clamp level period determination circuit 11, so that the level of the digital signal is compared with the reference level signal. When the difference becomes larger than the clamp level determination value, the generation of the low level detection signal is stopped, and a clear signal is generated and supplied to the clamp level period determination circuit 11.
【００１７】クランプレベル期間判定回路１１は前記ク
ランプレベル期間検出回路１０から出力されるロード信
号と信号ループ回路１２から出力されるロード信号との
論理積をとるアンド回路２０と、クランプレベル期間デ
ータ値“７４８”が設定されるクランプレベル期間デー
タ設定回路２１と、前記アンド回路２０からロード信号
が出力されたとき、前記クランプレベル期間データ設定
回路２１に設定されているクランプレベル期間データ値
“７４８”を初期の計数値としてロードし、この後シス
テムクロック信号が供給される毎に前記計数値をデクリ
メントして前記クランプレベル期間検出回路１０からク
リア信号が出力される前に、前記計数値が零になったと
き、クランプレベル期間の終了を検出したことを示すク
ランプレベル期間終了検出信号を生成するカウンタ回路
２２とを備えている。A clamp level period determination circuit 11 performs an AND operation on a load signal output from the clamp level period detection circuit 10 and a load signal output from the signal loop circuit 12, and a clamp level period data value. The clamp level period data setting circuit 21 in which “748” is set and the clamp level period data value “748” set in the clamp level period data setting circuit 21 when the load signal is output from the AND circuit 20. Is loaded as an initial count value, and thereafter, each time the system clock signal is supplied, the count value is decremented and before the clear signal is output from the clamp level period detection circuit 10, the count value becomes zero. When the clamp level period is reached, indicating that the end of the clamp level period has been detected. And a counter circuit 22 for generating a completion detection signal.
【００１８】そして、前記クランプレベル期間検出回路
１０及び信号ループ回路１２からロード信号が出力され
ると、カウンタ回路２２によってクランプレベル期間デ
ータ設定回路２１に設定されているクランプレベル期間
データ値“７４８”をロードし、この後システムクロッ
ク信号が供給される毎に前記計数値をデクリメントして
前記クランプレベル期間検出回路１０からクリア信号が
出力される前に、前記計数値が零になったとき、クラン
プレベル期間の終了を検出したことを示すクランプレベ
ル期間終了検出信号を生成してこれを信号ループ回路１
２と、第１ゲート信号生成回路１３とに供給する。When the load signal is output from the clamp level period detection circuit 10 and the signal loop circuit 12, the clamp level period data value "748" set in the clamp level period data setting circuit 21 by the counter circuit 22. After that, every time the system clock signal is supplied, the count value is decremented. Before the clear signal is output from the clamp level period detection circuit 10, when the count value becomes zero, A clamp level period end detection signal indicating that the end of the level period has been detected is generated and is used as a signal loop circuit 1
2 and the first gate signal generation circuit 13.
【００１９】信号ループ回路１２はシステムクロック信
号が供給される毎にシフト動作を行なって前記クランプ
レベル期間判定回路１１からクランプレベル期間終了検
出信号が出力されたとき、これを取り込んで“２１２”
クロック遅延させるシフトレジスタ回路２３と、ＭＵＳ
Ｅ信号の１走査ラインのクロック数値“９６０”が設定
される期間データ設定回路２４と、前記シフトレジスタ
回路２３から信号が出力されたとき、前記期間データ設
定回路２４に設定されている１走査ラインのデータ値
“９６０”を初期の計数値としてロードし、この後シス
テムクロック信号が供給される毎に前記計数値をデクリ
メントしてこれが零になったとき、前回の測定結果に基
づいて予測される今回のクランプレベル期間の開始タイ
ミングを示すロード信号を生成するカウンタ回路２５
と、このカウンタ回路２５のロード信号と前記シフトレ
ジスタ回路２３の出力信号との論理和をとって前記カウ
ンタ回路２５に出力するオア回路１２１とを備えてい
る。The signal loop circuit 12 performs a shift operation every time the system clock signal is supplied. When the clamp level period end detection signal is output from the clamp level period determination circuit 11, the signal loop circuit 12 takes in the signal and outputs "212".
A shift register circuit 23 for delaying a clock,
A period data setting circuit 24 in which a clock value "960" of one scanning line of the E signal is set, and one scanning line set in the period data setting circuit 24 when a signal is output from the shift register circuit 23 Is loaded as an initial count value, and thereafter, each time the system clock signal is supplied, the count value is decremented. When the count value becomes zero, it is predicted based on the previous measurement result. Counter circuit 25 that generates a load signal indicating the start timing of the current clamp level period
And an OR circuit 121 that calculates the logical sum of the load signal of the counter circuit 25 and the output signal of the shift register circuit 23 and outputs the result to the counter circuit 25.
【００２０】そして、前記クランプレベル期間判定回路
１１からクランプレベル期間終了検出信号が出力された
とき、これを取り込んで“２１２”クロック遅延させた
後、システムクロック信号を“９６０”計数する毎に、
ロード信号を生成してこれを前記クランプレベル期間判
定回路１１に供給する。When a clamp level period end detection signal is output from the clamp level period determination circuit 11, it is fetched and delayed by "212" clocks, and every time the system clock signal is counted "960",
A load signal is generated and supplied to the clamp level period determination circuit 11.
【００２１】また、第１ゲート信号生成回路１３は実験
等によって得られたライン数値が設定されるライン数設
定回路２６と、前記クランプレベル期間判定回路１１か
らクランプレベル期間終了検出信号が出力される毎にこ
れを計数してこの計数結果と前記ライン数設定回路２６
に設定されているライン数値とが一致したとき、検出信
号を生成するカウンタ回路２７と、１走査ラインのクロ
ック数値が設定される期間データ設定回路２８と、前記
カウンタ回路２７から検出信号が出力される毎に、前記
期間データ設定回路２８に設定されているクロック数値
を初期の計数値としてロードし、この後システムクロッ
ク信号が供給される毎に前記計数値をデクリメントして
この計数値が零になったとき、第１ゲート信号を生成す
るカウンタ回路２９とを備えている。The first gate signal generation circuit 13 outputs a line number setting circuit 26 to which a line value obtained by an experiment or the like is set, and a clamp level period end detection signal from the clamp level period determination circuit 11. This is counted every time, and the counting result and the line number setting circuit 26
When the line numbers set in the counters match each other, a counter circuit 27 for generating a detection signal, a period data setting circuit 28 for setting a clock value of one scanning line, and a detection signal are output from the counter circuit 27. Each time the clock value set in the period data setting circuit 28 is loaded as an initial count value, the count value is decremented each time a system clock signal is supplied, and the count value is reduced to zero. And a counter circuit 29 for generating a first gate signal when the time has elapsed.
【００２２】そして、前記クランプレベル期間判定回路
１１からクランプレベル期間終了検出信号が所定回数、
出力されたとき、システムクロック信号の計数を開始し
てシステムクロック信号を“９６０”計数したとき、第
１ゲート信号を生成してこれをシステムクロック信号生
成部６と、第２ゲート信号生成部７と、制御信号生成部
８とに供給する。従って、第１ゲート信号は数フレーム
毎に出力される。The clamp level period end detection signal from the clamp level period determination circuit 11 is determined a predetermined number of times.
When output, the counting of the system clock signal is started, and when the system clock signal is counted "960", the first gate signal is generated, and the first gate signal is generated by the system clock signal generator 6 and the second gate signal generator 7. And the control signal generator 8. Therefore, the first gate signal is output every several frames.
【００２３】システムクロック信号生成部６は図４に示
す如く前記第１ゲート信号生成部５から出力される第１
ゲート信号の位相と帰還信号の位相とを比較してこの比
較結果に応じた電圧値の信号を生成する位相比較回路３
０と、この位相比較回路３０から出力される信号を積分
するループフィルタ回路３１と、前記制御信号生成部８
から第２制御信号が出力されていないときには前記ルー
プフィルタ回路３１から出力される信号を取り込んでこ
れを出力し、また前記制御信号生成部８から第２制御信
号が出力されたときには、前記ループフィルタ回路３１
から出力される信号をサンプルして前記第２制御信号が
出力されなくなるまでホールドしてサンプルした信号を
出力し続けるサンプル・ホールド回路３２と、このサン
プル・ホールド回路３２から出力される信号の電圧値に
応じた周波数（基本周波数は“３２．４ＭＨｚ”）で発
振してシステムクロック信号を生成するＶＣＸＯ３３
と、このＶＣＸＯ３３から出力されるシステムクロック
信号を“１／５４００００”に分周して帰還信号を生成
しこれを前記位相比較回路３０に供給する分周回路３４
とを備えている。As shown in FIG. 4, the system clock signal generator 6 outputs the first gate signal output from the first gate signal generator 5.
A phase comparison circuit 3 that compares the phase of the gate signal with the phase of the feedback signal and generates a signal having a voltage value according to the comparison result
0, a loop filter circuit 31 that integrates a signal output from the phase comparison circuit 30, and the control signal generation unit 8
When the second control signal is not output from the loop filter circuit 31, it takes in the signal output from the loop filter circuit 31 and outputs it, and when the second control signal is output from the control signal generator 8, Circuit 31
And a sample and hold circuit 32 which samples the signal output from the sample and hold circuit until the second control signal is no longer output and continuously outputs the sampled signal, and the voltage value of the signal output from the sample and hold circuit 32 VCXO 33 which oscillates at a frequency (basic frequency is “32.4 MHz”) according to the above and generates a system clock signal
And a frequency dividing circuit 34 which divides the system clock signal output from the VCXO 33 to “1/540000” to generate a feedback signal and supplies it to the phase comparator 30.
And
【００２４】そして、前記第１ゲート信号生成部５から
出力される第１ゲート信号に同期したシステムクロック
信号を生成してこれを前記第１ゲート信号生成部５と、
第２ゲート信号生成部７とに供給する。Then, a system clock signal synchronized with the first gate signal output from the first gate signal generator 5 is generated, and the system clock signal is generated by the first gate signal generator 5.
The signal is supplied to the second gate signal generator 7.
【００２５】第２ゲート信号生成部７は図５に示す如く
前記制御信号生成部８から第１制御信号が出力されてい
るとき、前記第１ゲート信号生成部５から出力される第
１ゲート信号を通過させるアンド回路３５と、１走査ラ
インのクロック数値“９６０”が設定される期間データ
設定回路３６と、前記アンド回路３５から第１ゲート信
号が出力されたとき、前記期間データ設定回路３６に設
定されているクロック数値を初期の計数値としてロード
し、この後システムクロック信号が供給される毎に前記
計数値をディクリメントして計数値が零になる毎に第２
ゲート信号を生成して初期の計数値をロードし、以下こ
の動作を繰り返すカウンタ回路３７と、このカウンタ回
路３７の出力信号と前記アンド回路３５の出力信号との
論理和をとって前記カウンタ回路３７に出力するオア回
路３８とを備えている。When the first control signal is output from the control signal generator 8 as shown in FIG. 5, the second gate signal generator 7 outputs the first gate signal output from the first gate signal generator 5. 35, a period data setting circuit 36 in which a clock value “960” of one scanning line is set, and a period data setting circuit 36 when a first gate signal is output from the AND circuit 35. The set clock value is loaded as an initial count value, and thereafter, each time the system clock signal is supplied, the count value is decremented.
A counter circuit 37 for generating a gate signal to load an initial count value, and thereafter repeating this operation; and calculating the logical sum of the output signal of the counter circuit 37 and the output signal of the AND circuit 35, And an OR circuit 38 for outputting to the
【００２６】そして、前記制御信号生成部８から第１制
御信号が出力されている状態で、前記第１ゲート信号生
成部５から第１ゲート信号が出力されたとき、前記期間
データ設定回路３６に設定されているクロック数値を初
期の計数値としてロードする。この後、システムクロッ
ク信号が供給される毎に前記計数値をディクリメントし
て計数値が零になる毎に第２ゲート信号を生成して初期
の計数値をロードする。以下、この動作を繰り返して
“９６０”クロック毎（１ライン毎）に、第２ゲート信
号を生成しこれを制御信号生成部８と、水平同期信号再
生部４とに供給する。When the first gate signal is output from the first gate signal generator 5 while the first control signal is being output from the control signal generator 8, the period data setting circuit 36 Loads the set clock value as the initial count value. Thereafter, each time the system clock signal is supplied, the count value is decremented, and each time the count value becomes zero, a second gate signal is generated to load the initial count value. Thereafter, this operation is repeated to generate a second gate signal every "960" clocks (every line) and supply this to the control signal generator 8 and the horizontal synchronizing signal reproducer 4.
【００２７】制御信号生成部８は図６に示す如く第１制
御信号生成部４０と、第２制御信号生成部４１とを備え
ており、第１ゲート信号生成部５から出力される第１ゲ
ート信号と前記第２ゲート信号生成部７から出力される
第２ゲート信号との関係が予め設定されている条件を満
たしていないとき、第１制御信号を生成してこれを前記
第２ゲート信号生成部７に供給したり、第２制御信号を
生成してこれを前記システムクロック信号生成部６に供
給したりする。As shown in FIG. 6, the control signal generator 8 includes a first control signal generator 40 and a second control signal generator 41, and the first gate signal output from the first gate signal generator 5. When the relationship between the signal and the second gate signal output from the second gate signal generation unit 7 does not satisfy a preset condition, a first control signal is generated and the first control signal is generated. And a second control signal is generated and supplied to the system clock signal generator 6.
【００２８】第１制御信号生成部４０は２つのアンド回
路４２、４４および１つのオア回路４３によって構成さ
れ、前記第１ゲート信号生成部５から出力される第１ゲ
ート信号と前記第２ゲート信号生成部７から出力される
第２ゲート信号とが時間的に一致していないとき、これ
を検出してパルス信号を生成する不一致検出回路４５
と、この不一致検出回路４５からパルス信号が出力され
る毎に、これを計数し、第１制御信号が供給されたと
き、計数値を零に戻すカウンタ回路４６と、このカウン
タ回路４６の計数値が予め設定されている値になったと
き、これを検出して第１制御信号を生成して前記カウン
タ回路４６をリセットするコンパレータ回路４７とを備
えており、前記第１ゲート信号生成部５から出力される
第１ゲート信号と前記第２ゲート信号生成部７から出力
される第２ゲート信号とが一致していない状態が所定回
数、発生したとき、これを検出して第１制御信号を生成
し、これを前記第２ゲート信号生成部７に供給する。The first control signal generator 40 comprises two AND circuits 42 and 44 and one OR circuit 43. The first gate signal output from the first gate signal generator 5 and the second gate signal. When the second gate signal output from the generation unit 7 does not match in time, the mismatch detection circuit 45 detects this and generates a pulse signal.
Each time a pulse signal is output from the inconsistency detection circuit 45, the counter circuit 46 counts the pulse signal and, when the first control signal is supplied, returns the count value to zero. Has a preset value, a comparator circuit 47 which detects this, generates a first control signal, and resets the counter circuit 46. When a state in which the output first gate signal does not match the second gate signal output from the second gate signal generation unit occurs a predetermined number of times, this state is detected and the first control signal is generated. Then, this is supplied to the second gate signal generator 7.
【００２９】これによって、第１ゲート信号生成部５か
ら第１ゲート信号が出力されなくなった後、図７（ａ）
に示す如く前記第１ゲート信号生成部５から第１ゲート
信号が出力され始めたとき、図７（ｃ）に示す如く第２
ゲート信号生成部７から出力される第２ゲート信号を前
記第１ゲート信号に同期させて、図７（ｂ）に示す如く
システムクロック信号生成部６から出力されるシステム
クロック信号を前記第１ゲート信号に同期させる。As a result, after the first gate signal is no longer output from the first gate signal generation unit 5, FIG.
When the first gate signal starts to be output from the first gate signal generator 5 as shown in FIG.
By synchronizing the second gate signal output from the gate signal generator 7 with the first gate signal, the system clock signal output from the system clock signal generator 6 as shown in FIG. Synchronize with signal.
【００３０】また、第２制御信号生成部４１は１つのア
ンド回路４８によって構成され、前記第２ゲート信号生
成部７から第２ゲート信号が出力されている状態で前記
第１ゲート信号生成部５から第１ゲート信号が出力され
なくなったとき、これを検出して立ち上がりパルス信号
を生成する信号有無検出回路４９と、データ“１”が設
定されるデータ設定回路５０と、前記第２ゲート信号生
成部７から第２ゲート信号が出力されたとき、前記デー
タ設定回路５０に設定されているデータ“１”をロード
し、この状態で前記信号有無検出回路４９から立ち上が
りパルス信号が出力されたとき、ロードしたデータ
“１”をダウンカウントして第２制御信号を生成するダ
ウンカウンタ回路５１とを備えており、前記第２ゲート
信号生成部７から第２ゲート信号が出力されている状態
で前記第１ゲート信号生成部５から第１ゲート信号が出
力されなくなったとき、これを検出して第２制御信号を
生成し、これを前記システムクロック信号生成部６に供
給してこのシステムクロック信号生成部６から出力され
るシステムクロック信号の周波数をロックさせる。The second control signal generator 41 is constituted by one AND circuit 48, and the second gate signal generator 7 outputs the second gate signal while the first gate signal generator 5 outputs the second gate signal. A signal presence / absence detection circuit 49 for detecting when the first gate signal is no longer output and generating a rising pulse signal; a data setting circuit 50 for setting data "1"; When the second gate signal is output from the unit 7, the data “1” set in the data setting circuit 50 is loaded. When the rising pulse signal is output from the signal presence / absence detection circuit 49 in this state, A down-counter circuit 51 for down-counting the loaded data “1” to generate a second control signal. When the first gate signal is no longer output from the first gate signal generator 5 while the first gate signal is being output, the first gate signal is detected and a second control signal is generated. The frequency of the system clock signal supplied to the section 6 and output from the system clock signal generating section 6 is locked.
【００３１】また、水平同期信号再生部４は位相誤差検
出部５５と、ループフィルタ部５６と、ＶＣＸＯ５７
と、カウンタ回路５８とを備えており、図９（ａ）に示
す如く前記第２ゲート信号生成部７から１ライン毎に出
力される第２ゲート信号に基づいて生成された前記Ａ／
Ｄ変換部２から出力されるデジタル信号のＨＤ期間部分
をゲートするゲート信号により、図９（ｂ）に示す如く
前記Ａ／Ｄ変換部２から出力されるデジタル信号のＨＤ
期間部分を切り出すとともに、切り出したデジタル信号
に基づいてＨＤ期間の中点を検出し、この中点に応じた
正確なタイミングで水平同期信号を再生する。The horizontal synchronizing signal reproducing section 4 includes a phase error detecting section 55, a loop filter section 56, a VCXO 57
And a counter circuit 58. As shown in FIG. 9A, the A / G signal generated based on the second gate signal output line by line from the second gate signal generation unit 7 is provided.
As shown in FIG. 9 (b), the digital signal output from the A / D converter 2 is driven by the gate signal that gates the HD period portion of the digital signal output from the D converter 2.
A period portion is cut out, a midpoint of the HD period is detected based on the cut out digital signal, and a horizontal synchronization signal is reproduced at an accurate timing according to the midpoint.
【００３２】位相誤差検出部５５は図８に示す如くゲー
ト回路５５１と、シフトレジスタ回路５５２と、演算回
路５９とを備えており、前記第２ゲート信号生成部７か
ら出力される第２ゲート信号に基づいて前記Ａ／Ｄ変換
部２から出力されるデジタル信号をゲートしてＨＤ期間
部分のみを選択するとともに、選択したデジタル信号に
基づいて演算を行なってＨＤ期間の中点からの誤差を示
す位相誤差信号を生成しこれを前記ループフィルタ部５
６に供給する。As shown in FIG. 8, the phase error detector 55 includes a gate circuit 551, a shift register circuit 552, and an arithmetic circuit 59, and a second gate signal output from the second gate signal generator 7. , The digital signal output from the A / D converter 2 is gated to select only the HD period portion, and an operation is performed based on the selected digital signal to indicate an error from the midpoint of the HD period. A phase error signal is generated and the phase error signal is
6
【００３３】ゲート回路５５１は前記第２ゲート信号生
成部７から第２ゲート信号が出力されているとき、前記
Ａ／Ｄ変換部２から出力されるデジタル信号を通過させ
てシフトレジスタ回路５５２と、演算回路５９とに供給
する。When the second gate signal is output from the second gate signal generator 7, the gate circuit 551 passes the digital signal output from the A / D converter 2, and It is supplied to the arithmetic circuit 59.
【００３４】シフトレジスタ回路５５２はクロック信号
が供給される毎に、前記ゲート回路５５１から出力され
るデジタル信号を取り込んでこれを順次、シフトして遅
延させるとともに、この遅延動作によって得られた
“８”クロック前のデジタル信号と、“４”クロック前
のデジタル信号とを演算回路５９に供給する。Each time the clock signal is supplied, the shift register circuit 552 takes in the digital signal output from the gate circuit 551, sequentially shifts and delays the digital signal, and obtains "8" obtained by this delay operation. The digital signal "before the clock" and the digital signal "4" before the clock are supplied to the arithmetic circuit 59.
【００３５】演算回路５９は前記シフトレジスタ回路５
５２から出力される“８”クロック前のデジタル信号を
取り込んで符号を反転させる符号反転回路６５と、この
符号反転回路６５によって符号が反転されたデジタル信
号と前記ゲート回路５５１から出力される今回のデジタ
ル信号とを加算する加算回路６６と、この加算回路６６
の加算動作によって得られたデジタル信号の絶対値を求
める絶対値回路６７と、この絶対値回路６７から出力さ
れるデジタル信号に対して“−１／２”をかける係数回
路６８と、この係数回路６８から出力されるデジタル信
号と前記シフトレジスタ回路５５２から出力される
“４”クロック前のデジタル信号とを加算して位相誤差
信号を生成する加算回路６９とを備えており、前記シフ
トレジスタ回路５５２から出力される“８”クロック前
のデジタル信号と、“４”クロック前のデジタル信号
と、前記ゲート回路５５１から出力される今回のデジタ
ル信号とに基づいて次式に示す演算を行なってＨＤ期間
の中点からの誤差を示す位相誤差信号を生成してこれを
前記ループフィルタ部５６に供給する。The operation circuit 59 is provided in the shift register circuit 5
A sign inverting circuit 65 that takes in the digital signal 8 clocks before the clock output from 52 and inverts the sign, a digital signal whose sign is inverted by the sign inverting circuit 65, and a current signal output from the gate circuit 551. An adding circuit 66 for adding the digital signal to the digital signal;
, A coefficient circuit 68 for multiplying the digital signal output from the absolute value circuit 67 by “− ／”, and a coefficient circuit 68 for multiplying the digital signal output from the absolute value circuit 67 by “− ／”. And a digital signal output from the shift register circuit 552 and a digital signal before “4” clocks output from the shift register circuit 552 to generate a phase error signal. Based on the digital signal “8” clocks before, the digital signal “4” clocks before, and the current digital signal output from the gate circuit 551, the following equation is used to calculate the HD period Then, a phase error signal indicating an error from the middle point is generated and supplied to the loop filter unit 56.
【００３６】[0036]
【数１】Ｓ＝Ｂ−｜−Ａ＋Ｃ｜／２ …（１） 但し、Ｓ：位相誤差信号 Ａ：“８”クロック前のデジタル信号の値 Ｂ：“４”クロック前のデジタル信号の値 Ｃ：今回のデジタル信号の値S = B− | −A + C | / 2 (1) where S: phase error signal A: value of digital signal before “8” clock B: value of digital signal before “4” clock C : The value of this digital signal
【００３７】この場合、この（１）式から明らかなよう
に、ＭＵＳＥ信号のＩＦ信号の水平同期波形の部分のキ
ャリアの極性が１ライン毎に反転する程度の過変調とな
り、図９（ｂ）に示す如く、前記Ａ／Ｄ変換部２から出
力されるデジタル信号のレベルの微分値の符号が最小点
を境にして反転していても、１ラインに１回、確定する
ＨＤ期間の中点を確実に検出して前記中点に対する位相
誤差を求めることができる。In this case, as is apparent from the equation (1), overmodulation occurs such that the polarity of the carrier in the horizontal synchronizing waveform portion of the IF signal of the MUSE signal is inverted every line, and FIG. As shown in the figure, even if the sign of the differential value of the level of the digital signal output from the A / D converter 2 is inverted at the minimum point, the midpoint of the HD period that is determined once per line And the phase error with respect to the midpoint can be obtained.
【００３８】また、ループフィルタ部５６は前記位相誤
差検出部５５から出力される位相誤差信号を積分してこ
の積分動作によって得られた信号をＶＣＸＯ５７に供給
する。The loop filter section 56 integrates the phase error signal output from the phase error detection section 55 and supplies the signal obtained by this integration operation to the VCXO 57.
【００３９】ＶＣＸＯ５７は前記ループフィルタ部５６
から出力される信号に応じた周波数で発振してクロック
信号（３２．４ＭＨｚ）を生成し、これを前記位相誤差
検出部５５と、Ａ／Ｄ変換部２と、カウンタ回路５８と
に供給する。このＶＣＸＯ５７が請求項１記載のクロッ
ク信号生成部を構成する。VCXO 57 is a loop filter unit 56
A clock signal (32.4 MHz) is generated by oscillating at a frequency corresponding to the signal output from the controller, and is supplied to the phase error detector 55, the A / D converter 2, and the counter circuit 58. The VCXO 57 constitutes a clock signal generator according to the first aspect.
【００４０】カウンタ回路５８は前記ＶＣＸＯ５７から
出力されるクロック信号をカウントして計数値が“９６
０”になる毎に、水平同期信号を生成して次段回路（図
示は省略する）に出力する。このカウンタ回路５８が請
求項１記載の水平同期信号生成部を構成する。The counter circuit 58 counts the clock signal output from the VCXO 57 and counts the count value to "96".
Each time it becomes 0 ", a horizontal synchronizing signal is generated and output to the next stage circuit (not shown). This counter circuit 58 constitutes a horizontal synchronizing signal generating section according to the first aspect.
【００４１】このようにこの実施例においては、受信動
作によって得られたＭＵＳＥ信号のレベル判定と、期間
判定とを行なってクランプレベル期間を検出するように
したので、簡単な回路によってＭＵＳＥ信号のＨＤ期間
を検出して水平同期信号を再生することができ、これに
よって水平同期信号再生回路部分の大幅なコストダウン
を達成することができる。As described above, in this embodiment, the level determination of the MUSE signal obtained by the reception operation and the period determination are performed to detect the clamp level period. Therefore, the HD of the MUSE signal is detected by a simple circuit. The horizontal synchronizing signal can be reproduced by detecting the period, whereby the cost of the horizontal synchronizing signal reproducing circuit can be greatly reduced.
【００４２】また、上述した実施例においては、第１ゲ
ート信号生成部５に設けられた差分抽出回路１５によっ
てＩＦ信号の変調度に応じたレベルのプリセット値と、
ＩＦ信号に対応するデジタル信号との差を抽出しこれら
の差の絶対値を使用するようにしているので、ノイズに
よる誤動作が発生しないようにすることができる。In the above-described embodiment, the difference extraction circuit 15 provided in the first gate signal generation unit 5 sets the preset value of the level according to the modulation degree of the IF signal,
Since differences from the digital signal corresponding to the IF signal are extracted and the absolute values of these differences are used, malfunctions due to noise can be prevented.
【００４３】また、第１ゲート信号生成部５によってＩ
Ｆ信号のレベル判定と、“７４８”クロックの期間判定
を数フレームに渡って行なってクランプレベル期間を検
出するようにしているので、送信側から送信されるＭＵ
ＳＥ信号の変調度がキャリア抑圧に近く、これに対応し
てクランプレベル期間のＩＦ信号レベルが零に非常に近
いレベルになっても、また過変調になっても、クランプ
レベル期間を検出することができる。なお、この場合、
図２に示す如く映像のＹ信号で同様の信号が存在する可
能性があるが、このような信号をクランプレベル期間の
信号と誤判定しても、その期間の直後にＨＤ期間が存在
するので、なんら差し支えない。また、映像のＣ信号期
間と、Ｙ信号期間とにまたがって、上述した信号と同様
な信号が存在する可能性があるが、この実施例において
は、信号ループ回路１２によってＨＤ期間が終了してか
ら“１９１”クロック後かどうかを判定しているため、
“１９０”クロック以内に立ち上がり検出されたものは
誤検出として排除することができる。Further, the first gate signal generation unit 5
Since the level determination of the F signal and the determination of the period of the “748” clock are performed over several frames to detect the clamp level period, the MU transmitted from the transmitting side is determined.
Detecting the clamp level period even if the modulation degree of the SE signal is close to carrier suppression and the IF signal level during the clamp level period is very close to zero or overmodulated. Can be. In this case,
As shown in FIG. 2, there is a possibility that a similar signal exists in the Y signal of the video. However, even if such a signal is erroneously determined to be a signal of the clamp level period, the HD period exists immediately after that period, No problem. Further, there is a possibility that a signal similar to the above-described signal exists between the C signal period and the Y signal period of the video, but in this embodiment, the HD period is terminated by the signal loop circuit 12. Since it is determined whether the clock is after “191” clocks from
Those which have been detected within the "190" clock can be excluded as erroneous detections.
【００４４】また、上述した実施例においては、第１ゲ
ート信号生成部５から出力される第１ゲート信号の位相
と、第２ゲート信号生成部７から出力される第２ゲート
信号の位相とが一定値以上ずれたとき、制御信号生成部
８によってこれを検出して第１制御信号を生成するとと
もに、この第１制御信号によって第２ゲート信号生成部
７のカウンタ回路３７をリセットしこの第２ゲート信号
生成部７から出力される第２ゲート信号の位相を第１ゲ
ート信号生成部５から出力される第１ゲート信号の位相
と同期させるようにしているので、第１ゲート信号生成
部５から出力される第１ゲート信号の位相と、第２ゲー
ト信号生成部７から出力される第２ゲート信号の位相と
のずれを一定値以内にすることができる。In the above-described embodiment, the phase of the first gate signal output from the first gate signal generator 5 and the phase of the second gate signal output from the second gate signal generator 7 are different. When the difference is more than a predetermined value, the control signal generator 8 detects this and generates a first control signal, and resets the counter circuit 37 of the second gate signal generator 7 by the first control signal. Since the phase of the second gate signal output from the gate signal generator 7 is synchronized with the phase of the first gate signal output from the first gate signal generator 5, the first gate signal generator 5 The difference between the phase of the output first gate signal and the phase of the second gate signal output from the second gate signal generator 7 can be kept within a certain value.
【００４５】また、上述した実施例においては、第２ゲ
ート信号生成部７から第２ゲート信号が出力されている
状態で前記第１ゲート信号生成部５から第１ゲート信号
が出力されなくなったとき、これを検出して第２制御信
号を生成し、これをシステムクロック信号生成部６に供
給してサンプル・ホールド回路３２に前記第１ゲート信
号生成部５から第１ゲート信号が出力されなくなる前の
値を保持させるようにしているので、第１ゲート信号生
成部５から第１ゲート信号が出力されなくなっても、前
記第１ゲート信号生成部５から新たな第１ゲート信号が
出力されるまでの間（例えば、数フレームの間）、ほぼ
正確なシステムクロック信号を生成することができ、こ
れによって第２ゲート信号生成部７からほぼ正確な第２
ゲート信号を出力させることができる。In the above-described embodiment, when the first gate signal is no longer output from the first gate signal generator 5 while the second gate signal is being output from the second gate signal generator 7. Detecting this, generates a second control signal and supplies it to the system clock signal generator 6 before the first gate signal is no longer output from the first gate signal generator 5 to the sample and hold circuit 32. Is maintained, even if the first gate signal is no longer output from the first gate signal generator 5, the first gate signal generator 5 outputs a new first gate signal. (For example, during several frames), a substantially accurate system clock signal can be generated, whereby the second gate signal generator 7 can generate a substantially accurate second clock signal.
A gate signal can be output.
【００４６】また、この実施例においては、ＨＤ期間の
中点からの誤差を示す位相誤差信号を生成してＶＣＸＯ
５７から出力されるクロック信号の位相と前記中点とを
対応させながら、前記クロック信号を計数して水平同期
信号を再生するようにしているので、正確な水平同期信
号を再生することができる。In this embodiment, a phase error signal indicating an error from the midpoint of the HD period is generated to
Since the clock signal is counted and the horizontal synchronizing signal is reproduced while associating the phase of the clock signal output from 57 with the midpoint, an accurate horizontal synchronizing signal can be reproduced.
【００４７】図１０は本発明による水平同期信号再生装
置の第２実施例である水平同期信号検出再生回路の一例
を示すブロック図である。なお、この図において、図１
に示す各部と同じ部分には同じ符号が付してある。FIG. 10 is a block diagram showing an example of a horizontal synchronizing signal detecting / reproducing circuit which is a second embodiment of the horizontal synchronizing signal reproducing device according to the present invention. In this figure, FIG.
The same reference numerals are given to the same parts as those shown in FIG.
【００４８】この図に示す水平同期信号検出再生回路が
図１に示す回路と異なる点は包絡線検出部１とＡ／Ｄ変
換部２とに代えてサンプリング部７５を設け、さらに第
１ゲート信号生成部５に代えて第１ゲート信号生成部７
６を設けたことである。The horizontal synchronizing signal detecting / reproducing circuit shown in this figure is different from the circuit shown in FIG. 1 in that a sampling section 75 is provided in place of the envelope detecting section 1 and the A / D converting section 2 and a first gate signal. First gate signal generator 7 instead of generator 5
6 is provided.
【００４９】サンプリング部７５は前記水平同期信号再
生部４から出力されるクロック信号に基づいたサンプリ
ングタイミングでキャリア抑圧されたＭＵＳＥ信号のＩ
Ｆ信号を直接サンプリングしてデジタル信号を抽出し、
これを同期検出部３の第１ゲート信号生成部７６と、水
平同期信号再生部４の位相誤差検出部５５とに供給す
る。The sampling unit 75 outputs the I of the MUSE signal carrier-suppressed at the sampling timing based on the clock signal output from the horizontal synchronizing signal reproducing unit 4.
Sampling the F signal directly to extract the digital signal,
This is supplied to the first gate signal generation section 76 of the synchronization detection section 3 and the phase error detection section 55 of the horizontal synchronization signal reproduction section 4.
【００５０】第１ゲート信号生成部７６は図１１に示す
如くクランプレベル期間検出回路７７と、クランプレベ
ル期間判定回路１１と、信号ループ回路１２と、第１ゲ
ート信号生成回路１３とを備えており、前記サンプリン
グ部７５から出力されるデジタル信号を取り込んでクラ
ンプレベル期間を検出するとともに、この検出結果に基
づいて第１ゲート信号を生成してこれをシステムクロッ
ク信号生成部６と、第２ゲート信号生成部７と、制御信
号生成部８とに供給する。なお、この図に示すクランプ
レベル期間判定回路１１および信号ループ回路１２、第
２ゲート信号生成回路１３は上述した第１ゲート信号生
成部５に設けられているものと同じものである。As shown in FIG. 11, the first gate signal generation section 76 includes a clamp level period detection circuit 77, a clamp level period determination circuit 11, a signal loop circuit 12, and a first gate signal generation circuit 13. , The digital signal output from the sampling unit 75 is taken in, a clamp level period is detected, a first gate signal is generated based on the detection result, and the first gate signal is generated by the system clock signal generation unit 6 and the second gate signal. The signal is supplied to the generator 7 and the control signal generator 8. Note that the clamp level period determination circuit 11, the signal loop circuit 12, and the second gate signal generation circuit 13 shown in this figure are the same as those provided in the first gate signal generation unit 5 described above.
【００５１】クランプレベル期間検出回路７７はデジタ
ル値判定回路７８と、立ち上がり検出回路１８と、立ち
下がり検出回路１９とを備えており、前記サンプリング
部７５から出力されるデジタル信号を取り込んでこのデ
ジタル信号の値が“０”または“１”のとき、低レベル
検知信号（“１”信号）を生成してこれをクランプレベ
ル期間判定回路１１に供給するとともに、ロード信号を
生成してこれを前記クランプレベル期間判定回路１１に
供給し、前記デジタル信号の値が“２”以上になったと
き、低レベル検知信号の生成を停止するとともに、クリ
ア信号を生成してこれを前記クランプレベル期間判定回
路１１に供給する。The clamp level period detecting circuit 77 includes a digital value judging circuit 78, a rise detecting circuit 18, and a falling detecting circuit 19. The clamp level period detecting circuit 77 receives a digital signal output from the sampling section 75, and Is "0" or "1", a low level detection signal ("1" signal) is generated and supplied to the clamp level period determination circuit 11, and a load signal is generated and When the value of the digital signal becomes "2" or more, the generation of the low-level detection signal is stopped, and a clear signal is generated. To supply.
【００５２】この場合、デジタル値判定回路７８は図１
２に示す如く前記サンプリング部７５から出力されるデ
ジタル信号の上位“７”ビットを反転させるインバータ
８０と、前記デジタル信号の最下位ビットを反転させる
インバータ８１と、前記サンプリング部７５から出力さ
れるデジタル信号の最下位ビットと前記インバータ８０
から出力される信号との論理積をとって前記デジタル信
号の値が“１”のときこれを検出するアンド回路８２
と、前記各インバータ８０、８１から出力される信号の
論理積をとって前記サンプリング部７５から出力される
デジタル信号の値が“０”のとき、これを検出するアン
ド回路８３と、これらの各アンド回路８２、８３から出
力される信号の論理和をとるオア回路８４とを備えてお
り、前記サンプリング部７５から出力されるデジタル値
の値が“０”または“１”のとき、低レベル検知信号を
生成してこれをクランプレベル期間判定回路１１と、立
ち上がり検出回路１８と、立ち下がり検出回路１９とに
供給する。In this case, the digital value judgment circuit 78
2, an inverter 80 for inverting the higher-order "7" bits of the digital signal output from the sampling unit 75, an inverter 81 for inverting the least significant bit of the digital signal, and a digital signal output from the sampling unit 75. The least significant bit of the signal and the inverter 80
AND circuit 82 detects the value of the digital signal when the value of the digital signal is "1" by taking the logical product with the signal output from
And an AND circuit 83 for obtaining the logical product of the signals output from the inverters 80 and 81 and detecting when the value of the digital signal output from the sampling unit 75 is “0”, An OR circuit 84 for calculating the logical sum of the signals output from the AND circuits 82 and 83, and when the digital value output from the sampling unit 75 is "0" or "1", the low level detection is performed. A signal is generated and supplied to the clamp level period determination circuit 11, the rise detection circuit 18, and the fall detection circuit 19.
【００５３】これによって、図３に示す上述した実施例
のクランプレベル期間検出回路１０と同様に前記デジタ
ル信号の値がクランプレベルとなっているとき、これを
検出してクランプレベル期間判定回路１１を動作させる
ことができる。Thus, when the value of the digital signal is at the clamp level, as in the clamp level period detection circuit 10 of the above-described embodiment shown in FIG. Can work.
【００５４】このようにしても、上述した実施例と同様
に簡単な回路によってＭＵＳＥ信号のクランプレベル期
間を検出して水平同期信号を再生することができ、これ
によって水平同期信号検出再生回路部分の大幅なコスト
ダウンを達成することができる。Also in this case, the horizontal synchronizing signal can be reproduced by detecting the clamp level period of the MUSE signal by a simple circuit as in the above-described embodiment. Significant cost reduction can be achieved.
【００５５】[0055]
【発明の効果】以上説明したように本発明によれば、簡
単な回路によってＭＵＳＥ信号のＨＤ期間を検出して水
平同期信号を再生することができ、これによって水平同
期信号再生装置の大幅なコストダウンを達成することが
できる。As described above, according to the present invention, it is possible to detect the HD period of the MUSE signal and reproduce the horizontal synchronizing signal with a simple circuit, thereby significantly reducing the cost of the horizontal synchronizing signal reproducing apparatus. Down can be achieved.
【図１】本発明による水平同期信号再生装置の第１実施
例である水平同期信号検出再生回路の一例を示すブロッ
ク図である。FIG. 1 is a block diagram showing an example of a horizontal synchronization signal detection / reproduction circuit which is a first embodiment of a horizontal synchronization signal reproduction device according to the present invention.
【図２】図１に示す水平同期信号検出再生回路に入力さ
れるＭＵＳＥ信号のフォーマット例を示す模式図であ
る。FIG. 2 is a schematic diagram illustrating a format example of a MUSE signal input to the horizontal synchronization signal detection and reproduction circuit illustrated in FIG. 1;
【図３】図１に示す第１ゲート信号生成部の詳細な構成
を示すブロック図である。FIG. 3 is a block diagram illustrating a detailed configuration of a first gate signal generation unit illustrated in FIG. 1;
【図４】図１に示すシステムクロック信号生成部の詳細
な構成を示すブロック図である。FIG. 4 is a block diagram illustrating a detailed configuration of a system clock signal generation unit illustrated in FIG. 1;
【図５】図１に示す第２ゲート信号生成部の詳細な構成
を示すブロック図である。FIG. 5 is a block diagram illustrating a detailed configuration of a second gate signal generation unit illustrated in FIG. 1;
【図６】図１に示す制御信号生成部の詳細な構成を示す
ブロック図である。FIG. 6 is a block diagram showing a detailed configuration of a control signal generator shown in FIG.
【図７】図１に示す同期検出部の動作例を示すタイミン
グ図である。FIG. 7 is a timing chart illustrating an operation example of the synchronization detection unit illustrated in FIG. 1;
【図８】図１に示す位相誤差検出部の詳細な構成を示す
ブロック図である。FIG. 8 is a block diagram illustrating a detailed configuration of a phase error detection unit illustrated in FIG. 1;
【図９】図１に示す水平同期信号再生部の動作例を示す
波形図である。9 is a waveform chart showing an operation example of the horizontal synchronizing signal reproducing unit shown in FIG.
【図１０】本発明による水平同期信号再生装置の第２実
施例である水平同期信号検出再生回路の一例を示すブロ
ック図である。FIG. 10 is a block diagram showing an example of a horizontal synchronization signal detection / reproduction circuit which is a second embodiment of the horizontal synchronization signal reproduction device according to the present invention.
【図１１】図１０に示す第１ゲート信号生成部の詳細な
構成を示すブロック図である。11 is a block diagram showing a detailed configuration of a first gate signal generation unit shown in FIG.
【図１２】図１１に示すデジタル値判定回路の詳細な構
成を示す回路図である。FIG. 12 is a circuit diagram showing a detailed configuration of a digital value determination circuit shown in FIG. 11;
１ 包絡線検出部 ２ Ａ／Ｄ変換部 ３ 同期検出部 ４ 水平同期信号再生部 ５ 第１ゲート信号生成部 ７ 第２ゲート信号生成部 １０ クランプレベル期間検出回路 ２２ カウンタ回路 ５５ 位相誤差検出部 ５７ ＶＣＸＯ ５８ カウンタ回路 ７５ サンプリング部 Reference Signs List 1 envelope detection unit 2 A / D conversion unit 3 synchronization detection unit 4 horizontal synchronization signal reproduction unit 5 first gate signal generation unit 7 second gate signal generation unit 10 clamp level period detection circuit 22 counter circuit 55 phase error detection unit 57 VCXO 58 counter circuit 75 sampling unit
Claims (1)
期しライン毎に出力されるタイミング信号から生成され
たゲート信号により切り出したＭＵＳＥ信号のＨＤ期間
部分の信号の内、前記ゲート信号のある時点の信号Ｃ、
該信号Ｃから一定時間過去の信号Ｂ及び該信号Ｂから前
記一定時間過去の信号Ａのそれぞれの値Ａ、ＢおよびＣ
に基づき、 Ｓ＝Ｂ−｜−Ａ＋Ｃ｜／２ により演算を行って、信号ＢにおけるＨＤ期間の中点か
らの時間方向のずれを示す位相誤差信号を生成する位相
誤差検出部と、 この位相誤差検出部によって得られた位相誤差信号を積
分した値によってクロック信号の発振周波数が制御され
るクロック信号生成部と、 このクロック信号生成部によって得られたクロック信号
を計数して計数値が所定値になる毎に水平同期信号を生
成する水平同期信号生成部と、 を備えたことを特徴とする水平同期信号再生装置。1. A signal at a certain point in time of the gate signal, of signals in an HD period portion of the MUSE signal cut out by a gate signal generated from a timing signal output for each line in synchronization with a clamp level period of the MUSE signal. C,
The respective values A, B and C of the signal B at a certain time before the signal C and the signal A at a certain time before the signal B from the signal B
S = B− | −A + C | / 2 to calculate a phase error signal indicating a time-direction deviation from the midpoint of the HD period of the signal B, based on the following equation: A clock signal generation unit in which the oscillation frequency of the clock signal is controlled by a value obtained by integrating the phase error signal obtained by the detection unit; and counting the clock signal obtained by the clock signal generation unit so that the count value becomes a predetermined value. A horizontal synchronizing signal generation unit that generates a horizontal synchronizing signal each time the horizontal synchronizing signal is generated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10092017A JPH10257351A (en) | 1998-04-03 | 1998-04-03 | Horizontal synchronization signal reproducing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10092017A JPH10257351A (en) | 1998-04-03 | 1998-04-03 | Horizontal synchronization signal reproducing device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3148826A Division JP2793726B2 (en) | 1991-06-20 | 1991-06-20 | Horizontal sync signal detector |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10257351A true JPH10257351A (en) | 1998-09-25 |
Family
ID=14042775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10092017A Pending JPH10257351A (en) | 1998-04-03 | 1998-04-03 | Horizontal synchronization signal reproducing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10257351A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100790979B1 (en) * | 2006-02-07 | 2008-01-02 | 삼성전자주식회사 | Apparatus for detecting synchronization |
-
1998
- 1998-04-03 JP JP10092017A patent/JPH10257351A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100790979B1 (en) * | 2006-02-07 | 2008-01-02 | 삼성전자주식회사 | Apparatus for detecting synchronization |
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