JP3298483B2 - 高耐圧ｍｏｓｆｅｔの製造方法 - Google Patents
高耐圧ｍｏｓｆｅｔの製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧ＭＯＳＦＥ
Ｔ（金属・酸化物・半導体型電界効果トランジスタ）お
よび高耐圧ＭＯＳＦＥＴの製造方法に関するものであ
る。
Ｔ（金属・酸化物・半導体型電界効果トランジスタ）お
よび高耐圧ＭＯＳＦＥＴの製造方法に関するものであ
る。
【０００２】
【従来の技術】携帯電話など移動体通信機器において、
電波を送信する部分には、アンテナに送信電力を供給す
るトランジスタが使われている。このトランジスタが送
信電力を大きくかつ効率よく電波に変換するために高い
電圧で使用されるため、このトランジスタはドレイン耐
圧の大きな特性が必要とされている。このようなドレイ
ン耐圧の大きなトランジスタをＭＯＳＦＥＴで実現する
場合には、ドレイン構造を工夫して耐圧を大きくしてい
る。
電波を送信する部分には、アンテナに送信電力を供給す
るトランジスタが使われている。このトランジスタが送
信電力を大きくかつ効率よく電波に変換するために高い
電圧で使用されるため、このトランジスタはドレイン耐
圧の大きな特性が必要とされている。このようなドレイ
ン耐圧の大きなトランジスタをＭＯＳＦＥＴで実現する
場合には、ドレイン構造を工夫して耐圧を大きくしてい
る。
【０００３】ＭＯＳＦＥＴでは、ある程度以上大きな電
圧がドレインにかかると、ドレイン領域とチャネル部分
との境界に大きな電界が発生し、この境界部分でブレイ
クダウンがおこる。このため、同じドレイン電圧が印可
された場合に、如何にしてドレイン領域とチャネル部分
との境界に発生する電界を緩和するかが高耐圧化の課題
である。
圧がドレインにかかると、ドレイン領域とチャネル部分
との境界に大きな電界が発生し、この境界部分でブレイ
クダウンがおこる。このため、同じドレイン電圧が印可
された場合に、如何にしてドレイン領域とチャネル部分
との境界に発生する電界を緩和するかが高耐圧化の課題
である。
【０００４】従来の高耐圧ＭＯＳＦＥＴの構造を図８お
よび図９に示す。図８および図９に示すどちらの高耐圧
ＭＯＳＦＥＴもドレインのゲートに近い部分の不純物濃
度を下げて動作時にこの部分を空乏化させ、電圧の一部
をここで吸収することにより高耐圧化を図っている。
よび図９に示す。図８および図９に示すどちらの高耐圧
ＭＯＳＦＥＴもドレインのゲートに近い部分の不純物濃
度を下げて動作時にこの部分を空乏化させ、電圧の一部
をここで吸収することにより高耐圧化を図っている。
【０００５】図８では、ドレイン領域６とゲート電極３
の間に、電界緩和のために不純物濃度１０18ｃｍ-3の低
濃度層であるオフセット領域５を設けている（渥美茂
ら、特開明６２−２００７５７）。ここでは、このオフ
セット領域５のｎ-は、シリコン基板１のｐ型領域とで
ｐｎ接合を構成しており、ドレイン領域６にある程度大
きな電圧を印加することによりｐｎ接合界面近傍が空乏
層化する。
の間に、電界緩和のために不純物濃度１０18ｃｍ-3の低
濃度層であるオフセット領域５を設けている（渥美茂
ら、特開明６２−２００７５７）。ここでは、このオフ
セット領域５のｎ-は、シリコン基板１のｐ型領域とで
ｐｎ接合を構成しており、ドレイン領域６にある程度大
きな電圧を印加することによりｐｎ接合界面近傍が空乏
層化する。
【０００６】このため、この空乏層部分で電界の一部を
吸収し、ドレイン領域６とゲート電極３直下のチャネル
との境界にできる電界を緩和している。図９では、上記
図８の高耐圧ＭＯＳＦＥＴの構造のオフセット領域５と
ゲート電極３との間に不純物濃度が低い領域（ここでは
極低濃度領域８とした）が形成されている。この極低濃
度領域８層を形成することにより、図８に示す高耐圧Ｍ
ＯＳＦＥＴの場合よりさらに高耐圧化が図られている。
吸収し、ドレイン領域６とゲート電極３直下のチャネル
との境界にできる電界を緩和している。図９では、上記
図８の高耐圧ＭＯＳＦＥＴの構造のオフセット領域５と
ゲート電極３との間に不純物濃度が低い領域（ここでは
極低濃度領域８とした）が形成されている。この極低濃
度領域８層を形成することにより、図８に示す高耐圧Ｍ
ＯＳＦＥＴの場合よりさらに高耐圧化が図られている。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
たの高耐圧ＭＯＳＦＥＴの構造では、耐圧を大きくする
ためにオフセット領域５の不純物濃度を低下させている
ため、ドレインに電圧を増化させるつれて空乏層領域が
ゲート電極直下のチャネル端から徐々に厚さを増してい
く。
たの高耐圧ＭＯＳＦＥＴの構造では、耐圧を大きくする
ためにオフセット領域５の不純物濃度を低下させている
ため、ドレインに電圧を増化させるつれて空乏層領域が
ゲート電極直下のチャネル端から徐々に厚さを増してい
く。
【０００８】このため、ｐｎ接合におけるブレイク・ダ
ウンの心配がないドレイン電圧が低い場合でも、この空
乏層の形成部は電界を一部吸収してしまう。この結果、
ドレイン電圧の低いときにチャネルにかかる電界が小さ
くなり、ドレイン電流が少なくなり、高耐圧ＭＯＳＦＥ
Ｔスイッチング速度が遅くなる欠点がある。本発明はこ
のような背景の下になされたもので、ドレイン電流量を
低下させずに高耐圧ＭＯＳＦＥＴのドレイン耐圧を向上
させるトランジスタ構造を提供することにある。
ウンの心配がないドレイン電圧が低い場合でも、この空
乏層の形成部は電界を一部吸収してしまう。この結果、
ドレイン電圧の低いときにチャネルにかかる電界が小さ
くなり、ドレイン電流が少なくなり、高耐圧ＭＯＳＦＥ
Ｔスイッチング速度が遅くなる欠点がある。本発明はこ
のような背景の下になされたもので、ドレイン電流量を
低下させずに高耐圧ＭＯＳＦＥＴのドレイン耐圧を向上
させるトランジスタ構造を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、高耐圧ＭＯＦ
ＥＴにおいて、基板の上にゲート絶縁膜を介して設けら
れたゲート電極と、前記ゲート絶縁膜の一端に設けられ
たソース領域と、前記ゲート酸化膜の他端に設けられた
第一の拡散層と前記第一の拡散層との間に基板の平面方
向に間隔をおいて第一の拡散層と同一の導伝型の不純物
で形成されたドレイン領域と、前記第一の拡散層とドレ
イン領域との間に介挿された第一の拡散層と同一の導伝
型の不純物で形成された第二の拡散層とを具備し、前記
第二の拡散層の不純物濃度がドレイン領域の不純物濃度
より低く設定され、かつ前記第一の拡散層の不純物濃度
が第二の拡散層の不純物濃度とドレイン領域の不純物濃
度の間の値であることを特徴とする。
ＥＴにおいて、基板の上にゲート絶縁膜を介して設けら
れたゲート電極と、前記ゲート絶縁膜の一端に設けられ
たソース領域と、前記ゲート酸化膜の他端に設けられた
第一の拡散層と前記第一の拡散層との間に基板の平面方
向に間隔をおいて第一の拡散層と同一の導伝型の不純物
で形成されたドレイン領域と、前記第一の拡散層とドレ
イン領域との間に介挿された第一の拡散層と同一の導伝
型の不純物で形成された第二の拡散層とを具備し、前記
第二の拡散層の不純物濃度がドレイン領域の不純物濃度
より低く設定され、かつ前記第一の拡散層の不純物濃度
が第二の拡散層の不純物濃度とドレイン領域の不純物濃
度の間の値であることを特徴とする。
【００１０】本発明は、高耐圧ＭＯＦＥＴにおいて、前
記ソース領域が前記ゲート酸化膜とこのゲート酸化膜か
ら前記基板の平面上で離れて形成された第一のソース拡
散層とのあいだに介挿された第一のソース拡散層より深
さが浅い第二のソース拡散層とから形成されていること
を特徴とする。
記ソース領域が前記ゲート酸化膜とこのゲート酸化膜か
ら前記基板の平面上で離れて形成された第一のソース拡
散層とのあいだに介挿された第一のソース拡散層より深
さが浅い第二のソース拡散層とから形成されていること
を特徴とする。
【００１１】本発明は、高耐圧ＭＯＳＦＥＴの製造方法
において、基板上面にゲート電極を形成するゲート電極
形成工程と、前記ゲート電極をマスクにして、第１の導
伝型不純物を前記基板上部に導入する第１の導伝型不純
物導入工程と、前記ゲート電極の側面に側面絶縁膜を形
成する絶縁膜形成工程と、前記ゲート電極と前記側面絶
縁膜とをマスクにして、前記第１の導伝型不純物と反対
の導伝型の第２の導伝型不純物を導入する第２の導伝型
不純物導入工程と、前記基板平面方向において前記ゲー
ト電極の上面からドレイン領域形成の位置までの間にレ
ジストを形成するレジスト形成工程と、このレジストを
マスクとして第１の導伝型不純物を再度導入する再導入
工程とを有することを特徴とする。
において、基板上面にゲート電極を形成するゲート電極
形成工程と、前記ゲート電極をマスクにして、第１の導
伝型不純物を前記基板上部に導入する第１の導伝型不純
物導入工程と、前記ゲート電極の側面に側面絶縁膜を形
成する絶縁膜形成工程と、前記ゲート電極と前記側面絶
縁膜とをマスクにして、前記第１の導伝型不純物と反対
の導伝型の第２の導伝型不純物を導入する第２の導伝型
不純物導入工程と、前記基板平面方向において前記ゲー
ト電極の上面からドレイン領域形成の位置までの間にレ
ジストを形成するレジスト形成工程と、このレジストを
マスクとして第１の導伝型不純物を再度導入する再導入
工程とを有することを特徴とする。
【００１２】本発明は、ＭＯＳＦＥＴの製造方法におい
て、基板上面にゲート電極を形成するゲート電極形成工
程と、前記ゲート電極をマスクにして、第１の導伝型不
純物を前記基板上部に導入する第１の導入工程と、前記
基板平面方向において前記ゲート電極から所定の離れた
位置からドレイン領域を形成する位置までの間の領域に
第１のレジストを形成する第１のレジスト形成工程と、
この第１のレジストをマスクとして前記第１の導伝型不
純物を導入する第２の導入工程と、前記基板平面方向に
おいて前記ゲート電極上面から前記ドレイン領域を形成
する位置までの領域に第２のレジストを形成する第２の
レジスト形成工程と、この第２のレジストをマスクとし
て前記第１の導伝型不純物を導入する第３の導入工程と
を有することを特徴とする。
て、基板上面にゲート電極を形成するゲート電極形成工
程と、前記ゲート電極をマスクにして、第１の導伝型不
純物を前記基板上部に導入する第１の導入工程と、前記
基板平面方向において前記ゲート電極から所定の離れた
位置からドレイン領域を形成する位置までの間の領域に
第１のレジストを形成する第１のレジスト形成工程と、
この第１のレジストをマスクとして前記第１の導伝型不
純物を導入する第２の導入工程と、前記基板平面方向に
おいて前記ゲート電極上面から前記ドレイン領域を形成
する位置までの領域に第２のレジストを形成する第２の
レジスト形成工程と、この第２のレジストをマスクとし
て前記第１の導伝型不純物を導入する第３の導入工程と
を有することを特徴とする。
【００１３】請求項１記載の発明は、ＭＯＳＦＥＴの製
造方法において、基板上面にゲート電極を形成するゲー
ト電極形成工程と、前記ゲート電極をマスクにして、第
１の導伝型不純物を前記基板上部に導入する第１の導入
工程と、前記基板平面方向において前記ゲート電極上面
からドレイン領域形成部を含めた位置までの領域に第１
のレジストを形成する第１のレジスト形成工程と、この
第１のレジストをマスクとして前記第１の導伝型不純物
を導入する第２の導入工程と、前記ゲート電極側面に第
１の絶縁膜を形成する第１の絶縁膜形成工程と、この第
１の絶縁膜の側面に第２の絶縁膜を形成する第２の絶縁
膜形成工程と、前記基板平面方向において前記ゲート電
極上面からドレイン領域形成の位置までの間に第２のレ
ジストを形成する第２のレジスト形成工程と、この第２
のレジストをマスクとして前記第１の導伝型不純物を導
入する第３の導入工程と、前記第１の絶縁膜をエッチン
グにより除去する除去工程と、前記基板平面方向におい
てドレイン領域形成側の前記第２の絶縁膜上面からドレ
イン領域形成の位置までの間に第３のレジストを形成す
る第３のレジスト形成工程と、この第３のレジストをマ
スクとして前記第１の導伝型不純物を導入する第４の導
入工程とを有することを特徴とする。
造方法において、基板上面にゲート電極を形成するゲー
ト電極形成工程と、前記ゲート電極をマスクにして、第
１の導伝型不純物を前記基板上部に導入する第１の導入
工程と、前記基板平面方向において前記ゲート電極上面
からドレイン領域形成部を含めた位置までの領域に第１
のレジストを形成する第１のレジスト形成工程と、この
第１のレジストをマスクとして前記第１の導伝型不純物
を導入する第２の導入工程と、前記ゲート電極側面に第
１の絶縁膜を形成する第１の絶縁膜形成工程と、この第
１の絶縁膜の側面に第２の絶縁膜を形成する第２の絶縁
膜形成工程と、前記基板平面方向において前記ゲート電
極上面からドレイン領域形成の位置までの間に第２のレ
ジストを形成する第２のレジスト形成工程と、この第２
のレジストをマスクとして前記第１の導伝型不純物を導
入する第３の導入工程と、前記第１の絶縁膜をエッチン
グにより除去する除去工程と、前記基板平面方向におい
てドレイン領域形成側の前記第２の絶縁膜上面からドレ
イン領域形成の位置までの間に第３のレジストを形成す
る第３のレジスト形成工程と、この第３のレジストをマ
スクとして前記第１の導伝型不純物を導入する第４の導
入工程とを有することを特徴とする。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる高耐圧ＭＯＳＦＥＴの構造を示す縦断面図である。
この図において、１はシリコン基板であり、上面に５ｎ
ｍの厚さのゲート絶縁膜２が形成されている。このゲー
ト絶縁膜２の上面には、厚さ２００ｎｍ、長さ０.１８
μｍのゲート電極が形成されている。
施形態について説明する。図１は本発明の一実施形態に
よる高耐圧ＭＯＳＦＥＴの構造を示す縦断面図である。
この図において、１はシリコン基板であり、上面に５ｎ
ｍの厚さのゲート絶縁膜２が形成されている。このゲー
ト絶縁膜２の上面には、厚さ２００ｎｍ、長さ０.１８
μｍのゲート電極が形成されている。
【００１５】５は砒素のドーズ量５×１０12ｃｍ-2のオ
フセット領域であり、シリコン基板１の上面にゲート電
極３から面方向に０.４μｍの長さに形成されている。
４は砒素のドーズ量２×１０14ｃｍ-2の中濃度領域であ
り、シリコン基板１上面にゲート絶縁膜２とオフセット
領域５との間に１０ｎｍの長さで介挿されて形成されて
いる。６はドレイン領域であり、シリコン基板１上面に
おいてオフセット領域５に隣接して形成されている。７
はソース領域であり、シリコン基板１上面においてゲー
ト絶縁膜２に隣接して形成されている。
フセット領域であり、シリコン基板１の上面にゲート電
極３から面方向に０.４μｍの長さに形成されている。
４は砒素のドーズ量２×１０14ｃｍ-2の中濃度領域であ
り、シリコン基板１上面にゲート絶縁膜２とオフセット
領域５との間に１０ｎｍの長さで介挿されて形成されて
いる。６はドレイン領域であり、シリコン基板１上面に
おいてオフセット領域５に隣接して形成されている。７
はソース領域であり、シリコン基板１上面においてゲー
ト絶縁膜２に隣接して形成されている。
【００１６】また、図には示していないが、ウェル、素
子分離膜およびチャネルが必要に応じて形成される。
子分離膜およびチャネルが必要に応じて形成される。
【００１７】次に、図２を参照して上述した一実施形態
による高耐圧ＭＯＳＦＥＴの応用例の製造方法を説明す
る。図２は、製造工程の各部分における高耐圧ＭＯＳＦ
ＥＴの断面構造を示したものである。図２（ａ）におい
て示すように、不純物濃度が１×１０14ｃｍ-3程度のｐ
型シリコン基板１１上に図示しない素子分離膜を形成
し、ウェル１２を形成する。そして、ｐ型シリコン基板
１１上面には、チャンネルイオンが注入される。
による高耐圧ＭＯＳＦＥＴの応用例の製造方法を説明す
る。図２は、製造工程の各部分における高耐圧ＭＯＳＦ
ＥＴの断面構造を示したものである。図２（ａ）におい
て示すように、不純物濃度が１×１０14ｃｍ-3程度のｐ
型シリコン基板１１上に図示しない素子分離膜を形成
し、ウェル１２を形成する。そして、ｐ型シリコン基板
１１上面には、チャンネルイオンが注入される。
【００１８】次に、シリコン基板１１上面に酸化工程に
より、厚さ５ｎｍのゲート絶縁膜１３が形成される。そ
して、このゲート絶縁膜１３上面には、ポリシリコン膜
が２００ｎｍの厚さで形成される。次に、このポリシリ
コン膜の上面にレジストが塗布され、露光工程および現
像工程を経て残されたレジストのパターンに基づき前記
ポリシリコン膜をエッチング処理することにより、ゲー
ト電極１４が形成される。
より、厚さ５ｎｍのゲート絶縁膜１３が形成される。そ
して、このゲート絶縁膜１３上面には、ポリシリコン膜
が２００ｎｍの厚さで形成される。次に、このポリシリ
コン膜の上面にレジストが塗布され、露光工程および現
像工程を経て残されたレジストのパターンに基づき前記
ポリシリコン膜をエッチング処理することにより、ゲー
ト電極１４が形成される。
【００１９】そして、このゲート電極１４をマスクとし
て、２０ｋｅＶの加速エネルギーでドーズ量２×１０14
ｃｍ-2の砒素イオンがｐ型シリコン基板１１上面に注入
される。これにより、ｐ型シリコン基板１１上面に中濃
度層１５および中濃度領域１６が形成される。
て、２０ｋｅＶの加速エネルギーでドーズ量２×１０14
ｃｍ-2の砒素イオンがｐ型シリコン基板１１上面に注入
される。これにより、ｐ型シリコン基板１１上面に中濃
度層１５および中濃度領域１６が形成される。
【００２０】次に、図２（ｂ）において示すように、ゲ
ート電極１４の側壁に絶縁膜により１０ｎｍの厚さのゲ
ート側壁１７を形成する。そして、このゲート側壁１７
とゲート電極１４とをマスクとして、ｐ型シリコン基板
１１上面にボロンイオンを５ｋｅＶの加速エネルギによ
り１×１０14ｃｍ-2のドーズ量により注入される。この
結果、イオン注入が行われた中濃度領域１６は、ドレイ
ンオフセット領域１８となる。
ート電極１４の側壁に絶縁膜により１０ｎｍの厚さのゲ
ート側壁１７を形成する。そして、このゲート側壁１７
とゲート電極１４とをマスクとして、ｐ型シリコン基板
１１上面にボロンイオンを５ｋｅＶの加速エネルギによ
り１×１０14ｃｍ-2のドーズ量により注入される。この
結果、イオン注入が行われた中濃度領域１６は、ドレイ
ンオフセット領域１８となる。
【００２１】次に、図２（ｃ）において示すように、レ
ジスト２０がドレイン形成領域Ｄ側にゲート電極１４の
上部を始点としてゲート電極１４の端部からドレインオ
フセット領域１８の０.４μｍの位置までの間に形成さ
れる。そして、このレジスト２０をマスクとして、高濃
度不純物層であるドレイン領域２２およびソース領域２
１が５０ｋｅＶの加速エネルギで５×１０15ｃｍ-2のド
ーズ量の砒素イオンの注入により形成される。
ジスト２０がドレイン形成領域Ｄ側にゲート電極１４の
上部を始点としてゲート電極１４の端部からドレインオ
フセット領域１８の０.４μｍの位置までの間に形成さ
れる。そして、このレジスト２０をマスクとして、高濃
度不純物層であるドレイン領域２２およびソース領域２
１が５０ｋｅＶの加速エネルギで５×１０15ｃｍ-2のド
ーズ量の砒素イオンの注入により形成される。
【００２２】上述した方法において、ソース領域２１の
深さは、１００ｎｍ程度である。ここで、短チャネル効
果を抑制するために、ソース領域２１のゲート電極１４
近傍部の拡散層の深さを浅くしたい場合、図３（ｃ）の
レジスト２０を形成する前に、数十ｎｍの第２のゲート
側壁をゲート側壁１７の外面に形成した後に上述した図
２（ｃ）の処理を行う。
深さは、１００ｎｍ程度である。ここで、短チャネル効
果を抑制するために、ソース領域２１のゲート電極１４
近傍部の拡散層の深さを浅くしたい場合、図３（ｃ）の
レジスト２０を形成する前に、数十ｎｍの第２のゲート
側壁をゲート側壁１７の外面に形成した後に上述した図
２（ｃ）の処理を行う。
【００２３】本製造方法においては、第一の実施形態の
高耐圧ＭＯＳＴＦＴ作成における不純物導入が３回必要
となる。まず、中濃度層１９は、ゲート電極１４をマス
クとして第一の導伝型の不純物を注入して作成する。そ
して、低濃度層であるドレインオフセット領域１８作成
時には、ゲート電極１４に隣接する中濃度層１９を残す
必要がある。このため、ゲート電極１４の側面にゲート
側壁１７を形成して第一の導伝型と極性が異なる第二の
導伝型の不純物を導入して、ドレインオフセット領域１
８が作成される。
高耐圧ＭＯＳＴＦＴ作成における不純物導入が３回必要
となる。まず、中濃度層１９は、ゲート電極１４をマス
クとして第一の導伝型の不純物を注入して作成する。そ
して、低濃度層であるドレインオフセット領域１８作成
時には、ゲート電極１４に隣接する中濃度層１９を残す
必要がある。このため、ゲート電極１４の側面にゲート
側壁１７を形成して第一の導伝型と極性が異なる第二の
導伝型の不純物を導入して、ドレインオフセット領域１
８が作成される。
【００２４】高濃度層であるドレイン領域２２およびソ
ース領域２１は、配線とのコンタクトを取るために必要
なものである。しかしながら、ドレインオフセット領域
１８および中濃度層１９には、形成できない。このた
め、形成できない部分には、レジスト２０でマスクをし
て、高濃度に不純物を導入して高濃度層であるドレイン
領域２２およびソース領域２１を形成する。
ース領域２１は、配線とのコンタクトを取るために必要
なものである。しかしながら、ドレインオフセット領域
１８および中濃度層１９には、形成できない。このた
め、形成できない部分には、レジスト２０でマスクをし
て、高濃度に不純物を導入して高濃度層であるドレイン
領域２２およびソース領域２１を形成する。
【００２５】また、本方法では、不純物導入に対して、
レジストのマスクの形成の仕方に変形が考えられる。す
なわち、低濃度層のドレインオフセット領域１８の必要
な部分だけに不純物を導入するために、その他のソース
領域２１およびドレイン領域２２などの一部をレジス
ト、ゲート電極およびゲート側壁を用いて第二の導伝型
の不純物を注入することもできる。
レジストのマスクの形成の仕方に変形が考えられる。す
なわち、低濃度層のドレインオフセット領域１８の必要
な部分だけに不純物を導入するために、その他のソース
領域２１およびドレイン領域２２などの一部をレジス
ト、ゲート電極およびゲート側壁を用いて第二の導伝型
の不純物を注入することもできる。
【００２６】次に、図３を用いて第一の実施形態の他の
製造方法について説明する。図２は、製造工程の各部分
における高耐圧ＭＯＳＦＥＴの断面構造を示したもので
ある。図３（ａ）において示すように、不純物濃度が１
×１０14ｃｍ-3程度のｐ型シリコン基板１１上に図示し
ない素子分離膜を形成し、ウェル１２を形成する。そし
て、ｐ型シリコン基板１１上面には、チャンネルイオン
が注入される。
製造方法について説明する。図２は、製造工程の各部分
における高耐圧ＭＯＳＦＥＴの断面構造を示したもので
ある。図３（ａ）において示すように、不純物濃度が１
×１０14ｃｍ-3程度のｐ型シリコン基板１１上に図示し
ない素子分離膜を形成し、ウェル１２を形成する。そし
て、ｐ型シリコン基板１１上面には、チャンネルイオン
が注入される。
【００２７】次に、シリコン基板１１上面に酸化工程に
より、厚さ５ｎｍのゲート絶縁膜１３が形成される。そ
して、このゲート絶縁膜１３上面には、ポリシリコン膜
が２００ｎｍの厚さで形成される。次に、このポリシリ
コン膜の上面にレジストが塗布され、露光工程および現
像工程を経て残されたレジストのパターンに基づき前記
ポリシリコン膜をエッチング処理することにより、ゲー
ト電極１４が形成される。
より、厚さ５ｎｍのゲート絶縁膜１３が形成される。そ
して、このゲート絶縁膜１３上面には、ポリシリコン膜
が２００ｎｍの厚さで形成される。次に、このポリシリ
コン膜の上面にレジストが塗布され、露光工程および現
像工程を経て残されたレジストのパターンに基づき前記
ポリシリコン膜をエッチング処理することにより、ゲー
ト電極１４が形成される。
【００２８】そして、このゲート電極１４をマスクとし
て、２０ｋｅＶの加速エネルギーでドーズ量５×１０12
ｃｍ-2の砒素イオンがｐ型シリコン基板１１上面に注入
される。これにより、ｐ型シリコン基板１１上面に低濃
度層３２が形成される。
て、２０ｋｅＶの加速エネルギーでドーズ量５×１０12
ｃｍ-2の砒素イオンがｐ型シリコン基板１１上面に注入
される。これにより、ｐ型シリコン基板１１上面に低濃
度層３２が形成される。
【００２９】次に、図３（ｂ）において示すように、ド
レイン形成領域Ｄ側にゲート電極１４の端部から０.４
μｍ平面方向に離れた位置とゲート電極１４の端部から
１０ｎｍ平面方向に離れた位置との間にレジスト３３を
形成する。そして、このレジスト３３とゲート電極１４
とをマスクとして、ｐ型シリコン基板１１上面に砒素イ
オンが２０ｋｅＶの加速エネルギにより２×１０14ｃｍ
-2のドーズ量により注入される。この結果、イオン注入
が行われた部分の低濃度層３２は、中濃度層３４および
中濃度層３５となる。
レイン形成領域Ｄ側にゲート電極１４の端部から０.４
μｍ平面方向に離れた位置とゲート電極１４の端部から
１０ｎｍ平面方向に離れた位置との間にレジスト３３を
形成する。そして、このレジスト３３とゲート電極１４
とをマスクとして、ｐ型シリコン基板１１上面に砒素イ
オンが２０ｋｅＶの加速エネルギにより２×１０14ｃｍ
-2のドーズ量により注入される。この結果、イオン注入
が行われた部分の低濃度層３２は、中濃度層３４および
中濃度層３５となる。
【００３０】次に、図３（ｃ）において示すように、レ
ジスト３６がドレイン形成領域Ｄ側にゲート電極１４の
上部を始点としてゲート電極１４上部から低濃度層３２
の０.４μｍの位置までの間に形成される。そして、こ
のレジスト３６をマスクとして、高濃度不純物層である
ドレイン領域３８およびソース領域３７が５０ｋｅＶの
加速エネルギで５×１０15ｃｍ-2のドーズ量の砒素イオ
ンの注入により形成される。
ジスト３６がドレイン形成領域Ｄ側にゲート電極１４の
上部を始点としてゲート電極１４上部から低濃度層３２
の０.４μｍの位置までの間に形成される。そして、こ
のレジスト３６をマスクとして、高濃度不純物層である
ドレイン領域３８およびソース領域３７が５０ｋｅＶの
加速エネルギで５×１０15ｃｍ-2のドーズ量の砒素イオ
ンの注入により形成される。
【００３１】上述した方法において、ソース領域２１の
深さは、１００ｎｍ程度であり、深いものである。ここ
で、短チャネル効果を抑制するために、ソース領域３７
のゲート電極１４近傍部の拡散層の深さを浅くしたい場
合、図３（ｃ）のレジスト３６を形成する前に、数十ｎ
ｍの第２のゲート側壁をゲート側壁１７の外面に形成し
た後に上述した図２（ｃ）の処理を行う。
深さは、１００ｎｍ程度であり、深いものである。ここ
で、短チャネル効果を抑制するために、ソース領域３７
のゲート電極１４近傍部の拡散層の深さを浅くしたい場
合、図３（ｃ）のレジスト３６を形成する前に、数十ｎ
ｍの第２のゲート側壁をゲート側壁１７の外面に形成し
た後に上述した図２（ｃ）の処理を行う。
【００３２】上述したように、第一の実施形態による高
耐圧ＭＯＳＦＥＴの構造においては、ドレインオフセッ
ト領域とゲート電極との間に中濃度層の不純物層が形成
されている。このため、ドレイン電圧が低い場合、ドレ
インオフセット領域とゲート電極との界面における空乏
層化量は少ない。図４は、ゲート電極のドレイン領域側
の端部からドレイン領域までのドレインオフセット領域
にかかる電位を本発明と従来例とで比較したものであ
る。
耐圧ＭＯＳＦＥＴの構造においては、ドレインオフセッ
ト領域とゲート電極との間に中濃度層の不純物層が形成
されている。このため、ドレイン電圧が低い場合、ドレ
インオフセット領域とゲート電極との界面における空乏
層化量は少ない。図４は、ゲート電極のドレイン領域側
の端部からドレイン領域までのドレインオフセット領域
にかかる電位を本発明と従来例とで比較したものであ
る。
【００３３】図４（ａ）に示すように、ドレイン電圧が
低い場合には、本発明において中濃度層の空乏化量が少
ないためにゲート電極とドレインオフセット領域との境
界までドレイン電圧がかかる。一方、従来例において
は、低濃度のオフセット領域の空乏化が進むため、ゲー
ト電極とドレインオフセット領域との境界から少し離れ
た位置までしかドレイン電圧がかからない。このため、
チャネルにかかる電圧は、本発明の方が高く、従って電
流量も増加する。
低い場合には、本発明において中濃度層の空乏化量が少
ないためにゲート電極とドレインオフセット領域との境
界までドレイン電圧がかかる。一方、従来例において
は、低濃度のオフセット領域の空乏化が進むため、ゲー
ト電極とドレインオフセット領域との境界から少し離れ
た位置までしかドレイン電圧がかからない。このため、
チャネルにかかる電圧は、本発明の方が高く、従って電
流量も増加する。
【００３４】次に、図４（ｂ）に示すように、ドレイン
電圧が高い場合には、中濃度層の不純物層の長さを適当
な値とすることで、この中濃度層が空乏化する。したが
って、本発明の場合および従来例の場合も同様にオフセ
ット領域（ドレインオフセット領域）がほとんどが空乏
化するため、ドレインとオフセット領域との電位分布の
値は、同様な値となる。
電圧が高い場合には、中濃度層の不純物層の長さを適当
な値とすることで、この中濃度層が空乏化する。したが
って、本発明の場合および従来例の場合も同様にオフセ
ット領域（ドレインオフセット領域）がほとんどが空乏
化するため、ドレインとオフセット領域との電位分布の
値は、同様な値となる。
【００３５】この結果、図５に示すように本発明による
高耐圧ＭＯＳＦＥＴのドレイン電流／ドレイン電圧特性
は、低ドレイン電圧領域において従来例の物と比較して
改善されていることが判る。また、高ドレイン電圧領域
におけるドレイン電流は、本発明の高耐圧ＭＯＳＦＥＴ
と従来例の高耐圧ＭＯＳＦＥＴとがほぼ等しくなる。さ
らに、ブレイクダウンが起こる高電圧領域でのドレイオ
フセット領域における電位分布が等しいため、ドレイン
耐圧は、本発明の高耐圧ＭＯＳＦＥＴと従来例の高耐圧
ＭＯＳＦＥＴとがほぼ等しくなる。
高耐圧ＭＯＳＦＥＴのドレイン電流／ドレイン電圧特性
は、低ドレイン電圧領域において従来例の物と比較して
改善されていることが判る。また、高ドレイン電圧領域
におけるドレイン電流は、本発明の高耐圧ＭＯＳＦＥＴ
と従来例の高耐圧ＭＯＳＦＥＴとがほぼ等しくなる。さ
らに、ブレイクダウンが起こる高電圧領域でのドレイオ
フセット領域における電位分布が等しいため、ドレイン
耐圧は、本発明の高耐圧ＭＯＳＦＥＴと従来例の高耐圧
ＭＯＳＦＥＴとがほぼ等しくなる。
【００３６】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、図６に
本発明による第二の実施形態の高耐圧ＭＯＳＦＥＴを示
す。図６は、ドレイン領域側だけでなくソース領域側に
も中濃度層を設けた高耐圧ＭＯＳＦＥＴの構造を示す縦
断面図である。
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、図６に
本発明による第二の実施形態の高耐圧ＭＯＳＦＥＴを示
す。図６は、ドレイン領域側だけでなくソース領域側に
も中濃度層を設けた高耐圧ＭＯＳＦＥＴの構造を示す縦
断面図である。
【００３７】この図において、１はシリコン基板であ
り、上面に５ｎｍの厚さのゲート絶縁膜２が形成されて
いる。このゲート絶縁膜２の上面には、厚さ２００ｎ
ｍ、長さ０.１８μｍのゲート電極が形成されている。
り、上面に５ｎｍの厚さのゲート絶縁膜２が形成されて
いる。このゲート絶縁膜２の上面には、厚さ２００ｎ
ｍ、長さ０.１８μｍのゲート電極が形成されている。
【００３８】５は砒素のドーズ量５×１０12ｃｍ-2のオ
フセット領域であり、シリコン基板１の上面にゲート電
極３から面方向に０.４μｍの長さに形成されている。
４は砒素のドーズ量２×１０14ｃｍ-2の中濃度領域であ
り、シリコン基板１上面にゲート絶縁膜２とオフセット
領域５との間に１０ｎｍの長さで介挿されて形成されて
いる。６はドレイン領域であり、シリコン基板１上面に
おいてオフセット領域５に隣接して形成されている。７
はソース領域であり、シリコン基板１上面においてゲー
ト絶縁膜２近傍に形成されている。９は、中濃度領域で
あり、ソース領域７およびゲート電極１４の他方の端部
との間に形成されている。
フセット領域であり、シリコン基板１の上面にゲート電
極３から面方向に０.４μｍの長さに形成されている。
４は砒素のドーズ量２×１０14ｃｍ-2の中濃度領域であ
り、シリコン基板１上面にゲート絶縁膜２とオフセット
領域５との間に１０ｎｍの長さで介挿されて形成されて
いる。６はドレイン領域であり、シリコン基板１上面に
おいてオフセット領域５に隣接して形成されている。７
はソース領域であり、シリコン基板１上面においてゲー
ト絶縁膜２近傍に形成されている。９は、中濃度領域で
あり、ソース領域７およびゲート電極１４の他方の端部
との間に形成されている。
【００３９】また、図には示していないが、ウェル、素
子分離膜およびチャネルが必要に応じて形成される。
子分離膜およびチャネルが必要に応じて形成される。
【００４０】次に、図７を参照して上述した一実施形態
による高耐圧ＭＯＳＦＥＴの応用例の製造方法を説明す
る。図７は、製造工程の各部分における高耐圧ＭＯＳＦ
ＥＴの断面構造を示したものである。図７（ａ）におい
て示すように、不純物濃度が１×１０14ｃｍ-3程度のｐ
型シリコン基板１１上に図示しない素子分離膜を形成
し、ウェル１２を形成する。そして、ｐ型シリコン基板
１１上面には、チャンネルイオンが注入される。
による高耐圧ＭＯＳＦＥＴの応用例の製造方法を説明す
る。図７は、製造工程の各部分における高耐圧ＭＯＳＦ
ＥＴの断面構造を示したものである。図７（ａ）におい
て示すように、不純物濃度が１×１０14ｃｍ-3程度のｐ
型シリコン基板１１上に図示しない素子分離膜を形成
し、ウェル１２を形成する。そして、ｐ型シリコン基板
１１上面には、チャンネルイオンが注入される。
【００４１】次に、シリコン基板１１上面に酸化工程に
より、厚さ５ｎｍのゲート絶縁膜１３が形成される。そ
して、このゲート絶縁膜１３上面には、ポリシリコン膜
が２００ｎｍの厚さで形成される。次に、このポリシリ
コン膜の上面にレジストが塗布され、露光工程および現
像工程を経て残されたレジストのパターンに基づき前記
ポリシリコン膜をエッチング処理することにより、ゲー
ト電極１４が形成される。
より、厚さ５ｎｍのゲート絶縁膜１３が形成される。そ
して、このゲート絶縁膜１３上面には、ポリシリコン膜
が２００ｎｍの厚さで形成される。次に、このポリシリ
コン膜の上面にレジストが塗布され、露光工程および現
像工程を経て残されたレジストのパターンに基づき前記
ポリシリコン膜をエッチング処理することにより、ゲー
ト電極１４が形成される。
【００４２】そして、このゲート電極１４をマスクとし
て、２０ｋｅＶの加速エネルギーでドーズ量５×１０12
ｃｍ-2の砒素イオンがｐ型シリコン基板１１上面に注入
される。これにより、ｐ型シリコン基板１１上面に低濃
度層３１および低濃度層３２が形成される。
て、２０ｋｅＶの加速エネルギーでドーズ量５×１０12
ｃｍ-2の砒素イオンがｐ型シリコン基板１１上面に注入
される。これにより、ｐ型シリコン基板１１上面に低濃
度層３１および低濃度層３２が形成される。
【００４３】次に、図７（ｂ）において示すように、ゲ
ート電極１４上部からドレイン形成領域Ｄ全体にレジス
ト３３のパターンを形成する。そして、ゲート電極１４
およびレジスト３３をマスクとして、ｐ型シリコン基板
１１上面に砒素イオンが２０ｋｅＶの加速エネルギによ
り２×１０14ｃｍ-2のドーズ量により注入される。この
結果、イオン注入が行われた低濃度領域３１は、中濃度
領域３４となる。
ート電極１４上部からドレイン形成領域Ｄ全体にレジス
ト３３のパターンを形成する。そして、ゲート電極１４
およびレジスト３３をマスクとして、ｐ型シリコン基板
１１上面に砒素イオンが２０ｋｅＶの加速エネルギによ
り２×１０14ｃｍ-2のドーズ量により注入される。この
結果、イオン注入が行われた低濃度領域３１は、中濃度
領域３４となる。
【００４４】次に、図７（ｃ）において示すように、ゲ
ート電極１４側面に１０ｎｍの厚さの第１側壁４０が形
成される。そして、この第１の側壁４０の外面に１００
ｎｍの厚さの第２の側壁４１が形成される。さらに、ド
レイン形成領域Ｄ側にゲート電極１４上を始点として、
ゲート電極１４の端部からお０.４μｍ平面方向の位置
までレジスト４２が形成される。そして、このレジスト
４２、ゲート電極１４、第１の側壁４０および第２の側
壁４１をマスクとして、高濃度不純物層であるドレイン
領域４４およびソース領域４３が５０ｋｅＶの加速エネ
ルギで５×１０ 15ｃｍ-2のドーズ量の砒素イオンの注入
により形成される。これにより、低濃度層３２の残りの
部分は、ドレインオフセット領域４５と成る。
ート電極１４側面に１０ｎｍの厚さの第１側壁４０が形
成される。そして、この第１の側壁４０の外面に１００
ｎｍの厚さの第２の側壁４１が形成される。さらに、ド
レイン形成領域Ｄ側にゲート電極１４上を始点として、
ゲート電極１４の端部からお０.４μｍ平面方向の位置
までレジスト４２が形成される。そして、このレジスト
４２、ゲート電極１４、第１の側壁４０および第２の側
壁４１をマスクとして、高濃度不純物層であるドレイン
領域４４およびソース領域４３が５０ｋｅＶの加速エネ
ルギで５×１０ 15ｃｍ-2のドーズ量の砒素イオンの注入
により形成される。これにより、低濃度層３２の残りの
部分は、ドレインオフセット領域４５と成る。
【００４５】次に、図７（ｄ）において示すように、第
１の側壁４０をエッチングし、空洞４６が形成される。
そして、ドレイン形成領域Ｄ側の第２の側壁４１上から
ドレイン領域４４までにレジスト４７が形成される。そ
して、ゲート電極１４、第２の側壁４１およびレジスト
４７をマスクとして２０ｋｅＶの加速エネルギで２×１
０14ｃｍ-2のドーズ量の砒素イオンが注入され、中濃度
層４８および中濃度層４９が形成される。
１の側壁４０をエッチングし、空洞４６が形成される。
そして、ドレイン形成領域Ｄ側の第２の側壁４１上から
ドレイン領域４４までにレジスト４７が形成される。そ
して、ゲート電極１４、第２の側壁４１およびレジスト
４７をマスクとして２０ｋｅＶの加速エネルギで２×１
０14ｃｍ-2のドーズ量の砒素イオンが注入され、中濃度
層４８および中濃度層４９が形成される。
【００４６】本製造方法においては、第一の実施形態の
高耐圧ＭＯＳＴＦＴ作成における不純物導入が３回必要
となる。まず、中濃度層１９は、ゲート電極１４をマス
クとして第一の導伝型の不純物を注入して作成する。そ
して、低濃度層であるドレインオフセット領域１８作成
時には、ゲート電極１４に隣接する中濃度層１９を残す
必要がある。このため、ゲート電極１４の側面にゲート
側壁１７を形成して第一の導伝型と極性が異なる第二の
導伝型の不純物を導入して、ドレインオフセット領域１
８が作成される。
高耐圧ＭＯＳＴＦＴ作成における不純物導入が３回必要
となる。まず、中濃度層１９は、ゲート電極１４をマス
クとして第一の導伝型の不純物を注入して作成する。そ
して、低濃度層であるドレインオフセット領域１８作成
時には、ゲート電極１４に隣接する中濃度層１９を残す
必要がある。このため、ゲート電極１４の側面にゲート
側壁１７を形成して第一の導伝型と極性が異なる第二の
導伝型の不純物を導入して、ドレインオフセット領域１
８が作成される。
【００４７】高濃度層であるドレイン領域２２およびソ
ース領域２１は、配線とのコンタクトを取るために必要
なものである。しかしながら、ドレインオフセット領域
１８および中濃度層１９には、形成できない。このた
め、形成できない部分には、レジスト２０でマスクをし
て、高濃度に不純物を導入して高濃度層であるドレイン
領域２２およびソース領域２１を形成する。
ース領域２１は、配線とのコンタクトを取るために必要
なものである。しかしながら、ドレインオフセット領域
１８および中濃度層１９には、形成できない。このた
め、形成できない部分には、レジスト２０でマスクをし
て、高濃度に不純物を導入して高濃度層であるドレイン
領域２２およびソース領域２１を形成する。
【００４８】また、本方法では、不純物導入に対して、
レジストのマスクの形成の仕方に変形が考えられる。す
なわち、低濃度層のドレインオフセット領域１８の必要
な部分だけに不純物を導入するために、その他のソース
領域２１およびドレイン領域２２などの一部をレジス
ト、ゲート電極およびゲート側壁を用いて第二の導伝型
の不純物を注入することもできる。
レジストのマスクの形成の仕方に変形が考えられる。す
なわち、低濃度層のドレインオフセット領域１８の必要
な部分だけに不純物を導入するために、その他のソース
領域２１およびドレイン領域２２などの一部をレジス
ト、ゲート電極およびゲート側壁を用いて第二の導伝型
の不純物を注入することもできる。
【００４９】本製造方法では、中濃度層４８および中濃
度層４９を形成するために不純物導入に空洞４６を用い
ている。この空洞４６は、第１の側壁４０および第２の
側壁４１を連続して形成し、第１の側壁をエッチングに
より除去して形成される。そのため、この第１の側壁４
０の厚さを制御することにより、中濃度層４８および中
濃度層４９の幅が制御される。
度層４９を形成するために不純物導入に空洞４６を用い
ている。この空洞４６は、第１の側壁４０および第２の
側壁４１を連続して形成し、第１の側壁をエッチングに
より除去して形成される。そのため、この第１の側壁４
０の厚さを制御することにより、中濃度層４８および中
濃度層４９の幅が制御される。
【００５０】上述してきたように、第２の実施形態にお
いては、ソース領域４３とゲート電極１４の端部との間
にも中濃度層４９が介挿されている。これは、ＭＯＳＦ
ＥＴの短チャンネル効果（ゲート長の微細化とともにト
ランジスタの閾値電圧が下がる効果であり、閾値電圧の
制御性を不安定とする）を制御するには、ソース領域４
３およびドレイン領域４４の拡散層深さを浅くする必要
がある。
いては、ソース領域４３とゲート電極１４の端部との間
にも中濃度層４９が介挿されている。これは、ＭＯＳＦ
ＥＴの短チャンネル効果（ゲート長の微細化とともにト
ランジスタの閾値電圧が下がる効果であり、閾値電圧の
制御性を不安定とする）を制御するには、ソース領域４
３およびドレイン領域４４の拡散層深さを浅くする必要
がある。
【００５１】そのため、チャンルが形成されるゲート電
極１４に隣接するソース領域の一部分を中濃度層４９と
して形成した。このため、第２の実施形態による高耐圧
ＭＯＳＦＥＴは、高耐圧化したドレイン形成領域Ｄ側の
構造に加え、短チャンネル効果の抑制がよりはかれる構
造となる。
極１４に隣接するソース領域の一部分を中濃度層４９と
して形成した。このため、第２の実施形態による高耐圧
ＭＯＳＦＥＴは、高耐圧化したドレイン形成領域Ｄ側の
構造に加え、短チャンネル効果の抑制がよりはかれる構
造となる。
【００５２】
【発明の効果】本発明の高耐圧ＭＯＳＦＥＴの構造によ
れば、低濃度層を有するため、ドレイン耐圧が高く保た
れ、かつ中濃度層を有し、中濃度層における空乏化量が
少ないためにゲート電極とドレインオフセット領域との
境界までドレイン電圧がかかるので、チャネルに十分な
電流が流れ、低ドレイン電圧におけるドレイン電流量を
通常のＭＯＳＦＥＴと同等の値まで増加させる効果があ
る。
れば、低濃度層を有するため、ドレイン耐圧が高く保た
れ、かつ中濃度層を有し、中濃度層における空乏化量が
少ないためにゲート電極とドレインオフセット領域との
境界までドレイン電圧がかかるので、チャネルに十分な
電流が流れ、低ドレイン電圧におけるドレイン電流量を
通常のＭＯＳＦＥＴと同等の値まで増加させる効果があ
る。
【図１】 本発明の一実施形態による高耐圧ＭＯＳＦＥ
Ｔの構造を示す断面図である。
Ｔの構造を示す断面図である。
【図２】 本発明の一実施形態による高耐圧ＭＯＳＦＥ
Ｔの製造工程を説明する図である。
Ｔの製造工程を説明する図である。
【図３】 本発明の一実施形態による高耐圧ＭＯＳＦＥ
Ｔの他の製造工程を説明する図である。
Ｔの他の製造工程を説明する図である。
【図４】 ゲート電極のドレイン領域側の端部からドレ
イン領域までのドレインオフセット領域にかかる電位と
距離との関係を示した図である。
イン領域までのドレインオフセット領域にかかる電位と
距離との関係を示した図である。
【図５】 ＭＯＳＦＥＴのドレイン電流／ドレイン電圧
特性を示した図である。
特性を示した図である。
【図６】 本発明の第二の実施形態による高耐圧ＭＯＳ
ＦＥＴの構造を示す断面図である。
ＦＥＴの構造を示す断面図である。
【図７】 本発明の第二の実施形態による高耐圧ＭＯＳ
ＦＥＴの製造工程を説明する図である。
ＦＥＴの製造工程を説明する図である。
【図８】 従来例による高耐圧ＭＯＳＦＥＴの構造を示
す断面図である。
す断面図である。
【図９】 他の従来例による高耐圧ＭＯＳＦＥＴの構造
を示す断面図である。
を示す断面図である。
１、１１ ｐ型シリコン基板（シリコン基板） ２、１３ ゲート絶縁膜 ３、１４ ゲート電極 ４、９、１９、３４、３５ 中濃度領域（中濃度層） ５ オフセット領域 ６、２２、３８、４４ ドレイン領域（ドレイン） ７、２１、３７、４３ ソース領域 ８ 極低濃度領域 １２ ウェル １８、３９、４５ ドレインオフセット領域 ２０、３３、３６、４２、４７ レジスト ３１、３２ 低濃度層 ４０ 第１の側壁 ４１ 第２の側壁 Ｄ ドレイン形成領域
Claims (1)
- 【請求項１】 基板上面にゲート電極を形成するゲート
電極形成工程と、 前記ゲート電極をマスクにして、第１の導伝型不純物を
前記基板上部に導入する第１の導入工程と、 前記基板平面方向において前記ゲート電極上面からドレ
イン領域形成部を含めた位置までの領域に第１のレジス
トを形成する第１のレジスト形成工程と、 この第１のレジストをマスクとして前記第１の導伝型不
純物を導入する第２の導入工程と、 前記ゲート電極側面に第１の絶縁膜を形成する第１の絶
縁膜形成工程と、 この第１の絶縁膜の側面に第２の絶縁膜を形成する第２
の絶縁膜形成工程と、 前記基板平面方向において前記ゲート電極上面からドレ
イン領域形成の位置までの間に第２のレジストを形成す
る第２のレジスト形成工程と、 この第２のレジストをマスクとして前記第１の導伝型不
純物を導入する第３の導入工程と、 前記第１の絶縁膜をエッチングにより除去する除去工程
と、 前記基板平面方向においてドレイン領域形成側の前記第
２の絶縁膜上面からドレイン領域形成の位置までの間に
第３のレジストを形成する第３のレジスト形成工程と、 この第３のレジストをマスクとして前記第１の導伝型不
純物を導入する第４の導入工程とを有することを特徴と
するＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35562897A JP3298483B2 (ja) | 1997-12-24 | 1997-12-24 | 高耐圧ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35562897A JP3298483B2 (ja) | 1997-12-24 | 1997-12-24 | 高耐圧ｍｏｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186543A JPH11186543A (ja) | 1999-07-09 |
| JP3298483B2 true JP3298483B2 (ja) | 2002-07-02 |
Family
ID=18444956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35562897A Expired - Fee Related JP3298483B2 (ja) | 1997-12-24 | 1997-12-24 | 高耐圧ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3298483B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5092313B2 (ja) * | 2006-08-21 | 2012-12-05 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP5200399B2 (ja) | 2007-03-26 | 2013-06-05 | 富士通セミコンダクター株式会社 | Ｍｏｓトランジスタの製造方法 |
| JP5172223B2 (ja) | 2007-06-19 | 2013-03-27 | ローム株式会社 | 半導体装置 |
| KR101773641B1 (ko) | 2010-01-22 | 2017-09-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
-
1997
- 1997-12-24 JP JP35562897A patent/JP3298483B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11186543A (ja) | 1999-07-09 |
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