KR920006014B1 - 입력버퍼 및 임계전압 증가방법 - Google Patents

입력버퍼 및 임계전압 증가방법 Download PDF

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Abstract

내용 없음.

Description

입력버퍼 및 임계전압 증가방법
제1도는 본 발명의 제1실시예에 따른 고속입력버퍼.
제2도는 제1도를 이해하는데 소용되는 트랜지스터의 간략한 횡단면도.
제3도는 본 발명의 제1실시예에 따른 고속입력버퍼에 대한 회로선도.
제4도는 제3도의 회로를 이해하는데 소용되는 트랜지스터의 간략한 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
10,30 : 입력버퍼 11,12,31,32 : 반전기
20 : N채널 트랜지스터 40 : P채널 트랜지스터
본 발명은 고속입력버퍼에 관한 것이며, 특히, 입력레벨이 전력원 레벨과 일치하지 않는 고속입력버퍼에 관한 것이다.
전형적인 CM0S 입력단은 입력신호를 수신하기 의해 함께 연결된 게이트를 구비하는, 양전력원과 음전력원 사이에 직렬로 연결된 P채널 트랜지스터 및 N채널 트랜지스터를 구비한 종래의 CMOS 반전기이다.
CMOS 집적회로는 TTL신호를 수신하도록 설계될때 이 부분은 최악의 경우의 TTL논리상태에 대한 예정된 전류와 속도를 고려해야 한다. TTL신호는 0.8V의 전압레벨에 대해 논리 0을 나타낼 수도 있다. 고속작동의 경우, 두 P채널 및 N채널의 CMOS 트랜지스터는 예를들면 0.5V와 같은, 0.8V 훨씬 아래의 크기의 임계전압을 가질 것이다. 결과적으로, N채널 트랜지스터는 입력신호가 논리 0일때 조차도 바람직하지 못하게 전류를 전도할 수도 있다. 이러한 것은 불필요한 전류의 낭비이다.
결과적으로, 입력신호는 단지 2.0V의 전압상태에서도 논리 1일 수 있다. 공급전압이 전형적으로 약 5V이므로, 입력 P체널 장치는 바람직하지 못하게 전류를 전도할 것이고, 또한 불필요한 전류의 낭비의 원인이 된다. 결과적으로, 입력 N채널 및 P채널 트랜지스터는 소망의 속도를 얻기 위하여 출력노드의 커패시턴스를 충.방전하기에 충분할 정도로 커야할 뿐만 아니라, 소망한대로 비전도상태인 트랜지스터에 의해 바람직하지 못하게 공급된 전류를 처리하기에 충분할 정도로 커야만 한다.
본 발명은 제1목적은 개선된 고속입력버퍼를 제공하는 것이다.
본 발명의 제2목적은 속도가 개선된 고속입력버퍼를 제공하는 것이다.
본 발명의 제3목적은 전류 낭비가 감소된 고속입력버퍼를 제공하는 것이다.
본 발명의 이러한 목적과 또다른 목적은 전형적인 트랜지스터가 고속작동을 목적으로 비교적 낮은 임계전압을 구비하는 집적회로에서 성취된다. 집적회로 외부의 신호를 수신하기 위한 입력버퍼는 직렬 연결된 P채널 및 N채널의 트랜지스터로 구성된 CMOS 변환기로 구비한다. 이러한 P채널 및 N채널 트랜지스터중 최소한 하나는 전형적인 저임계전압 장치에 의해 수신된 전압과 다른 역바이어스전압을 수신함으로써 크기가 증가된 임계전압을 갖는다.
제1도는 클럭반전기(11), 반전기(12) 및 래칭(latching) P채널 트랜지스터(13)로 구성된 입럭버퍼(10)이다. 반전기(11)는 P채널 트랜지스터(14), N채널 트랜지스터(15) 및 N채널 트랜지스터(16)로 구성된다. 반전기(12)는 P채널 트랜지스터(17) 및 N채널 트랜지스터(18)로 구성된다. 모든 트랜지스터는 증가 모드 절연게이트 전계효과 트랜지스터이다. P채널 트랜지스터(13),(14),(17)는 -0.4V 내지 -0.6V의 임계전압을 갖는다. N채널 트랜지스터(16),(18)는 0.4V 내지 0.6V의 임계전압을 갖는다. 트랜지스터(15)는 특정의 역바이어스전압으로 인한 1.4V 내지 1.6V의 임계전압을 갖는다.
트랜지스터(14)는 예를들면, 5V와 같은 양전압을 수신하기 위한 전력공급단자 VDD에 연결된 소스와, 입력신호 VI를 수신하기 위한 게이트와, 반전기(11)의 출력으로서 작용하는 노드(19)에 연결된 드레인을 구비한다. 트랜지스터(15)는 노드(19)에 연결된 드레인과, 신호 VI를 수신하기 위해 트랜지스터(14)의 게이트에 연결된 게이트와, 소스를 구비한다. 트랜지스터(16)는 트랜지스터(15)의 소스에 연결된 드레인과, 접지에 연결된 소스와, 칩 선택회로 CS를 수신하기 위한 게이트를 구비한다. 트랜지스터(17)는 VDD에 연결된 소스와, 노드(19)에 연결된 게이트와, 출력신호 VO를 제공하기 위한 드레인을 구비한다. 트랜지스터(18)는 트랜지스터(17)의 드레인에 연결된 드레인과, 노드(19)에 연결된 게이트와, 접지에 연결된 소스를 구비한다. 트랜지스터(13)는 VDD에 연결된 소스와, 트랜지스터(17)의 드레인에 연결된 게이트와, 노드(19)에 연결된 드레인을 구비한다.
신호 VI에 응답하는 작동에 있어서, 신호 CS는 논리 1이 되어 트랜지스터(16)가 전도상태로 된다. 반전기(11)는 신호 VI의 논리상태와는 보상관계인 논리상태의 출력을 노드(19)상에 제공한다. 반전기(12)는 이때 노드(19)에서의 논리상태와 보상관계인 논리상태로 신호 VO를 제공한다. 신호 CS가 논리 0일때 트랜지스터(16)는 비전도상태이어서, 반전기(11)는 더 이상 신호 VI에 응답한다, 이러한 경우, 트랜지스터(13)는 노드(19)에서의 전류 누출로 인해 노드(19)에서의 논리상태가 논리 0으로 하강되게 하는 것을 방지하는데 소용된다. 신호 CS가 논리 0으로 스위칭될때 노드(19)가 논리 0일때 트랜지스터(13)는 신호 VO가 논리 1상태임으로 인해 비전도상태이어서, 노드(19)에서의 논리 0상태는 방해받지 않게될 것이다.
신호 VI는 논리 0에 대해 0.8V일 수 있다. 트랜지스터(15)가 1.4V 내지 1.6V의 임계전압을 갖는 상태에서, 트랜지스터(15)는 비전도상태이다. 트랜지스터(14)는 전도되고, 노드(19)가 VDD에서의 전압에 이르게 한다. 노드(19)가 VDD에서의 전압에 있을때 트랜지스터(17)는 비전도상태이다. 결과적으로, VDD와 접지사이에서 반전기(11)나 반전기(12)를 통과하는 전류선로는 없다. 이러한 것은 소망의 결과이다. 트랜지스터(15)가 다른 트랜지스터에서 처럼 0.4V 내지 0.6V의 임계전압을 갖는다면 트랜지스터(15)는 신호 VI가 0.8V일때 전류를 전도할 것이다. 그러나, 신호 VI가 0.8V일때 트랜지스터(15)가 전도상태가 아니라는 것은 이러한 상태하에서 반전기(11)를 통과하는 전류의 흐름을 제거하는 점에서 뿐만 아니라 속도를 개선한다는 점에 있어서도 장점이 된다. 노드(19)가 논리 0에서 논리 1로 스위칭되기 위해 충전되어야 하는 노드(19)에서의 커패시턴스가 있다. 트랜지스터(14)에 의해 공급되는 전류는 트랜지스터(15)가 어떠한 전류 흐름이라도 유발시키지 않을 것이므로 충전노드(19)에 인가될 것이다. 결과적으로, 노드(19)는 트랜지스터(15)가 전도될 경우보다 빠른 비율로 전압이 상승할 것이다.
트랜지스터(14)는 소망의 속도를 구하도록 선택된 이득을 갖는다. 채널길이가 특정 처리에 의해 허용되는 최소치나 그 근방의 길이에 고정되므로 이득의 증가는 채널폭의 증가를 뜻하며 이는 곧 규격의 증가를 뜻한다. 결과적으로, 트랜지스터(15)가 비전도상태로 보장되면, 트랜지스터(14)는 트랜지스터(15)가 비전도상태가 아닌 경우와 동일한 속도를 얻는데에 규격이 감소될 수 있고 칩면적을 절약할 수 있게 된다.
트랜지스터(15)가 전도상태가 아님은 전류 흐름을 감소시키는데 뿐만 아니라, 속도증가나 칩면적 저감이나 혹은 이 두가지 모두를 얻는데 이용될 수 있다.
트랜지스터(15)는 선택적인 역바이어스인가에 의해 다른 N채널 트랜지스터의 전압을 제외하고는 전압이 증가된다. 제1도에서, 전압 VBB로 바이어스된 채널을 구비한 트랜지스터(15)가 도시된다. 제2도에는 N-형 기판(21)에 형성된 종래의 N채널 트랜지스터(20)의 횡단면에 대해 간략한 형태로 도시된다. 트랜지스터(20는 P-형 함몰부(24)내의 소스영역(22) 및 드레인영역(23)과, 절연체(26)상의 게이트를 구비한다. 이러한 구성에서, 기판(21)은 본 실시예의 경우 5V인 VDD에서의 전압에 있다. P-형 함몰부(24)와 같은 P-형 함몰부는 음의 전력공급전압에 있는데, 본 실시예의 경우 접지전위이다.
결과적으로, 기판(21)과 P-N형 함몰부(24) 사이의 P-N 접합은 역바이어스된다. 트랜지스터(20)는 인가된, 좀더 음의 값을 갖는 전압을 P-형 함몰부(24)에 인가함으로써 역바이어스에 의해 증가된 임계전압을 구비한다. N채널 트랜지스터가 이러한 방식으로 역바이어스에 의해 증가된 임계전압을 가질 수 있다는 것은 공지된 사실이다. 추가적으로, N채널 트랜지스터를 역바이어스시키기 위한 이러한 음의 전압을 발생시키기 위한 방법도 공지된 사실이다. 도체(27)는 발생된 음전압을 P-형 함몰부(24)에 결합하기 위해 종래의 기술을 이용하여 P-형 함몰부(24)와 접촉상태에 있도록 쉽게 형성된다. 도체(27)은 절연층(28)에 의해 다른 영역에서 절연되는 것으로 도시된다. 다른 적절한 물질이 이용될 수 있다할지라도 양호한 실시예에서 기판(21)은 단결정 실리콘 절연체(26)이고, 절연층(28)은 산화실리콘이며, 게이트(25)는 다결정 실리콘이며, 도체(27)는 다결정 실리콘이나 금속이다.
이러한 역바이어스 기술은 다른 P형 함몰부에서의 트랜지스터의 임계전압이 음의 전압을 P-형 함몰부(24)에 인가하는 것에 영향을 받지 않는다는 점에서 선택성이 있다. 기판(21)과 P-형 함몰부(24) 사이의 PN 접합은 기판(21)과 다른 P-형 함몰부(도시안됨) 사이에 형성된 PN 접합보다 단순히 좀더 심하게 역바이어스된다. 결과적으로, 저임계전압에 의해 촉진된 다른 회로의 고속 성능은 반전기(11)의 입력 완충 성능을 개선하기 위해 트랜지스터(15)의 임계전압을 증가시킴으로써 보상된다.
게이트 길이가 계속 감소함에 따라, 1μm의 범위에서 -2.5V의 임계전압에 대한 역바이어스 영향으로 접지된 P-형 함몰부에서 N채널 트랜지스터의 임계전압에 걸쳐 1.0V의 임계전압에 대한 증가현상을 야기시킬 수 있다. 이와 같이 증가되면 0.8V값의 논리 0이 역바이어스될때 트랜지스터(15)는 전도상태로 되지 않을 것이다. 최신회로 모델화 기술을 이용하여, 임계전압에서의 소망의 변화를 얻기 위한 역바이어스의 크기는 쉽게 찾을 수 있다.
제3도에는 클럭식 반전기(31), 반전기(32) 및 클램핑 N채널 트랜지스터(36)로 구성된 입력버퍼(30)가 도시된다. 반전기(32)는 P채널 트랜지스터(37) 및 N채널 트랜지스터(38)로 구성된다. 모든 트랜지스터(33) 내지 (38)는 증가 모드 절연게이트식 전계효과 트랜지스터이다.
트랜지스터(36)는 VDD에 연결된 소스와, 무효화된 칩 선택회로 CS를 수신하기 위한 게이트와, 드레인을 구비한다. 트랜지스터(34)는 트랜지스터(36)의 드레인에 연결된 소스와, 반전기(31)의 입력으로 작용하는 노드(39)에 연결된 드레인과, 입력신호 VI를 수신하기 위한 게이트를 구비한다. 트랜지스터(35)는 노드(39)에 연결된 드레인과, 접지에 연결된 소스와, 신호 VI를 수신하기 위해 트랜지스터(34)의 게이트에 연결된 게이트를 구비한다. 트랜지스터(33)는 노드(39)에 연결된 드레인과, 무효화된 신호 CS를 수신하기 위한 게이트와, 접지에 연결된 소스를 구비한다. 트랜지스터(37)는 VDD에 연결된 소스와, 노드(39)에 연결된 게이트와, 출력신호 VO를 제공하기 위한 드레인을 구비한다. 트랜지스터(38)는 트랜지스터(37)의 드레인에 연결된 드레인과, 노드(39)에 연결된 게이트와 접지에 연결된 소스를 구비한다.
버퍼(30)의 작동은 제1도의 버퍼(10)의 작동과 실제로 동일하다. 칩이 선택될때, 신호 CS는 논리 1이고 무효화된 신호 CS는 논리 0이어서 트랜지스터(36)는 전도상태가 되고 트랜지스터(33)는 비전도상태가 된다. 이때 반전기(31)는 신호 VI의 논리상태와 보상관계인 노드(39)에 논리상태를 제공한다. 반전기(32)는 차례로 노드(39)에 있는 논리상태와 보상관계의 논리상태로 신호 VO를 제공한다. 논리상태 사이의 전이기간을 제외하면 노드(39)는 VDD 전압이나 그 근방의 전압을 나타내어 트랜지스터(37)가 전도되지 않게 되거나 혹은, 접지전위나 그 근방의 전위를 나타내어 트랜지스터(36)가 전도되게 된다. 칩이 선택되지 않을때 트랜지스터(36)는 전도되지 않고 트랜지스터(33)는 전도된다. 이에 따라, 트랜지스터(36)는 반전기(31)가 신호 VI에 응답할 수 없게 하며, 트랜지스터(33)는 노드(39)를 접지로 클램핑하여 신호 VO는 칩이 선택되지 않을때마다 논리 0으로 제공된다. 이러한 작동은 입력 반전기(31)가 N채널 트랜지스터 대신에 P채널트랜지스터인 트랜지스터(36)에 의해 클럭되고 칩이 트랜지스터(13)의 작동에 의해 선행 논리상태로 래치되는 대신 선택되지 않을때 신호 VO가 트랜지스터(33)의 작동에 의해 논리 1상태로 보유된다는 점에 있어서 제1도의 버퍼(10)와는 다르다.
그러나 수신 TTL신호와 관련된 전류흐름의 문제점이 남는다. 제1도의 버퍼(10)에서의 경우와 같이, 버퍼(30)에서 신호 VI가 논리 1일때 P채널 트랜지스터(34)는 비전도상태이고 신호 VI가 논리 0일때 N채널트랜지스터(35)는 비전도상태인 것이 바람직하다. 제1도 및 제2도에 설명된 기술을 이용하여, 트랜지스터(35)는 신호 VI가 0.8V값을 갖는 논리 0일때 전도되는 것을 피하도록 증가된 임계전압을 구비할 수 있다.
또다른 예는 논리 1로 스위칭하는 신호 VI의 경우 개선된 성능을 구비하도록 트랜지스터(34)의 임계전압을 증가시키는 것이다. 신호 VI가 단 2.0V일 수도 있는 논리 1로 스위칭할때 트랜지스터(35)는 노드(39)를 접지나 접지근방의 전압으로 끌어내려야 한다. 이러한 작동은 트랜지스터(34)가 전류를 공급하지 않을 경우나 혹은 저감된 량의 전류를 공급할 경우 조차도 좀더 급속히 이루어질 수 있다. 이러한 작동은 트랜지스터(34)의 임계전압의 크기를 증가시킴으로써 이루어질 수 있다. 완전히 비전도되게 하기 위하여 임계전압의 크기는 본 실시예의 경우 논리 1 즉, 2.0V인 최저 전압을 얻기 위해 최소한 VDD에서의 전압에 신호VI의 전압을 뺀 전압으로 되도록 증가되어야 한다. VDD에서의 전압이 5.0V일 경우, 임계전압의 크기는 최소한 5.0 내지 2.0 즉, 3.0V 이상이어야 한다. 소량 증가하더라도 얼마간의 이득을 제공할 것이다.
N-형 기판에서 N채널 트랜지스터는 매우 편리하게 선택적으로 증가된 임계전압을 구비한다. 제4도에서 P-형 기판(41)에 형성된 P채널 트랜지스터(40)의 간략화된 단면도가 도시된다. 트랜지스터(40)는 N-형 함몰부(44)내의 소스 및 드레인영역(42),(43)과, 절연체(46)위에 있는 게이트(45)를 구비한다. 이러한 구성에서, 기판(41)은 본 실시예의 경우 음의 공급전압, 접지 혹은 다른 분리식으로 발생된 음의 전압값에 있고, N-형 함몰부(44)와 같은 N-형 함몰부는 VDD, 본 실시예의 경우 5V를 나타내는 전압값을 나타낸다. 결과적으로, 기판(41)과 N-형 함몰부(44) 사이의 PN 접합은 역바이어스될 것이다. 트랜지스터(40)은 좀더 높은 전압을 N-형 함몰부(44)에 인가함으로써 역바이어스에 의해 증가된 임계전압을 구비할 수 있다. 제2도의 트랜지스터(20)의 경우, 트랜지스터(40)는 다른 N-형 함몰부에서 트랜지스터의 임계전압에 영향을 미치지 않으면서 증가된 임계전압을 구비할 수 있다. N-형 함몰부(44)와 접촉상태에 있고 절연층(48)위에 도체(47)는 더 높은 전압을 N-형 함몰부(44)에 결합하기 위한 것이다. 공지의 펌프기술에 의해 더 높은 전압이 발생될 수 있다. 현재 사용중인 이러한 기술의 예는 고전압 프로그램 신호가 초기에 발생되는 단일 전력공급 EEPROM을 들 수 있다.
주어진 CMOS장치의 경우, P채널과 N채널 모두가 아니라 P채널 트랜지스터나 혹은 N채널 트랜지스터는 임계전압이 선택적으로 증가되는데 소용된다. 제2도의 실시예의 경우, 분리된 N-형 함몰부가 P채널트랜지스터용으로 형성될 수 있지만 이러한 N-형 함몰부는 N-형 기판(21)내에 있고 이들 사이에 역방향바이어스된 PN 접합이 없으므로 기판의 전압과는 다른 전압을 가질 수 없을 것이다. 제4도에 도시된 P-형 기판(41)에 형성된 P-형 함몰부의 경우도 마찬가지이다. N채널 트랜지스터에 대한 P-형 함몰부가 형성될 경우 조차도 이러한 P-형 함몰부는 기판(41)과 동일한 전압에 있다. 그러나 광범위한 용도의 여러가지의 에피택셜(epitaxial) 기술 및 이식 기술로, P-형 함몰부 및 N-형 함몰부가 기판에서 부터 전기적으로 절연될 수 있는 실제 공정이 개발될 수 있다. 이러한 경우, P채널 및 N채널 트랜지스터의 임계전압은 입력버퍼의 성능을 개선하기 위해 설명된 기술에 의해 선택적으로 증가될 수 있다.
본 발명이 양호한 실시예에서 설명되었지만, 이러한 기술분야의 기술자에게는 본 발명이 여러가지 방식으로 변경될 수 있으며 상기의 실시예외의 다른 실시예도 추정할 수 있음은 명백하다. 따라서, 본 발명의 참정신과 범위내에 속하는 본 발명의 모든 변형은 첨부된 특허청구의 범위에 의해 커버된다.

Claims (6)

  1. 최소한 하나가 제1전압의 역바이어스를 수신하기 위한 수단을 구비하는 P-형 함몰부에 N채널 트랜지스터가 형성되는 CMOS 집적회로에서, 제1전력공급단자에 결합된 제1전류 전극과, 입력신호를 수신하기 위한 제어 전극과, 출력을 제공하기 위한 제2전류 전극을 구비하는 제1P채널 트랜지스터와, 제1전압과 다른 제2전압의 역바이어스를 수신하기 위한 수단을 구비하는 P-형 함몰부에 형성되며, 제1P채널 트랜지스터의 제2전류 전극에 결합된 제1전류 전극과, 입력신호를 수신하기 위한 제어 전극과, 제2전력공급단자에 결합된 제2전류 전극을 구비하는 제1N채널 트랜지스터를 포함하는 것을 특징으로 하는 입력버퍼.
  2. 제1전압의 비교적 낮은 크기의 특성 임계전압을 갖는 P채널형 트랜지스터와, 제2전압의 비교적 낮은 크기의 특성 임계전압을 갖는 N채널형 트랜지스터와, 서로 직렬 연결되며 CMOS 집적회로에서 외부적으로 제공되는 입력신호를 수신하기 위한 게이트를 구비하는 P채널형 입력 트랜지스터 및 N채널형 입력트랜지스터로 구성된 CMOS 반전기를 구비한 CMOS 집적회로에서, 입력 트랜지스터중 최소한 하나의 임계전압의 크기를 대응 채널형의 비교적 낮은 임계전압의 크기보다 크케 증가시키는 단계를 포함하는 것을 특징으로 하는 임계전압 증가방법.
  3. 제2항에 있어서, N채널 트랜지스터는 제3전압의 역바이어스를 수신하기 위한 수단을 구비하는 P-형 함몰부내에 있고, N채널형 입력 트랜지스터의 임계전압의 크기는 제3전압보다 좀더 음의 값을 갖는 전압의 P-형 함몰부에 역바이어스를 인가함으로써 증가되는 것을 특징으로 하는 임계전압 증가방법.
  4. 제2항에 있어서, P채널 트랜지스터는 제3전압의 역바이어스를 수신하기 위한 수단을 구비하는 N-형 함몰부내에 있고 P채널형 입력 트랜지스터의 임계전압의 크기는 제3전압보다 큰 전압의 N-형 합몰부에 역바이어스를 인가함으로써 증가되는 것을 특징으로 하는 임계전압 증가방법.
  5. 제1전도형 증가 모드 트랜지스터가 제 2 전도힝의 함몰부에 형성되고, 이 함몰부는 역바이어스를 수신하기 위한 수단을 구비하며, 제1전도형의 증가 모드 트랜지스터중 최소한 하나의 제1전압의 역바이어스에 응답하여 제1임계전압을 갖는 CMOS 집적회로에서, 제1전력공급단자에 결합된 제1전류 전극과, 입력신호를 수신하기 위한 제어 전극과, 입력을 제공하기 위한 제2전류 전극을 구비하는 제2전도형의 제1입력트랜지스터와, 임계전압을 상기 제1임계전압의 크기보다 큰값으로 증가시키기 위해 선택된 제2전압의 역바이어스를 수신하기 위한 수단을 구비하는 제2전도형 함몰부에 형성되며, 제1입력 트랜지스터의 제2전류 전극에 결합된 제1전류 전극과, 입력신호를 수신하기 위한 제어 전극과, 제2전력공급단자에 결합된 제2전류 전극을 구비하는 제1도전형의 제2입력 트랜지스터를 포함하는 것을 특징으로 하는 입력버퍼.
  6. 제1전도형 전류 채널영역을 구비하는 제1다수의 트랜지스터와, 상기 제1도전형과 반대의 제2전도형의 전류 채널영역을 구비하는 제 2 다수의 트랜지스터와, 상기 제 1다수의 트랜지스터의 각각에 대해 제1임계전압을 설정하기 위해 상기 제1다수의 트랜지스터 각각의 상기 채널영역에 제1바이어스 전압을 제공하기 의한 제1바이어싱 수단과, 상기 제2다수의 트랜지스터 각각에 대해 제2임계전압을 설정하기 위해 상기 제2다수의 트랜지스터 각각의 상기 채널영역에 제2바이어스 전압을 제공하기 위한 제2바이어스 수단을 포함하는 CMOS 집적회로에서, 제1공급단자에 결합된 제1전류 전극과, 출력단자 노드에 결합된 제2전류 전극과, 입력단자에 결합된 제어 전극과, 상기 제1전도형의 채널영역을 구비하는, 상기 제1다수의 트랜지스터중의 제1트랜지스터와, 제2공급단자에 결합된 제1전류 전극과, 상기 출력 노드에 결합된 제2전류 전극과, 상기 입력단자에 결합된 제어 전극과, 상기 제2도전형의 전류 채널영역을 구비하는 제2트랜지스터와, 상기 제2임계전압보다 큰 제3임계전압을 상기 제2트랜지스터에 대해 설정하기 위하여 상기 제2트랜지스터의 상기 전류 채널에 제3바이어스 전압을 제공하기 위한 제3바이어싱 수단을 포함하는 것을 특징으로 하는 입력버퍼.
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