JP3288209B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動体通信機器、
特に携帯電話等に用いられる高周波用半導体集積回路に
関するものである。

【０００２】

【従来の技術】近年、移動体通信分野の発展に伴い、携
帯電話等のアンテナの送受信切換えやパワーアンプ入力
レベル制御用に、小型、低消費電力の高周波用半導体ス
イッチ及び高周波用半導体可変アッテネータが望まれて
いる。このようなスイッチ及びアッテネータに用いるデ
バイスとして、図８に示すような電界効果型トランジス
タ（ＦＥＴ）を配置した基本回路が使用されている。

【０００３】図８において、１はＧａＡｓ基板の一部に
形成されゲート及びソース・ドレインを有するノーマリ
オン型の電界効果型トランジスタ、３は制御端子、６は
第１信号端子、７は第２信号端子である。つまり、制御
端子３を介して電界効果型トランジスタ１のゲートに制
御用電圧信号を印加し、制御用電圧信号の値を変えるこ
とで、第１信号端子６と第２信号端子７と間の高周波信
号の伝達量を制御するようになされている。

【０００４】また、図９は、上記図８に示す基本回路を
２つ配置し、各基本回路の第１信号端子を共通の入力端
子１０に接続し、一方の基本回路の第２信号端子７を出
力端子とし、他方の基本回路の第２信号端子７を接地端
子に接続した回路の構成を示す。このような回路では、
各基本回路の各制御端子３に相補的な制御電圧信号を入
力することで、各基本回路における信号の伝達量が相補
的に制御される。したがって、出力端子に高周波信号を
伝達する側の基本回路の電界効果型トランジスタのオフ
時における高周波信号が接地端子側に逃がされること
で、特に高いアイソレーションを発揮することができ
る。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の基本回路を組み合わせて、図９に示すような回路を
構成しようとすると、下記のような問題があった。

【０００６】すなわち、図９について説明したように、
スイッチ等の高周波制御回路は、図８に示す基本回路を
ユニットとし、この基本回路の入出力間、入力・接地間
あるいは出力・接地間に他の基本回路を挿入して構成す
るが、この場合には、相補的な制御用電圧信号を入力す
るための２系統の制御端子が必要である。例えば図９に
示す回路では、各基本回路の各制御端子３にそれぞれ相
補的な制御電圧信号を供給するための２系統の制御回路
が必要となる。このため、制御端子が常に２つ必要とな
るだけでなく、この高周波制御回路を駆動するための周
辺回路も複雑なものになる。また、説明は省略するが、
上記図８に示す単位回路を組み合わせてブリッジＴ型ア
ッテネータを構成する際にも、相補的な２つの制御信号
を入力する２つの制御系統が必要となり、同様の問題を
生じていた。

【０００７】さらに、付随する問題として、入力する高
周波信号の電力が大きい場合、入出力間におけるリニア
特性が崩れ、出力に発生する歪が大きくなる虞れがあっ
た。したがって、図８に示す基本回路や図９に示す基本
回路を組み合わせた回路をスイッチやアッテネータとし
て使用する場合には、使用可能な電力が制限されるとい
う問題があった。

【０００８】本発明は斯かる各問題点に鑑みてなされた
ものであり、その第１の目的は、スイッチ，アッテネー
タに必要な基本回路の構造を改善することにより、駆動
回路等の周辺回路の構造の簡素化が可能な高周波制御用
半導体集積回路を提供することにある。

【０００９】また、第２の目的は、上述のような構造が
簡素化された高周波制御用半導体集積回路における入出
力間の歪みを低減することにある。

【００１０】

【課題を解決するための手段】上記第１の目的を達成す
るために本発明が講じた解決手段は、基本回路における
第１信号端子及び第２信号端子と電界効果型トランジス
タのソース・ドレインとの間における直流信号の伝達を
阻止する手段を講ずるととともに、電界効果型トランジ
スタの制御をゲート−ソース・ドレイン間の電圧によっ
て制御する構成とすることにある。

【００１１】また、上記第２の目的を達成するために本
発明が講じた手段は、基本回路における電界効果型トラ
ンジスタのゲートを複数のゲートで構成することにあ
る。

【００１２】具体的に、本発明に係る第１の半導体集積
回路は、請求項１に記載されるように、高周波信号を伝
達するための基本回路を有する半導体集積回路であっ
て、上記基本回路に、ゲート，ソース及びドレインを有
する電界効果型トランジスタと、上記電界効果型トラン
ジスタと電界効果型トランジスタの外部との間で高周波
信号を入出力するための第１，第２信号端子と、上記電
界効果型トランジスタのソース・ドレインと上記各信号
端子との間の配線中にそれぞれ介設され使用する周波数
帯域におけるインピーダンスが線路インピーダンスより
低いキャパシタ成分を少なくとも含む直流成分遮断部材
と、上記ゲートに接続される第１制御端子と、上記ゲー
ト−第１制御端子間に介設され、インピーダンスが線路
インピーダンスより高い抵抗特性を有し第１制御端子へ
の高周波信号の入力を阻止するための第１阻止部材と、
上記電界効果型トランジスタのソース・ドレインのうち
少なくとも一方と直流成分遮断部材との間の配線に分岐
配線を介して接続される第２制御端子と、上記分岐配線
中に介設されインピーダンスが線路インピーダンスより
高い抵抗特性を有し第２制御端子への高周波信号の入力
を阻止するための第２阻止部材とを設ける。そして、上
記基本回路の第１信号端子−第２信号端子間における高
周波信号の伝達量が上記第１制御端子と第２制御端子と
の間の制御用電圧信号によって制御されるように構成し
たものである。

【００１３】この構成により、第１信号又は第２信号端
子に高周波信号が入力されると、第１信号端子と第２信
号端子との間に介設される電界効果型トランジスタのゲ
ート−ソース・ドレイン間に印加される制御用電圧信号
によって、高周波信号の伝達量が制御される。その場
合、ゲートとソース・ドレインとにそれぞれ個別に第
１，第２制御端子が接続されているので、この基本回路
を複数個組み合わせた場合に、一方の基本回路の第１制
御端子と他方の基本回路の第２制御端子とを共通に接続
することが可能となる。そして、電界効果型トランジス
タのソース・ドレインと第１，第２信号端子との間はキ
ャパシタ成分を含む直流成分遮断部材が介設されている
ので、各基本回路を組み合わせても、各信号端子の電位
は独立しており互いに影響を及ぼし合うことがない。し
たがって、ある基本回路の第１制御端子と他の基本回路
の第２制御端子とに共通の制御用電圧信号を供給して、
各基本回路の動作を制御することが可能となる。また、
各阻止部材により、各信号端子や電界効果型トランジス
タの各部から各制御端子への高周波信号の流入が阻止さ
れているので、高周波信号が第１信号端子−第２信号端
子間の経路以外の経路に流入することはない。すなわ
ち、この基本回路を組み合わせて、端子数の少ない制御
系統の簡素化された半導体集積回路を構成することが可
能となる。

【００１４】請求項２に記載されるように、上記第１の
半導体集積回路において、上記ゲート及び第１制御端子
をそれぞれ複数の同数個だけ配置し、各ゲート−第１制
御端子間にそれぞれ上記第１阻止部材を介設することが
できる。

【００１５】このように、複数のゲートを持つ電界効果
型トランジスタを用いることにより、複数の電界効果型
トランジスタのドレイン・ソースを直列に接続したこと
となり、実質的に各電界効果型トランジスタのドレイン
・ソース間に加わる高周波電圧がゲートの本数により分
圧されて小さくなるために、切換え可能電力が向上し、
出力に発生する歪みが小さくなる。

【００１６】本発明に係る第２の半導体集積回路は、請
求項３に記載されるように、上記基本回路を複数個設
け、上記複数の基本回路のうち一部の基本回路の第１制
御端子に接続され所定の電圧を供給するための第１電圧
供給端子と、上記複数の基本回路のうち他の基本回路の
第２制御端子に接続され上記第１電圧供給端子が供給す
る電圧とは所定の電位差を有する電圧を供給するための
第２電圧供給端子とをさらに設け、上記一部の基本回路
では、第１制御端子への信号により第１信号端子−第２
信号端子間の高周波信号の伝達量が制御される一方、上
記他の基本回路では、第２制御端子への信号により第１
信号端子−第２信号端子間の高周波信号の伝達量を制御
するように構成する。

【００１７】この構成により、複数個の基本回路におい
て、第１電圧と第２電圧との間で変化する制御用電圧信
号を各基本回路の第１制御端子又は第２制御端子に入力
することで、各基本回路の高周波信号の伝達量が関連を
もって制御される。したがって、各基本回路を種々に組
み合わせても、制御系統や端子数が簡素化されることに
なる。

【００１８】請求項４に記載されるように、上記第２の
半導体集積回路において、上記基本回路を２つ配設し、
上記各基本回路の各第１信号端子に共通に接続される入
力端子と、上記各基本回路のうち一方の基本回路の第２
信号端子に接続される出力端子と、上記各基本回路のう
ち他方の基本回路の第２信号端子に接続される接地端子
と、上記各基本回路のうちいずれか一方の基本回路の第
１制御端子と上記各基本回路のうち他方の基本回路の第
２制御端子とに共通に接続され制御用電圧信号を入力す
るための第３制御端子とをさらに設け、上記各基本回路
により、スイッチとして機能する単位回路を構成するこ
とができる。

【００１９】この構成により、単一の第３制御端子を介
して供給される制御用電圧信号によって、各基本回路の
うちの一方の基本回路を介して出力端子に伝達される高
周波信号と、他方の基本回路を介して接地端子に逃され
る高周波信号との伝達量が相補的に制御される。したが
って、第１，第２基本回路を組み合わせて、制御系統が
簡素でかつ入出力間のアイソレーションの高い単位回路
が構成されることになる。

【００２０】請求項５に記載されるように、上記第２の
半導体集積回路において、上記基本回路を２つ配設し、
上記各基本回路の各第１信号端子に共通に接続される入
力端子と、上記各基本回路のうち一方の基本回路の第２
信号端子に接続される出力端子と、上記各基本回路のう
ち他方の基本回路の第２信号端子に接続される接地端子
と、上記各基本回路のうちいずれか一方の基本回路の第
１制御端子と上記各基本回路のうち他方の基本回路の第
２制御端子とに共通に接続され制御用電圧信号を入力す
るための第３制御端子と、上記各基本回路のうち一方の
基本回路のソース及びドレインと上記各基本回路のうち
他方の基本回路の第１信号端子との間にそれぞれ介設さ
れ相等しい抵抗値を有する２つの抵抗部材とをさらに設
け、上記各基本回路により、アテネータとして機能する
単位回路を構成することができる。

【００２１】この構成により、単位回路がブリッジＴ型
アッテネータ回路となり、各入出力間のマッチング条件
が良好に保持されるとともに、単一の制御用電圧信号に
より入出力間の減衰量が変化する。したがって、制御系
統が簡素化され、かつ高周波信号の減衰機能の優れたア
ッテネータが構成されることになる。

【００２２】請求項６に記載されるように、上記第２の
半導体集積回路において、上記基本回路を２つ配設し、
上記各基本回路の各第１信号端子に共通に接続される入
力端子と、上記各基本回路の各第２信号端子に個別に接
続される第１，第２出力端子と、上記各基本回路のうち
いずれか一方の基本回路の第１制御端子と上記各基本回
路のうち他方の基本回路の第２制御端子とに共通に接続
され制御用電圧信号を入力するための第３制御端子とを
さらに設け、上記各基本回路により、共通の入力端子を
介して入力された高周波信号を上記第１，第２出力端子
を介してそれぞれ出力する信号分配機能を有する単位回
路を構成することができる。

【００２３】また、請求項７に記載されるように、上記
第２の半導体集積回路において、上記基本回路を２つ配
設してこれらを第１，第２基本回路とし、上記第１，第
２基本回路の各第１信号端子に個別に接続される第１，
第２入力端子と、上記各基本回路の各第２信号端子に共
通に接続される出力端子と、上記各基本回路のうちいず
れか一方の基本回路の第１制御端子と上記各基本回路の
うち他方の基本回路の第２制御端子とに共通に接続され
制御用電圧信号を入力するための第３制御端子とをさら
に設け、上記各基本回路により、上記第１，第２入力端
子を介して入力された高周波信号を共通の出力端子を介
して出力する信号混合機能を有する単位回路を構成する
ことができる。

【００２４】また、請求項８に記載されるように、上記
第２の半導体集積回路において、上記２つの単位回路を
第１，第２単位回路として、上記各単位回路の上記第
１，第２出力端子のうちいずれか一方の出力端子同士に
共通に接続される第３出力端子と、上記各単位回路の上
記第１，第２出力端子のうち他方の出力端子同士に共通
に接続される第４出力端子と、上記各単位回路の各第３
制御端子に共通に接続される第４制御端子とをさらに設
け、上記第４制御端子に入力される電圧信号により、各
単位回路の各入力端子から入力される高周波信号が各単
位回路の第３，第４出力端子から交互に出力するよう切
換えられるように構成し、上記第１，第２単位回路によ
り、四方切換えスイッチを構成することができる。

【００２５】請求項９に記載されるように、上記第２の
半導体集積回路において、上記各基本回路のうち少なく
とも１つの基本回路に、上記各基本回路と同じ構成を有
する第３基本回路を付設し、上記第３基本回路の第１信
号端子を、上記少なくとも１つの基本回路が属する単位
回路の上記入力端子に接続し、上記第３基本回路の第２
信号端子を接地端子に接続し、上記第３基本回路が付設
される基本回路の第１制御端子が第３制御端子に接続さ
れている場合は、上記第３基本回路の第２制御端子を上
記第３制御端子に接続しかつ第３基本回路の第１制御端
子を上記第１電圧供給端子及び上記第２電圧供給端子の
うちいずれか一方に接続する一方、上記第３基本回路が
付設される基本回路の第２制御端子が第３制御端子に接
続されている場合は、上記第３基本回路の第１制御端子
を上記第３制御端子に接続しかつ第３基本回路の第２制
御端子を上記第１電圧供給端子及び上記第２電圧供給端
子のうちいずれか一方に接続する構成とすることができ
る。

【００２６】上記請求項６〜９の構成により、各基本回
路間の高周波信号の分配，混合，切り換え等が行われ
る。したがって、制御系統が簡素化された分配器等が構
成されることになる。

【００２７】請求項１０に記載されるように、上記各半
導体集積回路において、上記各基本回路のうち少なくと
も１つの基本回路に、上記ゲート及び第１制御端子をそ
れぞれ複数の同数個だけ配置し、各ゲート−第１制御端
子間にそれぞれ上記第１阻止部材を介設する構成とする
ことができる。

【００２８】この構成により、請求項２の発明と同様の
作用が得られる。

【００２９】

【発明の実施形態】以下、本発明の実施形態について、
図面を参照しながら説明する。

【００３０】（第１の実施形態）まず、第１の実施形態
について図面を参照しながら説明する。図１は本発明の
第１の実施形態に係る半導体集積回路内の基本回路８の
構成を示す電気回路図である。この基本回路８は、ゲー
ト，ソース及びドレインを有する電界効果型トランジス
タ１と、高周波信号の伝達を阻止する第１，第２阻止部
材としての第１，第２抵抗部材２ａ，２ｂと、第１，第
２制御端子３，４と、直流成分遮断部材として機能する
第１，第２キャパシタ５ａ，５ｂと、第１，第２信号端
子６，７とを組み合わせて構成されている。電界効果型
トランジスタ１は、例えばゲート長１μｍ、ゲート幅１
ｍｍであり、ピンチオフ電圧が−２Ｖのノーマリ・オン
型である。この電界効果型トランジスタ１のゲートは第
１抵抗部材２ａを介して第１制御端子３に接続されてい
る。また、ソースは第２抵抗部材２ｂを介して第２制御
端子４に接続されている。これらの各抵抗部材２ａ，２
ｂの抵抗値は線路インピーダンスよりも十分大きく、例
えば２ＫΩのものが選定される。電界効果型トランジス
タ１のドレインは、第１キャパシタ５ａを介して第１信
号端子６に接続され、ソースは第２キャパシタ５ｂを介
して第２信号端子７に接続されている。各キャパシタ５
ａ，５ｂは数１００ＭＨｚ〜数ＧＨｚでの伝送損失が十
分小さくなるように、例えば各々５０ｐＦのものが選定
される。このキャパシタ５ａ，５ｂは、ＦＥＴ，抵抗部
材等とともに、共通のＧａＡｓ基板上に、高誘電性材料
であるＢＳＴ（チタン酸バリウム・ストロンチウム、誘
電率：２００〜３００）からなる絶縁膜を堆積し、これ
をパターニングすることにより形成される。ＢＳＴ膜の
膜厚を２００ｎｍ程度とすれば、キャパシタ５ａ，５ｂ
の単位面積あたりの容量は１００ｐＦ／１００μｍ² と
なり、図１に示す基本回路８は０．５ｍｍ²程度のＧａ
Ａｓ基板上に収納できる。すなわち、この基本回路８の
占有面積は小さくて済む。

【００３１】次に、本実施形態の半導体集積回路の動作
について説明する。電界効果型トランジスタ１のドレイ
ン・ソース間抵抗は、ソースに対して負となるゲートに
印加された電圧によって変化する。このため、第２制御
端子４に対して第１制御端子３が負となるように制御用
電圧信号を印加することにより、第１信号端子６と第２
信号端子７の間の高周波信号の伝達量を制御することが
できる。電界効果型トランジスタ１のドレイン・ソース
は、第１，第２信号端子６，７からキャパシタ５ａ，５
ｂによって直流的に切り離されている。このため、本実
施形態の回路を単位として複数個組み合わせて高周波制
御回路を構成する場合、各基本回路の電界効果型トラン
ジスタには、他の基本回路に加えられた制御用電圧信号
の影響を受けることなく、各々独立に制御用電圧信号を
加えることができる。

【００３２】なお、上記第１の実施形態及び以下の各実
施形態に示す基本回路において、基本回路内の電界効果
型トランジスタは、ノーマリ・オフ型であってもよい。
その場合、ゲートに接続される第１制御端子３の電位が
第２制御端子４の電位よりも高くなる制御用電圧信号を
印加すればよい。

【００３３】また、上記第１の実施形態では、高周波信
号を伝達を阻止する第１，第２阻止部材として第１，第
２抵抗部材２ａ，２ｂを配設したが、各阻止部材として
用いることができる要素はかかる抵抗部材に限定される
ものではない。したがって、上記第１の実施形態及び以
下の各実施形態に示す各基本回路内の抵抗部材の代わり
に、ダイオード等の抵抗特性を有する部材を使用するこ
とができる。

【００３４】さらに、上記第１の実施形態では、直流成
分遮断部材として第１，第２キャパシタ５ａ，５ｂを設
けたが、直流成分遮断部材として用いることができる部
材はキャパシタに限定されるものではない。例えばＰＩ
Ｎダイオードは、キャパシタ成分を含むので、これをキ
ャパシタ５ａ，５ｂの代わりに配設しても、直流成分を
遮断することができ、上記第１の実施形態と同様の効果
を発揮することができる。

【００３５】（第２の実施形態）次に、本発明の第２の
実施形態について説明する。図２は第２の実施形態に係
る半導体集積回路内の基本回路の構成を示す電気回路図
である。本実施形態では、上記第１の実施形態における
構成に比べ、電界効果型トランジスタ１には３つのゲー
ト電極が設けられ、各ゲート電極と第１制御端子３との
間に各々第１抵抗部材２ａが介設されている点のみが異
なる。その他の構成は、上記第１の実施形態と同様であ
る。この３つの第１抵抗部材２ａ及び第２抵抗部材２ｂ
の抵抗値はの実施形態１と同様に線路インピーダンスよ
りも十分大きく、例えば２ＫΩのものが選定される。各
キャパシタ５ａ，５ｂは数１００ＭＨｚ〜数ＧＨｚでの
伝送損失が十分小さくなるように、例えば各々５０ｐＦ
のものが選定される。

【００３６】次に、本実施形態の半導体集積回路の動作
について説明する。基本的な動作はの実施形態１と同様
であり、第１信号端子６及び第２信号端子７の直流的な
電位とは独立に、第１制御端子３の第２制御端子４に対
する負の電位差によって高周波信号の伝達量を制御する
ことができる。

【００３７】本実施形態では、電界効果型トランジスタ
１としてドレイン・ソース間に３本のゲート電極を配置
したものを用いている。これは、３個の電界効果型トラ
ンジスタの各ドレイン・ソースを直列に接続したものと
同等である。このため、実質的にドレイン・ソース間に
加わる高周波電圧はゲートの本数（本実施形態では３）
分の１に分割される。ドレイン・ソース間の電圧が大き
いと、ドレイン・ソース間抵抗の非線形性が増大する
が、このような複数のゲートを持つ電界効果型トランジ
スタを用いることにより、出力に発生する歪みは低減さ
れる。また、各ゲートはそれぞれ第１抵抗部材２ａを介
して第１制御端子３に接続されている。このため、各ゲ
ートの電圧は信号端子に入力された高周波信号に追随し
て変化し、ゲート・ソース間の電位差の変動が抑えら
れ、歪みの発生がさらに低減される。

【００３８】なお、後述の第３の実施形態，第６の実施
形態及び第７の実施形態においても、各基本回路中の電
界効果型トランジスタのゲートを複数個設ける構成とし
てもよい。ただし、すべての基本回路中のゲートを同じ
構成とする必要はなく、各基本回路でゲートの個数が異
なっていてもよい。

【００３９】（第３の実施形態）次に、第３の実施形態
について説明する。図３は、第３の実施形態に係る半導
体集積回路内の単位回路２０の構成を示す電気回路図で
ある。本実施形態における単位回路２０は、上記第１の
実施形態における基本回路８と同じ構成を有する第１，
第２基本回路８，９を２個組み合わせて構成されてい
る。そして、第１，第２基本回路８，９の各第１信号端
子６が共通の入力端子１０に接続されている。また、第
１，第２基本回路８，９の各第２信号端子７が個別に第
１，第２出力端子１１ａ，１１ｂに接続されている。さ
らに、第１基本回路８の第１制御端子３と第２基本回路
９の第２制御端子４とが共通の第３制御端子１２に接続
されている。第２基本回路の第１制御端子３は接地端子
に接続されており、第１基本回路の第２制御端子４は電
源端子１３に接続されている。

【００４０】次に、本実施形態における半導体集積回路
の動作について説明する。電源端子１３の電位をＶdd、
第３の制御端子１２の電位をＶc 、第１基本回路８の電
界効果型トランジスタのゲート・ソース間電圧をＶgs
１、第２基本回路９の電界効果型トランジスタのゲート
・ソース間電圧をＶgs２とすると、下記２式の関係 Ｖgs１＝−Ｖc Ｖgs２＝Ｖc −Ｖdd が得られる。よって、下記式 ｜Ｖgs１｜＋｜Ｖgs２｜＝Ｖdd が得られ、２つの基本回路８，９の各電界効果型トラン
ジスタ１には互いに相補的な制御用電圧信号が加わるこ
ととなる。

【００４１】つまり、本実施形態における回路では、第
３制御端子１２を介して入力される単一の制御入力によ
って、入力端子１０に加えられた高周波信号を各基本回
路８，９の２つの出力端子１１ａ，１１ｂに振り分ける
ことができる。これは、２つの基本回路の第１信号入力
を高周波的には接続しているが、キャパシタによって直
流的には切り離しているために可能となったものであ
る。このような構成により、制御用電圧信号入力のため
に必要な周辺回路の構成が簡素化される。なお、上記電
源端子及び接地端子は、所定の電位差を有する２つの電
圧をそれぞれ供給する電圧供給端子であればよい。

【００４２】（第４の実施形態）次に、第４の実施形態
について説明する。図４は第４の実施形態に係る半導体
集積回路内の単位回路２０の構成を示す電気回路図であ
る。本実施形態の半導体集積回路の単位回路２０は、第
２の実施形態における基本回路８と同じ構成を有する第
１，第２基本回路８，９を組み合わせ、入力端子１０と
出力端子１１の間の高周波信号の伝達を第３制御端子１
２への制御用電圧信号のみによりオン・オフするスイッ
チである。

【００４３】図４に示すように、第２基本回路９の第１
制御端子３及び第２信号端子７は接地端子に接続されて
おり、第２基本回路９の第１信号端子６は基本回路８の
第１信号端子６と共通の入力端子１０に接続され、第２
基本回路９の第２制御端子４は基本回路８の第１制御端
子３と共通の第３制御端子１２に接続されている。そし
て、第１基本回路８の第２制御端子４には電源端子１３
を介して所定の電圧が供給される。ただし、本実施形態
では、第２基本回路９の第１制御端子３は接地端子に接
続されているが、第１制御端子３は必ずしも接地端子に
接続されている必要はなく、第１電圧供給端子である電
源端子１３から供給される電圧と所定の電位差を有する
電圧を供給する他の電圧供給端子に接続されていればよ
い。すなわち、図４に示す単位回路２０の構成は、第２
電圧供給端子が接地端子である一例を示すに過ぎない。

【００４４】このような構成により、入力端子１０と出
力端子１１の間がオフのときに、入力端子１０から入力
された高周波信号を接地端子側に逃がすことができ、入
出力間のアイソレーションの向上を図ることができる。

【００４５】以上のように、本実施形態の半導体集積回
路は単一の制御用電圧信号によって、入出力間の高周波
信号の伝達をオン・オフすることができるので、周辺回
路の簡素化を図ることができる。また、電界効果型トラ
ンジスタとしてドレイン・ソース間にゲート電極を３本
持つものを用いているために、出力に発生する歪が低減
され、切換え可能な電力が向上している。

【００４６】（第５の実施形態）次に、第５の実施形態
について説明する。図５は、第５の実施形態に係る半導
体集積回路の単位回路３０の構成を示す電気回路図であ
る。本実施形態では、電界効果型トランジスタをゲート
・ソース間電圧で制御される可変抵抗として用いてお
り、ブリッジＴ型アッテネータ回路を構成している。

【００４７】本実施形態における基本回路は、第２の実
施形態における基本回路８と基本的に同じ構成を有する
２つの第１，第２基本回路８，９を組み合わせて構成さ
れている。ただし、本実施形態では、各基本回路８，９
において、ソース−ドレイン間に４つのゲート電極を設
け、各ゲート電極を各々４つの第１抵抗部材２ａを介し
て共通の電源端子１３又は接地端子に接続するようにし
ている。また、第２基本回路９の第１信号端子６と第１
基本回路８のソース・ドレインとの間は、互いに同じ抵
抗値を有する第３抵抗部材２ｃを介して接続されてい
る。また、第２基本回路９の第１制御端子３及び第２信
号端子７は接地端子に接続されており、第２基本回路９
の第２制御端子４は基本回路８の第１制御端子３と共通
の第３制御端子１２に接続されている。また、第１基本
回路８の第２制御端子４は電源端子１３に接続されてい
る。ただし、本実施形態では、第２基本回路９の第１制
御端子３は接地端子に接続されているが、第１制御端子
３は必ずしも接地端子に接続されている必要はなく、第
１電圧供給端子である電源端子１３から供給される電圧
と所定の電位差を有する電圧を供給する他の電圧供給端
子に接続されていればよい。すなわち、図４に示す単位
回路２０の構成は、第２電圧供給端子が接地端子である
一例を示すに過ぎない。なお、上記第２抵抗部材２ｂの
抵抗値は、基本回路を挿入する伝送線路の特性インピー
ダンスの値Ｚo であり、一般には５０Ωのものが選定さ
れる。

【００４８】以上のように構成された単位回路３０で
は、第３制御端子１２に０Ｖから電源端子１３の電圧に
等しい電圧（例えば３Ｖ）の間の電圧を印加すると、２
つの電界効果型トランジスタ１のドレイン・ソース間抵
抗Ｒdsは互いに相補的な値となる。つまり、一方の基本
回路の電界効果トランジスタ１のドレイン・ソース間抵
抗Ｒds１が大のとき、他方の基本回路の電界効果型トラ
ンジスタ１のドレイン・ソース間抵抗Ｒds２は小とな
り、Ｒds１が小のときＲds２は大となる。このブリッジ
Ｔ型アッテネータ回路のマッチング条件は、下記式 Ｒds１×Ｒds２＝Ｚo ² で与えられる。本実施形態の回路では、上式が近似的に
成立するので、入出力間のマッチングを良好に保ったま
ま、単一の制御用電圧信号の入力で入出力間の減衰量を
変化させることができる。

【００４９】さらに、本実施形態では、各電界効果型ト
ランジスタに４つのゲート電極が設けられているので、
実質的に４個のＦＥＴのドレイン・ソースを直列に接続
したものとなっている。このため、入力から加えられた
高周波電力の１／４がそれぞれの電界効果型トランジス
タのドレイン・ソース間に加わることとなる。このドレ
イン・ソース間に印加される電圧は出力に発生する歪特
性を決める要因である。即ち、ドレイン・ソース間電圧
が大きい場合、より大きい歪みが発生するが、本実施形
態の高周波制御用半導体回路では出力に発生する歪みが
低減される。

【００５０】なお、本実施形態では、ドレイン・ソース
間に配置するゲート電極の本数を４本としたが、切換え
可能電力はゲート本数が２本以上で多いほど向上するこ
とは言うまでもない。

【００５１】（第６の実施形態）次に、第６の実施形態
について、図６を参照しながら説明する。本実施形態で
は、各基本回路内の各要素は、上記第１の実施形態にお
ける基本回路８の構成と同じであるため、各基本回路内
の各要素の符号の図示は省略する。

【００５２】図６に示すように、第１，第２基本回路
８，９の各第１信号端子６は個別に第１，第２入力端子
１０ａ，１０ｂに接続されている。また、各基本回路
８，９の各第２信号端子７は共通の出力端子１１に接続
されている。そして、第１基本回路８の第１制御端子３
及び第２基本回路９の第２制御端子４は、共通の第３制
御端子１２に接続されている。なお、第１基本回路８の
第２制御端子４は電源端子１３に接続され、第２基本回
路９の第１制御端子３は接地端子に接続されている。

【００５３】さらに、上記各基本回路８，９には、電界
効果型トランジスタがオフ時に高周波信号を接地端子に
逃がすための第３基本回路１８がそれぞれ付設されてい
る。第１基本回路８に付設される第３基本回路１８にお
いて、第１信号端子６は第１基本回路８の第１信号端子
６と共通に第１入力端子１０ａに、第２信号端子７は接
地端子に、第１制御端子３は接地端子に、第２制御端子
４は第１基本回路８の第１制御端子３と共通に第３制御
端子１２にそれぞれ接続されている。また、第２基本回
路９に付設される第３基本回路１８において、第１信号
端子６は第２基本回路９の第１信号端子６と共通に第２
入力端子１０ｂに、第２信号端子７は接地端子に、第１
制御端子３は第２基本回路９の第２制御端子４と共通に
第３制御端子１２に、第２制御端子は電源端子１３にそ
れぞれ接続されている。

【００５４】すなわち、本実施形態では、単一の第３制
御端子１２を介して各基本回路８，９の電界効果型トラ
ンジスタに相補的な制御電圧信号を印加することによ
り、２つの入力端子１０ａ，１０ｂを介して入力される
高周波信号を混合して単一の出力端子１１を介して出力
させることができる。つまり、各基本回路８，９により
混合機能を有する単位回路が構成されている。しかも、
各基本回路８，９に第３基本回路１８が付設されている
ので、各基本回路８，９内の電界効果型トランジスタが
オフ時における高周波信号を接地端子側に逃がすことが
でき、高いアイソレーション特性を発揮することができ
る。

【００５５】ただし、上記実施形態では、各基本回路
８，９にそれぞれ第３基本回路１８を付設したが、一方
の基本回路８（又は９）にのみ第３基本回路１８を付設
するようにしてもよい。

【００５６】また、実施形態は省略するが、上記第３の
実施形態，第５の実施形態あるいは後述の第７の実施形
態の基本回路８，９のうち少なくとも１つの基本回路に
本実施形態の第３基本回路１８と同様の構成を有する第
３基本回路１８を付設してもよいことはいうまでもな
い。

【００５７】なお、図６に示す回路は、上記第４の実施
形態に示す単位回路２０（ただし、基本回路２０の電界
効果型トランジスタのゲートは単一ゲート型であるが）
を２つ組み合わせたものとみることもできる。

【００５８】（第７の実施形態）次に、第７の実施形態
について、図７を参照しながら説明する。本実施形態に
おける回路は、上記第３の実施形態における単位回路２
０（図３参照）と同じ構成を有する第１，第２単位回路
２０ａ，２０ｂを２つ組み合わせたものである。図７に
示すように、各単位回路の出力端子１１ａ，１１ｂのう
ちいずれか一方の出力端子１１ａ同士が共通に第３出力
端子１４ａに接続され、各単位回路の出力端子１１ａ，
１１ｂのうち他方の出力端子１１ｂ同士が共通に第４出
力端子１４ａに接続されている。また、各単位回路２０
ａ，２０ｂの第３制御端子１２が共通に第４制御端子１
５に接続されている。すなわち、各単位回路２０ａ，２
０ｂの各入力端子１０に入力される高周波信号を、単一
の第３制御端子１５への制御用電圧信号によって、各出
力端子１４ａ，１４ｂから交互に出力するよう構成され
ている。つまり、上記各単位回路２０ａ，２０ｂの組み
合わせにより、四方切換え回路が構成されている。

【００５９】（第８の実施形態）図１０は、例えばデュ
アルモード携帯電話に搭載される回路の構成を概略的に
示すブロック図である。この回路内には、図３に示す各
基本回路８，９が組み込まれている。すなわち、第１制
御端子３への信号によって動作が制御され第２制御端子
４には電源電圧ＶＤＤが印加される４つの基本回路８ａ
〜８ｄと、第２制御端子４への信号によって動作が制御
され第１制御端子３には電源電圧が印加される４つの基
本回路９ａ〜９ｄとが交互に閉回路を構成するように接
続されている。そして、各基本回路間には、同図に示す
ような配置関係で、２つの第１，第２パワーアンプＰＡ
１，ＰＡ２と、２つの第１，第２低雑音アンプＬＮＡ
１，ＬＮＡ２と、４つのアンテナＡｔ１〜Ａｔ４とが介
設されている。そして、各基本回路８ａ〜８ｄ，９ａ〜
９ｄは、単一の制御信号端子１６への信号が電源電圧Ｖ
ＤＤか、０かに応じて、下記の真理値表に示すようにオ
ン・オフする。

【００６０】

【表１】 なお、例えば、第１パワーアンプＰＡ１の送信部Ｏｔ１
は０．８ＧＨｚ帯用で１Ｗの出力電力を有し、第２パワ
ーアンプＰＡ２の送信部Ｏｔ２は１．９ＧＨｚ帯用で
０．１Ｗの出力電力を有し、第１低雑音アンプＬＮＡ１
の受信部Ｉｔ１は０．８ＧＨｚ帯用で、第２低雑音パワ
ーアンプＬＮＡ２の受信部Ｉｔ２は１．９ＧＨｚ用であ
る。

【００６１】このような回路の実用的使用方法として
は、下記のような具体例がある。

【００６２】（具体例１）各アンテナを送受信共に使用
し、偏波ダイバーシティ機能を持たせる。例えば第１，
第３アンテナＡｔ１，Ａｔ３を水平偏波信号用とし、第
２，第４アンテナＡｔ２，Ａｔ４を垂直偏波信号用とす
る。第１パワーアンプＰＡ１から水平偏波信号を送信し
たい場合には第１アンテナＡｔを利用し、垂直偏波信号
を送信したい場合には第４アンテナＡｔを利用する。第
２パワーアンプＰＡ２から送信する場合も同様であり、
また、各低雑音アンプＬＮＡ１，ＬＮＡ２に受信する場
合も同様である。

【００６３】（具体例２）各アンテナのうちいずれかを
内部アンテナと、他方を外部アンテナとしておくこと
で、各アンプの送受信を行うアンテナを内外切り換える
ことができる。例えば第１アンテナＡｔ１，Ａｔ３を内
臓ホィップアンテナ端子とし、第２，第４アンテナＡｔ
２，Ａｔ４を外部アンテナ端子とすることができる。

【００６４】

【発明の効果】以上説明したように、請求項１の発明に
よれば、制御系統の簡素化された半導体集積回路を構成
するための基本回路を提供することができる。

【００６５】請求項２又は１０の発明によれば、出力に
発生する歪みの低減を図ることができ、よって、切換え
可能な電力量の増大を図ることができる。

【００６６】請求項３の発明によれば、複数の基本回路
を配設して半導体集積回路を構成した場合に、周辺回路
の簡素化を図ることができる。

【００６７】請求項４の発明によれば、入出力間の接
続、切断を単一の制御入力によって制御することがで
き、よって、入出力間のアイソレーションの向上を図る
ことができる。

【００６８】請求項５の発明によれば、ブリッジＴ型ア
ッテネータとして機能する半導体集積回路において、入
出力間の減衰量を単一の制御入力によって変化させるこ
とができ、よって、周辺回路の簡素化を図ることができ
る。

【００６９】請求項６，７，８又は９の発明によれば、
単一の制御用電圧信号によって、各基本回路間の高周波
信号の分配，混合，切り換え等を行うことができ、よっ
て、分配器等における周辺回路の簡素化を図ることがで
きる。

【図面の簡単な説明】

【図１】第１の実施形態における高周波用半導体集積回
路中の基本回路の構成を示す電気回路図である。

【図２】第２の実施形態における高周波用半導体集積回
路中の基本回路の構成を示す電気回路図である。

【図３】第３の実施形態における高周波用半導体集積回
路中の単位回路の構成を示す電気回路図である。

【図４】第４の実施形態に係る高周波用分配回路の構成
を示す電気回路図である。

【図５】第５の実施形態に係るブリッジＴ型アッテネー
タ回路の構成を示す電気回路図である。

【図６】第６の実施形態に係る高周波用混合回路の構成
を示す電気回路図である。

【図７】第７の実施形態に係る高周波用四方切換え回路
の構成を示す電気回路図である。

【図８】従来の高周波用半導体集積回路中の基本回路の
構成を示す電気回路図である。

【図９】従来の高周波用半導体集積回路中の基本回路を
組み合わせたスイッチ回路の構成を示す電気回路図であ
る。

【図１０】第８の実施形態に係る切換え回路の構成を示
す電気回路図である。

【符号の説明】

１ 電界効果型トランジスタ ２ａ 第１抵抗部材 ２ｂ 第２抵抗部材 ２ｃ 第３抵抗部材 ３ 第１制御端子 ４ 第２制御端子 ５ａ 第１キャパシタ ５ｂ 第２キャパシタ ６ 第１信号端子 ７ 第２信号端子 ８ 第１基本回路 ９ 第２基本回路 １０ 入力端子 １１ 出力端子 １２ 第３制御端子 １３ 電源端子 １４ａ 第３出力端子 １４ｂ 第４出力端子 １５ 第４制御端子 １８ 第３基本回路 ２０ 単位回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−201801（ＪＰ，Ａ) 特開 平５−252016（ＪＰ，Ａ) 特開 平８−32431（ＪＰ，Ａ) 特開 平８−70245（ＪＰ，Ａ) 実開 平６−29231（ＪＰ，Ｕ) 実開 平５−43622（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 17/00 - 17/70 H01P 1/15

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 高周波信号を伝達するための基本回路を
   有する半導体集積回路であって、 上記基本回路は、 ゲート，ソース及びドレインを有する電界効果型トラン
   ジスタと、 上記電界効果型トランジスタと電界効果型トランジスタ
   の外部との間で高周波信号を入出力するための第１，第
   ２信号端子と、 上記電界効果型トランジスタのソース・ドレインと上記
   各信号端子との間の配線中にそれぞれ介設され使用する
   周波数帯域におけるインピーダンスが線路インピーダン
   スより低いキャパシタ成分を少なくとも含む直流成分遮
   断部材と、 上記ゲートに接続される第１制御端子と、 上記ゲート−第１制御端子間に介設され、インピーダン
   スが線路インピーダンスより高い抵抗特性を有し第１制
   御端子への高周波信号の入力を阻止するための第１阻止
   部材と、 上記電界効果型トランジスタのソース・ドレインのうち
   少なくとも一方と直流成分遮断部材との間の配線に分岐
   配線を介して接続される第２制御端子と、 上記分岐配線中に介設されインピーダンスが線路インピ
   ーダンスより高い抵抗特性を有し第２制御端子への高周
   波信号の入力を阻止するための第２阻止部材とを備え、 上記基本回路の第１信号端子−第２信号端子間における
   高周波信号の伝達量が上記第１制御端子と第２制御端子
   との間の制御用電圧信号によって制御されるように構成
   されていることを特徴とする半導体集積回路。
2. 【請求項２】 請求項１記載の半導体集積回路におい
   て、 上記ゲート及び第１制御端子は、それぞれ複数の同数個
   だけ配置され、各ゲート−第１制御端子間にそれぞれ上
   記第１阻止部材が介設されていることを特徴とする半導
   体集積回路。
3. 【請求項３】 請求項１記載の半導体集積回路におい
   て、 上記基本回路は複数個設けられており、 上記複数の基本回路のうち一部の基本回路の第１制御端
   子に接続され所定の電圧を供給するための第１電圧供給
   端子と、 上記複数の基本回路のうち他の基本回路の第２制御端子
   に接続され上記第１電圧供給端子が供給する電圧とは所
   定の電位差を有する電圧を供給するための第２電圧供給
   端子とをさらに備え、 上記一部の基本回路では、第１制御端子への信号により
   第１信号端子−第２信号端子間の高周波信号の伝達量が
   制御される一方、 上記他の基本回路では、第２制御端子への信号により第
   １信号端子−第２信号端子間の高周波信号の伝達量を制
   御するように構成されていることを特徴とする半導体集
   積回路。
4. 【請求項４】 請求項３記載の半導体集積回路におい
   て、 上記基本回路は２つ配設されており、 上記各基本回路の各第１信号端子に共通に接続される入
   力端子と、 上記各基本回路のうち一方の基本回路の第２信号端子に
   接続される出力端子と、 上記各基本回路のうち他方の基本回路の第２信号端子に
   接続される接地端子と、 上記各基本回路のうちいずれか一方の基本回路の第１制
   御端子と上記各基本回路のうち他方の基本回路の第２制
   御端子とに共通に接続され制御用電圧信号を入力するた
   めの第３制御端子とをさらに備え、 上記各基本回路により、スイッチとして機能する単位回
   路が構成されていることを特徴とする半導体集積回路。
5. 【請求項５】 請求項３記載の半導体集積回路におい
   て、 上記基本回路は２つ配設されており、 上記各基本回路の各第１信号端子に共通に接続される入
   力端子と、 上記各基本回路のうち一方の基本回路の第２信号端子に
   接続される出力端子と、 上記各基本回路のうち他方の基本回路の第２信号端子に
   接続される接地端子と、 上記各基本回路のうちいずれか一方の基本回路の第１制
   御端子と上記各基本回路のうち他方の基本回路の第２制
   御端子とに共通に接続され制御用電圧信号を入力するた
   めの第３制御端子と、 上記各基本回路のうち一方の基本回路のソース及びドレ
   インと上記各基本回路のうち他方の基本回路の第１信号
   端子との間にそれぞれ介設され相等しい抵抗値を有する
   ２つの抵抗部材とをさらに備え、 上記各基本回路により、アテネータとして機能する単位
   回路が構成されていることを特徴とする半導体集積回
   路。
6. 【請求項６】 請求項３記載の半導体集積回路におい
   て、 上記基本回路は２つ配設されており、 上記各基本回路の各第１信号端子に共通に接続される入
   力端子と、 上記各基本回路の各第２信号端子に個別に接続される第
   １，第２出力端子と、 上記各基本回路のうちいずれか一方の基本回路の第１制
   御端子と上記各基本回路のうち他方の基本回路の第２制
   御端子とに共通に接続され制御用電圧信号を入力するた
   めの第３制御端子とをさらに備え、 上記各基本回路により、共通の入力端子を介して入力さ
   れた高周波信号を上記第１，第２出力端子を介してそれ
   ぞれ出力する信号分配機能を有する単位回路が構成され
   ていることを特徴とする半導体集積回路。
7. 【請求項７】 請求項３記載の半導体集積回路におい
   て、 上記基本回路は２つ配設されこれらを第１，第２基本回
   路とし、 上記第１，第２基本回路の各第１信号端子に個別に接続
   される第１，第２入力端子と、 上記各基本回路の各第２信号端子に共通に接続される出
   力端子と、 上記各基本回路のうちいずれか一方の基本回路の第１制
   御端子と上記各基本回路のうち他方の基本回路の第２制
   御端子とに共通に接続され制御用電圧信号を入力するた
   めの第３制御端子とをさらに備え、 上記各基本回路により、上記第１，第２入力端子を介し
   て入力された高周波信号を共通の出力端子を介して出力
   する信号混合機能を有する単位回路が構成されているこ
   とを特徴とする半導体集積回路。
8. 【請求項８】 請求項６記載の半導体集積回路におい
   て、 上記２つの単位回路をそれぞれ第１，第２単位回路と
   し、 上記各単位回路の上記第１，第２出力端子のうちいずれ
   か一方の出力端子同士に共通に接続される第３出力端子
   と、 上記各単位回路の上記第１，第２出力端子のうち他方の
   出力端子同士に共通に接続される第４出力端子と、 上記各単位回路の各第３制御端子に共通に接続される第
   ４制御端子とをさらに備え、 上記第４制御端子に入力される電圧信号により、各単位
   回路の各入力端子から入力される高周波信号が各単位回
   路の第３，第４出力端子から交互に出力するよう切換え
   られるように構成されて、上記第１，第２単位回路によ
   り、四方切換えスイッチが構成されていることを特徴と
   する半導体集積回路。
9. 【請求項９】 請求項６，７又は８記載の半導体集積回
   路において、 上記各基本回路のうち少なくとも１つの基本回路に、上
   記各基本回路と同じ構成を有する第３基本回路が付設さ
   れており、 上記第３基本回路の第１信号端子は、上記少なくとも１
   つの基本回路が属する単位回路の上記入力端子に接続さ
   れ、 上記第３基本回路の第２信号端子は、接地端子に接続さ
   れ、 上記第３基本回路が付設される基本回路の第１制御端子
   が第３制御端子に接続されている場合は、上記第３基本
   回路の第２制御端子が上記第３制御端子に接続されかつ
   第３基本回路の第１制御端子が上記第１電圧供給端子及
   び上記第２電圧供給端子のうちいずれか一方に接続され
   る一方、 上記第３基本回路が付設される基本回路の第２制御端子
   が第３制御端子に接続されている場合は、上記第３基本
   回路の第１制御端子が上記第３制御端子に接続されかつ
   第３基本回路の第２制御端子が上記第１電圧供給端子及
   び上記第２電圧供給端子のうちいずれか一方に接続され
   ることを特徴とする半導体集積回路。
10. 【請求項１０】 請求項３，４，５，６，７，８又は９
    記載の半導体集積回路において、 上記各基本回路のうち少なくとも１つの基本回路では、
    上記ゲート及び第１制御端子がそれぞれ複数の同数個だ
    け配置され、各ゲート−第１制御端子間にそれぞれ上記
    第１阻止部材が介設されていることを特徴とする半導体
    集積回路。