JPS60142423A - 条件コ−ド生成方式 - Google Patents
条件コ−ド生成方式Info
- Publication number
- JPS60142423A JPS60142423A JP58250024A JP25002483A JPS60142423A JP S60142423 A JPS60142423 A JP S60142423A JP 58250024 A JP58250024 A JP 58250024A JP 25002483 A JP25002483 A JP 25002483A JP S60142423 A JPS60142423 A JP S60142423A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input data
- foreseeing
- carry
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/507—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は情報処理装置の演算回路における条件コードの
生成方式に関するものである。
生成方式に関するものである。
（２）従来技術と問題点
情報処理装置の演算回路における命令の実行に際しては
その都度その結果についての判定のだめの情報（条件コ
ード）が作成され、これが参照されて必要な制御が行な
われる。
その都度その結果についての判定のだめの情報（条件コ
ード）が作成され、これが参照されて必要な制御が行な
われる。
ＡＤＤ命令についての条件コードの例を第１表に示す。
第 １ 表
従来、このような条件コードを生成するには演算の結果
を見て作成するか、または予見回路によシ入カデータを
１ビツトずつ照合するなどの方式が採られているが、い
ずれも条件コードを作成するに要する時間的損失が大き
く命令の実行時間が大となる欠点があった。
を見て作成するか、または予見回路によシ入カデータを
１ビツトずつ照合するなどの方式が採られているが、い
ずれも条件コードを作成するに要する時間的損失が大き
く命令の実行時間が大となる欠点があった。
（３）発明の目的
本発明は上記従来の欠点に鑑み、条件コードを迅速に生
成し得る回路方式を提供することを目的としている。
成し得る回路方式を提供することを目的としている。
（４）発明の構成
そして、この目的は本発明によれば特許請求の範囲に記
載の通り、情報処理装置の演算回路に於いて、演算対象
入力データの中間結果からのビット０、ビット１それぞ
れの桁上げ信号の有無と入力データ間の演算結果が零に
なるか否かとを予見する回路を設け、該回路の出力によ
り、演算結果の条件コードを生成すること全特徴とする
条件コード生成方式によシ達成される。
載の通り、情報処理装置の演算回路に於いて、演算対象
入力データの中間結果からのビット０、ビット１それぞ
れの桁上げ信号の有無と入力データ間の演算結果が零に
なるか否かとを予見する回路を設け、該回路の出力によ
り、演算結果の条件コードを生成すること全特徴とする
条件コード生成方式によシ達成される。
（５）発明の実施例
第２表は命令ごとの条件コード作成の論理を示すもので
、第１図の条件コード作成回路１０での条件コード作成
条件を表わしている。
、第１図の条件コード作成回路１０での条件コード作成
条件を表わしている。
第２表に於いて略号によって表示した命令は第３表に示
す通シである。又、第２表中のＣ０は最上位ビット（符
号ビット）からの桁上げ信号音Ｃ１は次のビット（数値
の最上位ビット）からの桁上げ信号音、Ｓは演算し終っ
た出力データの最上位のビット（符号ビット）金、２は
入力されたデータの処理結果が全・て零であるか否かを
表示する信号を表わしている。
す通シである。又、第２表中のＣ０は最上位ビット（符
号ビット）からの桁上げ信号音Ｃ１は次のビット（数値
の最上位ビット）からの桁上げ信号音、Ｓは演算し終っ
た出力データの最上位のビット（符号ビット）金、２は
入力されたデータの処理結果が全・て零であるか否かを
表示する信号を表わしている。
回路構成に於いて、第２表中の論理を組むより、更に高
速にする為に演算対象入力データの上位４ビツトの中間
結果と上記４ビツト以外の入力データの中間結果からの
桁上げ信号の有無と入力データ間の演算結果が零になる
か否かと全予見する回路を設け、第２表をもとに論理を
展開し、構成する。
速にする為に演算対象入力データの上位４ビツトの中間
結果と上記４ビツト以外の入力データの中間結果からの
桁上げ信号の有無と入力データ間の演算結果が零になる
か否かと全予見する回路を設け、第２表をもとに論理を
展開し、構成する。
第１図がその実施例で、回路構成ブロック図である。
１．２は入力データをセットするレジスタ、３．４は加
算回路、５．６は中間和金得る回路、７は全加算器、８
は演算結果が′０＃であるか否か全予見する回路、９は
桁上げ予見回路、１０は条件コード作成回路、１１．１
２はレジスタを表わしている。
算回路、５．６は中間和金得る回路、７は全加算器、８
は演算結果が′０＃であるか否か全予見する回路、９は
桁上げ予見回路、１０は条件コード作成回路、１１．１
２はレジスタを表わしている。
第１図において、レジスタ１および２にセットされた入
力データは、それぞれ上位４ビツトが加算回路３に、ま
た他のビットが加算回路４に入力されて加算される。中
間和金得る回路５．６では入力データについて論理和（
Ｐ）、論理積（Ｇ）、排他的論理和卸を作成し、演算結
果が０”であるか否かを予見する回路８や桁上げ予見回
路９に供給している。桁上げ予見回路９では、加算回路
４からの桁上げ信号を作成して加算器７に供給している
。条件コード作成回路１０は、中間和を得る回路５、演
算結果が０”であるか否かを予見する回路８および桁上
げ予見回路９それぞれの出力から条件コードを生成しレ
ジスタ１１にセットする。また、演算結果はレジスタ１
２にセットされる。
力データは、それぞれ上位４ビツトが加算回路３に、ま
た他のビットが加算回路４に入力されて加算される。中
間和金得る回路５．６では入力データについて論理和（
Ｐ）、論理積（Ｇ）、排他的論理和卸を作成し、演算結
果が０”であるか否かを予見する回路８や桁上げ予見回
路９に供給している。桁上げ予見回路９では、加算回路
４からの桁上げ信号を作成して加算器７に供給している
。条件コード作成回路１０は、中間和を得る回路５、演
算結果が０”であるか否かを予見する回路８および桁上
げ予見回路９それぞれの出力から条件コードを生成しレ
ジスタ１１にセットする。また、演算結果はレジスタ１
２にセットされる。
第２図は条件コード作成回路の例を示す図で、（ａ）は
条件コードｏ（ｃｃｏ）、（ｂ）は条件コード１ （ｃ
Ｃ１） 、（ｃ）は条件コード２（ＣＣ２） 、（ｄ
）は条件コード３（ＣＣ３）を生成する回路金示してい
る。
条件コードｏ（ｃｃｏ）、（ｂ）は条件コード１ （ｃ
Ｃ１） 、（ｃ）は条件コード２（ＣＣ２） 、（ｄ
）は条件コード３（ＣＣ３）を生成する回路金示してい
る。
第２図（ａ）〜（ｄ）において、信号ＣＮＴＸＪＯ〜Ｃ
ＮＴＬ５はそれぞれ第３表に示す条件によって作られる
信号であって、また第３衣中の略号によって表示した命
令は第２表に示すとおｐである。
ＮＴＬ５はそれぞれ第３表に示す条件によって作られる
信号であって、また第３衣中の略号によって表示した命
令は第２表に示すとおｐである。
第 ３ 表
第 ４ 表
（６）発明の効果
本発明の回路方式によれば、情報処理製置の演算回路に
おける命令の実行に際し演算結果？待つこと無く、迅速
に条件コードを生成することが可能なので、命令の実行
時間を高速化出来るから効果は大である。
おける命令の実行に際し演算結果？待つこと無く、迅速
に条件コードを生成することが可能なので、命令の実行
時間を高速化出来るから効果は大である。
第１図は本発明の１実施例のブロック図、第２図は条件
コード作成回路の例を示す図である。 １．２、ｌＬ１２・・・・・レジスタ、３．４・・・・
・・加算回路、５．６・・・・・・中間和を得る回路、
７・・・・・・全加算器、８・・・・・・演算結果が°
゛０”であるか否か全予見する回路、９・・・・・・桁
上げ予見回路、１０・・・・・・条件コード作成回路 第 ｌ 図 Ｌ 、、−）／グ ■＋−−−、２ 第２図 （δ） 第２ 図 （ｂ） 第 ２ 目 （Ｃ）
コード作成回路の例を示す図である。 １．２、ｌＬ１２・・・・・レジスタ、３．４・・・・
・・加算回路、５．６・・・・・・中間和を得る回路、
７・・・・・・全加算器、８・・・・・・演算結果が°
゛０”であるか否か全予見する回路、９・・・・・・桁
上げ予見回路、１０・・・・・・条件コード作成回路 第 ｌ 図 Ｌ 、、−）／グ ■＋−−−、２ 第２図 （δ） 第２ 図 （ｂ） 第 ２ 目 （Ｃ）
Claims (1)
- 情報処理装置の演算回路に於いて、演算対象入力データ
の中間結果からのビット０、ビット１それぞれの桁上げ
信号の有無と入力データ間の演算結果が零になるか否か
とを予見する回路を設け、該回路の出力によシ、演算結
果の条件コードを生成することを特徴とする条件コード
生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250024A JPS60142423A (ja) | 1983-12-28 | 1983-12-28 | 条件コ−ド生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250024A JPS60142423A (ja) | 1983-12-28 | 1983-12-28 | 条件コ−ド生成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60142423A true JPS60142423A (ja) | 1985-07-27 |
Family
ID=17201702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250024A Pending JPS60142423A (ja) | 1983-12-28 | 1983-12-28 | 条件コ−ド生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142423A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0508627A2 (en) * | 1991-04-08 | 1992-10-14 | Sun Microsystems, Inc. | Method and apparatus for generating carry out signals |
| JPH0827708B2 (ja) * | 1990-04-04 | 1996-03-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ａｌｕ状況判定装置 |
-
1983
- 1983-12-28 JP JP58250024A patent/JPS60142423A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0827708B2 (ja) * | 1990-04-04 | 1996-03-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ａｌｕ状況判定装置 |
| EP0508627A2 (en) * | 1991-04-08 | 1992-10-14 | Sun Microsystems, Inc. | Method and apparatus for generating carry out signals |
| EP0508627A3 (en) * | 1991-04-08 | 1994-07-13 | Sun Microsystems Inc | Method and apparatus for generating carry out signals |
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