JP3279969B2 - Ｔｆｔアレイ基板およびその製造方法並びに液晶表示装置 - Google Patents
Ｔｆｔアレイ基板およびその製造方法並びに液晶表示装置Info
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Description
【０００１】
【発明の属する技術分野】この発明は、薄膜トランジス
タ（以下、ＴＦＴと称する）をスイッチング素子として
搭載したＴＦＴアレイ基板およびその製造方法並びにＴ
ＦＴ型液晶表示装置に関するものである。
タ（以下、ＴＦＴと称する）をスイッチング素子として
搭載したＴＦＴアレイ基板およびその製造方法並びにＴ
ＦＴ型液晶表示装置に関するものである。
【０００２】
【従来の技術】図６は従来のＴＦＴ型液晶表示装置のＴ
ＦＴ素子を搭載したＴＦＴアレイ基板の平面図、図７は
図６のＥ−Ｅ線およびＦ−Ｆ線に沿った断面図である。
また、図６のＣ−Ｃ線に沿った断面図を図３に示す。Ｔ
ＦＴ素子は、ゲート電極２上にゲート絶縁膜６を介して
アモルファスシリコン膜からなる半導体層７、ｎ型アモ
ルファスシリコン膜からなるコンタクト層８、およびソ
ース電極１０とドレイン電極１２が順次形成されること
により構成されている。ＴＦＴアレイ基板には、ガラス
基板等の透明絶縁性基板１上にマトリクス状に配列され
た透明導電膜からなる画素電極９、この画素電極９とド
レイン電極１２を介して電気的に接続されているＴＦＴ
素子、および隣接する画素電極９の間に互いに交差する
方向に配置されたゲート電極２に接続されるゲート配線
３とソース電極１０に接続されるソース配線１１が形成
されている。また、ゲート配線３と平行に補助容量電極
４を有する補助容量配線５が形成され、補助容量電極４
と画素電極９を絶縁膜（ゲート絶縁膜６）を介して対向
させることにより保持容量を形成している。補助容量配
線５は、補助容量配線の共通配線１３に、コンタクトホ
ール１４を介して電気的に接続されている。
ＦＴ素子を搭載したＴＦＴアレイ基板の平面図、図７は
図６のＥ−Ｅ線およびＦ−Ｆ線に沿った断面図である。
また、図６のＣ−Ｃ線に沿った断面図を図３に示す。Ｔ
ＦＴ素子は、ゲート電極２上にゲート絶縁膜６を介して
アモルファスシリコン膜からなる半導体層７、ｎ型アモ
ルファスシリコン膜からなるコンタクト層８、およびソ
ース電極１０とドレイン電極１２が順次形成されること
により構成されている。ＴＦＴアレイ基板には、ガラス
基板等の透明絶縁性基板１上にマトリクス状に配列され
た透明導電膜からなる画素電極９、この画素電極９とド
レイン電極１２を介して電気的に接続されているＴＦＴ
素子、および隣接する画素電極９の間に互いに交差する
方向に配置されたゲート電極２に接続されるゲート配線
３とソース電極１０に接続されるソース配線１１が形成
されている。また、ゲート配線３と平行に補助容量電極
４を有する補助容量配線５が形成され、補助容量電極４
と画素電極９を絶縁膜（ゲート絶縁膜６）を介して対向
させることにより保持容量を形成している。補助容量配
線５は、補助容量配線の共通配線１３に、コンタクトホ
ール１４を介して電気的に接続されている。
【０００３】次に、製造方法を説明する。まず透明絶縁
性基板１上に膜厚４００ｎｍのゲート電極２、ゲート配
線３、補助容量電極４および補助容量配線５を同時に形
成する。次にプラズマＣＶＤ法によりゲート絶縁膜６を
４００ｎｍ、半導体層７を構成するアモルファスシリコ
ン膜を１２０ｎｍ、コンタクト層８を構成するｎ型アモ
ルファスシリコン膜を３０ｎｍ連続して成膜した後、ア
モルファスシリコン膜とｎ型アモルファスシリコン膜を
パターニングし、ゲート電極２上に半導体層７とコンタ
クト層８、および後工程において補助容量配線の共通配
線１３とソース配線１１が形成される領域にアモルファ
スシリコン層７ａとｎ型アモルファスシリコン層８ａを
形成する。次に透明導電膜であるＩＴＯを１００ｎｍ成
膜し、パターニングして画素電極９を形成する。次に補
助容量配線５上にコンタクトホール１４を形成する。次
に膜厚５００ｎｍのソース電極１０、ソース配線１１、
ドレイン電極１２および補助容量配線の共通配線１３を
形成する。このとき、補助容量配線５と補助容量配線の
共通配線１３がコンタクトホール１４を介して電気的に
接続される。以上の工程によりＴＦＴアレイ基板が形成
される。
性基板１上に膜厚４００ｎｍのゲート電極２、ゲート配
線３、補助容量電極４および補助容量配線５を同時に形
成する。次にプラズマＣＶＤ法によりゲート絶縁膜６を
４００ｎｍ、半導体層７を構成するアモルファスシリコ
ン膜を１２０ｎｍ、コンタクト層８を構成するｎ型アモ
ルファスシリコン膜を３０ｎｍ連続して成膜した後、ア
モルファスシリコン膜とｎ型アモルファスシリコン膜を
パターニングし、ゲート電極２上に半導体層７とコンタ
クト層８、および後工程において補助容量配線の共通配
線１３とソース配線１１が形成される領域にアモルファ
スシリコン層７ａとｎ型アモルファスシリコン層８ａを
形成する。次に透明導電膜であるＩＴＯを１００ｎｍ成
膜し、パターニングして画素電極９を形成する。次に補
助容量配線５上にコンタクトホール１４を形成する。次
に膜厚５００ｎｍのソース電極１０、ソース配線１１、
ドレイン電極１２および補助容量配線の共通配線１３を
形成する。このとき、補助容量配線５と補助容量配線の
共通配線１３がコンタクトホール１４を介して電気的に
接続される。以上の工程によりＴＦＴアレイ基板が形成
される。
【０００４】従来のＴＦＴアレイ基板では、ソース配線
１１および補助容量配線の共通引き出し配線１３の下層
には、アモルファスシリコン層７ａおよびｎ型アモルフ
ァスシリコン層８ａを形成することにより、ゲート配線
３および補助容量配線５とソース配線１１との層間ショ
ート、およびゲート配線３と補助容量配線の共通配線１
３との層間ショートを防止している。
１１および補助容量配線の共通引き出し配線１３の下層
には、アモルファスシリコン層７ａおよびｎ型アモルフ
ァスシリコン層８ａを形成することにより、ゲート配線
３および補助容量配線５とソース配線１１との層間ショ
ート、およびゲート配線３と補助容量配線の共通配線１
３との層間ショートを防止している。
【０００５】
【発明が解決しようとする課題】従来の液晶表示装置の
ＴＦＴアレイ基板は以上のように構成されているので、
ソース配線１１および補助容量配線の共通配線１３の下
層に形成されているアモルファスシリコン層７ａおよび
ｎ型アモルファスシリコン層８ａのパターンエッジに沿
って、ゲート配線３と補助容量配線５との間等、特に配
線間隔が小さい部分で静電気破壊が多発するなどの問題
があった。
ＴＦＴアレイ基板は以上のように構成されているので、
ソース配線１１および補助容量配線の共通配線１３の下
層に形成されているアモルファスシリコン層７ａおよび
ｎ型アモルファスシリコン層８ａのパターンエッジに沿
って、ゲート配線３と補助容量配線５との間等、特に配
線間隔が小さい部分で静電気破壊が多発するなどの問題
があった。
【０００６】この発明は、上記のような問題を解決する
ためになされたもので、ゲート配線と補助容量配線との
間等での静電気破壊の発生を防止できるＴＦＴアレイ基
板を形成することにより、信頼性の高い液晶表示装置を
高歩留りで提供することを目的とする。
ためになされたもので、ゲート配線と補助容量配線との
間等での静電気破壊の発生を防止できるＴＦＴアレイ基
板を形成することにより、信頼性の高い液晶表示装置を
高歩留りで提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明に係わるＴＦＴ
アレイ基板は、透明絶縁性基板と、前記透明絶縁性基板
上に制御電極を有して互いに略平行に形成された複数本
の制御電極配線と、前記透明絶縁性基板上に前記各制御
電極配線と略平行に形成された複数本の補助容量配線
と、前記制御電極、前記制御電極配線および前記補助容
量配線上に形成された絶縁膜と、前記制御電極上の前記
絶縁膜上に形成された第一の半導体層と、前記第一の半
導体層と共に半導体素子を構成する第一の電極および第
二の電極と、前記第一の電極に電気的に接続され前記制
御電極配線と前記補助容量配線とに前記絶縁膜を介して
交差する方向に形成された複数本の電極配線と、前記第
二の電極と電気的に接続された透明導電膜よりなる画素
電極と、前記電極配線と略平行に形成され前記絶縁膜に
形成されたコンタクトホールを介して前記各補助容量配
線に電圧を供給する共通配線と、前記絶縁膜上の前記共
通配線下に形成された第二の半導体層とを備えたＴＦＴ
アレイ基板であって、前記第二の半導体層は、隣接する
前記制御電極配線と補助容量配線との間で分離領域によ
り分離されていることを特徴とする。またこの発明に係
わる液晶表示装置は、請求項１記載のＴＦＴアレイ基板
と、前記ＴＦＴアレイ基板と共に液晶材料を挟持する対
向基板とを備えたことを特徴とする。
アレイ基板は、透明絶縁性基板と、前記透明絶縁性基板
上に制御電極を有して互いに略平行に形成された複数本
の制御電極配線と、前記透明絶縁性基板上に前記各制御
電極配線と略平行に形成された複数本の補助容量配線
と、前記制御電極、前記制御電極配線および前記補助容
量配線上に形成された絶縁膜と、前記制御電極上の前記
絶縁膜上に形成された第一の半導体層と、前記第一の半
導体層と共に半導体素子を構成する第一の電極および第
二の電極と、前記第一の電極に電気的に接続され前記制
御電極配線と前記補助容量配線とに前記絶縁膜を介して
交差する方向に形成された複数本の電極配線と、前記第
二の電極と電気的に接続された透明導電膜よりなる画素
電極と、前記電極配線と略平行に形成され前記絶縁膜に
形成されたコンタクトホールを介して前記各補助容量配
線に電圧を供給する共通配線と、前記絶縁膜上の前記共
通配線下に形成された第二の半導体層とを備えたＴＦＴ
アレイ基板であって、前記第二の半導体層は、隣接する
前記制御電極配線と補助容量配線との間で分離領域によ
り分離されていることを特徴とする。またこの発明に係
わる液晶表示装置は、請求項１記載のＴＦＴアレイ基板
と、前記ＴＦＴアレイ基板と共に液晶材料を挟持する対
向基板とを備えたことを特徴とする。
【０００８】さらにこの発明のＴＦＴアレイ基板の製造
方法は、透明絶縁性基板上に、制御電極を有する複数の
互いに略平行な制御電極配線と、該各制御電極配線と略
平行な複数の補助容量配線とを形成する工程と、前記制
御電極、前記制御電極配線および前記補助容量配線上に
絶縁膜を形成する工程と、前記絶縁膜上に半導体膜を形
成し、これをパターニングして前記制御電極上の第一の
半導体膜と、この第一の半導体膜と分離した第二の半導
体膜とを形成する工程と、前記絶縁膜と第二の半導体膜
にコンタクトホールを形成する工程と、前記制御電極配
線と前記補助容量配線とに前記絶縁膜を介して交差する
電極配線、この電極配線に接続され前記第一の半導体層
に接合する第一の電極、前記第一の半導体膜に接合し画
素電極に接続される第二の電極および前記第二の半導体
層および前記絶縁膜上に位置し前記コンタクトホールを
介して前記補助容量配線に接続された共通配線とを形成
する工程とを含むＴＦＴアレイ基板の製造方法であっ
て、前記絶縁膜上に半導体膜を形成してこの半導体膜を
パターニングする工程では、隣接する前記制御電極配線
と補助容量配線との間で、前記第二の半導体層が分離さ
れることを特徴とする。
方法は、透明絶縁性基板上に、制御電極を有する複数の
互いに略平行な制御電極配線と、該各制御電極配線と略
平行な複数の補助容量配線とを形成する工程と、前記制
御電極、前記制御電極配線および前記補助容量配線上に
絶縁膜を形成する工程と、前記絶縁膜上に半導体膜を形
成し、これをパターニングして前記制御電極上の第一の
半導体膜と、この第一の半導体膜と分離した第二の半導
体膜とを形成する工程と、前記絶縁膜と第二の半導体膜
にコンタクトホールを形成する工程と、前記制御電極配
線と前記補助容量配線とに前記絶縁膜を介して交差する
電極配線、この電極配線に接続され前記第一の半導体層
に接合する第一の電極、前記第一の半導体膜に接合し画
素電極に接続される第二の電極および前記第二の半導体
層および前記絶縁膜上に位置し前記コンタクトホールを
介して前記補助容量配線に接続された共通配線とを形成
する工程とを含むＴＦＴアレイ基板の製造方法であっ
て、前記絶縁膜上に半導体膜を形成してこの半導体膜を
パターニングする工程では、隣接する前記制御電極配線
と補助容量配線との間で、前記第二の半導体層が分離さ
れることを特徴とする。
【０００９】
実施の形態１．以下、この発明の一実施の形態であるＴ
ＦＴアレイ基板および液晶表示装置を図について説明す
る。図１は本発明の実施の形態１によるＴＦＴ型液晶表
示装置のＴＦＴ素子を搭載したＴＦＴアレイ基板の平面
図、図２は図１のＡ−Ａ線およびＢ−Ｂ線に沿った断面
図である。また、図３は図１のＣ−Ｃ線に沿った断面図
である。図において、１はガラス基板等の透明絶縁性基
板、３は透明絶縁性基板１上に形成された制御電極（本
実施の形態ではゲート電極）２を有する制御電極配線
（本実施の形態ではゲート配線）、５は透明絶縁性基板
１上に形成された補助容量電極４を有する補助容量配線
で、ゲート配線３と補助容量配線５は互いに平行に配置
されている。６はゲート電極２、ゲート配線３、補助容
量電極４および補助容量配線５を覆うように形成された
ゲート絶縁膜、７はゲート電極２上にゲート絶縁膜６を
介して形成されたアモルファスシリコン膜からなる半導
体層、８は半導体層７上に形成されたｎ型アモルファス
シリコン膜からなるコンタクト層で、コンタクト層８は
互いに間隔をおいて二つに分割されている。９はゲート
絶縁膜６上に形成されたＩＴＯ（Indium Tin Oxide）等
の透明導電膜からなる画素電極で、補助容量電極４と絶
縁膜（ゲート絶縁膜６）を介して対向することにより保
持容量を形成している。１０、１２は二つに分割された
コンタクト層８のそれぞれの上に形成された第一の電極
（本実施の形態ではソース電極）と第二の電極（本実施
の形態ではドレイン電極）で、ソース電極１０は第一の
電極配線（実施の形態ではソース配線）１１に接続さ
れ、ドレイン電極１２は画素電極９と電気的に接続され
ている。１３は補助容量配線の共通配線、１４は補助容
量配線５と補助容量配線の共通配線１３を電気的に接続
するためのコンタクトホールである。
ＦＴアレイ基板および液晶表示装置を図について説明す
る。図１は本発明の実施の形態１によるＴＦＴ型液晶表
示装置のＴＦＴ素子を搭載したＴＦＴアレイ基板の平面
図、図２は図１のＡ−Ａ線およびＢ−Ｂ線に沿った断面
図である。また、図３は図１のＣ−Ｃ線に沿った断面図
である。図において、１はガラス基板等の透明絶縁性基
板、３は透明絶縁性基板１上に形成された制御電極（本
実施の形態ではゲート電極）２を有する制御電極配線
（本実施の形態ではゲート配線）、５は透明絶縁性基板
１上に形成された補助容量電極４を有する補助容量配線
で、ゲート配線３と補助容量配線５は互いに平行に配置
されている。６はゲート電極２、ゲート配線３、補助容
量電極４および補助容量配線５を覆うように形成された
ゲート絶縁膜、７はゲート電極２上にゲート絶縁膜６を
介して形成されたアモルファスシリコン膜からなる半導
体層、８は半導体層７上に形成されたｎ型アモルファス
シリコン膜からなるコンタクト層で、コンタクト層８は
互いに間隔をおいて二つに分割されている。９はゲート
絶縁膜６上に形成されたＩＴＯ（Indium Tin Oxide）等
の透明導電膜からなる画素電極で、補助容量電極４と絶
縁膜（ゲート絶縁膜６）を介して対向することにより保
持容量を形成している。１０、１２は二つに分割された
コンタクト層８のそれぞれの上に形成された第一の電極
（本実施の形態ではソース電極）と第二の電極（本実施
の形態ではドレイン電極）で、ソース電極１０は第一の
電極配線（実施の形態ではソース配線）１１に接続さ
れ、ドレイン電極１２は画素電極９と電気的に接続され
ている。１３は補助容量配線の共通配線、１４は補助容
量配線５と補助容量配線の共通配線１３を電気的に接続
するためのコンタクトホールである。
【００１０】また、ソース配線１１と補助容量配線の共
通配線１３の下層には、アモルファスシリコン膜からな
る半導体層７およびｎ型アモルファスシリコン膜からな
るコンタクト層８のパターニングと同時に、アモルファ
スシリコン層７ａおよびｎ型アモルファスシリコン層８
ａが形成されている。なお、ゲート配線３と補助容量配
線５の間隔が小さい部分では、アモルファスシリコン層
７ａおよびｎ型アモルファスシリコン層８ａは、ゲート
配線３と補助容量配線５間で分離されている。
通配線１３の下層には、アモルファスシリコン膜からな
る半導体層７およびｎ型アモルファスシリコン膜からな
るコンタクト層８のパターニングと同時に、アモルファ
スシリコン層７ａおよびｎ型アモルファスシリコン層８
ａが形成されている。なお、ゲート配線３と補助容量配
線５の間隔が小さい部分では、アモルファスシリコン層
７ａおよびｎ型アモルファスシリコン層８ａは、ゲート
配線３と補助容量配線５間で分離されている。
【００１１】次に、製造方法を説明する。まず透明絶縁
性基板１上に膜厚４００ｎｍのゲート電極２、ゲート配
線３、補助容量電極４および補助容量配線５を同時に形
成する。次にプラズマＣＶＤ法によりゲート絶縁膜６を
４００ｎｍ、半導体層７を構成するアモルファスシリコ
ン膜を１２０ｎｍ、コンタクト層８を構成するｎ型アモ
ルファスシリコン膜を３０ｎｍ連続して成膜した後、ア
モルファスシリコン膜とｎ型アモルファスシリコン膜を
パターニングし、ゲート電極２上に半導体層７とコンタ
クト層８、および後工程において補助容量配線の共通配
線１３とソース配線１１が形成される領域にアモルファ
スシリコン層７ａとｎ型アモルファスシリコン層８ａを
形成する。なお、ゲート配線３と補助容量配線５の間隔
が小さい部分では、アモルファスシリコン層７ａおよび
ｎ型アモルファスシリコン層８ａを、ゲート配線３と補
助容量配線５間で分離して形成する。次に透明導電膜で
あるＩＴＯを１００ｎｍ成膜し、パターニングして画素
電極９を形成する。次に補助容量配線５上のゲート絶縁
膜６、アモルファスシリコン層７ａおよびｎ型アモルフ
ァスシリコン層８ａをエッチングしてコンタクトホール
１４を形成する。次に膜厚５００ｎｍのソース電極１
０、ソース配線１１、ドレイン電極１２および補助容量
配線の共通配線１３を形成する。このとき、補助容量配
線５と補助容量配線の共通配線１３がコンタクトホール
１４を介して電気的に接続される。以上の工程によりＴ
ＦＴアレイ基板を形成する。
性基板１上に膜厚４００ｎｍのゲート電極２、ゲート配
線３、補助容量電極４および補助容量配線５を同時に形
成する。次にプラズマＣＶＤ法によりゲート絶縁膜６を
４００ｎｍ、半導体層７を構成するアモルファスシリコ
ン膜を１２０ｎｍ、コンタクト層８を構成するｎ型アモ
ルファスシリコン膜を３０ｎｍ連続して成膜した後、ア
モルファスシリコン膜とｎ型アモルファスシリコン膜を
パターニングし、ゲート電極２上に半導体層７とコンタ
クト層８、および後工程において補助容量配線の共通配
線１３とソース配線１１が形成される領域にアモルファ
スシリコン層７ａとｎ型アモルファスシリコン層８ａを
形成する。なお、ゲート配線３と補助容量配線５の間隔
が小さい部分では、アモルファスシリコン層７ａおよび
ｎ型アモルファスシリコン層８ａを、ゲート配線３と補
助容量配線５間で分離して形成する。次に透明導電膜で
あるＩＴＯを１００ｎｍ成膜し、パターニングして画素
電極９を形成する。次に補助容量配線５上のゲート絶縁
膜６、アモルファスシリコン層７ａおよびｎ型アモルフ
ァスシリコン層８ａをエッチングしてコンタクトホール
１４を形成する。次に膜厚５００ｎｍのソース電極１
０、ソース配線１１、ドレイン電極１２および補助容量
配線の共通配線１３を形成する。このとき、補助容量配
線５と補助容量配線の共通配線１３がコンタクトホール
１４を介して電気的に接続される。以上の工程によりＴ
ＦＴアレイ基板を形成する。
【００１２】なお、本実施の形態では、ソース配線１１
と補助容量配線の共通配線１３の下層に形成されたアモ
ルファスシリコン層７ａおよびｎ型アモルファスシリコ
ン層８ａの分類領域は、静電気破壊が発生しやすいゲー
ト配線３と補助容量配線５の間隔が小さい部分にのみ設
けたが、配線間隔が大きい部分（図１において、補助容
量配線５と図中下側のゲート配線３の間）に分離領域を
設けてもよい。以上の工程により形成されたＴＦＴアレ
イ基板と、他の透明絶縁性基板上に対向電極等が形成さ
れた対向基板の表面に配向膜を形成後対向させ、この間
に液晶を注入してシール材で封入すると共に、対向する
ＴＦＴアレイ基板と対向基板の外側に偏光板を配置する
ことにより液晶表示素子を構成する。
と補助容量配線の共通配線１３の下層に形成されたアモ
ルファスシリコン層７ａおよびｎ型アモルファスシリコ
ン層８ａの分類領域は、静電気破壊が発生しやすいゲー
ト配線３と補助容量配線５の間隔が小さい部分にのみ設
けたが、配線間隔が大きい部分（図１において、補助容
量配線５と図中下側のゲート配線３の間）に分離領域を
設けてもよい。以上の工程により形成されたＴＦＴアレ
イ基板と、他の透明絶縁性基板上に対向電極等が形成さ
れた対向基板の表面に配向膜を形成後対向させ、この間
に液晶を注入してシール材で封入すると共に、対向する
ＴＦＴアレイ基板と対向基板の外側に偏光板を配置する
ことにより液晶表示素子を構成する。
【００１３】この発明によれば、ソース配線１１および
補助容量配線の共通配線１３の下層には、アモルファス
シリコン膜からなるアモルファスシリコン層７ａおよび
ｎ型アモルファスシリコン膜からなるｎ型アモルファス
シリコン層８ａが形成されているため、ゲート配線３お
よび補助容量配線５とソース配線１１との層間ショー
ト、およびゲート配線３と補助容量配線の共通配線１３
との層間ショートを防止できる）と共に、アモルファス
シリコン層７ａおよびｎ型アモルファスシリコン層８ａ
を平行に配置されているゲート配線３と補助容量配線５
の間で分離しているため、ソース配線１１および補助容
量配線の共通配線１３の下層に形成されているアモルフ
ァスシリコン層７ａおよびｎ型アモルファスシリコン層
８ａのパターンエッジに沿った、ゲート配線３と補助容
量配線５間の静電気破壊の発生を防止することができ
る。
補助容量配線の共通配線１３の下層には、アモルファス
シリコン膜からなるアモルファスシリコン層７ａおよび
ｎ型アモルファスシリコン膜からなるｎ型アモルファス
シリコン層８ａが形成されているため、ゲート配線３お
よび補助容量配線５とソース配線１１との層間ショー
ト、およびゲート配線３と補助容量配線の共通配線１３
との層間ショートを防止できる）と共に、アモルファス
シリコン層７ａおよびｎ型アモルファスシリコン層８ａ
を平行に配置されているゲート配線３と補助容量配線５
の間で分離しているため、ソース配線１１および補助容
量配線の共通配線１３の下層に形成されているアモルフ
ァスシリコン層７ａおよびｎ型アモルファスシリコン層
８ａのパターンエッジに沿った、ゲート配線３と補助容
量配線５間の静電気破壊の発生を防止することができ
る。
【００１４】実施の形態２．図４はこの発明の実施の形
態２を示すＴＦＴ型液晶表示装置のＴＦＴ素子を搭載し
たＴＦＴアレイ基板の平面図、図５（ａ）は図４のＤ−
Ｄ線に沿った断面図である、図５（ｂ）は図４のＧーＧ
線に沿った断面図である。図において、１５は補助容量
電極４上に形成された層間絶縁膜、１６は補助容量電極
とゲート配線３を電気的に接続するためのコンタクトホ
ールである。なお、図１と同一部分については同符号を
付し説明を省略する。本実施の形態のＴＦＴアレイ基板
では、実施の形態１における補助容量配線５および補助
容量配線の共通配線１３を有しない構造を採用してい
る。次に製造方法を説明する。
態２を示すＴＦＴ型液晶表示装置のＴＦＴ素子を搭載し
たＴＦＴアレイ基板の平面図、図５（ａ）は図４のＤ−
Ｄ線に沿った断面図である、図５（ｂ）は図４のＧーＧ
線に沿った断面図である。図において、１５は補助容量
電極４上に形成された層間絶縁膜、１６は補助容量電極
とゲート配線３を電気的に接続するためのコンタクトホ
ールである。なお、図１と同一部分については同符号を
付し説明を省略する。本実施の形態のＴＦＴアレイ基板
では、実施の形態１における補助容量配線５および補助
容量配線の共通配線１３を有しない構造を採用してい
る。次に製造方法を説明する。
【００１５】次に製造方法を説明する。まず、透明絶縁
性基板１上に補助容量電極４を形成する。次にプラズマ
ＣＶＤ法により層間絶縁膜１５を成膜する。次に補助容
量電極５上の層間絶縁膜１５にコンタクトホール１６を
形成する。次にゲート電極２を有するゲート配線３を形
成する。その後実施の形態１と同様の方法により、ゲー
ト絶縁膜６、半導体層７、コンタクト層８、および後工
程においてソース配線１１が形成される領域にアモルフ
ァスシリコン層７ａおよびｎ型アモルファスシリコン層
８ａを形成する。なお、アモルファスシリコン層７ａお
よびｎ型アモルファスシリコン層８ａには、隣接するゲ
ート配線３間に分離領域を設ける。次に透明導電膜であ
るＩＴＯを１００ｎｍ成膜し、パターニングして画素電
極９を形成する。次に膜厚５００ｎｍのソース電極１
０、ソース配線１１およびドレイン電極１２を形成す
る。以上の工程によりＴＦＴアレイ基板が形成される。
を設ける。
性基板１上に補助容量電極４を形成する。次にプラズマ
ＣＶＤ法により層間絶縁膜１５を成膜する。次に補助容
量電極５上の層間絶縁膜１５にコンタクトホール１６を
形成する。次にゲート電極２を有するゲート配線３を形
成する。その後実施の形態１と同様の方法により、ゲー
ト絶縁膜６、半導体層７、コンタクト層８、および後工
程においてソース配線１１が形成される領域にアモルフ
ァスシリコン層７ａおよびｎ型アモルファスシリコン層
８ａを形成する。なお、アモルファスシリコン層７ａお
よびｎ型アモルファスシリコン層８ａには、隣接するゲ
ート配線３間に分離領域を設ける。次に透明導電膜であ
るＩＴＯを１００ｎｍ成膜し、パターニングして画素電
極９を形成する。次に膜厚５００ｎｍのソース電極１
０、ソース配線１１およびドレイン電極１２を形成す
る。以上の工程によりＴＦＴアレイ基板が形成される。
を設ける。
【００１６】本実施の形態によれば、ソース配線１１の
下層には、アモルファスシリコン膜からなるアモルファ
スシリコン層７ａおよびｎ型アモルファスシリコン膜か
らなるｎ型アモルファスシリコン層８ａが形成されてい
るため、ゲート配線３とソース配線１１との層間ショー
トを防止できると共に、アモルファスシリコン層７ａお
よびｎ型アモルファスシリコン層８ａを、隣接するゲー
ト配線３間で分離して形成しているため、ソース配線１
１の下層に形成されているアモルファスシリコン層７ａ
およびｎ型アモルファスシリコン層８ａのパターンエッ
ジに沿った、隣接するゲート配線３間の静電気破壊の発
生を防止することができる。
下層には、アモルファスシリコン膜からなるアモルファ
スシリコン層７ａおよびｎ型アモルファスシリコン膜か
らなるｎ型アモルファスシリコン層８ａが形成されてい
るため、ゲート配線３とソース配線１１との層間ショー
トを防止できると共に、アモルファスシリコン層７ａお
よびｎ型アモルファスシリコン層８ａを、隣接するゲー
ト配線３間で分離して形成しているため、ソース配線１
１の下層に形成されているアモルファスシリコン層７ａ
およびｎ型アモルファスシリコン層８ａのパターンエッ
ジに沿った、隣接するゲート配線３間の静電気破壊の発
生を防止することができる。
【００１７】
【発明の効果】以上のように、この発明のＴＦＴアレイ
基板によれば、補助容量配線に電圧を供給する共通配線
の下層に第二の半導体層を形成することにより、制御電
極配線と電極配線との間の層間ショート、制御電極配線
と共通配線との間の層間ショートを防止することができ
ると共に、隣接する制御電極配線と補助容量配線の間で
第二の半導体膜を分離する分離領域を形成することによ
り、半導体膜のパターンエッジに沿った、制御電極配線
と補助容量配線間の静電気破壊の発生を防止することが
でき、また前記ＴＦＴアレイ基板を用いた液晶表示装置
によれば、信頼性の高い液晶表示装置を提供することが
できる。また、この発明のＴＦＴアレイ基板の製造方法
によれば、第一の半導体と第二の半導体層は、同じ半導
体層をパターニングして、同時に形成でき、また、第二
の半導体層の分離部分も同時に形成できるため、工程数
を増加させることなく、静電気破壊の発生を防止したＴ
ＦＴアレイ基板を形成することができる。
基板によれば、補助容量配線に電圧を供給する共通配線
の下層に第二の半導体層を形成することにより、制御電
極配線と電極配線との間の層間ショート、制御電極配線
と共通配線との間の層間ショートを防止することができ
ると共に、隣接する制御電極配線と補助容量配線の間で
第二の半導体膜を分離する分離領域を形成することによ
り、半導体膜のパターンエッジに沿った、制御電極配線
と補助容量配線間の静電気破壊の発生を防止することが
でき、また前記ＴＦＴアレイ基板を用いた液晶表示装置
によれば、信頼性の高い液晶表示装置を提供することが
できる。また、この発明のＴＦＴアレイ基板の製造方法
によれば、第一の半導体と第二の半導体層は、同じ半導
体層をパターニングして、同時に形成でき、また、第二
の半導体層の分離部分も同時に形成できるため、工程数
を増加させることなく、静電気破壊の発生を防止したＴ
ＦＴアレイ基板を形成することができる。
【図１】 この発明の実施の形態１による液晶表示装置
のＴＦＴアレイ基板を示す平面図である。
のＴＦＴアレイ基板を示す平面図である。
【図２】 この発明の実施の形態１による液晶表示装置
のＴＦＴアレイ基板を示す断面図である。
のＴＦＴアレイ基板を示す断面図である。
【図３】 この発明の実施の形態１による液晶表示装置
のＴＦＴアレイ基板を示す断面図である。
のＴＦＴアレイ基板を示す断面図である。
【図４】 この発明の実施の形態２による液晶表示装置
のＴＦＴアレイ基板を示す平面図である。
のＴＦＴアレイ基板を示す平面図である。
【図５】 この発明の実施の形態２による液晶表示装置
のＴＦＴアレイ基板を示す断面図である。
のＴＦＴアレイ基板を示す断面図である。
【図６】 従来のこの種液晶表示装置のＴＦＴアレイ基
板を示す平面図である。
板を示す平面図である。
【図７】 従来の液晶表示装置のＴＦＴアレイ基板を示
す断面図である。
す断面図である。
【符号の説明】 １ 透明絶縁性基板、２ ゲート電極、３ ゲート配
線、４ 補助容量電極、５ 補助容量配線、６ ゲート
絶縁膜、７ 半導体層、７ａ アモルファスシリコン
層、８ コンタクト層、８ａ ｎ型アモルファスシリコ
ン層、９ 画素電極、１０ ソース電極、１１ ソース
配線、１２ ドレイン電極、１３ 補助容量配線の共通
配線、１４ コンタクトホール。
線、４ 補助容量電極、５ 補助容量配線、６ ゲート
絶縁膜、７ 半導体層、７ａ アモルファスシリコン
層、８ コンタクト層、８ａ ｎ型アモルファスシリコ
ン層、９ 画素電極、１０ ソース電極、１１ ソース
配線、１２ ドレイン電極、１３ 補助容量配線の共通
配線、１４ コンタクトホール。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−101543（ＪＰ，Ａ) 特開 平９−96837（ＪＰ，Ａ) 特開 平４−326329（ＪＰ，Ａ) 特開 平７−325314（ＪＰ，Ａ) 特開 平４−195024（ＪＰ，Ａ) 特開 平５−27260（ＪＰ，Ａ) 特開 平５−265035（ＪＰ，Ａ) 特開 平４−318522（ＪＰ，Ａ) 特開 昭62−204568（ＪＰ，Ａ) 特開 昭62−32651（ＪＰ，Ａ) 特開 昭62−232619（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/136 G02F 1/1343
Claims (3)
- 【請求項１】 透明絶縁性基板と、前記 透明絶縁性基板上に制御電極を有して互いに略平行
に形成された複数本の制御電極配線と、前記透明絶縁性基板上に前記各制御電極配線と略平行に
形成された複数本の補助容量配線と、 前 記制御電極、前記制御電極配線および前記補助容量配
線上に形成された絶縁膜と、前記制御電極上の 前記絶縁膜上に形成された第一の半導
体層と、前記第一の 半導体層と共に半導体素子を構成する第一の
電極および第二の電極と、前 記第一の電極に電気的に接続され前記制御電極配線と
前記補助容量配線とに前記絶縁膜を介して交差する方向
に形成された複数本の電極配線と、前 記第二の電極と電気的に接続された透明導電膜よりな
る画素電極と、前記電極配線と略平行に形成され前記絶縁膜に形成され
たコンタクトホールを介して前記各補助容量配線に電圧
を供給する共通配線と、 前記絶縁膜上の前記共通配線下に形成された第二の半導
体層とを備えたＴＦＴアレイ基板であって、 前記第二の 半導体層は、隣接する前記制御電極配線と補
助容量配線との間で分離されていることを特徴とするＴ
ＦＴアレイ基板。 - 【請求項２】 請求項１記載のＴＦＴアレイ基板と、 前記ＴＦＴアレイ基板と共に液晶材料を挟持する対向基
板とを備えた ことを特徴とする液晶表示装置。 - 【請求項３】 透明絶縁性基板上に、制御電極を有する
複数の互いに略平行な制御電極配線と、該各制御電極配
線と略平行な複数の補助容量配線とを形成する工程と、 前記制御電極、前記制御電極配線および前記補助容量配
線上に絶縁膜を形成する工程と、 前記絶縁膜上に半導体膜を形成し、これをパターニング
して前記制御電極上の第 一の半導体膜と、この第一の半
導体膜と分離した第二の半導体膜とを形成する工程と、 前記絶縁膜と第二の半導体膜にコンタクトホールを形成
する工程と、 前記制御電極配線と前記補助容量配線とに前記絶縁膜を
介して交差する電極配線と、この電極配線に接続され前
記第一の半導体層に接合する第一の電極と、前記第一の
半導体膜に接合し画素電極に接続される第二の電極と、
前記第二の半導体層および前記絶縁膜上に位置し前記コ
ンタクトホールを介して前記補助容量配線に接続された
共通配線とを形成する工程とを含むＴＦＴアレイ基板の
製造方法であって、 前記絶縁膜上に半導体膜を形成してこの半導体膜をパタ
ーニングする工程では、 隣接する前記制御電極配線と補
助容量配線との間で、前記第二の半導体層が分離される
ことを特徴とするＴＦＴアレイ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26045797A JP3279969B2 (ja) | 1997-09-25 | 1997-09-25 | Ｔｆｔアレイ基板およびその製造方法並びに液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26045797A JP3279969B2 (ja) | 1997-09-25 | 1997-09-25 | Ｔｆｔアレイ基板およびその製造方法並びに液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1195260A JPH1195260A (ja) | 1999-04-09 |
| JP3279969B2 true JP3279969B2 (ja) | 2002-04-30 |
Family
ID=17348220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26045797A Expired - Fee Related JP3279969B2 (ja) | 1997-09-25 | 1997-09-25 | Ｔｆｔアレイ基板およびその製造方法並びに液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3279969B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5306784B2 (ja) | 2008-11-18 | 2013-10-02 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP5662114B2 (ja) * | 2010-11-17 | 2015-01-28 | 株式会社ジャパンディスプレイ | 表示装置 |
-
1997
- 1997-09-25 JP JP26045797A patent/JP3279969B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1195260A (ja) | 1999-04-09 |
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