JPH03129325A - 薄膜集積回路の製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶デイスプレィや密着型イメージセンサ等
に適用される薄膜集積回路、即ち多数の駆動用薄膜トラ
ンジスタを有してなる薄膜集積回路の製法に関する。

〔発明の概要〕

本発明は、液晶デイスプレィ、密着型イメージセンサ等
に適用される薄膜集積回路の製法において、ウェハ上の
隣り合うチップ間で各相対する電極取出しパッドを互に
第１導体を介して夫々接続すると共に、チップ間の各電
極取出しパッドが共通接続されるように各隣り合う第１
導体間をスクライブラインと交叉する第２導体を介して
接続し、スクライブ工程で各第１導体及び第２導体を１
本のスクライブ線で同時に切り離すことにより、製造工
程中での電極間に電位差が生ずるを阻止し、薄膜トラン
ジスタの静電破壊を防止するようにしたものである。

〔従来の技術〕

アクティブマトリックス型液晶デイスプレィや密着型イ
メージセンサ等における駆動用薄膜トランジスタは、絶
縁基板上に作成されるのが普通である。

第４図は液晶デイスプレィを構成する一方の基板、即ち
絶縁基板上に薄膜トランジスタ、絵素に対応した透明表
示電極等を形成してなる薄膜集積回路を示す。同図にお
いて、（１）は透明ガラス基板、（２）はマトリックス
配列された絵素（液晶セル）を構成する例えば■ＴＯ膜
からなる透明表示電極であり基板（１）の内面上に眉間
絶縁膜であるＳｉｎ、膜（３）を介して形成される。（
４）は絵素を駆動するためのスイッチング用の薄膜トラ
ンジスタで各透明表示電極（２）に対応して設けられる
。マトリックス配列された表示電極（２）の各行内には
各絵素の行を選択する選択線（５）が配され、この選択
線（５）が各薄膜トランジスタ（４）のｎ゛ソース領域
６Ｓ）に接続される。

また、透明表示電極（２）の各列間には画像信号を供給
するための信号線（図示せず）が配され、この信号線が
薄膜トランジスタ（４）のゲート電極（９）に接続され
る。透明表示電極（２）は薄膜トランジスタ（４）のｎ
ｏ　ドレイン領域（６Ｄ）に接続される。（８）はゲー
ト絶縁膜である。なお、選択線（５）は例えばＡＩ膜に
て形成され、ゲート電極（９）及び信号線は例えば多結
晶シリコン膜により一体的に形成される。このような薄
膜集積回路（７）においては、同時に周辺回路が形成さ
れ、チップとして切出された基板の例えば片側の片に電
極取出しパッドが導出される。

その後、図示さぜるも、このようにして形成された薄膜
集積回路（７）に対向し７て内面に透明の共通電極を形
成した他方の透明ガラス基板を配し、その間に液晶層を
封入してアクティブマトリックス型液晶パネルが構成さ
れる。

第５図は密着型イメージセンサを構成する薄膜集積回路
を示す。この薄膜集積回路は、透明絶縁基板（１１）上
にアモルファスシリコンによる複数の光センサ部（１２
）と各対応する光センサ部（１２）の駆動用の薄膜トラ
ンジスタ（１３）を紙面と直交する方向にライン状に配
列形成して成る。薄膜トランジスタ（１３）はｎ＋ソー
ス領域（１４Ｓ）　、ｎ”　　ドレイン領域（１４０）
　、ゲート絶縁膜（１５）及び例えば多結晶シリコンか
らなるゲート電極（１６）を有してなり、ソース領域（
１４Ｓ）に例えばＭによるソース電極（１７）が形成さ
れ、ドレイン領域（１４０）に光センサ部（１２）に延
長する例えばＩＴＯ膜からなる透明電極（１８）が接続
される。光センサ部（１２）は透明電極（１８）上にア
モルファスシリコン（ａ−５ｉ）からなるｉ層（２１）
及びＰ゛層（２２）を被着形成して構成され、Ｐ゛層（
２２）に例えばＣｒよりなる電極（２３）が接続される
。（１９）は５ｉ０２等による眉間絶縁膜である。

この薄膜集積回路（２４）においても、周辺回路が形成
され、チップとして切出された基板の例えば片側の辺に
電極取出しパッドが導出される。

ところで、上述した、薄膜集積回路（７）、（２４）等
においては、薄膜トランジスタ作成工程中に静電気が発
生する工程や、イオン注入、プラズマ工程等のような、
イオンが基板上に滞留する工程等があり、薄膜トランジ
スタの静電破壊が非常に発生し易い。薄膜トランジスタ
における静電破壊は、ゲート絶縁膜、配線間絶縁膜に生
じる。つまり、電極間に大きな電位差が生じるために破
壊する。

そこで、電極間に電位差が生じないように電極間を金属
等で短絡する方法が考えられている。電極間を短絡させ
ると、内部の回路が動作しなくなるので最終的には切り
離す必要がある。例えばウェハからチップを切り出すス
クライブ工程で行うのが簡単である。電極間を短絡する
方法としてはスクライブ時に切り離せるように例えば第
３図に示すようにウェハ（２６）上において隣り合うチ
ップ（２７，）（２７□）間の相対する電極間即ち電極
取出しバンド（２８）間を互に導体（２９）により短絡
する方法が行われていた。（３０）はスクライブライン
を示す。

〔発明が解決しようとする課題〕

上述した第３図に示す方法においては、帯電した電荷が
分散されて１つの薄膜トランジスタに対する影響を少な
くできるので静電破壊の低減策となる。しかし乍ら、各
チップ（２７υ（２７□）内での電極間が短絡されてい
ないので、完全な静電破壊防止にはならない。もし、チ
ップ内の電極間をも短絡すべく各導体（２９）をスクラ
イブライン（３０）に沿って短絡すると、その短絡線を
挟んでスフライフ線が２本必要となり、スクライブ工程
が難しくなる。

本発明は、上述の点に鑑み、隣り合うチップ間での電極
間短絡及びチップ内での電極間短絡を行って製造中の薄
膜トランジスタに対する静電破壊を防止すると共に、１
本のスクライブ線で各短絡線を同時に切り離して製造を
容易にした薄膜集積回路の製法を提供するものである。

〔課題を解決するための手段〕

本発明による薄膜集積回路の製法は、ウェハ（３１）上
の隣り合うチップ（３２υ、（３２□）間で各相対する
電極取出しパッド（３４）を互に第１導体（３５）を介
して夫々接続し、且つチップ（３２）内の各電極取出し
パッド（３４）が共通接続されるように各隣り合う第１
導体（３５）間をスクライブライン（３７）と交叉する
第２導体（３６）を介して夫々接続し、スクライブ工程
で第１導体（３５）及び第２導体（３６）を同時に切り
離すようになす。

〔作用〕

上述の本発明製法においては、隣り合うチップ（３２１
）、　（３２□）間で各相対する電極取出しパッド（３
４）が互に第１導体（３５）を介して接続されると共に
、各チップ（３２υ及び（３２□）内の各電極取出しパ
ッド（３４）が第２導体（３６）を介して接続されるこ
とにより、チップ（３２，）及び（３２□）間及び各チ
ップ（３２）内での電極間の電位差がなくなり、薄膜ト
ランジスタの静電破壊が防止される。そして、第２導体
（３６）はスクライブライン（３７）を交叉するように
して各隣り合う第１導体（３５）間に接続されるので、
スクライブ工程では１本のスクライブ線で第１導体（３
５）及び第２導体（３６）の夫々を同時に切り離すこと
ができ、スクライブ工程が簡単化される。

〔実施例〕

以下、図面を参照して本発明による薄膜集積回路の製法
の実施例を説明する。

第１図は本発明の一例を示すもので、同図中、（３１）
は絶縁基板によるウェハを示し、このウェハ（３１）の
爾後各チップ（３２）　（（３２，）、　（３２□）、
・・・・〕となる領域に夫々薄膜トランジスタを有する
薄膜集積回路部、例えば第４図に示すアクティブマトリ
ックス型液晶デイスプレィ用の薄膜集積回路部、或は第
５図の密着型イメージセンサ用の薄膜集積回路部を形成
し、各チップ（３２）の辺に各配線（３３）を導出し、
配線（３３）の端部に電極取出しパッド（３４）を形成
する。本例では片側の辺に各配線（３３）をまとめて導
出しており、従って隣り合うチップ（３２，）　と（３
２ｇ）とではパターンが逆向きとなり、パッド（３４）
が互に向き合うように形成される。

しかして本例においては、この電極（３３）及び電極取
出しバンド（３４）の形成と同時に、隣り合うチップ（
３２，）（３２□）間で各相対する電極取出しパッド（
３４）同士を互に接続する第１導体（３５）と、各チッ
プ（３２）内の各電極取出しバンド（３４）が共通接続
されるように各隣り合う第１導体（３５）内をスクライ
ブライン（３７）と交叉して接続する第２導体（３６）
とを形成する（第１図Ａ参照）。

その後、スクライブ工程で、１本のスクライブライン（
３７）に沿ってウェハ（３１）を切断し、第１図Ｂに示
すように夫々薄膜集積回路チップ（３２）１’（３２，
）、　（３２□）、・・・・）を得る。

かかる薄膜集積回路の製法によれば、配線（３３）及び
電極取出しパッド（３４）を形成するときに、同時に形
成した第１導体（３５）によって隣り合うチップ（３２
，）及び（３２□）間の各相対する電極取出しパッド（
３４）を互に接続し、また同時に形成した第２導体（３
６）によって各チップ（３２）内の電極取出しパッド（
３４）間を接続することにより、チップ（３２＋）及び
（３２，）間及び各チップ（３２）内での電極間の電位
差が生じなくなり、半導体プロセス中での薄膜トランジ
スタの静電破壊を防止することができる。

また、第２導体（３６）がスクライブライン（３７）を
交叉するように隣り合う第１導体（３５）内を接続する
ので、スクライブ工程において、１本のスクライブ線で
第１導体（３５）及び第２導体（３６）の夫々の切断が
可能となり、即ちチップ（３２υ、り３２□）間及び各
チップ（３２）内での電極取出しバッド相互間の切り離
しが行え、スクライブ工程を容易にすることができる。

しかも、この第１導体（３５）及び第２導体（３６）は
配ｙＡ（３３）及びパッド（３４）の形成と同時に行え
、且つスクライブ工程も従来と同じでよいので工程を追
加することなく目的を達成できる。

第２図は本発明の他の実施例を示すもので、第１図と対
応する部分は同一符号を付して重複説明を省略する。本
例゛においては、第２図Ａに示すように隣り合うチップ
（３２，）及び（３２□）間の相対する電極取出しバン
ド（３４）を接続する第１導体（３５）及び各チップ（
３２）内の電極取出しパッド（３４）間を共通接続する
第２導体（３６）の形成に加えて、各チップ（３２）内
において隣り合う電極取出しパッド（３４）間、即ち第
１導体（３５）間を高抵抗半導体膜（３８）で抵抗接続
する。この高抵抗半導体膜（３８）は薄膜トランジスタ
作成時のソース・ドレイン領域と同し物質により同時に
形成することができる。

その後、スクライブ工程でスクライブライン（３７）に
沿ってウェハを切断し、第２図Ｂに示すように夫々薄膜
集積回路チップ（３２）　（（３２，）、（３２□）。

・・・・〕を得る。

かかる製法によれば、第１導体（３５）及び第２導体（
３６）に加えて高抵抗半導体膜（３８）によってもチッ
プ（３２）内の各電極取出しパッド間が短絡されるので
、チップ（３２１）及び（３２□）間及び各チップ（３
２）内での各電極間の電位差をなくすことができる。そ
して、スクライブ後も、高抵抗半導体膜（３８）によっ
てチップ（３２）内で電極取出しパッド（３４）間が抵
抗接続されるが、高抵抗であるので、チップ内回路の動
作には影響を与えない。この高抵抗半導体膜（３８）は
静電気対策用であるので、１０ＭΩ位の抵抗でよい。さ
らに、本例においては、スクライブ後も高抵抗半導体膜
（３８）で電極取出しパッド（３４）間が抵抗接続され
ているので、スクライブ後の製造・組立工程中での薄膜
トランジスタの静電破壊をも防止することができる。

なお、上側では各チップ（３２）における電極取出しパ
ッド（３４）を片側の辺にまとめて導出した場合である
が、電極取出しパッド（３４）を両側の辺に夫々分割し
て導出するような場合、それ以外の辺にも導出するよう
な場合等においても、本発明は適用できるものである。

〔発明の効果〕

本発明の薄膜集積回路の製法によれば、ウェハ上の隣り
合うチップ間で各相対する電極取出しバンドを互に第１
導体を介して夫々接続し、且つチップ内の各電極取出し
パッドが共通接続されるように、各隣り合う第１導体間
をスクライブラインを交叉する第２導体を介して夫々接
続するので、製造工程中におけるチップ間及びチップ内
における電極間の電位差の発生を阻止することができ、
薄膜トランジスタの静電破壊を防止することができる。

また、スクライブ工程では１本のスクライブ線によって
チップ間の第１導体の切り離しとチップ内のパッド間の
第２導体の切り離しが同時に行えるので、スクライブ工
程を容易にすることができる。従って、信鯨性の高い薄
膜集積回路を高歩留りをもって製造することができるも
のであり、例えばアクティブマトリックス型液晶デイス
プレィや、密着型イメージセンサ等の薄膜集積回路の製
造に適用して好適ならしめるものである。

【図面の簡単な説明】

第１図Ａ及びＢは本発明による薄膜集積回路の製法の一
例を示す工程図、第２図Ａ及びＢは本発明による薄膜集
積回路の製法の他の例を示す工程図、第３図は従来例の
要部の平面図、第４図はアクティブマトリックス型液晶
デイスプレィを構成する薄膜集積回路の断面図、第５図
は密着型イメージセンサを構成する薄膜集積回路の断面
図である。 （３Ｉ）はウェハ、（３２）　（（３２，）　（３２□
）Ｊはチップ、（３３）は配線、（３４）は電極取出し
パッド、（３５）は第１導体、（３６）は第２導体、（
３８）は高抵抗半導体膜である。

Claims (1)

1. 【特許請求の範囲】 　ウェハ上の隣り合うチップ間で各相対する電極取出し
   パッドを互に第１導体を介して夫々接続し、且つ上記チ
   ップ内の各電極取出しパッドが共通接続されるように、
   上記各隣り合う第１導体間をスクライブラインと交叉す
   る第２導体を介して夫々接続し、 スクライブ工程で上記第１導体及び第２導体を同時に切
   り離すことを特徴とする薄膜集積回路の製法。