JP3277990B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、水素化シルセスキオキサン（Hydrog
en Silsesquioxance、以後、一部を除いてＨＳＱと略
す）を層間材料として用いかつ多層配線層を有する半導
体装置の製造方法に関する。
【０００２】
【従来の技術】多層配線層を有する半導体装置は、近年
の微細化に伴って、配線ピッチが小さくなってきてい
る。配線ピッチが小さくなると、隣接する配線間の距離
が小さくなり、配線容量と呼ばれる隣接する配線間の容
量が上昇するので、動作速度の低下や、消費電力の増大
を生じる。これに対し、層間絶縁膜として、従来から用
いられてきたシリコン酸化膜に代わって、低い比誘電率
を有する膜（低比誘電率膜）を使用することが提案され
ている。低比誘電率膜を用いれば、配線ピッチが小さい
半導体装置であっても、小さい配線容量を実現できる。
【０００３】既に、様々な材料の低比誘電率膜が研究お
よび開発されている。ＨＳＱは、１４００℃以上の温度
に対して耐熱性を有するなどの理由から、最も有望な低
比誘電率膜の材料の一つである。
【０００４】ＨＳＱを層間絶縁膜として用いた従来の半
導体装置の製造方法は、例えば、Ｔ．Ｚｏｅｓ，Ｂ．Ａ
ｈｌｂｕｒｎ，Ｋ．Ｅｒｚ，ａｎｄＭ．Ｍａｒｓｄｅ
ｎ，“Ｐｌａｎａｒｉｚａｔｉｏｎ Ｐｅｒｆｏｒｍａ
ｎｃｅ ｏｆ Ｆｌｏｗａｂｌｅ Ｏｘｉｄｅ ｉｎ
ｔｈｅ Ｓｕｂ−０．５ μｍ Ｒｅｇｉｍｅ”，Ｃｏ
ｎｆｅｒｅｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ ＵＬＳＩ
ＸＩ １９９６ Ｍａｔｅｒｉａｌｓ Ｒｅｓｅａｒ
ｃｈ Ｓｏｃｉｅｔｙ ｐ．１２１−１２５ （１９９
６）に記載されている。
【０００５】以下、この文献に記載された方法に同様な
従来の半導体装置の製造方法を、図７（ａ）および
（ｂ）ならびに図８（ａ）および（ｂ）を参照して説明
する。
【０００６】図７（ａ）を参照して、約０．８μｍの膜
厚のＢＰＳＧ（Boro-Phospho-Sillcate Glass ）からな
る第１の層間絶縁膜１上に、下から順に、約３０ｎｍの
膜厚のチタンおよび約１００ｎｍの膜厚の窒化チタンか
らなる第１の高融点金属２、約０．５μｍの膜厚のＡｌ
Ｃｕからなる第１のアルミニウム３、ならびにフォト・
リソグラフィー工程における反射防止膜である膜厚約５
０ｎｍの第１の窒化チタン４をスパッタ法により形成す
る。次に、フォト・リソグラフィー工程および反応性イ
オンエッチングによりパターニングを行い、第１の高融
点金属２、第１のアルミニウム３、および第１の窒素化
チタン４からなる第１の配線層を形成する。この後、約
５０ｎｍの膜厚の第１のプラズマ酸化膜５をプラズマＣ
ＶＤ法により形成する。さらに、ＨＳＱを含む層間絶縁
膜（以後、一部を除いて、単にＨＳＱと記す）であるＨ
ＳＱ６を、第１の配線層上における膜厚が約０．４μｍ
になるように塗布およびベークして形成する。さらに、
その上に膜厚約１．４μｍの第２のプラズマ酸化膜７を
プラズマＣＶＤ法により形成する。化学的および機械的
研磨の少くとも一方を行い、ＨＳＱ６および第２のプラ
ズマ酸化膜７の第１の配線層上での膜厚の合計を約０．
８μｍにする。
【０００７】次に、図７（ｂ）に示すように、第１のヴ
ィア・ホール８をフォト・リソグラフイー工程および反
応性イオンエッチングにより開口する。そして、第１の
ヴィア・ホール８内に、下から順に、約３０ｎｍの膜厚
のチタンおよび約１００ｎｍの膜厚の窒化チタンからな
る第２の高融点金属９をスパッタ法により形成し、さら
に、ＷＦ6 等を原料ガスとして用いたＣＶＤ法によりタ
ングステン１０を約０．５μｍ成長した後にエッチング
バックによりヴィア・ホール８内のみに残す。次に、全
体に、膜厚約０．５μｍの第２のアルミニウム１１およ
び膜厚約５０ｎｍの第２の窒化チタン１２をスパッタ法
により形成する。さらに、フォト・リソグラフイー工程
および反応性イオンエッチングによりパターニングする
ことにより、第２の高融点金属９、第２のアルミニウム
１１、および第２の窒化チタン１２からなる第２の配線
層を形成する。
【０００８】次に、図８（ａ）に示すように、約５０ｎ
ｍの膜厚の第３のプラズマ酸化膜１４を、例えばＳｉＨ
4 とＭｎの混合ガスを用いたプラズマＣＶＤ法により形
成する。この後、ＨＳＱ１５を第２の配線層上にて膜厚
約０．４μｍとなるように塗布およびベークして形成す
る。さらに、その上に膜厚約１．４μｍの第４のプラズ
マ酸化膜１６をプラズマＣＶＤ法により形成する。そし
て、化学的および機械的研磨の少くとも一方により第２
の配線層上にてＨＳＱ１５および第４のプラズマ酸化膜
１６の膜厚の合計が約０．８μｍになるようにする。次
に、第２のヴィア・ホール１７をフォト・リソグラフイ
ー工程および反応性イオンエッチングにより開口する。
そして、第２のヴィア・ホール１７内に、下から順に、
約３０ｎｍの膜厚のチタンおよび約１００ｎｍの膜厚の
窒化チタンからなる第３の高融点金属１８をスパッタ法
により形成し、さらに、タングステンをＷＦ6 等を原料
ガスとして用いたＣＶＤ法により約０．５μｍ成長した
後にエッチングバックによりヴィア・ホール１７内のみ
に残す。次に、全体に、膜厚約０．５μｍの第３のアル
ミニウム１９および膜厚約５０ｎｍの第３の窒化チタン
２０をスパッタ法により形成する。そして、フォト・リ
ソグラフィー工程および反応性イオンエッチングにより
パターニングすることにより、第３の高融点金属１８、
第３のアルミニウム１９、および第３の窒化チタン２０
からなる第３の配線層を形成する。
【０００９】次に、図８（ｂ）に示すように、膜厚約
０．８μｍのプラズマ酸化膜および膜厚約０．３μｍの
プラズマＳｉＯＮからなるカバー膜２２を形成する。
【００１０】
【発明が解決しようとする課題】ＨＳＱは有望な低比誘
電率膜の材料であるけれども、上述した従来の半導体装
置の製造方法の過程にて、ＨＳＱの比誘電率が上昇する
という現状にある。
【００１１】詳しくは、上記方法中に含まれる加熱工程
に因り、ＨＳＱ中の水素が熱拡散し、ＨＳＱ中のＳｉ−
Ｈ結合の幾つかが破壊され、例えばＳｉ−ＯＨ結合等に
変わってしまう。このため、ＨＳＱ中のＳｉ−Ｈ結合の
数が減少し、ＨＳＱの比誘電率が上昇する。
【００１２】本発明の課題は、配線ピッチが小さくても
配線容量が小さい半導体装置を製造できる半導体装置の
製造方法を提供することである。
【００１３】
【課題を解決するための手段】本発明によれば、水素化
シルセスキオキサンを含む層間絶縁膜を介して積層され
た複数の配線層を有する半導体装置の製造方法におい
て、前記層間絶縁膜上に前記配線層を形成した後に、そ
の半導体装置に水素イオンを注入する工程と、その半導
体装置をアニールする工程とを有することを特徴とする
半導体装置の製造方法が得られる。
【００１４】本発明によればまた、水素化シルセスキオ
キサンを含む層間絶縁膜を介して積層された第１および
第２の配線層を有する半導体装置の製造方法において、
前記第１の配線層を形成する工程と、その半導体装置上
に前記層間絶縁膜を形成する工程と、前記層間絶縁膜に
選択的にヴィア・ホールを開口する工程と、その半導体
装置上に前記第２の配線層を形成する工程と、その半導
体装置に水素イオンをイオン注入する工程と、その半導
体装置をアニールする工程とを有することを特徴とする
半導体装置の製造方法が得られる。
【００１５】本発明によればさらに、積層された第１層
乃至第ｎ層（ｎは２以上の自然数）の配線層と、重なり
合う配線層の少くとも１つの層間に形成された水素化シ
ルセスキオキサンを含む層間絶縁膜とを有する半導体装
置の製造方法において、第ｎ層の配線層を積層およびパ
ターニングした後に、その半導体装置に水素イオンをイ
オン注入する工程と、その半導体装置をアニールする工
程とを有することを特徴とする半導体装置の製造方法が
得られる。
【００１６】本発明によればまた、前記層間絶縁膜を形
成する工程は、その下層の配線層を含む表面に第１の無
機絶縁膜を形成するステップと、その半導体装置上に水
素化シルセスキオキサンを塗布して該半導体装置をベー
クするステップと、その半導体装置上に第２の無機絶縁
膜を形成するステップと、その半導体装置上に化学的研
磨および機械的研磨の少くとも一方を施すステップとを
含む前記半導体装置の製造方法が得られる。
【００１７】本発明によればさらに、アニールする前記
工程は、水素を含む雰囲気中で行う前記半導体装置の製
造方法が得られる。
【００１８】本発明によれば、前記水素イオンをイオン
注入する工程では、イオン注入するべき半導体装置での
前記層間絶縁膜の膜数に応じて、イオン注入のエネルギ
およびドーズ量を加減する前記半導体装置の製造方法が
得られる。
【００１９】本発明によれば、前記水素イオンをイオン
注入する工程では、イオン注入するべき半導体装置の表
面から前記層間絶縁膜までの距離に応じて、イオン注入
のエネルギを加減する前記半導体装置の製造方法が得ら
れる。
【００２０】
【作用】本発明による半導体装置の製造方法は、ＨＳＱ
を含む層間絶縁膜を形成する工程と、この後に配線層を
形成する工程との後に、水素イオンをイオン注入する工
程と、アニールする工程とを有している。
【００２１】これにより、加熱工程によりＳｉ−Ｈ結合
の幾つかが破壊されてＳｉ−Ｈ結合の数が減少したＨＳ
Ｑに対して水素が補充され、破壊されたＳｉ−Ｈ結合が
再構築され、Ｓｉ−Ｈ結合の数が再び上昇する。これに
より、ＨＳＱの比誘電率が再び下がり、配線容量が低減
され、ひいては速い動作速度と低い消費電力が実現され
る。
【００２２】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態による半導体装置の製造方法を説明する。
【００２３】［実施の形態１］図１（ａ）および
（ｂ）、図２（ａ）および（ｂ）、ならびに図３（ａ）
および（ｂ）は、本発明の実施の形態１による半導体装
置の製造方法を示す図である。尚、これら図面におい
て、従来例と同一部または同様部には、図７および図８
と同符号を付している。
【００２４】図１（ａ）を参照して、約０．８μｍの膜
厚のＢＰＳＧからなる第１の層間絶縁膜１上に、下から
順に、約３０ｎｍの膜厚のチタンおよび約１００ｎｍの
膜厚の窒化チタンからなる第１の高融点金属２、約０．
５μｍの膜厚のＡｌＣｕからなる第１のアルミニウム
３、ならびにフォト・リソグラフイー工程における反射
防止膜である膜厚約５０ｎｍの第１の窒化チタン４をス
パッタ法により形成する。次に、フォト・リソグラフィ
ー工程および反応性イオンエッチングによりパターニン
グを行い、第１の高融点金属２、第１のアルミニウム
３、および第１の窒素化チタン４からなる第１の配線層
を形成する。この後、約５０ｎｍの膜厚の第１のプラズ
マ酸化膜５を、プラズマＣＶＤ法により形成する。さら
に、第１の配線層上における膜厚が約０．４μｍになる
ようにＨＳＱ６を塗布およびベークして形成する。さら
に、その上に膜厚約１．４μｍの第２のプラズマ酸化膜
７をプラズマＣＶＤ法により形成する。化学的および機
械的研磨の少くとも一方を行い、ＨＳＱ６および第２の
プラズマ酸化膜７の第１の配線層上での膜厚の合計を約
０．８μｍにする。
【００２５】次に、図１（ｂ）に示すように、第１のヴ
ィア・ホール８をフォト・リソグラフィー工程および反
応性イオンエッチングにより開口する。そして、第１の
ヴィア・ホール８内に、下から順に、約３０ｎｍの膜厚
のチタンおよび約１００ｎｍの膜厚の窒化チタンからな
る第２の高融点金属９をスパッタ法により形成し、さら
に、ＷＦ6 等を原料ガスとして用いたＣＶＤ法によりタ
ングステン１０を約０．５μｍ成長した後にエッチング
バックにより第１のヴィア・ホール８内のみに残す。次
に、全体に、膜厚約０．５μｍの第２のアルミニウム１
１および膜厚約５０ｎｍの第２の窒化チタン１２をスパ
ッタ法により形成する。さらに、フォト・リソグラフイ
ー工程および反応性イオンエッチングによりパターニン
グすることにより、第２の高融点金属９、第２のアルミ
ニウム１１、および第２の窒化チタン１２からなる第２
の配線層を形成する。
【００２６】次に、図２（ａ）に示すように、水素イオ
ン１３を例えばエネルギ５０ｋｅＶかつドーズ量約１×
１０１６／ｃｍ２の条件でイオン注入する。次に、温度
約４００℃で約１０分間のアニールを施す。このときの
アニール雰囲気としては、水素と窒素との混合ガスが好
ましい。
【００２７】次に、図２（ｂ）に示すように、約５０ｎ
ｍの膜厚の第３のプラズマ酸化膜１４を、プラズマＣＶ
Ｄ法により形成する。次に、ＨＳＱ１５を第２の配線層
上にて約０．４μｍの膜厚となるように塗布およびベー
クして形成する。さらに、その上に、約１．４μｍの膜
厚の第４のプラズマ酸化膜１６をプラズマＣＶＤ法によ
り形成する。そして、第４のプラズマ酸化膜１６を化学
的および機械的研磨の少くとも一方により第２の配線層
上にてＨＳＱ１５と第４のプラズマ酸化膜１６の膜厚の
合計が約０．８μｍとなるようにする。
【００２８】この後、第２のヴィア・ホール１７をフォ
ト・リソグラフイー工程および反応性イオンエッチング
により開口する。第２のヴィア・ホール１７内には、下
から順に、約３０ｎｍの膜厚のチタンおよび約１００ｎ
ｍの膜厚の窒化チタンからなる第３の高融点金属１８を
スパッタ法により形成し、さらに、タングステンをＷＦ
6 等を原料ガスとしたＣＶＤ法により約０．５μｍ成長
した後にエッチングバックによりヴィア・ホール１７内
のみに残す。次に、全体に、約０．５μｍの膜厚の第３
のアルミニウム１９および約５０ｎｍの膜厚の第３の窒
化チタン２０をスパッタ法により形成する。そして、フ
ォト・リソグラフィー工程および反応性イオンエッチン
グによりパターニングすることにより、第３の高融点金
属１８、第３のアルミニウム１９、および第３の窒化チ
タン２０からなる第３の配線層を形成する。
【００２９】次に、図３（ａ）に示すように、水素イオ
ン２１を例えばエネルギ５０ｋｅＶかつドーズ量約１×
１０１６／ｃｍ２の条件でイオン注入する。次に、温度
約４００℃で約１０分間のアニールを施す。このときの
アニール雰囲気としては、水素と窒素との混合ガスが好
ましい。
【００３０】次に、図３（ｂ）に示すように、膜厚約
０．８μｍのプラズマ酸化膜および約０．３μｍプラズ
マＳｉＯＮからなるカバー膜２２を形成する。
【００３１】以上説明した本発明の実施の形態１におい
ては、ＨＳＱ６を形成し、さらにその上層の第２の配線
層を形成した後に、水素イオン１３をイオン注入し、さ
らにアニールを行っている。このため、ＨＳＱ６中に
て、ベーク工程により破壊されたＳｉ−Ｈ結合が再構築
され、上昇していた比誘電率が再び減少する。同様に、
ＨＳＱ１５を形成し、さらにその上層の第３の配線層を
形成した後に、水素イオン２１をイオン注入し、さらに
アニールを行っている。ため、ＨＳＱ１５中にて、ベー
ク工程により破壊されたＳｉ−Ｈ結合が再構築され、上
昇していた比誘電率が再び減少する。
【００３２】この効果を、図４を参照して、説明する。
図４は、実施の形態１と比較例としての図７および図８
に示した従来例とによる各ＨＳＱの比誘電率を比較して
示す図である。図４を参照して、従来例では、ＨＳＱへ
の加熱工程により第１の配線層と第２の配線層との間の
ＨＳＱ６の比誘電率の上昇が著しい。最終的にカバー膜
２２を付けた段階で、比誘電率が約３．７まで上昇して
いる。また、第２の配線層と第３の配線層との間のＨＳ
Ｑ１５の比誘電率は、約３．４まで上昇している。これ
に対し、本発明の実施の形態１では、ＨＳＱ６およびＨ
ＳＱ１５共に、約３．１に抑えられている。
【００３３】［実施の形態２］図５（ａ）および（ｂ）
ならびに図６（ａ）および（ｂ）は、本発明の実施の形
態２の製造方法を示す断面図である。尚、これら図面に
おいて、実施の形態１と同一部または同様部には、図１
〜図４と同符号を付している。
【００３４】まず、図５（ａ）は、図１（ａ）および
（ｂ）に示した実施の形態１と同じ製造工程により第２
の配線層までを形成した状態を示しており、ここまでの
製造工程は説明を省略する。
【００３５】次に、図５（ｂ）に示すように、約５０ｎ
ｍの膜厚の第３のプラズマ酸化膜１４を、例えばＳｉＨ
4 とＮＨ3 の混合ガスを用いたプラズマＣＶＤ法により
形成する。次に、ＨＳＱ１５を第２の配線層上にて約
０．４μｍの膜厚となるように塗布およびベークして形
成する。さらに、その上に膜厚約１．４μｍの第４のプ
ラズマ酸化膜１６をプラズマＣＶＤ法により形成する。
次に、第４のプラズマ酸化膜１６を化学的および機械的
研磨の少くとも一方により、ＨＳＱ１５と第４のプラズ
マ酸化膜１６の膜厚の合計が第２の配線層上にて約０．
８μｍとなるようにする。
【００３６】さらに、第２のヴィア・ホール１７をフォ
ト・リソグラフィー工程および反応性イオンエッチング
により開口する。第２のヴィア・ホール１７内には、下
から順に、約３０ｎｍの膜厚のチタンおよび約１００ｎ
ｍの膜厚の窒化チタンからなる第３の高融点金属１８を
スパッタ法により形成し、さらに、タングステンをＷＦ
6 等を原料ガスとして用いたＣＶＤ法により約０．５μ
ｍ成長した後にエッチングバックによりヴィア・ホール
１７内のみに残す。次に、全体に、約０．５μｍの膜厚
の第３のアルミニウム１９と約５０ｎｍの膜厚の第３の
窒化チタン２０をスパッタ法により形成する。さらに、
フォト・リソグラフィー工程および反応性イオンエッチ
ングによりパターニングすることにより、第３の高融点
金属１８、第３のアルミニウム１９、および第３の窒化
チタン２０からなる第３の配線層を形成する。
【００３７】次に、図６（ａ）に示すように、水素イオ
ン１３を、エネルギ約１００ｋｅＶかつドーズ量約１×
１０１６／ｃｍ２の条件でイオン注入する。このとき、
水素イオン１３は、特に第１の配線層と第２の配線層と
の間のＨＳＱ６中に多く注入される。次に、温度約４０
０℃で約１０分間のアニールを施す。このときのアニー
ル雰囲気としては、水素と窒素との混合ガスが好まし
い。
【００３８】最後に、図６（ｂ）のように、約０．８μ
ｍの膜厚のプラズマ酸化膜および約０．３μｍの膜厚の
プラズマＳｉＯＮからなるカバー膜２２を形成する。
【００３９】実施の形態２においては、水素イオンの注
入は、最上の配線層（本例では、第２の配線層）まで形
成し終えた後に、一回のみ行う。このため、実施の形態
１に比べて工程数が少い。しかしながら、最も比誘電率
の上昇が大きい最下層のＨＳＱ６に対しても、水素イオ
ンが注入され、減少しているＳｉ−Ｈ結合の数を再び上
昇させることが可能である。
【００４０】
【発明の効果】本発明による半導体装置の製造方法は、
ＨＳＱを含む層間絶縁膜上に配線層を形成した後に、そ
の半導体装置に水素イオンを注入する工程と、その半導
体装置をアニールする工程とを有しているため、配線ピ
ッチが小さくても配線容量が小さい半導体装置を製造で
きる。
【００４１】即ち、加熱工程によりＳｉ−Ｈ結合の幾つ
かが破壊されてＳｉ−Ｈ結合の数が減少した層間絶縁膜
に対して水素が補充され、破壊されたＳｉ−Ｈ結合が再
構築され、Ｓｉ−Ｈ結合の数が再び上昇する。これによ
り、ＨＳＱの比誘電率が再び下がり、配線容量が低減さ
れ、ひいては速い動作速度と低い消費電力が実現され
る。
【図面の簡単な説明】
【図１】（ａ）および（ｂ）は、本発明の実施の形態１
による半導体装置の製造方法を示す断面図である。
【図２】（ａ）および（ｂ）は、本発明の実施の形態１
による半導体装置の製造方法を示す断面図である。
【図３】（ａ）および（ｂ）は、本発明の実施の形態１
による半導体装置の製造方法を示す断面図である。
【図４】ＨＳＱの比誘電率について、本発明の実施の形
態１と従来例とを比較して示す図である。
【図５】（ａ）および（ｂ）は、本発明の実施の形態２
による半導体装置の製造方法を示す断面図である。
【図６】（ａ）および（ｂ）は、本発明の実施の形態２
による半導体装置の製造方法を示す断面図である。
【図７】（ａ）および（ｂ）は、従来例による半導体装
置の製造方法を示す断面図である。
【図８】（ａ）および（ｂ）は、従来例による半導体装
置の製造方法を示す断面図である。
【符号の説明】
１ 第１の層間絶縁膜 ２ 第１の高融点金属 ３ 第１のアルミニウム ４ 第１の窒化チタン ５ 第１のプラズマ酸化膜 ６、１５ ＨＳＱ ７ 第２のプラズマ酸化膜 ８ 第１のヴィア・ホール ９ 第２の高融点金属 １０ タングステン １１ 第２のアルミニウム １２ 第２の窒化チタン １３、２１ 水素イオン １４ 第３のプラズマ酸化膜 １６ 第４のプラズマ酸化膜 １７ 第２のヴィア・ホール １８ 第３の高融点金属 １９ 第３のアルミニウム ２０ 第３の窒化チタン ２２ カバー膜

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 水素化シルセスキオキサンを含む層間絶
    縁膜を介して積層された複数の配線層を有する半導体装
    置の製造方法において、前記層間絶縁膜上に前記配線層
    を形成した後に、その半導体装置に水素イオンを注入す
    る工程と、その半導体装置をアニールする工程とを有す
    ることを特徴とする半導体装置の製造方法。
  2. 【請求項２】 水素化シルセスキオキサンを含む層間絶
    縁膜を介して積層された第１および第２の配線層を有す
    る半導体装置の製造方法において、前記第１の配線層を
    形成する工程と、その半導体装置上に前記層間絶縁膜を
    形成する工程と、前記層間絶縁膜に選択的にヴィア・ホ
    ールを開口する工程と、その半導体装置上に前記第２の
    配線層を形成する工程と、その半導体装置に水素イオン
    をイオン注入する工程と、その半導体装置をアニールす
    る工程とを有することを特徴とする半導体装置の製造方
    法。
  3. 【請求項３】 積層された第１層乃至第ｎ層（ｎは２以
    上の自然数）の配線層と、重なり合う配線層の少くとも
    １つの層間に形成された水素化シルセスキオキサンを含
    む層間絶縁膜とを有する半導体装置の製造方法におい
    て、第ｎ層の配線層を積層およびパターニングした後
    に、その半導体装置に水素イオンをイオン注入する工程
    と、その半導体装置をアニールする工程とを有すること
    を特徴とする半導体装置の製造方法。
  4. 【請求項４】 前記層間絶縁膜を形成する工程は、その
    下層の配線層を含む表面に第１の無機絶縁膜を形成する
    ステップと、その半導体装置上に水素化シルセスキオキ
    サンを塗布して該半導体装置をベークするステップと、
    その半導体装置上に第２の無機絶縁膜を形成するステッ
    プと、その半導体装置上に化学的研磨および機械的研磨
    の少くとも一方を施すステップとを含む請求項１乃至３
    のいずれかに記載の半導体装置の製造方法。
  5. 【請求項５】 アニールする前記工程は、水素を含む雰
    囲気中で行う請求項１乃至４のいずれかに記載の半導体
    装置の製造方法。
  6. 【請求項６】 前記水素イオンをイオン注入する工程で
    は、イオン注入するべき半導体装置での前記層間絶縁膜
    の膜数に応じて、イオン注入のエネルギを加減する請求
    項１乃至５のいずれかに記載の半導体装置の製造方法。
  7. 【請求項７】 前記水素イオンをイオン注入する工程で
    は、イオン注入するべき半導体装置の表面から前記層間
    絶縁膜までの距離に応じて、イオン注入のエネルギを加
    減する請求項１乃至６のいずれかに記載の半導体装置の
    製造方法。
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