JP3272809B2 - Semiconductor integrated circuit device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、たとえばＣＭＯＳ型
の半導体集積回路装置に関するもので、特に外部回路装
置とのインターフェイスに使用されるものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to, for example, a CMOS type semiconductor integrated circuit device, and more particularly to an interface with an external circuit device.
【０００２】[0002]
【従来の技術】図５は、従来における、半導体集積回路
装置１００と外部回路装置２００との接続例を示すもの
である。この場合、半導体集積回路装置１００と外部回
路装置２００との間には、一方向または双方向の複数の
バス３００が設けられるようになっている。2. Description of the Related Art FIG. 5 shows an example of a conventional connection between a semiconductor integrated circuit device 100 and an external circuit device 200. In this case, between the semiconductor integrated circuit device 100 and the external circuit device 200, a plurality of unidirectional or bidirectional buses 300 are provided.
【０００３】そして、たとえば図６に示すように、それ
ぞれの入出力端子１０１，２０１を介して相互が接続さ
れることにより、半導体集積回路装置１００と外部回路
装置２００との間でのデータのやり取りや、半導体集積
回路装置１００から外部回路装置２００の制御が行われ
るようになっている。[0006] As shown in FIG. 6, for example, data is exchanged between the semiconductor integrated circuit device 100 and the external circuit device 200 by being connected to each other via input / output terminals 101 and 201. Also, the external circuit device 200 is controlled from the semiconductor integrated circuit device 100.
【０００４】たとえば、半導体集積回路装置１００のＥ
端子にＨｉｇｈレベルの信号が入力されると、制御回路
１０２の制御によりＤ端子からの信号が出力回路１０３
を介して入出力端子１０１より出力される。For example, the E of the semiconductor integrated circuit device 100
When a high-level signal is input to the terminal, a signal from the D terminal is output from the output circuit 103 under the control of the control circuit 102.
Is output from the input / output terminal 101 via the.
【０００５】この信号は、バス３００を経て外部回路装
置２００の入出力端子２０１に伝えられ、入力回路２０
３を介して外部回路装置２００内に取り込まれる。この
とき、外部回路装置２００のｅ端子にはＬｏｗレベルの
信号が供給されるようになっており、ｄ端子からの信号
は出力回路２０２より入出力端子２０１には出力されな
い。This signal is transmitted to the input / output terminal 201 of the external circuit device 200 via the bus 300,
3 and is taken into the external circuit device 200. At this time, a low-level signal is supplied to the e terminal of the external circuit device 200, and the signal from the d terminal is not output from the output circuit 202 to the input / output terminal 201.
【０００６】一方、外部回路装置２００のｅ端子にＨｉ
ｇｈレベルの信号が入力されると、ｄ端子からの信号が
出力回路２０２を介して入出力端子２０１より出力され
る。この信号は、バス３００を経て半導体集積回路装置
１００の入出力端子１０１に伝えられ、入力回路１０４
を介して半導体集積回路装置１００内に取り込まれる。On the other hand, Hi is connected to the e terminal of the external circuit device 200.
When a gh level signal is input, a signal from the d terminal is output from the input / output terminal 201 via the output circuit 202. This signal is transmitted to the input / output terminal 101 of the semiconductor integrated circuit device 100 via the bus 300,
Through the semiconductor integrated circuit device 100.
【０００７】このとき、半導体集積回路装置１００のＥ
端子にはＬｏｗレベルの信号が供給されるようになって
おり、Ｄ端子からの信号は入出力端子１０１には出力さ
れない。At this time, E of the semiconductor integrated circuit device 100
A low-level signal is supplied to the terminal, and a signal from the D terminal is not output to the input / output terminal 101.
【０００８】しかし、このような構成においては、たと
えば半導体集積回路装置１００の電源電圧を断って非動
作状態とした場合に、外部回路装置２００よりＨｉｇｈ
レベルの信号が出力されると、半導体集積回路装置１０
０の入出力端子１０１につながる出力回路１０３を構成
するＰｃｈトランジスタＴＰ１のドレインと基板間の寄
生ＰＮ接合ダイオードにより、入出力端子１０１と電源
ＶDD1 との間に電流が流れ、電源ＶDD1 の電位が上昇さ
れる。However, in such a configuration, for example, when the power supply voltage of the semiconductor integrated circuit device 100 is turned off and the semiconductor integrated circuit device 100 is brought into a non-operation state, the external circuit device 200 becomes
When a level signal is output, the semiconductor integrated circuit device 10
A current flows between the input / output terminal 101 and the power supply VDD1, and the potential of the power supply VDD1 rises due to a parasitic PN junction diode between the drain of the Pch transistor TP1 and the substrate which constitutes the output circuit 103 connected to the input / output terminal 101 of 0. Is done.
【０００９】すると、半導体集積回路装置１００に電源
電圧を投入したのと同じことになるため、半導体集積回
路装置１００が誤動作し、外部回路装置２００に対して
信号を出力してしまい、結果として外部回路装置２００
の誤動作を引き起こすという欠点があった。This is the same as turning on the power supply voltage to the semiconductor integrated circuit device 100. The semiconductor integrated circuit device 100 malfunctions and outputs a signal to the external circuit device 200. As a result, the external Circuit device 200
There is a drawback that it causes a malfunction.
【００１０】通常では、たとえば図７に示すように、半
導体集積回路装置１００の出力回路をＮｃｈトランジス
タＴＮ１のみによるオープンドレイン回路１０３´と
し、非動作時には、半導体集積回路装置１００のＥ端子
にＨｉｇｈレベルの信号を入力することで、入出力端子
１０１をハイインピーダンス状態に設定するようになっ
ている。Normally, as shown in FIG. 7, for example, the output circuit of the semiconductor integrated circuit device 100 is an open drain circuit 103 'including only an Nch transistor TN1, and when not operating, a high level is applied to the E terminal of the semiconductor integrated circuit device 100. , The input / output terminal 101 is set to a high impedance state.
【００１１】すなわち、出力回路１０３からＰｃｈトラ
ンジスタＴＰ１を外すことで、入出力端子１０１と電源
ＶDD1 間に電流が流れないようにしている、つまり外部
より電源ＶDD1 に流れ込む電流の経路をなくすようにし
ている。That is, by removing the Pch transistor TP1 from the output circuit 103, current is prevented from flowing between the input / output terminal 101 and the power supply VDD1, that is, the path of the current flowing from the outside to the power supply VDD1 is eliminated. I have.
【００１２】しかしながら、このような構成の場合、半
導体集積回路装置１００のＥ端子にＬｏｗレベルの信号
を入力することで、入出力端子１０１よりＬｏｗレベル
の信号を出力させることはできるが、Ｈｉｇｈレベルの
信号を出力することができない。However, in such a configuration, by inputting a low-level signal to the E terminal of the semiconductor integrated circuit device 100, a low-level signal can be output from the input / output terminal 101, but a high-level signal can be output. Signal cannot be output.
【００１３】また、入出力端子１０１に静電気などによ
る大電圧が印加されると、入出力端子１０１と電源ＶDD
1 との間にＰＮ接合ダイオードが存在しないため、静電
破壊を起こしやすいという欠点があった。When a large voltage due to static electricity or the like is applied to the input / output terminal 101, the input / output terminal 101 is connected to the power supply VDD.
Since there is no PN junction diode between them, there is a drawback that electrostatic breakdown easily occurs.
【００１４】[0014]
【発明が解決しようとする課題】上記したように、従来
においては、非動作時に外部回路装置の誤動作を防止す
るためにＮｃｈオープンドレイン回路を用いた場合、Ｈ
ｉｇｈレベルの信号を出力することができず、また静電
破壊を起こしやすいなどの問題があった。As described above, conventionally, when an Nch open drain circuit is used in order to prevent a malfunction of an external circuit device when it is not operating, the H
There has been a problem that a high-level signal cannot be output and that electrostatic breakdown is likely to occur.
【００１５】そこで、この発明は、非動作時における外
部回路装置の誤動作を確実に防止でき、しかもＨｉｇｈ
／Ｌｏｗレベルの信号を出力することが可能な半導体集
積回路装置を提供することを目的としている。Therefore, the present invention can reliably prevent a malfunction of the external circuit device when it is not operating, and at the same time, can provide a high-level operation.
It is an object of the present invention to provide a semiconductor integrated circuit device capable of outputting a / Low level signal.
【００１６】[0016]
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体集積回路装置にあっては、外部
回路装置との間で信号のやり取りを行う入出力端子と、
この入出力端子と接地との間に接続されたＮｃｈトラン
ジスタ、および、このＮｃｈトランジスタに直列に接続
されるとともに、第２の電源電圧と前記入出力端子との
間に接続されたＰｃｈトランジスタからなる出力回路
と、この出力回路を制御し、信号端子に入力された信号
と同レベルの信号を前記入出力端子より出力させる第１
の制御回路と、第１の電源電圧の降下時でも変動しない
前記第２の電源電圧を有し、前記第１の電源電圧の降下
時には、前記出力回路に前記第２の電源電圧を供給し
て、前記入出力端子をハイインピーダンス状態とするこ
とにより、前記外部回路装置との電気的接続を遮断する
遮断回路とから構成されている。In order to achieve the above object, a semiconductor integrated circuit device according to the present invention comprises: an input / output terminal for exchanging signals with an external circuit device;
Nch transformer connected between this input / output terminal and ground
Connected in series with the transistor and this Nch transistor
Between the second power supply voltage and the input / output terminal.
An output circuit composed of a Pch transistor connected therebetween, and a first circuit for controlling the output circuit and outputting from the input / output terminal a signal having the same level as a signal input to a signal terminal.
Control circuit and does not vary even when the first power supply voltage drops
Having the second power supply voltage and dropping the first power supply voltage;
At times, the second power supply voltage is supplied to the output circuit.
An input / output terminal in a high-impedance state to cut off an electrical connection with the external circuit device.
【００１７】[0017]
【作用】この発明は、上記した手段により、電源電圧の
変化に応じて外部から電源に流れ込む電流の経路を電気
的に切断できるため、Ｈｉｇｈ／Ｌｏｗレベルの信号の
出力を損うことなく、非動作時に電源の電位が上昇され
るのを防止することが可能となるものである。According to the present invention, since the path of the current flowing from the outside to the power supply in accordance with the change of the power supply voltage can be electrically disconnected by the above-described means, the output of the High / Low level signal is not impaired. It is possible to prevent the potential of the power supply from increasing during operation.
【００１８】[0018]
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、第１の実施例にかかる半導体
集積回路装置の入／出力回路部の概略を示すものであ
る。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 schematically shows an input / output circuit section of the semiconductor integrated circuit device according to the first embodiment.
【００１９】すなわち、半導体集積回路装置１０の入／
出力回路部は、図に示す如く、入出力端子１１、入力回
路１２、出力回路１３、制御回路１４、および遮断回路
１５によって構成されている。That is, the input / output of the semiconductor integrated circuit device 10
The output circuit section includes an input / output terminal 11, an input circuit 12, an output circuit 13, a control circuit 14, and a cutoff circuit 15, as shown in the drawing.
【００２０】出力回路１３は、電源ＶDDB および上記入
出力端子１１間に接続されたＰｃｈトランジスタＴＰ１
と、上記入出力端子１１および接地間に接続されたＮｃ
ｈトランジスタＴＮ１とからなっている。The output circuit 13 includes a Pch transistor TP1 connected between the power supply VDDB and the input / output terminal 11.
And Nc connected between the input / output terminal 11 and the ground.
h transistor TN1.
【００２１】制御回路１４は、上記遮断回路１５の出力
とＤ，Ｅ端子からの各信号とを入力とし、前記出力回路
１３のＰｃｈトランジスタＴＰ１のベース電圧を発生す
るＮＡＮＤ回路１４ａ、上記Ｅ端子からの信号を反転す
る反転回路１４ｂ、およびこの反転回路１４ｂの反転出
力と上記遮断回路１５の反転出力と上記Ｄ端子からの信
号とを入力とし、前記出力回路１３のＮｃｈトランジス
タＴＮ１のベース電圧を発生するＮＯＲ回路１４ｃから
なっている。The control circuit 14 receives the output of the cutoff circuit 15 and the signals from the D and E terminals as inputs, and generates a base voltage of the Pch transistor TP1 of the output circuit 13 from the NAND circuit 14a. An inverting circuit 14b for inverting the signal of the above, and an inverted output of the inverting circuit 14b, an inverted output of the shutoff circuit 15, and a signal from the D terminal to generate a base voltage of the Nch transistor TN1 of the output circuit 13. And a NOR circuit 14c.
【００２２】遮断回路１５は、電源ＶDD1 の電圧降下を
検出し、半導体集積回路装置１０が非動作状態であるか
否かを判断するための電源電圧検出回路１５ａと、この
検出出力によって上記制御回路１４を制御すべく、上記
制御回路１４のＮＯＲ回路１４ｃへの反転出力を発生す
る反転回路１５ｂおよびこの反転出力をさらに反転して
ＮＡＮＤ回路１４ａへの出力を発生する反転回路１５ｃ
と、前記出力回路１３に常に電源電圧を供給するための
電源ＶDDB とからなっている。The shutoff circuit 15 detects a voltage drop of the power supply VDD1 and determines whether or not the semiconductor integrated circuit device 10 is in a non-operating state. And an inverting circuit 15b of the control circuit 14 for generating an inverted output to the NOR circuit 14c and an inverting circuit 15c for further inverting the inverted output to generate an output to the NAND circuit 14a.
And a power supply VDDB for constantly supplying a power supply voltage to the output circuit 13.
【００２３】さて、半導体集積回路装置１０が動作状態
にあるときは、遮断回路１５の電源電圧検出回路１５ａ
よりＨｉｇｈレベルの信号が出力される。これにより、
反転回路１５ｂ，１５ｃの出力ａ，ｂは、それぞれＬｏ
ｗレベルとＨｉｇｈレベルとなる。When the semiconductor integrated circuit device 10 is in the operating state, the power supply voltage detecting circuit 15a of the cutoff circuit 15 is operated.
A higher-level signal is output. This allows
Outputs a and b of the inverting circuits 15b and 15c are Lo, respectively.
It becomes w level and High level.
【００２４】この結果、制御回路１４のＮＡＮＤ回路１
４ａの出力αとＮＯＲ回路１４ｃの出力βは、Ｄ端子と
Ｅ端子からの入力により決定されることになり、入出力
端子１１からはＤ端子に入力される信号と同じレベルの
信号が出力される。As a result, the NAND circuit 1 of the control circuit 14
4a and the output β of the NOR circuit 14c are determined by the inputs from the D terminal and the E terminal, and a signal of the same level as the signal input to the D terminal is output from the input / output terminal 11. You.
【００２５】一方、半導体集積回路装置１０が非動作状
態（電源電圧降下時）にあるときは、電源電圧検出回路
１５ａよりＬｏｗレベルの信号が出力される。これによ
り、各反転回路１５ｂ，１５ｃの出力ａ，ｂは、それぞ
れＨｉｇｈレベルとＬｏｗレベルとなる。On the other hand, when the semiconductor integrated circuit device 10 is in a non-operating state (when the power supply voltage drops), a low level signal is output from the power supply voltage detection circuit 15a. As a result, the outputs a and b of the inverting circuits 15b and 15c become High level and Low level, respectively.
【００２６】この結果、ＮＡＮＤ１４ａの出力αとＮＯ
Ｒ回路１４ｃの出力βがＨｉｇｈレベルとＬｏｗレベル
に固定されることになり、入出力端子１１がハイインピ
ーダンス状態とされる。As a result, the output α of NAND 14a and NO
The output β of the R circuit 14c is fixed at a high level and a low level, and the input / output terminal 11 is set to a high impedance state.
【００２７】このように、電源ＶDD1 の電圧降下を検出
し、この電圧降下により非動作状態が判断される場合に
は、出力回路１３に対して電源ＶDD1 とは別の、電源Ｖ
DD1の電圧降下に影響されない電源ＶDDB が供給される
ようにしている。As described above, when the voltage drop of the power supply VDD1 is detected and the non-operating state is determined based on the voltage drop, the output circuit 13 is supplied with a power supply VDD different from the power supply VDD1.
The power supply VDDB which is not affected by the voltage drop of DD1 is supplied.
【００２８】したがって、半導体集積回路装置１０の非
動作時においても、入出力端子１１から電源に電流が流
れ込むのを阻止することができるため、半導体集積回路
装置１０が誤動作して、外部回路装置を誤動作させるの
を防止できる。Therefore, even when the semiconductor integrated circuit device 10 is not operating, it is possible to prevent a current from flowing from the input / output terminal 11 to the power supply. Malfunction can be prevented.
【００２９】しかも、動作時には、Ｄ端子に入力される
信号と同じレベルの信号を出力することができる、つま
りＨｉｇｈ／Ｌｏｗの両レベルの信号を出力し得るもの
である。In operation, a signal having the same level as the signal input to the D terminal can be output, that is, a signal having both high and low levels can be output.
【００３０】次に、この発明の第２の実施例について説
明する。図２は、前述の遮断回路を非動作時の制御回路
として構成した場合を例に示すものである。Next, a second embodiment of the present invention will be described. FIG. 2 shows an example in which the above-mentioned shutoff circuit is configured as a non-operating control circuit.
【００３１】すなわち、出力回路１３を制御するための
制御回路を、動作時の制御回路２０と非動作時の制御回
路２１とに分離し、電源ＶDD1 の電圧降下に応じて異な
る制御回路により出力回路１３の制御を行うようになっ
ている。That is, the control circuit for controlling the output circuit 13 is separated into a control circuit 20 for operation and a control circuit 21 for non-operation, and the output circuit is controlled by different control circuits according to the voltage drop of the power supply VDD1. Thirteen controls are performed.
【００３２】この場合、制御回路２０は、Ｄ，Ｅ端子か
らの各信号とを入力とし、出力回路１３のＰｃｈトラン
ジスタＴＰ１のベース電圧を発生するＮＡＮＤ回路２０
ａ、上記Ｅ端子からの信号を反転する反転回路２０ｂ、
およびこの反転回路２０ｂの反転出力と上記Ｄ端子から
の信号とを入力とし、前記出力回路１３のＮｃｈトラン
ジスタＴＮ１のベース電圧を発生するＮＯＲ回路２０ｃ
からなっている。In this case, the control circuit 20 receives the signals from the D and E terminals as inputs and generates a NAND circuit 20 for generating a base voltage of the Pch transistor TP1 of the output circuit 13.
a, an inverting circuit 20b for inverting a signal from the E terminal,
And a NOR circuit 20c which receives an inverted output of the inverting circuit 20b and a signal from the D terminal and generates a base voltage of the Nch transistor TN1 of the output circuit 13.
Consists of
【００３３】制御回路２１は、電源ＶDD1 の電圧降下を
検出し、半導体集積回路装置１０が非動作状態であるか
否かを判断するための電源電圧検出回路２１ａと、この
検出出力を反転する反転回路２１ｂと、この反転出力を
さらに反転する反転回路２１ｃと、前記入出力端子１１
と前記出力回路１３のＰｃｈトランジスタＴＰ１との間
に接続され、上記反転回路２１ｂの反転出力によりオン
／オフ制御されるＰｃｈトランジスタｔｐ１と、前記入
出力端子１１と前記出力回路１３のＮｃｈトランジスタ
ＴＮ１との間に接続され、上記反転回路２１ｃの出力に
よりオン／オフ制御されるＮｃｈトランジスタｔｎ１
と、前記出力回路１３に常に電源電圧を供給するための
電源ＶDDB とからなっている。The control circuit 21 detects a voltage drop of the power supply VDD1 and determines whether or not the semiconductor integrated circuit device 10 is in a non-operating state, and an inversion for inverting the detection output. A circuit 21b, an inverting circuit 21c for further inverting the inverted output, and the input / output terminal 11
And a Pch transistor tp1 connected between the Pch transistor TP1 of the output circuit 13 and on / off controlled by the inverted output of the inverting circuit 21b; an input / output terminal 11 and an Nch transistor TN1 of the output circuit 13; And an Nch transistor tn1 that is on / off controlled by the output of the inverting circuit 21c.
And a power supply VDDB for constantly supplying a power supply voltage to the output circuit 13.
【００３４】この回路では、半導体集積回路装置１０が
動作状態にあるときは、制御回路２１の電源電圧検出回
路２１ａよりＨｉｇｈレベルの信号が出力される。これ
により、反転回路２１ｂ，２１ｃの各出力ａ，ｂは、そ
れぞれＬｏｗレベルとＨｉｇｈレベルとなる。In this circuit, when the semiconductor integrated circuit device 10 is in the operating state, a high-level signal is output from the power supply voltage detection circuit 21a of the control circuit 21. As a result, the outputs a and b of the inverting circuits 21b and 21c become Low level and High level, respectively.
【００３５】この結果、出力回路１３の各トランジスタ
ＴＰ１，ＴＮ１は互いにオン状態とされ、Ｅ端子に入力
された信号がＨｉｇｈレベルのとき、入出力端子１１か
らはＤ端子に入力される信号と同じレベルの信号が出力
される。As a result, the transistors TP1 and TN1 of the output circuit 13 are turned on, and when the signal input to the E terminal is at the high level, the same signal as the signal input to the D terminal from the input / output terminal 11 is output. A level signal is output.
【００３６】一方、装置１０が非動作状態（電源電圧降
下時）にあるときは、電源電圧検出回路２１ａよりＬｏ
ｗレベルの信号が出力される。これにより、反転回路２
１ｂ，２１ｃの各出力ａ，ｂは、それぞれＨｉｇｈレベ
ルとＬｏｗレベルとなる。On the other hand, when the device 10 is in a non-operating state (when the power supply voltage drops), the power supply voltage detection circuit 21a outputs Lo.
A w-level signal is output. Thereby, the inverting circuit 2
The outputs a and b of 1b and 21c are respectively at High level and Low level.
【００３７】この結果、両トランジスタＴＰ１，ＴＮ１
はオフ状態とされ、入出力端子１１はハイインピーダン
ス状態となる。このような構成によれば、上記した第１
の実施例と同様に、半導体集積回路装置１０が誤動作し
て、外部回路装置を誤動作させるのを防止でき、しか
も、Ｈｉｇｈ／Ｌｏｗの両レベルの信号を出力し得ると
ともに、回路構成を非常に容易なものとすることができ
る。As a result, both transistors TP1, TN1
Is in an off state, and the input / output terminal 11 is in a high impedance state. According to such a configuration, the first
Similarly to the embodiment, the semiconductor integrated circuit device 10 can be prevented from malfunctioning and the external circuit device from malfunctioning, and can output signals of both High / Low level, and the circuit configuration is very easy. It can be.
【００３８】上記したように、電源電圧の変化に応じて
外部から電源に流れ込む電流の経路を電気的に切断でき
るようにしている。すなわち、電源の電圧降下を検出
し、非動作時には出力回路に別電源が供給されるように
している。これにより、入出力端子をハイインピーダン
ス状態に維持できるようになるため、外部から電流が流
れ込み、電源の電位が上昇されるのを防止することが可
能となる。したがって、非動作時に半導体集積回路装置
が誤動作し、外部回路装置を誤動作させるのを確実に防
ぐことができるものである。As described above, the path of the current flowing from the outside to the power supply according to the change in the power supply voltage can be electrically disconnected. That is, a voltage drop of the power supply is detected, and another power supply is supplied to the output circuit during non-operation. Thus, the input / output terminals can be maintained in a high impedance state, so that it is possible to prevent a current from flowing from the outside and increase the potential of the power supply. Therefore, it is possible to reliably prevent the semiconductor integrated circuit device from malfunctioning during non-operation and causing the external circuit device to malfunction.
【００３９】しかも、動作時にあっては、入出力端子よ
りＤ端子に入力される信号と同じレベルの信号を出力す
ることができ、Ｈｉｇｈ／Ｌｏｗレベルの信号の出力を
損うこともない。In addition, during operation, a signal having the same level as the signal input from the input / output terminal to the D terminal can be output, and the output of the high / low level signal is not impaired.
【００４０】また、入出力端子と電源との間にはＰＮ接
合ダイオードが存在するため、誤って大電圧が印加され
た場合にも、静電破壊から保護できるものである。な
お、上記実施例においては、電源電圧の変動（降下）が
検出された際に電気的に電流の流れ込む経路を断つよう
に構成した場合について説明したが、これに限らず、た
とえばあらかじめ電源に流れ込む電流の経路が存在しな
いように構成することもできる。Further, since a PN junction diode exists between the input / output terminal and the power supply, even if a large voltage is accidentally applied, the diode can be protected from electrostatic breakdown. In the above-described embodiment, the case has been described where the path through which the current flows electrically is cut off when the fluctuation (drop) of the power supply voltage is detected. However, the present invention is not limited to this. It is also possible to configure so that there is no current path.
【００４１】図３は、従来の出力回路を、二個のＮｃｈ
トランジスタを用いて構成した場合を例に示すものであ
る。すなわち、入出力端子１１と接地間に接続されるＮ
ｃｈトランジスタＴＮ１と、上記入出力端子１１と電源
ＶDD1 との間に接続されるＮｃｈトランジスタＴＮ２と
で出力回路３１が構成されている。FIG. 3 shows a conventional output circuit which is composed of two Nch
This is an example in which a transistor is used. That is, N connected between the input / output terminal 11 and the ground
The output circuit 31 is composed of the channel transistor TN1 and the Nch transistor TN2 connected between the input / output terminal 11 and the power supply VDD1.
【００４２】また、この出力回路３１を制御する制御回
路３２は、Ｅ端子より入力される信号とＤ端子より入力
される信号とをそれぞれ入力とし、上記出力回路３１の
ＮｃｈトランジスタＴＮ２をオン／オフ制御するＡＮＤ
回路３２ａ、Ｅ端子より入力される信号を反転する反転
回路３２ｂ、およびこの反転出力と上記Ｄ端子より入力
される信号とをそれぞれ入力とし、上記出力回路３１の
ＮｃｈトランジスタＴＮ１をオン／オフ制御するＮＯＲ
回路３２ｃによって構成されている。A control circuit 32 for controlling the output circuit 31 receives the signal input from the terminal E and the signal input from the terminal D, and turns on / off the Nch transistor TN2 of the output circuit 31. AND to control
A circuit 32a, an inverting circuit 32b for inverting a signal input from an E terminal, and an inverted output thereof and a signal input from the D terminal are respectively input, and ON / OFF control of the Nch transistor TN1 of the output circuit 31 is performed. NOR
It is composed of a circuit 32c.
【００４３】この場合、半導体集積回路装置１０が動作
状態にあるとき、Ｅ端子に入力される信号がＨｉｇｈレ
ベルであれば、入出力端子１１からの出力は、Ｄ端子に
入力される信号のレベルにより決定される。In this case, when the signal input to the E terminal is at the high level when the semiconductor integrated circuit device 10 is operating, the output from the input / output terminal 11 is at the level of the signal input to the D terminal. Is determined by
【００４４】たとえば、Ｄ端子からの信号がＬｏｗレベ
ルであれば、制御回路３２のＡＮＤ回路３２ａとＮＯＲ
回路３２ｃの各出力は、それぞれＬｏｗレベルとＨｉｇ
ｈレベルとなるので、入出力端子１１からはＬｏｗレベ
ルの信号が出力される。For example, if the signal from the D terminal is at a low level, the AND circuit 32a of the control circuit 32 and the NOR circuit 32a
The outputs of the circuit 32c are Low level and High level, respectively.
Since the signal becomes the h level, a signal of the Low level is output from the input / output terminal 11.
【００４５】もし、Ｄ端子からの信号がＨｉｇｈレベル
であれば、ＡＮＤ回路３２ａとＮＯＲ回路３２ｃの各出
力は、それぞれＨｉｇｈレベルとＬｏｗレベルとなる。
これにより、トランジスタＴＮ１はオフ状態、トランジ
スタＴＮ２はオン状態となり、入出力端子１１からはＨ
ｉｇｈレベルの信号が出力される。If the signal from the D terminal is at a high level, the outputs of the AND circuit 32a and the NOR circuit 32c are at a high level and a low level, respectively.
As a result, the transistor TN1 is turned off and the transistor TN2 is turned on.
A high-level signal is output.
【００４６】一方、装置１０が非動作状態にあるとき
は、電源ＶDD1 に流れ込む電流の経路そのものが存在し
ないため、入出力端子１１にＨｉｇｈレベルの信号が外
部より入ってきても、電源ＶDD1 の電位が上昇されるこ
とはない。On the other hand, when the device 10 is in a non-operating state, since the path of the current flowing into the power supply VDD1 does not exist, even if a high-level signal enters the input / output terminal 11 from the outside, the potential of the power supply VDD1 is reduced. Will not be raised.
【００４７】このように、電源ＶDD1 の電圧降下に応じ
て経路の存在が変化する、つまり非動作時には電源ＶDD
1 に流れ込む電流の経路がなくなることになるため、上
記した第１，第２の実施例と同様に、非動作時に外部か
らの電流の流れ込みによって半導体集積回路装置１０が
誤動作して、外部回路装置を誤動作させるのを防止でき
るとともに、動作時にはＨｉｇｈ／Ｌｏｗの両レベルの
信号を出力し得るものである。As described above, the existence of the path changes according to the voltage drop of the power supply VDD1, that is, when the power supply VDD1 is not operating.
1 is eliminated, the semiconductor integrated circuit device 10 malfunctions due to the flow of current from outside during non-operation, and the external circuit device is not operated, as in the first and second embodiments. Can be prevented from erroneously operating, and both high and low level signals can be output during operation.
【００４８】ただし、上記した構成の場合、ＮＭＯＳ回
路であるため、入出力端子１１からＨｉｇｈレベルの信
号を出力するとき、電源ＶDD1 と同じ電圧の信号を出力
することができない。However, in the case of the above-described configuration, when a high-level signal is output from the input / output terminal 11, a signal having the same voltage as the power supply VDD1 cannot be output because of the NMOS circuit.
【００４９】このような構成の回路において、入出力端
子１１から、電源ＶDD1 と同じ電圧の信号を出力させる
場合には、出力回路３１の電源ＶDD1 側につながるトラ
ンジスタＴＮ２の制御に、たとえば昇圧回路で昇圧した
電源を用いるようにすれば良い。When a signal having the same voltage as the power supply VDD1 is output from the input / output terminal 11 in the circuit having such a configuration, the transistor TN2 connected to the power supply VDD1 of the output circuit 31 is controlled by, for example, a booster circuit. A boosted power supply may be used.
【００５０】図４は、入出力端子１１から電源ＶDD1 と
同じ電圧の信号を出力させる場合の、回路の構成例を示
すものである。すなわち、トランジスタＴＮ２のゲート
への入力を制御する制御回路３２の、ＡＮＤ回路３２ａ
の電源に昇圧回路３３を接続し、トランジスタＴＮ２の
ゲートへの入力が電源ＶDD1 よりも高い電圧となるよう
に構成されている。その他、この発明の要旨を変えない
範囲において、種々変形実施可能なことは勿論である。FIG. 4 shows an example of a circuit configuration when a signal having the same voltage as the power supply VDD1 is output from the input / output terminal 11. That is, the AND circuit 32a of the control circuit 32 for controlling the input to the gate of the transistor TN2
The booster circuit 33 is connected to the power supply of the transistor TN2 so that the input to the gate of the transistor TN2 becomes a voltage higher than the power supply VDD1. Of course, various modifications can be made without departing from the scope of the present invention.
【００５１】[0051]
【発明の効果】以上、詳述したようにこの発明によれ
ば、非動作時における外部回路装置の誤動作を確実に防
止でき、しかもＨｉｇｈ／Ｌｏｗレベルの信号を出力す
ることが可能な半導体集積回路装置を提供できる。As described above in detail, according to the present invention, a semiconductor integrated circuit capable of reliably preventing a malfunction of an external circuit device during non-operation and capable of outputting a High / Low level signal. Equipment can be provided.
【図１】この発明の第１の実施例にかかる半導体集積回
路装置の要部を示す構成図。FIG. 1 is a configuration diagram showing a main part of a semiconductor integrated circuit device according to a first embodiment of the present invention.
【図２】同じく、第２の実施例にかかる半導体集積回路
装置の要部を示す構成図。FIG. 2 is a configuration diagram showing a main part of a semiconductor integrated circuit device according to a second embodiment.
【図３】この発明の他の実施例にかかる半導体集積回路
装置の要部を示す構成図。FIG. 3 is a configuration diagram showing a main part of a semiconductor integrated circuit device according to another embodiment of the present invention.
【図４】同じく、電源と同じ電圧の信号を出力させる場
合の回路の構成例を示す図。FIG. 4 is a diagram illustrating a configuration example of a circuit in the case where a signal having the same voltage as a power supply is output.
【図５】従来技術とその問題点を説明するために半導体
集積回路装置と外部回路装置の接続例を示す図。FIG. 5 is a diagram showing a connection example of a semiconductor integrated circuit device and an external circuit device for explaining a conventional technique and its problems.
【図６】同じく、半導体集積回路装置と外部回路装置と
の接続の要部を示す構成図。FIG. 6 is a configuration diagram showing a main part of the connection between the semiconductor integrated circuit device and an external circuit device.
【図７】同じく、半導体集積回路装置の要部をＮｃｈオ
ープンドレイン回路を例に示す構成図。FIG. 7 is a configuration diagram showing an Nch open drain circuit as an example of a main part of the semiconductor integrated circuit device.
１０…半導体集積回路装置、１１…入出力端子、１２…
入力回路、１３…出力回路、１４…制御回路、１４ａ…
ＮＡＮＤ回路、１４ｂ…反転回路、１４ｃ…ＮＯＲ回
路、１５…遮断回路、１５ａ…電源電圧検出回路、１５
ｂ，１５ｃ…反転回路、ＶDD1 …電源、ＶDDB …別電
源、ＴＰ１…Ｐｃｈトランジスタ、ＴＮ１…Ｎｃｈトラ
ンジスタ。10: semiconductor integrated circuit device, 11: input / output terminal, 12:
Input circuit, 13 ... Output circuit, 14 ... Control circuit, 14a ...
NAND circuit, 14b inverting circuit, 14c NOR circuit, 15 interrupting circuit, 15a power supply voltage detecting circuit, 15
b, 15c: inverting circuit, VDD1: power supply, VDDB: separate power supply, TP1: Pch transistor, TN1: Nch transistor.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 芥川 雅直 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 能登谷 晃一 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 昭64−48556（ＪＰ，Ａ) 特開 昭63−276325（ＪＰ，Ａ) 特開 昭63−240124（ＪＰ，Ａ) 特開 平４−329024（ＪＰ，Ａ) 特開 昭62−18115（ＪＰ，Ａ) 特開 平６−232728（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 H03K 19/003 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Masanao Akutagawa 25-1, Ekimae Honcho, Kawasaki-ku, Kawasaki-shi, Kanagawa Toshiba Microelectronics In-house (72) Inventor Koichi Notoya 25-1, Ekimae-Honcho, Kawasaki-ku, Kawasaki-shi, Kanagawa Toshiba In-house Microelectronics Co., Ltd. (56) References JP-A-64-48556 (JP, A) JP-A-63-276325 (JP, A) JP-A-63-240124 (JP, A) JP-A-4-329024 ( JP, A) JP-A-62-18115 (JP, A) JP-A-6-232728 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H03K 17/00-17/70 H03K 19/003
Claims (2)
行う入出力端子と、 この入出力端子と接地との間に接続されたＮｃｈトラン
ジスタ、および、このＮｃｈトランジスタに直列に接続
されるとともに、第２の電源電圧と前記入出力端子との
間に接続されたＰｃｈトランジスタからなる出力回路
と、 この出力回路を制御し、信号端子に入力された信号と同
レベルの信号を前記入出力端子より出力させる第１の制
御回路と、第１の電源電圧の降下時でも変動しない前記第２の電源
電圧を有し、前記第１の電源電圧の降下時には、前記出
力回路に前記第２の電源電圧を供給して 、前記入出力端
子をハイインピーダンス状態とすることにより、前記外
部回路装置との電気的接続を遮断する遮断回路とを具備
したことを特徴とする半導体集積回路装置。An input / output terminal for exchanging signals with an external circuit device, and an Nch transformer connected between the input / output terminal and ground.
Connected in series with the transistor and this Nch transistor
Between the second power supply voltage and the input / output terminal.
An output circuit composed of a Pch transistor connected therebetween, a first control circuit for controlling the output circuit and outputting from the input / output terminal a signal having the same level as a signal input to a signal terminal ; The second power supply which does not change even when the power supply voltage drops
And when the first power supply voltage drops, the output is
An input / output terminal that is in a high impedance state by supplying the second power supply voltage to a power circuit to cut off an electrical connection with the external circuit device. Semiconductor integrated circuit device.
下時のための第２の制御回路として構成し、動作時と非
動作時とで、前記第１，第２の異なる制御回路により前
記出力回路を制御することを特徴とする請求項１に記載
の半導体集積回路装置。2. The control circuit according to claim 1, wherein the shut-off circuit is configured as a second control circuit for the first power supply voltage drop. 2. The semiconductor integrated circuit device according to claim 1 , wherein said output circuit is controlled.
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