JP3602216B2

JP3602216B2 - Semiconductor device

Info

Publication number: JP3602216B2
Application number: JP24032195A
Authority: JP
Inventors: 正巳松岡
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-09-19
Filing date: 1995-09-19
Publication date: 2004-12-15
Anticipated expiration: 2015-09-19
Also published as: JPH0983338A

Description

【０００１】
【発明の属する技術分野】
本発明は、駆動能力を増幅するためのバッファ回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
図２（Ａ）に示す如く、半導体チップ１０の内部回路１１の周部にはＩ／Ｏバッファ回路１２が形成されている。図１（Ｂ）は、Ｉ／Ｏバッファ回路１２内の出力バッファ回路２０を示す。
半導体チップ１０に流れる電流のうち大きいのは、駆動能力が比較的大きいＩ／Ｏバッファ回路１２内の出力バッファ回路２０に流れる電流である。ノイズ低減のために、半導体チップ１０内ではＩ／Ｏバッファ回路１２内のグランド線と内部回路１１内のグランド線とが独立しているが、両グランド線とも同一の外部端子に接続されているので、両グランド線の電位は互いに影響する。また、回路素子の微細化により電源電圧が低下されて、ノイズマージンが狭くなってきている。
【０００３】
【発明が解決しようとする課題】
このようなことと、半導体集積回路の高集積化及び多機能化に伴ってＩ／Ｏバッファ回路１２の出力ビット数が増加していることから、出力バッファ回路２０のｐＭＩＳトランジスタ２１をオフにした状態でｎＭＩＳトランジスタ２２をオンしたときに、電源供給線としてのグランド線ＧＮＤのレベルが変動して、誤動作の原因となる。この問題はグランド線ＧＮＤの幅を広くすることにより改善されるが、配線の高密度化により制限される。
【０００４】
本発明の目的は、このような問題点に鑑み、簡単な構成で電源供給線の電位変動を低減することができる半導体装置を提供することにある。
【０００５】
【課題を解決するための手段及びその作用効果】
本発明では、第１電位を有する第１電源供給線と該第１電位より低い第２電位を有する第２電源供給線との間に接続され、その出力端と該第１電源供給線との間に接続された第１スイッチ素子と該出力端と該第２電源供給線との間に接続された第２スイッチ素子とを備えたバッファ回路と、
該バッファ回路の出力端と、該第１電位より低い第３電位を有する第３電源供給線との間に接続された第３スイッチ素子と、
該バッファ回路の入力信号レベルの１方向変化に応答して該バッファ回路の出力が該第１電位に略等しい電位から該第２電位に略等しい電位へ遷移するときに、該１方向変化を検出して、該第２スイッチ素子がオンに遷移する期間の少なくとも一部の期間において該第３スイッチ素子をオンにするためのパルスを該第３スイッチ素子の制御入力端に供給するエッジ検出回路とを有する。
【０００６】
本発明によれば、バッファ回路の出力が高レベルから低レベルへ遷移するときにバッファ回路のみならず第３スイッチ素子を介して第３電源供給線へ電流が流れるので、第２電源供給線の電位変動を低減することができ、さらに、バッファ回路の出力が高レベルから低レベルへ遷移するのを高速化することができる。
【０００８】
本発明の一態様では、
上記バッファ回路は、外部端子に信号を出力するＣＭＩＳ出力バッファ回路であり、上記第２スイッチ素子はソースが上記第２電源供給線に接続されドレインが該バッファ回路の出力端に接続されたｎＭＩＳトランジスタであり、
該第２電源供給線はグランド線であり、
上記第３スイッチ素子はｐＭＩＳトランジスタであり、
上記エッジ検出回路は、該ＣＭＩＳ出力バッファ回路の該ｎＭＩＳトランジスタのゲートに供給される信号の立ち上がりエッジを検出してパルスを出力する。
【０００９】
【発明の実施の形態】
以下、図面に基づいて本発明の一実施形態を説明する。
図１（Ａ）は、図２のＩ／Ｏバッファ回路１２内に配置されている回路の一部を示す。
出力バッファ回路２０は、ｐＭＩＳトランジスタ２１及びｎＭＩＳトランジスタ２２のドレインが出力端２３に接続され、ｐＭＩＳトランジスタ２１及びｎＭＩＳトランジスタ２２のソースがそれぞれ電源配線ＶＤＤ及びグランド線ＧＮＤに接続され、ｐＭＩＳトランジスタ２１及びｎＭＩＳトランジスタ２２のゲートがそれぞれ入力端２４及び２５に接続されている。入力端２４及び２５に供給される信号をそれぞれＳ１及びＳ２とし、出力端２３から取り出される信号をＳ３とする。
【００１０】
一方、ＣＭＩＳトランジスタ３０のｐウエル３１には、ｐウエル３１とｎウエル３２とのｐｎ接合に逆電圧を印加するためのバックバイアス供給線ＶＢＢが接続されている。バックバイアス供給線ＶＢＢの電位は、例えば−２Ｖである。
出力バッファ回路２０の出力端２３とｐウエル３１との間には、ｐＭＩＳトランジスタ４０が接続されている。
【００１１】
立ち上がり検出回路５０は、信号Ｓ２の立ち上がりを検出してｐＭＩＳトランジスタ４０のゲートに正パルスを供給するためのものであり、インバータ５１と、ナンドゲート５２とを備えている。ナンドゲート５２の一方の入力端には入力端２５がインバータ５１を介して接続され、ナンドゲート５２の他方の入力端には入力端２４が直接接続されている。ナンドゲート５２の出力端は、ｐＭＩＳトランジスタ４０のゲートに接続されている。インバータ５１及びナンドゲート５２の出力信号をそれぞれＳ４及びＳ５とする。
【００１２】
次に、上記の如く構成された回路の動作を説明する。
最初、信号Ｓ１及びＳ３〜Ｓ５が高レベル、信号Ｓ２が低レベルになっているとする。
この状態で、信号Ｓ２が高レベルに遷移すると、ｎＭＩＳトランジスタ２２がオンになり、また、インバータ５１の信号伝播遅延時間だけ遅れて信号Ｓ４が低レベルに遷移する。信号Ｓ５は、信号Ｓ２の立ち上がりから信号Ｓ４の立ち下がりまでの負パルスとなる。信号Ｓ５のパルス期間において、ｐＭＩＳトランジスタ４０のゲートが低レベルになり、ｎＭＩＳトランジスタ２２と同時にｐＭＩＳトランジスタ４０がオンになる。
【００１３】
ｎＭＩＳトランジスタ２２がオンに遷移する際、外部回路から出力端２３及びｎＭＩＳトランジスタ２２を通りグランド線ＧＮＤへ電流が流れて、信号Ｓ３が低レベルへの遷移を開始し、これと同時に、ｐＭＩＳトランジスタ４０がオンに遷移する際、外部回路から出力端２３、ｐＭＩＳトランジスタ４０及びｐウエル３１を通りバックバイアス供給線ＶＢＢへ電流が流れ、信号Ｓ３の低レベルへの遷移が加速される。信号Ｓ３の電位が０Ｖになる前にｐＭＩＳトランジスタ４０がオフとなるようにインバータ５１の設計パラメータが定められている。ｐＭＩＳトランジスタ４０がオフになった後は、ｎＭＩＳトランジスタ２２のオンにより信号Ｓ３が０Ｖになる。
【００１４】
このようにして、ｎＭＩＳトランジスタ２２に流れる電流が低減され、グランド線ＧＮＤの電位変動が低減される。さらに、ｐＭＩＳトランジスタ４０を備えない場合よりも信号Ｓ３の立ち下がりが急になり、高速動作が可能となる。
信号Ｓ５のパルス期間が上記のように短いので、グランド線ＧＮＤが０Ｖ以下に変動するのが防止される。また、ｐウエル３１へ電流が流れることによりバックバイアス供給線ＶＢＢが多少変動するが、バックバイアス供給線ＶＢＢによりｐウエル３１とｎウエル３２とのｐｎ接合に逆方向電圧が加わればよいので、問題はない。さらに、ｐＭＩＳトランジスタ４０のドレインを、ｐウエル３１を介しバックバイアス供給線ＶＢＢに接続しているので、ｐウエル３１が電荷のバッファとして機能し、バックバイアス電源回路を大型化する必要がなくなる。また、ｎＭＩＳトランジスタ２２及びｐＭＩＳトランジスタ４０が同時にオンになったとき、バックバイアス供給線ＶＢＢの電位がグランド線ＧＮＤのそれより低いので、ｎＭＩＳトランジスタ２２より小サイズのｐＭＩＳトランジスタ４０を用いればよく、これにより、ｐＭＩＳトランジスタ４０を駆動するナンドゲート５２及びインバータ５１を小サイズにすることができる。
【００１５】
なお、本発明には外にも種々の変形例が含まれる。例えば、立ち上がり検出回路５０は同一機能を有する他の論理回路で構成してもよい。また、インバータ５１の信号伝播遅延時間との関係で、入力端２５とｎＭＩＳトランジスタ２２のゲートとの間に非反転ゲートを接続して、信号Ｓ３の電位が０Ｖになる前にｐＭＩＳトランジスタ４０がオフになるようにしてもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置出力部の回路図及びその動作を示す波形図である。
【図２】従来技術の問題点説明図である。
【符号の説明】
１０半導体チップ
１１内部回路
１２Ｉ／Ｏバッファ回路
２０出力バッファ回路
２１、４０ｐＭＩＳトランジスタ
２２ｎＭＩＳトランジスタ
３０ＣＭＩＳトランジスタ
３１ｐウエル
３２ｎウエル
５０立ち上がり検出回路
５１インバータ
５２ナンドゲート[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device provided with a buffer circuit for amplifying a driving capability.
[0002]
[Prior art]
As shown in FIG. 2A, an I / O buffer circuit 12 is formed around the internal circuit 11 of the semiconductor chip 10. FIG. 1B shows an output buffer circuit 20 in the I / O buffer circuit 12.
Among the currents flowing through the semiconductor chip 10, a large current is a current flowing through the output buffer circuit 20 in the I / O buffer circuit 12 having a relatively large driving capability. In order to reduce noise, the ground line in the I / O buffer circuit 12 and the ground line in the internal circuit 11 are independent in the semiconductor chip 10, but both ground lines are connected to the same external terminal. Therefore, the potentials of both ground lines affect each other. In addition, the power supply voltage is reduced due to the miniaturization of circuit elements, and the noise margin is becoming narrower.
[0003]
[Problems to be solved by the invention]
Since the number of output bits of the I / O buffer circuit 12 has increased due to the above and the high integration and multifunctionality of the semiconductor integrated circuit, the pMIS transistor 21 of the output buffer circuit 20 has been turned off. When the nMIS transistor 22 is turned on in this state, the level of the ground line GND as a power supply line fluctuates, causing a malfunction. This problem is improved by increasing the width of the ground line GND, but is limited by the increase in wiring density.
[0004]
An object of the present invention is to provide a semiconductor device capable of reducing a potential variation of a power supply line with a simple configuration in view of such a problem.
[0005]
Means for Solving the Problems and Their Effects
According to the present invention, the first power supply line connected between the first power supply line having the first potential and the second power supply line having the second potential lower than the first potential is connected between the output terminal and the first power supply line. A buffer circuit comprising: a first switch element connected therebetween; and a second switch element connected between the output terminal and the second power supply line ;
A third switch element connected between an output terminal of the buffer circuit and a third power supply line having a third potential lower than the first potential;
The one-way change is detected when the output of the buffer circuit transitions from a potential substantially equal to the first potential to a potential substantially equal to the second potential in response to a one-way change in the input signal level of the buffer circuit. to an edge detection circuit to the control input of the third switch element a pulse for turning on the third switching element at least part of the period of time that the second switching element is changed to oN Having.
[0006]
According to the present invention, when the output of the buffer circuit transitions from the high level to the low level, a current flows not only to the buffer circuit but also to the third power supply line via the third switch element. Potential fluctuation can be reduced, and the transition of the output of the buffer circuit from a high level to a low level can be accelerated .
[0008]
In one aspect of the invention,
The buffer circuit is a CMIS output buffer circuit that outputs a signal to an external terminal, and the second switch element is an nMIS transistor having a source connected to the second power supply line and a drain connected to an output terminal of the buffer circuit. And
The second power supply line is a ground line,
The third switch element is a pMIS transistor,
The edge detection circuit detects a rising edge of a signal supplied to the gate of the nMIS transistor of the CMIS output buffer circuit and outputs a pulse.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
FIG. 1A shows a part of a circuit arranged in the I / O buffer circuit 12 of FIG.
In the output buffer circuit 20, the drains of the pMIS transistor 21 and the nMIS transistor 22 are connected to the output terminal 23, the sources of the pMIS transistor 21 and the nMIS transistor 22 are connected to the power supply line VDD and the ground line GND, respectively, and the pMIS transistor 21 and the nMIS transistor The gate of the transistor 22 is connected to the input terminals 24 and 25, respectively. The signals supplied to the input terminals 24 and 25 are S1 and S2, respectively, and the signal extracted from the output terminal 23 is S3.
[0010]
On the other hand, a back bias supply line VBB for applying a reverse voltage to a pn junction between the p well 31 and the n well 32 is connected to the p well 31 of the CMIS transistor 30. The potential of the back bias supply line VBB is, for example, -2V.
A pMIS transistor 40 is connected between the output terminal 23 of the output buffer circuit 20 and the p-well 31.
[0011]
Rising edge detection circuit 50 is for supplying a positive pulse by detecting a rising edge of the signal S2 to the gate of the pMIS transistor 40, an inverter 51, a NAND gate 52. One input terminal of the NAND gate 52 inputs 25 is connected via an inverter 51, the input terminal 24 is directly connected to the other input terminal of the NAND gate 52. The output terminal of the NAND gate 52 is connected to the gate of the pMIS transistor 40. The output signal of inverter 51 and NAND gate 52, respectively S4 and S5.
[0012]
Next, the operation of the circuit configured as described above will be described.
First, it is assumed that the signals S1 and S3 to S5 are at a high level and the signal S2 is at a low level.
In this state, when the signal S2 transitions to a high level, the nMIS transistor 22 turns on, and the signal S4 transitions to a low level with a delay of the signal propagation delay time of the inverter 51. The signal S5 is a negative pulse from the rise of the signal S2 to the fall of the signal S4. During the pulse period of the signal S5, the gate of the pMIS transistor 40 goes low , and the pMIS transistor 40 is turned on simultaneously with the nMIS transistor 22.
[0013]
When the nMIS transistor 22 is turned on, a current flows from the external circuit to the ground line GND through the output terminal 23 and the nMIS transistor 22, and the signal S3 starts to transition to the low level, and at the same time, the pMIS transistor 40 Is turned on, a current flows from the external circuit to the back bias supply line VBB through the output terminal 23, the pMIS transistor 40, and the p-well 31, and the transition of the signal S3 to a low level is accelerated. The design parameters of the inverter 51 are determined so that the pMIS transistor 40 is turned off before the potential of the signal S3 becomes 0V. After the pMIS transistor 40 is turned off, the signal S3 becomes 0 V when the nMIS transistor 22 is turned on.
[0014]
Thus, the current flowing through the nMIS transistor 22 is reduced, and the fluctuation in the potential of the ground line GND is reduced. Furthermore, the fall of the signal S3 becomes steeper than in the case where the pMIS transistor 40 is not provided, and high-speed operation becomes possible.
Since the pulse period of the signal S5 is short as described above, the fluctuation of the ground line GND to 0 V or less is prevented. Also, the back bias supply line VBB fluctuates to some extent due to the current flowing to the p well 31, but there is a problem since the reverse bias voltage may be applied to the pn junction between the p well 31 and the n well 32 by the back bias supply line VBB. There is no. Further, since the drain of the pMIS transistor 40 is connected to the back bias supply line VBB via the p-well 31, the p-well 31 functions as a charge buffer, and it is not necessary to increase the size of the back bias power supply circuit. Further, when the n MIS transistor 22 and the pMIS transistor 40 are simultaneously turned on, the potential of the back bias supply line VBB is lower than that of the ground line GND, so that the pMIS transistor 40 smaller than the n MIS transistor 22 may be used. This makes it possible to the NAND gate 52 and an inverter 51 for driving the pMIS transistor 40 to a small size.
[0015]
The present invention also includes various modified examples. For example, the rise detection circuit 50 may be configured by another logic circuit having the same function. Further, a non-inverting gate is connected between the input terminal 25 and the gate of the nMIS transistor 22 so that the pMIS transistor 40 is turned off before the potential of the signal S3 becomes 0 V in relation to the signal propagation delay time of the inverter 51. May be used.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of an output unit of a semiconductor device according to an embodiment of the present invention, and a waveform diagram illustrating an operation thereof.
FIG. 2 is an explanatory diagram of a problem in the related art.
[Explanation of symbols]
10 semiconductor chip 11 internal circuit 12 I / O buffer circuit 20 the output buffer circuit 21,40 pMIS transistor 22 nMIS transistor 30 CMIS transistor 31 p-well 32 n-well 50 rise detecting circuit 51 inverter 52 NAND gates

Claims

第１電位を有する第１電源供給線と該第１電位より低い第２電位を有する第２電源供給線との間に接続され、その出力端と該第１電源供給線との間に接続された第１スイッチ素子と該出力端と該第２電源供給線との間に接続された第２スイッチ素子とを備えたバッファ回路と、
該バッファ回路の出力端と、該第１電位より低い第３電位を有する第３電源供給線との間に接続された第３スイッチ素子と、
該バッファ回路の入力信号レベルの１方向変化に応答して該バッファ回路の出力が該第１電位に略等しい電位から該第２電位に略等しい電位へ遷移するときに、該１方向変化を検出して、該第２スイッチ素子がオンに遷移する期間の少なくとも一部の期間において該第３スイッチ素子をオンにするためのパルスを該第３スイッチ素子の制御入力端に供給するエッジ検出回路と
を有することを特徴とする半導体装置。It is connected between a first power supply line having a first potential and a second power supply line having a second potential lower than the first potential, and is connected between an output end thereof and the first power supply line. A buffer circuit comprising: a first switch element connected to the output terminal; and a second switch element connected between the output terminal and the second power supply line .
A third switch element connected between an output terminal of the buffer circuit and a third power supply line having a third potential lower than the first potential;
The one-way change is detected when the output of the buffer circuit transitions from a potential substantially equal to the first potential to a potential substantially equal to the second potential in response to a one-way change in the input signal level of the buffer circuit. to an edge detection circuit to the control input of the third switch element a pulse for turning on the third switching element at least part of the period of time that the second switching element is changed to oN A semiconductor device comprising:

上記バッファ回路は、入力信号の振幅を増幅する作用を有することを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein said buffer circuit has an operation of amplifying an amplitude of an input signal.

上記バッファ回路は、ＣＭＩＳ出力バッファ回路であり、上記第２スイッチ素子はソースが上記第２電源供給線に接続されドレインが該バッファ回路の出力端に接続されたｎＭＩＳトランジスタであり、該第３スイッチ素子はソースが上記第１電源供給線に接続されドレインが該バッファ回路の出力端に接続されたｐＭＩＳトランジスタであることを特徴とする請求項１又は２記載の半導体装置。The buffer circuit is a CMIS output buffer circuit, and the second switch element is an nMIS transistor whose source is connected to the second power supply line and whose drain is connected to the output terminal of the buffer circuit . 3. The semiconductor device according to claim 1, wherein the switch element is a pMIS transistor having a source connected to the first power supply line and a drain connected to an output terminal of the buffer circuit.

上記第３電源供給線は、上記バッファ回路の形成された基板にバックバイアスを供給する配線であることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。The third power supply line, the semiconductor device according to any one of claims 1 to 3, characterized in that a wiring for supplying a back bias to the substrate formed of the buffer circuit.

上記第３電位は上記第２電位よりも低い電位であることを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。The semiconductor device according to claim 1, wherein the third potential is lower than the second potential.

上記少なくとも一部の期間は、上記バッファ回路の出力端の電位が上記第２電源供給線の電位より低くならない期間に制御されることを特徴とする請求項５記載の半導体装置。6. The semiconductor device according to claim 5 , wherein the at least part of the period is controlled during a period in which the potential of the output terminal of the buffer circuit does not become lower than the potential of the second power supply line.

上記第３スイッチ素子は、ドレインが上記第３電源供給線に接続されソースが上記バッファ回路の出力端に接続されたｐＭＩＳトランジスタであることを特徴とする請求項１乃至６のいずれか１つに記載の半導体装置。 To the third switching element is any one of claims 1 to 6, characterized in that the drain source connected to said third power supply line is a pMIS transistor connected to the output terminal of the buffer circuit 13. The semiconductor device according to claim 1.