JP3272244B2 - デジタルビデオレコーダ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＣＤ等の撮像系
から送られてくるデジタル映像データを磁気テープ等の
記録媒体に記録し、或いは記録媒体から映像データを再
生して、モニター等へ出力するデジタルビデオレコーダ
に関するものである。

【０００２】

【従来の技術】ＨＤ(High Definition)デジタルＶＣＲ
協議会が規格化したＤＶフォーマットに準拠したデジタ
ルＶＴＲにおいては、動画の１フレーム分のデジタル映
像データが、ＮＴＳＣ方式の場合、１０本のトラックに
跨って記録される。又、デジタルＶＴＲにおいては、シ
ャッタ釦を押すことによって、その時点で得られる１フ
レーム分の映像データを、静止画として磁気テープ上に
記録することが可能である(雑誌「ビデオα」1995年11
月号第42〜48頁参照)。

【０００３】静止画の記録においては、磁気テープ上
に、１フレーム分の映像データを記録するために、１０
トラック、１／３０秒分の記録領域を設ければよいが、
検索の容易さ、テープの損傷による画質劣化の防止等を
考慮して、所定の時間Ｔ(例えば７秒間)に亘り、同じ映
像データが１０トラックを単位として、複数回繰り返し
て記録される。図９は、磁気テープ上に、動画と静止画
が混在して記録されている様子を表わしており、撮影順
序に従って、任意長さを有する複数の動画記録領域と、
前記所定の時間Ｔに亘る複数の静止画記録領域とが形成
されている。この様な磁気テープをデジタルＶＴＲによ
って再生すると、動画と静止画が記録順に再生されるこ
とになる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
デジタルＶＴＲにおいては、所望の１枚の静止画を再生
せんとする場合、早送り或いは巻戻し操作を行なって、
所望の静止画が記録されている領域を検索せねばならな
いため、操作が煩雑で、時間がかかる問題があった。例
えばＤＶフォーマットの１時間テープの場合、テープの
始端から終端まで検索すると、１００倍速の早送りを行
なったとしても、３６秒の時間を要する。

【０００５】又、磁気テープに記録されている静止画の
映像データを再生して、モニターに表示し、或いはケー
ブル等を介して情報処理機や編集機等の外部機器へ供給
する場合、磁気テープに対する映像データの記録や再生
の過程で、磁気テープの傷等が原因となって、データに
大きな誤りが発生することがあり、誤り訂正符号に基づ
く誤り訂正では、映像データの誤りを訂正することが出
来ない虞れがある。

【０００６】本発明の目的は、所望の静止画を迅速且つ
容易に再生することが出来、然も、静止画の再生時や外
部機器による処理の際に、有効な誤り訂正を施すことが
出来るデジタルビデオレコーダを提供することである。

【０００７】

【課題を解決する為の手段】本発明に係るデジタルビデ
オレコーダは、撮像装置と、撮像装置から送られてくる
一連の映像データにフレーム或いはフィールド単位で画
像圧縮処理を施す画像圧縮処理回路と、圧縮された映像
データに誤り訂正符号を付加する誤り訂正符号付加回路
と、誤り訂正符号の付加された映像データを記録媒体に
記録するデータ記録回路と、記録媒体から映像データを
再生するデータ再生回路と、再生された映像データに誤
り訂正を施す誤り訂正回路と、誤り訂正の施された映像
データに画像伸張処理を施して出力する画像伸張処理回
路とを具えている。又、本発明に係るデジタルビデオレ
コーダは、その特徴的構成において、フレーム或いはフ
ィールド単位で、誤り訂正符号の付加された映像データ
の書込み及び読出しが可能な半導体メモリと、静止画書
込み指令に応じて、誤り訂正符号付加回路から得られる
１フレーム或いは１フィールドの映像データを半導体メ
モリに書き込む一方、静止画読出し指令に応じて、半導
体メモリから１フレーム或いは１フィールドの映像デー
タを読み出すメモリ制御手段と、半導体メモリから読み
出された映像データを誤り訂正回路へ供給するデータ切
換え手段とを具えている。

【０００８】本発明のデジタルビデオレコーダにおいて
は、動画記録中に静止画記録指令を発すると、動画とな
る一連の映像データの記録動作と並行して、静止画とな
る映像データが半導体メモリに書き込まれる。そして、
動画及び静止画の記録が終了した後、所望の静止画を再
生せんとするときは、半導体メモリを対象とする検索を
行なう。一般に、半導体メモリに対するアクセス時間は
長くても数百ナノ秒程度であり、磁気テープ等の記録媒
体に対するアクセス時間に比べて遥かに短く、極めて高
速の検索が可能である。

【０００９】又、本発明のデジタルビデオレコーダにお
いては、動画として記録媒体に記録せんとする映像デー
タに画像圧縮処理及び誤り訂正符号の付加が施された
後、その中の１フレーム或いは１フィールド分の映像デ
ータが静止画として半導体メモリに書き込まれる。従っ
て、静止画専用の画像圧縮処理回路及び誤り訂正符号付
加回路は設ける必要がない。又、記録媒体から再生され
た動画再生用の映像データと、半導体メモリから読み出
された静止画再生用の映像データは、共通の誤り訂正回
路及び画像伸張処理回路を経て、モニター等へ出力され
る。従って、静止画専用の誤り訂正回路及び画像伸張処
理回路は設ける必要がない。

【００１０】具体的構成において、半導体メモリは、誤
り訂正符号を含む複数フレーム或いは複数フィールド分
の映像データの記録が可能な容量を有している。又、メ
モリ制御手段は、書込み或いは読出しの対象とする複数
のフレーム或いはフィールドを対象として、フレーム或
いはフィールド単位の書込み領域或いは読出し領域を特
定するための上位アドレスを発生する上位アドレス発生
回路と、１フレーム或いは１フィールドを構成する一連
の映像データを対象として、データ単位の書込み位置或
いは読出し位置を特定するための下位アドレスを発生す
る下位アドレス発生回路とを具えている。

【００１１】該具体的構成においては、静止画記録指令
或いは静止画再生指令を発する度に、上位アドレスが生
成されて、半導体メモリ内の書込み或いは読出しの対象
とするメモリ領域がフレーム或いはフィールド単位で特
定される。又、１つの上位アドレスによって１つのメモ
リ領域が特定されると、該メモリ領域内へ映像データを
順次書き込み、或いは該メモリ領域から映像データを順
次読み出すための一連の下位アドレスが生成されて、前
記上位アドレスと共に、各映像データの書込み位置或い
は読出し位置が特定される。このように、映像データの
書込み或いは読出しアドレスを、上位及び下位の階層ア
ドレス構造として規定することによって、メモリ制御手
段の回路構成が簡易化される。

【００１２】

【発明の効果】本発明に係るデジタルビデオレコーダに
おいては、高速のアクセスが可能な半導体メモリに静止
画の映像データを記録するので、所望の静止画を迅速且
つ容易に再生することが出来る。又、静止画となる映像
データは、誤り訂正符号を含むデータとして半導体メモ
リに書き込まれた後、静止画の再生時や外部機器への供
給時に、該半導体メモリから読み出され、その過程でデ
ータの誤りは殆ど発生しないので、静止画の再生や外部
機器による処理の際には、有効な誤り訂正を施すことが
出来る。

【００１３】

【発明の実施の形態】以下、本発明をＤＶフォーマット
のデジタルＶＴＲに実施した形態につき、図面に沿って
具体的に説明する。図１は、本発明のデジタルＶＴＲの
全体構成を表わしており、動画の記録、再生のための一
般的な信号処理系に対し、静止画を記録する際に操作す
べきシャッタ釦(５)と、静止画となる映像データを格納
するための半導体メモリ(17)と、該半導体メモリ(17)に
対する映像データの書込み及び読出しを制御するための
メモリ制御信号発生回路(18)と、半導体メモリ(17)に対
してデータ書込み及び読出し用のクロックを供給するメ
モリリード・ライトクロック生成回路(40)とが装備され
ている。信号記録モードにおいて、被写体からの光は光
学系(１)を経てＣＣＤ撮像素子(２)上に集光され、電気
信号に変換される。該電気信号はＣＣＤ画像処理回路
(３)へ供給されて、輝度信号Ｙ及び色差信号Ｐｂ、Ｐｒ
からなるデジタル映像データに変換される。

【００１４】ＣＣＤ画像処理回路(３)から得られるデジ
タル映像データは、画像圧縮処理回路(４)へ入力され
て、ＤＣＴ(離散コサイン変換)によって情報量が圧縮さ
れた後、誤り訂正符号付加回路(６)にて誤り訂正符号が
付加される。更に、誤り訂正符号付加回路(６)から得ら
れる映像データは変調処理回路(７)にて必要な変調処理
を受けた後、記録アンプ(８)及び記録ヘッド(９)を経
て、磁気テープ(10)に記録される。

【００１５】信号再生モードにおいて、磁気テープ(10)
に記録されている映像データは、再生ヘッド(11)によっ
て再生され、イコライザ(12)によって波形等化処理を受
けた後、復調処理回路(13)にて復調される。復調処理回
路(13)から得られる映像データは、切換えスイッチ(16)
を経て誤り訂正回路(14)へ供給され、誤り訂正符号に基
づく誤り検出及び誤り訂正が施された後、画像伸張処理
回路(15)へ供給される。画像伸張処理回路(15)では、画
像伸張処理が施されて、元の輝度信号Ｙ及び色差信号Ｐ
ｂ、Ｐｒからなるデジタル映像データに変換され、これ
らのデータは外部モニターへ出力される。この結果、外
部モニターには動画が表示される。

【００１６】動画の記録中に静止画を記録するときは、
シャッタ釦(５)を押下する。これによって、シャッター
パルスがメモリ制御信号発生回路(18)及び画像圧縮処理
回路(４)へ供給される。画像圧縮処理回路(４)はシャッ
ターパルスの入力に応じて１フレーム分の圧縮映像デー
タを切り出し、誤り訂正符号付加回路(６)へ供給する。
これに応じて、誤り訂正符号付加回路(６)はフレームパ
ルスＷを作成し、メモリ制御信号発生回路(18)へ供給す
る。これによって、メモリ制御信号発生回路(18)は半導
体メモリ(17)へデータ書込みのための制御信号(メモリ
イネーブル信号及びアドレス信号)を供給する。この結
果、誤り訂正符号付加回路(６)から出力される１フレー
ム分の映像データが半導体メモリ(17)へ供給され、指定
アドレスに書き込まれる。

【００１７】その後、静止画を再生する際は、半導体メ
モリ(17)から１フレーム分の映像データが読み出され、
該映像データは切換えスイッチ(16)を経て、誤り訂正回
路(14)へ供給される。そして、誤り訂正回路(14)にて誤
り検出及び誤り訂正の施された映像データが画像伸張処
理回路(15)へ供給される。この結果、１フレーム分の輝
度信号Ｙ及び色差信号Ｐｂ、Ｐｒが外部モニターへ出力
され、静止画が表示されることになる。

【００１８】ところで、ＤＶフォーマットにおいては、
１フレーム分の映像データは、映像に関連した情報を有
するＶＡＵＸデータ及び誤り訂正符号も含めると、 ８５バイト×１４９シンクブロック×１０トラック＝１
２６６５０バイト のデータ量を有しているから、１枚の静止画を記録する
には、半導体メモリ(17)内に１２６６５０バイトの領域
を確保すればよい。従って、１０枚の静止画を記録する
には、少なくとも１.２７Ｍバイトの半導体メモリ(17)
を用意すればよい。ここで、データの書込み単位が８ビ
ットであって、８ビット毎にアドレシングが可能な半導
体メモリ(17)を採用した場合、アドレスを１２６６５０
単位で増加させることにより、Ｎ(Ｎ≧１０)枚目の静止
画の先頭データのアドレスＡは、 Ａ＝(Ｎ−１)×１２６６５０ で表わすことが出来、これによって、半導体メモリ(17)
に対する映像データの書込み及び読出しを制御すること
が出来る。

【００１９】しかしながら、上記の方法では、１０枚分
の静止画を構成する全ての映像データを対象として、デ
ータ毎に個別にアドレスを生成する必要があるため、ア
ドレス発生回路が複雑となる。そこで、本実施例では、
図５に示すアドレス方法を採用する。即ち、１枚の静止
画に割り当てるメモリ領域を２¹⁷(＝１３１０７２)バイ
トとし、１７ビット単位で下位アドレスを構成する。下
位アドレスは、静止画の先頭データが入力される度に０
にリセットされ、データに同期したクロックによって１
ずつカウントアップされる。又、１枚の静止画を特定す
るために、４ビットの上位アドレスを構成し、該上位ア
ドレスによって１６枚の静止画の番号を表わす。

【００２０】これによって、全ての静止画データは、図
５の如く下位アドレス０ｘ０００００〜０ｘ１ＥＥＢ９
(１６進表示)で表わされるデータ領域に書き込まれ、下
位アドレス０ｘ１ＥＥＢＡ〜０ｘＦＦＦＦＦのメモリ領
域はダミーデータ領域として、静止画データの記録には
使用しない。従って、ｎを１６進数(０〜Ｆ)としたと
き、ｎ枚目の静止画は、上位アドレスが０ｘｎ、下位ア
ドレスが０ｘ０００００から０ｘ１ＥＥＢ９の領域に格
納される。

【００２１】上記アドレス方法を実現するべく、図１の
メモリ制御信号発生回路(18)を、図２に示す上位アドレ
ス発生回路(41)と、図３に示す下位アドレス発生回路(4
2)と、図４に示すメモリイネーブル信号発生回路(43)と
から構成する。尚、上位アドレス発生回路(41)及び下位
アドレス発生回路(42)の信号記録モードにおける動作を
図６に示す。

【００２２】図２に示す上位アドレス発生回路(41)にお
いて、モード切換え用のスイッチ(27)を操作して、信号
記録モードを設定すると、該スイッチ(27)はセレクター
(25)へ“Ｌ”のリード／ライトセレクト信号を供給す
る。一方、信号再生モードを設定すると、該スイッチ(2
7)はセレクター(25)へ“Ｈ”のリード／ライトセレクト
信号を供給する。これによって、セレクター(25)は、信
号記録モードでは、上位アドレスカウンター(19)が接続
された“０”ポートの４ビットデータを選択し、信号再
生モードでは、ディップスイッチ(26)が接続された
“１”ポートの４ビットデータを選択する。

【００２３】信号記録モードにおいて、先ずリセット釦
(20)が操作されると、これによって発生するリセットパ
ルスがＤタイプフリップフロップ(21)及び上位アドレス
カウンター(19)へ供給される。これに応じて、上位アド
レスカウンター(19)の出力、即ち上位アドレスが０ｘ０
にセットされる。又、これと同時に、Ｄタイプフリップ
フロップ(21)の出力が“Ｌ”となり、４入力ＮＡＮＤゲ
ート(23)の出力が“Ｈ”となって、シャッター待ち状態
となる。

【００２４】この状態で、第１回目のシャッタが切られ
ると、これによって発生するシャッタパルスがＮＯＴゲ
ート(24)を経て３入力ＡＮＤゲート(22)へ入力される。
ここで、Ｄタイプフリップフロップ(21)の出力は“Ｌ”
であるため、上位アドレスカウンター(19)には、シャッ
タパルスは入力されない。次に第１回目のシャッタパル
スの立上りのタイミングで、Ｄタイプフリップフロップ
(21)の出力が“Ｈ”となり、第２回目のシャッタ待ち状
態となる。

【００２５】第２回目のシャッタが切られると、上位ア
ドレスカウンター(19)にシャッタパルスが入力され、上
位アドレス値が０ｘ１にカウントアップされる。以降、
第１６回目まで同様の動作により、上位アドレスが０ｘ
Ｆまでカウントアップされることになる。

【００２６】上位アドレスが０ｘＦとなると、４入力Ｎ
ＡＮＤゲート(23)の出力が“Ｌ”となって、第１７回目
以降のシャッタパルスの受付けを拒否する。これは、本
実施例ではメモリ容量が１６枚の静止画分であるため、
１７回目以降のデータ取り込みを禁止するためである。
従って、より大容量のメモリを使用する場合は、その容
量の応じた回路構成とする。尚、このときの４入力ＮＡ
ＮＤゲート(23)の出力(“Ｌ”)はライトイネーブル許可
信号として後述のメモリイネーブル信号発生回路に入力
される。

【００２７】又、信号記録モードにて、図３に示す下位
アドレス発生回路(42)には、前記誤り訂正符号付加回路
(６)からの出力信号として、図６に示す様に圧縮映像デ
ータが出力されている期間“Ｌ”となるフレームパルス
Ｗが、メモリライトクロックに同期して入力される。セ
レクター(30)は、前述のリード／ライトセレクト信号に
よって、“０”ポートのフレームパルスＷを選択する。
選択されたフレームパルスＷは、ＮＯＴゲート(28)及び
Ｄタイプフリップフロップ(31)を経て下位アドレスカウ
ンター(29)のリセット端子へ入力される。フレームパル
スＷが“Ｈ”のとき、下位アドレスカウンター(29)は０
ｘ０００００にリセットされている。誤り訂正符号付加
回路(６)から圧縮データが出力されると、フレームパル
スＷが“Ｌ”となり、下位アドレスカウンター(29)がメ
モリライトクロックによってカウントアップされる。

【００２８】メモリイネーブル信号発生回路(43)は、信
号記録モードにて半導体メモリ(17)へのデータ書込みを
許可するためのメモリイネーブル信号を発生するもので
あって、その回路構成を図４に、その回路動作を図７に
示す。前記シャッタ釦(５)から供給されるシャッタパル
スは単安定マルチバイブレータ(36)によって１フレーム
パルス期間だけ“Ｌ”となるシャッタパルス＿Ａに変換
された後、Ｄタイプフリップフロップ(32)にて、フレー
ムパルスＷによりラッチされ、これによって得られるシ
ャッタパルス＿Ｂを３入力ＯＲ回路(33)へ入力する。

【００２９】セレクター(34)は、前述のリード／ライト
セレクト信号によって“０”ポートに選択されているた
め、３入力ＯＲ回路(33)からの信号が、メモリライトイ
ネーブル信号として出力される。このメモリライトイネ
ーブル信号は、シャッタ釦が操作された後のフレームパ
ルスＷの“Ｌ”期間だけ“Ｌ”となり、その期間、半導
体メモリ(17)へのデータ書込みが許可される。但し、第
１７回目以降のシャッタパルスに対しては、前述の４入
力ＮＡＮＤゲート(23)の出力であるライトイネーブル許
可信号をＤタイプフリップフロップ(35)でラッチした信
号が“Ｈ”となって、３入力ＯＲ回路(33)に入力される
メモリライトイネーブル信号は“Ｈ”となり、半導体メ
モリ(17)へのデータ書込みが禁止される。又、メモリ書
込み時以外は、誤動作によるメモリ書込みを阻止するべ
く、セレクター(34)では“Ｈ”状態が選択される。

【００３０】上述の如く、メモリ制御信号発生回路(18)
によって生成したアドレス信号及びメモリライトイネー
ブル信号と、誤り訂正符号付加回路(６)からの圧縮映像
データと、メモリリード・ライトクロック生成回路(40)
からのメモリライトクロックとによって、半導体メモリ
(17)に対するデータ書込みが行なわれる。ここで、半導
体メモリ(17)のデータ書込みは、通常の動画記録時の動
作に何ら影響を及ぼさないため、動画記録中において
も、シャッタ釦(５)を操作することによって、その時点
で得られる１フレーム分の映像データを静止画として半
導体メモリ(17)に書き込むことが出来る。

【００３１】信号再生モードにおいて、静止画を再生す
るときは、図１に示す切換えスイッチ(16)は半導体メモ
リ(17)側に切換えられ、半導体メモリ(17)に書き込まれ
ている静止画データが誤り訂正回路(14)へ供給されて、
誤り検出及び誤り訂正が施された後、画像伸張処理回路
(15)へ供給されて、静止画の復元が行なわれる。復元す
べき静止画の選択は、図２に示すディップスイッチ(26)
を操作して、所望の静止画に応じた静止画番号を入力す
ることによって行なわれる。静止画番号はセレクター(2
5)を経て半導体メモリ(17)へ上位アドレスとして出力さ
れる。このとき、リードライトセレクト信号はスイッチ
(27)によって“Ｈ”に設定されている。

【００３２】又、図４に示すメモリイネーブル信号発生
回路(43)において、リードイネーブル発生回路(38)は、
メモリリードクロックをカウントして、図８に示す様に
１２６６５０クロック期間は“Ｌ”、４４２２クロック
期間は“Ｈ”の信号を出力する。該出力信号は、図４に
示すセレクター(37)を経て、メモリリードイネーブル信
号として半導体メモリ(17)へ供給される。メモリリード
イネーブル信号の“Ｌ”期間は、半導体メモリ(17)から
１フレーム分の映像データを読み出すのに必要な期間で
あって、この期間に、メモリリードクロックに同期し
て、下位アドレスを指定することにより、半導体メモリ
(17)に格納されている特定の静止画の映像データを順
次、読み出すことが出来る。

【００３３】下位アドレスは図３に示す下位アドレス発
生回路(42)によって発生される。ここで、前記メモリリ
ード・ライトクロック生成回路(40)からのメモリリード
クロックが下位アドレスカウンター(29)へ供給されて、
下位アドレスカウンター(29)のカウントアップが行なわ
れる。又、メモリリードイネーブル信号が、ＮＯＴゲー
ト(28)及びＤタイプフリップフロップ(31)を経て下位ア
ドレスカウンター(29)のリセット端子へ入力され、これ
によって、図８の如くメモリリードイネーブル信号と下
位アドレスのタイミング合わせが行なわれている。

【００３４】又、図４に示す如くメモリリードイネーブ
ル信号をＤタイプフリップフロップ(39)にてラッチした
信号が、誤り訂正回路(14)へフレームパルスＲとして出
力される。これによって、誤り訂正回路(14)は、フレー
ムパルスＲの“Ｌ”期間に半導体メモリ(17)から１フレ
ーム分のデータが出力されていることを認識することが
出来る。

【００３５】誤り訂正回路(14)は、フレームパルスＲ
と、半導体メモリ(17)からの１フレーム分の圧縮映像デ
ータを受け取って、該データに誤り検出及び誤り訂正を
施した後、誤り訂正後の映像データを画像伸張処理回路
(15)へ供給する。画像伸張処理回路(15)は、１フレーム
分の圧縮映像データに画像伸張処理を施し、これによっ
て得られた映像データは更に画像伸張処理回路(15)へ供
給され、元の輝度信号Ｙ及び色差信号Ｐｂ、Ｐｒに復元
された後、外部モニターへ出力される。この結果、外部
モニターには、所望の静止画が映し出されることにな
る。

【００３６】上記デジタルＶＴＲによれば、半導体メモ
リ(17)に静止画の映像データを記録するので、静止画の
検索を高速で行なうことが出来、然も、誤り訂正を施し
た映像データに基づいて静止画を再生するので、磁気テ
ープ(10)の損傷の有無に拘わらず、高い画質の静止画を
表示することが出来る。又、半導体メモリ(17)から読み
出された映像データを、ケーブルを介して編集機等の外
部機器へ供給する場合、半導体メモリ(17)に対する書込
み及び読出し過程でデータに誤りは殆ど発生しないの
で、外部機器では、映像データに含まれる誤り訂正符号
に基づいて、伝送過程で生じ得るデータエラーに対し、
有効な誤り訂正を施すことが出来る。

【００３７】更に、動画となる映像データを磁気テープ
(10)に記録するための回路構成に対し、静止画を記録す
るための回路構成が追加されているので、動画の記録中
にも静止画の記録が可能であるばかりでなく、画像圧縮
処理回路(４)、誤り訂正符号付加回路(６)、誤り訂正回
路(14)及び画像伸張処理回路(15)の共用によって、回路
構成の簡略化が図られている。更に、磁気テープ(10)に
は動画のみを記録することが出来るので、該磁気テープ
(10)を再生する過程で静止画が割り込むことはない。

【００３８】上記実施の形態の説明は、本発明を説明す
るためのものであって、特許請求の範囲に記載の発明を
限定し、或は範囲を減縮する様に解すべきではない。
又、本発明の各部構成は上記実施の形態に限らず、特許
請求の範囲に記載の技術的範囲内で種々の変形が可能で
あることは勿論である。例えば本発明は、ＤＶフォーマ
ットのデジタルＶＴＲに限らず、種々の記録媒体に対し
て映像データの記録再生を行なうデジタルビデオレコー
ダに実施出来、同様の効果を得ることが出来る。

【図面の簡単な説明】

【図１】本発明に係るデジタルＶＴＲの全体構成を表わ
すブロック図である。

【図２】上位アドレス発生回路の構成を表わすブロック
図である。

【図３】下位アドレス発生回路の構成を表わすブロック
図である。

【図４】メモリイネーブル信号発生回路の構成を表わす
ブロック図である。

【図５】半導体メモリの各記録領域とアドレスを表わす
図である。

【図６】上位アドレス発生回路及び下位アドレス発生回
路の信号書込み動作を表わすタイムチャートである。

【図７】メモリイネーブル信号発生回路の動作を表わす
タイムチャートである。

【図８】上位アドレス発生回路及び下位アドレス発生回
路の信号読出し動作を表わすタイムチャートである。

【図９】従来のデジタルＶＴＲによって磁気テープに形
成される動画及び静止画の記録領域を表わす図である。

【符号の説明】

(１) 光学系 (２) ＣＣＤ (４) 画像圧縮処理回路 (５) シャッタ釦 (17) 半導体メモリ (18) メモリ制御信号発生回路 (10) 磁気テープ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大仲 隆司 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (72)発明者 富川 昌彦 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (56)参考文献 特開 平８−130711（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/76 - 5/956 G11B 20/10 - 20/12

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 撮像装置と、撮像装置から送られてくる
   一連の映像データにフレーム或いはフィールド単位で画
   像圧縮処理を施す画像圧縮処理回路と、圧縮された映像
   データに誤り訂正符号を付加する誤り訂正符号付加回路
   と、誤り訂正符号の付加された映像データを記録媒体に
   記録するデータ記録回路と、記録媒体から映像データを
   再生するデータ再生回路と、再生された映像データに誤
   り訂正を施す誤り訂正回路と、誤り訂正の施された映像
   データに画像伸張処理を施して出力する画像伸張処理回
   路とを具えたデジタルビデオレコーダにおいて、 フレーム或いはフィールド単位で、誤り訂正符号の付加
   された複数フレーム或いは複数フィールド分の映像デー
   タの書込み及び読出しが可能な半導体メモリと、 静止画書込み指令に応じて、誤り訂正符号付加回路から
   得られる１フレーム或いは１フィールドの映像データを
   半導体メモリに書き込む一方、静止画読出し指令に応じ
   て、半導体メモリから１フレーム或いは１フィールドの
   映像データを読み出すメモリ制御手段と、 半導体メモリから読み出された映像データを誤り訂正回
   路へ供給するデータ切換え手段とを具え、前記メモリ制御手段は、書込み或いは読出しの対象とす
   る複数のフレーム或いはフィールドを対象として、フレ
   ーム或いはフィールド単位の書込み領域或いは読出し領
   域を特定するための上位アドレスを発生する上位アドレ
   ス発生回路と、１フレーム或いは１フィールドを構成す
   る映像データを対象として、データ単位の書込み位置或
   いは読出し位置を特定するための下位アドレスを発生す
   る下位アドレス発生回路とを具えている ことを特徴とす
   るデジタルビデオレコーダ。