JP3270038B2 - Ｍｏｓｆｅｔの製造方法 - Google Patents
Ｍｏｓｆｅｔの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はMOSFET、特に、軽くドーピングされたドレン
を有するMOSFETに関する。詳細には、本発明はゼロドレ
ンオーバーラップｐチャンネル装置又は軽くドーピング
されたドレンを有するｐチャンネル装置に対し軽くドー
ピングされたドレンを有するｎチャンネルデバイスが相
補的に配置された相補自己整合MOSFETの製造方法に関す
る。
を有するMOSFETに関する。詳細には、本発明はゼロドレ
ンオーバーラップｐチャンネル装置又は軽くドーピング
されたドレンを有するｐチャンネル装置に対し軽くドー
ピングされたドレンを有するｎチャンネルデバイスが相
補的に配置された相補自己整合MOSFETの製造方法に関す
る。
（従来の技術） 従来のドレン構造を有するｎチャンネルMOSデバイス
はチャンネル長が短いとホットキャリアの効果により信
頼性が低下することは良く知られている。この問題を解
決する一つの方法はドレンの端でのピーク電界が減少す
るようにドレン構造を変更することである。これは、ド
レン端でのドレンドーピング濃度を下げてNMOSデバイス
内に軽くドーピングされたドレン（LDD）構造を形成さ
せることにより達成出来る。このNMOSデバイスのLDD構
造はゲート材料上に側壁スペーサを用いることにより形
成出来る。
はチャンネル長が短いとホットキャリアの効果により信
頼性が低下することは良く知られている。この問題を解
決する一つの方法はドレンの端でのピーク電界が減少す
るようにドレン構造を変更することである。これは、ド
レン端でのドレンドーピング濃度を下げてNMOSデバイス
内に軽くドーピングされたドレン（LDD）構造を形成さ
せることにより達成出来る。このNMOSデバイスのLDD構
造はゲート材料上に側壁スペーサを用いることにより形
成出来る。
（発明が解決しようとする課題） CMOS技術におけるｎチャンネルLDD MOSFETの代表的
な形成プロセスにおいては、ｎ及びｐ形ウエルがシリコ
ン内に限定されそして分離酸化物により分離される。ゲ
ート酸化物が次に形成され、そしてこのゲート酸化物上
にポリシリコンゲートのパターンが形成される。ゲート
材料及びソースとドレンは次に酸化されて厚さ300−500
Åのシリコン二酸化物層が形成される。次にｐ形シリコ
ン層がマスクされ、ｐチャンネルソース及びドレンにp+
ドーパントが注入される。このマスクを除去し次にｎ形
ドーパントをデバイス全体に注入する。厚さ2000−3000
Åのシリコン二酸化物の層がこのデバイス全面に付着さ
れ、そしてこのシリコン二酸化物が異方的にエッチング
されてゲート材料上に酸化物の側壁スペーサを形成す
る。厚さ400Å迄のシリコン二酸化物層がソース／ドレ
ン領域上に成長する。これらｎ形シリコン領域はマスク
されてn+ドーパントがｎチャンネルのソースとドレンに
注入される。CMOS製造プロセスでのLDDnチャンネルデバ
イスの製造にこの周知の側壁スペーサ技術を用いるに際
しての一つの問題は、LDD注入が製造中のCMOSデバイス
のマスクされていない領域のすべてに行われるため、LD
Dプロセス中、ｐチャンネルデバイスをマスクしておか
ねばならないことである。従って、ｎチャンネルデバイ
スのソースとドレン以外のCMOSデバイスの領域を保護す
るための余分なマスク層が必要となる。
な形成プロセスにおいては、ｎ及びｐ形ウエルがシリコ
ン内に限定されそして分離酸化物により分離される。ゲ
ート酸化物が次に形成され、そしてこのゲート酸化物上
にポリシリコンゲートのパターンが形成される。ゲート
材料及びソースとドレンは次に酸化されて厚さ300−500
Åのシリコン二酸化物層が形成される。次にｐ形シリコ
ン層がマスクされ、ｐチャンネルソース及びドレンにp+
ドーパントが注入される。このマスクを除去し次にｎ形
ドーパントをデバイス全体に注入する。厚さ2000−3000
Åのシリコン二酸化物の層がこのデバイス全面に付着さ
れ、そしてこのシリコン二酸化物が異方的にエッチング
されてゲート材料上に酸化物の側壁スペーサを形成す
る。厚さ400Å迄のシリコン二酸化物層がソース／ドレ
ン領域上に成長する。これらｎ形シリコン領域はマスク
されてn+ドーパントがｎチャンネルのソースとドレンに
注入される。CMOS製造プロセスでのLDDnチャンネルデバ
イスの製造にこの周知の側壁スペーサ技術を用いるに際
しての一つの問題は、LDD注入が製造中のCMOSデバイス
のマスクされていない領域のすべてに行われるため、LD
Dプロセス中、ｐチャンネルデバイスをマスクしておか
ねばならないことである。従って、ｎチャンネルデバイ
スのソースとドレン以外のCMOSデバイスの領域を保護す
るための余分なマスク層が必要となる。
IEEEエレクトロンデバイスレターズ、vol.9,No.4,198
8年４月、ジェームス アール．プフィースター、“ヂ
スポーザブル サイドウオール スペーサ テクノロジ
ーを用いるLDD MOSFETs"には他のプロセスが示されて
いる。この文献は酸化されたポリシリコンゲートを覆う
薄いポリシリコンバッファー層の上に除去可能な側壁ス
ペーサを設けるようになったLDD MOSFETデバイスの製
造が示されている。軽重両方のソース／ドレン注入に同
一のマスクが用いられている。しかしながら、ポリシリ
コンバッファー層は除去しなければならない。その結
果、すべての側壁スペーサも除去しなければならない。
これは、例えば米国特許第4471374及びヨーロッパ特許
第0197871に示されるSRAMセル負荷のような、ドレン注
入を受けるようになっていないゲート内に領域を組入れ
るデバイスにこのプロセスを用いるときには大きな欠点
となる。このポリシリコンバッファー層の除去を熱酸化
で行うとすれば、デバイス上に厚さが一般に600−700Å
の酸化物層が成長する。
8年４月、ジェームス アール．プフィースター、“ヂ
スポーザブル サイドウオール スペーサ テクノロジ
ーを用いるLDD MOSFETs"には他のプロセスが示されて
いる。この文献は酸化されたポリシリコンゲートを覆う
薄いポリシリコンバッファー層の上に除去可能な側壁ス
ペーサを設けるようになったLDD MOSFETデバイスの製
造が示されている。軽重両方のソース／ドレン注入に同
一のマスクが用いられている。しかしながら、ポリシリ
コンバッファー層は除去しなければならない。その結
果、すべての側壁スペーサも除去しなければならない。
これは、例えば米国特許第4471374及びヨーロッパ特許
第0197871に示されるSRAMセル負荷のような、ドレン注
入を受けるようになっていないゲート内に領域を組入れ
るデバイスにこのプロセスを用いるときには大きな欠点
となる。このポリシリコンバッファー層の除去を熱酸化
で行うとすれば、デバイス上に厚さが一般に600−700Å
の酸化物層が成長する。
（課題を解決するための手段及び作用） 本発明は上記従来技術の問題を解決することである。
本発明は、ソース、ドレイン及びゲートの上に伸びて
不純物拡散バリアとして作用する絶縁バリア層を設け、
この絶縁バリア層の上に、絶縁材料からなる側壁スペー
サを形成する工程を含む、ゲートに隣接して側壁スペー
サを有するMOSFETの製造方法を提供する。
不純物拡散バリアとして作用する絶縁バリア層を設け、
この絶縁バリア層の上に、絶縁材料からなる側壁スペー
サを形成する工程を含む、ゲートに隣接して側壁スペー
サを有するMOSFETの製造方法を提供する。
本発明は下記段階から成るMOSFETの製造方法を提供す
る。
る。
（ａ）相補的なｐチャネルおよびｎチャネルMOSFET（3
6,34）のゲート電極を形成する工程であって、各ゲート
電極は、対応する酸化膜（10）上に形成され、この酸化
膜はシリコン基板の対応する領域（4,6）上に形成さ
れ、これら領域にはそれぞれｎタイプまたはｐタイプの
不純物イオンが注入され、各ゲート電極は分離酸化領域
（８）により分離され、 （ｂ）分離酸化領域（８）の上面と、ゲート電極（12）
の上面および側面と、それに近接する酸化層（10）の露
出された領域の上面とに、窒化シリコンを材料とする絶
縁バリア層（14）を形成する工程と、 （ｃ）絶縁バリア層（14）の上面に、酸化シリコンを材
料とするエッチング可能な層（16）を形成する工程と、 （ｄ）エッチング可能な層（16）を異方性エッチングす
ることにより、絶縁バリア層（14）の上面とそれに近接
するゲート電極（12）の側面とに、エッチング可能な層
（16）からなる側壁スペーサ（18）を形成する工程と、
を備え、 ｎチャネルMOSFET（34）は、LDD（Lightly Doped Dra
in）構造のMOSFETであり、以下の（ｅ）〜（ｉ）の工
程、すなわち、 （ｅ）シリコン基板（４）のn-領域をマスクする工程
と、 （ｆ）シリコン基板のマスクしていないp-領域にn+の不
純物イオンを注入し、p-領域上の側壁スペーサ（18）
を、前記側壁スペーサ（18）の下方に配置されるp-領域
（６）内のイオン注入領域に対してマスクとして作用さ
せる工程と、 （ｇ）絶縁バリア層（14）上の前記側壁スペーサ（18）
をエッチングにより除去する工程と、 （ｈ）p-領域（６）内の前記イオン注入領域にｎ型の不
純物イオンを注入する工程と、 （ｉ）シリコンのn-領域（４）のマスクを除去する工程
と、により形成され、 ｐチャネルMOSFET（36）は、ｎチャネルMOSFET（34）
の形成前または成形後に、以下の（ｊ）〜（ｌ）の工
程、すなわち、 （ｊ）シリコンのp-領域（６）をマスクする工程と、 （ｋ）シリコンのマスクしていないp-領域（４）にp+の
不純物イオンを注入し、n-領域上の側壁スペーサ（18）
を、前記側壁スペーサ（18）の下方に配置されるn-領域
（４）内のイオン注入領域に対してマスクとして作用さ
せる工程と、 （ｌ）シリコンのp-領域（６）のマスクを除去する工程
と、により形成され、 ｐチャネルMOSFET（36）は、さらに、 （ｍ）対応するゲート電極（12）に向けてp+不純物イオ
ンを拡散させてゼロ・ドレイン・オーバーラップｐチャ
ネルMOSFETを形成する工程を含んで形成されることを特
徴とするMOSFETの製造方法を提供する。
6,34）のゲート電極を形成する工程であって、各ゲート
電極は、対応する酸化膜（10）上に形成され、この酸化
膜はシリコン基板の対応する領域（4,6）上に形成さ
れ、これら領域にはそれぞれｎタイプまたはｐタイプの
不純物イオンが注入され、各ゲート電極は分離酸化領域
（８）により分離され、 （ｂ）分離酸化領域（８）の上面と、ゲート電極（12）
の上面および側面と、それに近接する酸化層（10）の露
出された領域の上面とに、窒化シリコンを材料とする絶
縁バリア層（14）を形成する工程と、 （ｃ）絶縁バリア層（14）の上面に、酸化シリコンを材
料とするエッチング可能な層（16）を形成する工程と、 （ｄ）エッチング可能な層（16）を異方性エッチングす
ることにより、絶縁バリア層（14）の上面とそれに近接
するゲート電極（12）の側面とに、エッチング可能な層
（16）からなる側壁スペーサ（18）を形成する工程と、
を備え、 ｎチャネルMOSFET（34）は、LDD（Lightly Doped Dra
in）構造のMOSFETであり、以下の（ｅ）〜（ｉ）の工
程、すなわち、 （ｅ）シリコン基板（４）のn-領域をマスクする工程
と、 （ｆ）シリコン基板のマスクしていないp-領域にn+の不
純物イオンを注入し、p-領域上の側壁スペーサ（18）
を、前記側壁スペーサ（18）の下方に配置されるp-領域
（６）内のイオン注入領域に対してマスクとして作用さ
せる工程と、 （ｇ）絶縁バリア層（14）上の前記側壁スペーサ（18）
をエッチングにより除去する工程と、 （ｈ）p-領域（６）内の前記イオン注入領域にｎ型の不
純物イオンを注入する工程と、 （ｉ）シリコンのn-領域（４）のマスクを除去する工程
と、により形成され、 ｐチャネルMOSFET（36）は、ｎチャネルMOSFET（34）
の形成前または成形後に、以下の（ｊ）〜（ｌ）の工
程、すなわち、 （ｊ）シリコンのp-領域（６）をマスクする工程と、 （ｋ）シリコンのマスクしていないp-領域（４）にp+の
不純物イオンを注入し、n-領域上の側壁スペーサ（18）
を、前記側壁スペーサ（18）の下方に配置されるn-領域
（４）内のイオン注入領域に対してマスクとして作用さ
せる工程と、 （ｌ）シリコンのp-領域（６）のマスクを除去する工程
と、により形成され、 ｐチャネルMOSFET（36）は、さらに、 （ｍ）対応するゲート電極（12）に向けてp+不純物イオ
ンを拡散させてゼロ・ドレイン・オーバーラップｐチャ
ネルMOSFETを形成する工程を含んで形成されることを特
徴とするMOSFETの製造方法を提供する。
第１図は本発明においてはじめに用いられる従来のゲ
ート酸化物層の上にCMOSゲートを形成するためのCMOSプ
ロセスにおける４段階後のシリコン構造を示している。
シリコン層２が設けられ、その中にｎ形ウエル４とｐ形
ウエル６が夫々ｎドーパントとｐドーパントの注入によ
り限定される。分離酸化物領域８はシリコン層２の上に
成長し、ゲート酸化物層10はシリコン層２の上の、分離
酸化物領域８間に形成される。次にポリシリコンゲート
12がゲート酸化物層10の上に形成され、続いてｎドーパ
ントでドーピングされる。これらすべての段階は従来の
CMOSプロセスで用いられるものである。図ではｎ及びｐ
ウエルを有するCMOSを示しているが、これら段階はｎウ
エル、２ウエル又はｐウエルであるCMOS構造の選択には
無関係である。又、図では一対のCMOSデバイスによる相
補形デバイスを示しているが、本発明によれば１個のシ
リコン基体にその様なデバイスをアレイとして製造する
ことが出来る。ゲート材料は本発明の方法に必要な以後
の付着およびエッチングと両立しうるものであれば任意
である。一般にｎ又はｐ形ポリシリコン、シリサイド又
はポリサイドのいずれでもよい。
ート酸化物層の上にCMOSゲートを形成するためのCMOSプ
ロセスにおける４段階後のシリコン構造を示している。
シリコン層２が設けられ、その中にｎ形ウエル４とｐ形
ウエル６が夫々ｎドーパントとｐドーパントの注入によ
り限定される。分離酸化物領域８はシリコン層２の上に
成長し、ゲート酸化物層10はシリコン層２の上の、分離
酸化物領域８間に形成される。次にポリシリコンゲート
12がゲート酸化物層10の上に形成され、続いてｎドーパ
ントでドーピングされる。これらすべての段階は従来の
CMOSプロセスで用いられるものである。図ではｎ及びｐ
ウエルを有するCMOSを示しているが、これら段階はｎウ
エル、２ウエル又はｐウエルであるCMOS構造の選択には
無関係である。又、図では一対のCMOSデバイスによる相
補形デバイスを示しているが、本発明によれば１個のシ
リコン基体にその様なデバイスをアレイとして製造する
ことが出来る。ゲート材料は本発明の方法に必要な以後
の付着およびエッチングと両立しうるものであれば任意
である。一般にｎ又はｐ形ポリシリコン、シリサイド又
はポリサイドのいずれでもよい。
第２図において、絶縁バリア層14がこの構造の上に付
着される。この実施例では絶縁バリア層14はシリコン窒
化物であり、厚さは一般に200−400Åである。この絶縁
バリア層14はドーパント不純物に対するバリアとして作
用する。次にシリコン酸化物層16が一般に厚さ2000−40
00Åとしてこのシリコン窒化物層14の上に付着される。
着される。この実施例では絶縁バリア層14はシリコン窒
化物であり、厚さは一般に200−400Åである。この絶縁
バリア層14はドーパント不純物に対するバリアとして作
用する。次にシリコン酸化物層16が一般に厚さ2000−40
00Åとしてこのシリコン窒化物層14の上に付着される。
第３図に示すように、この酸化物層16は窒化物層14迄
異方性にエッチングされてゲート12上に側壁スペーサ18
を形成する。この酸化物層16のエッチングは3:1の窒化
物に対する選択度をもって酸化物を異方性にエッチング
しうるプラズマエッチングシステムにより行うことが出
来る。
異方性にエッチングされてゲート12上に側壁スペーサ18
を形成する。この酸化物層16のエッチングは3:1の窒化
物に対する選択度をもって酸化物を異方性にエッチング
しうるプラズマエッチングシステムにより行うことが出
来る。
第４図はｎ形シリコン領域がホトレジスト層20により
マスクされそしてn+ソース及びドレン22がゲート12、側
壁スペーサ18又は分離酸化物領域８によりマスクされて
いないｐ形シリコンの領域に注入された後の構造を示し
ている。側壁スペーサ18はゲート12に隣接するｐ形シリ
コンをn+ドーパントの注入に対しマスクするように作用
する。
マスクされそしてn+ソース及びドレン22がゲート12、側
壁スペーサ18又は分離酸化物領域８によりマスクされて
いないｐ形シリコンの領域に注入された後の構造を示し
ている。側壁スペーサ18はゲート12に隣接するｐ形シリ
コンをn+ドーパントの注入に対しマスクするように作用
する。
第５図において、ｐ形シリコン領域内の側壁スペーサ
18は緩衝フッ化水素酸溶液のような湿エッチャントに漬
けることにより等方的にエッチングされる。次に、軽く
n-でドーピングされたドレン24がこの構造のマスクされ
ない領域、特に側壁スペーサ18により前にマスクされて
いたｐ形シリコンの領域24にn-ドーパントを注入して形
成される。
18は緩衝フッ化水素酸溶液のような湿エッチャントに漬
けることにより等方的にエッチングされる。次に、軽く
n-でドーピングされたドレン24がこの構造のマスクされ
ない領域、特に側壁スペーサ18により前にマスクされて
いたｐ形シリコンの領域24にn-ドーパントを注入して形
成される。
第６図に示すように、ｎ形シリコンの上のホトレジス
ト層20が次に剥がされ、そして第２のホトレジスト層26
がｐ形シリコンの上にマスクとして与えられる。
ト層20が次に剥がされ、そして第２のホトレジスト層26
がｐ形シリコンの上にマスクとして与えられる。
第７図はゲート12、側壁スペーサ18又は分離酸化物領
域８によりマスクされないｎ形領域の領域27へのp+ソー
ス及びドレンの注入後の構造を示している。側壁スペー
サ18はゲート12に隣接するｎ形シリコンをp+ドーパント
の注入に対しマスクするように作用する。
域８によりマスクされないｎ形領域の領域27へのp+ソー
ス及びドレンの注入後の構造を示している。側壁スペー
サ18はゲート12に隣接するｎ形シリコンをp+ドーパント
の注入に対しマスクするように作用する。
第８、９図は本発明の第１実施例による方法のこれ以
降の段階を、第10図は本発明の第２の実施例による方法
の以降の段階を示している。
降の段階を、第10図は本発明の第２の実施例による方法
の以降の段階を示している。
第８図は前述のように異方的なエッチングによる側壁
スペーサ18の除去とそれに続くこの構造のマスクされな
い領域そして特に側壁スペーサ18により前にマスクされ
ていたｎ形シリコンの領域28へのp-ドーパント注入後の
第７図の構造を示している。p-ドーパント注入で軽くp-
でドーピングされたドレン27が形成される。
スペーサ18の除去とそれに続くこの構造のマスクされな
い領域そして特に側壁スペーサ18により前にマスクされ
ていたｎ形シリコンの領域28へのp-ドーパント注入後の
第７図の構造を示している。p-ドーパント注入で軽くp-
でドーピングされたドレン27が形成される。
第９図は第２ホトレジスト層26が除去された後の最終
構造を示す。この構造はｎ及びｐチャンネルLDD MOSFE
T30,32からなる。
構造を示す。この構造はｎ及びｐチャンネルLDD MOSFE
T30,32からなる。
第10図はｐ形シリコンからの第２ホトレジスト層26の
直接除去後の第７図の構造を示している。この構造はp+
注入物の拡散後のｎチャンネルLDD MOSFET34とZDO形の
従来のドレンを有するｐチャンネルMOSFET36からなる。
直接除去後の第７図の構造を示している。この構造はp+
注入物の拡散後のｎチャンネルLDD MOSFET34とZDO形の
従来のドレンを有するｐチャンネルMOSFET36からなる。
本発明のこれら実施例について、その最終構造にドー
ピングされたガラスが付着され、このガラスを介してMO
SFETのゲート、ソース及びドレンへの金属化接続がなさ
れる。
ピングされたガラスが付着され、このガラスを介してMO
SFETのゲート、ソース及びドレンへの金属化接続がなさ
れる。
本発明の方法はLDD領域につき１個のマスクのみを用
いてLDD CMOS構造の製造を可能にするが、更にZDO形の
従来のドレンのｐチャンネルデバイスを与えるべくｐチ
ャンネルデバイスに側壁スペーサを残すことも出来る。
更に、これらスペーサはCMOS構造に例えばスタチックRA
M抵抗負荷のような他の回路エレメントをレジストマス
ク20、26でそれらエレメントをマスクすることで組入れ
ようとする場合にはそのまま残してもよい。これらマス
クはソース／ドレン及びLDD注入に対しこれらエレメン
トを保護する。
いてLDD CMOS構造の製造を可能にするが、更にZDO形の
従来のドレンのｐチャンネルデバイスを与えるべくｐチ
ャンネルデバイスに側壁スペーサを残すことも出来る。
更に、これらスペーサはCMOS構造に例えばスタチックRA
M抵抗負荷のような他の回路エレメントをレジストマス
ク20、26でそれらエレメントをマスクすることで組入れ
ようとする場合にはそのまま残してもよい。これらマス
クはソース／ドレン及びLDD注入に対しこれらエレメン
トを保護する。
第11図は第９図と同様であるが、ポリシリコン抵抗と
組合せてｎ及びｐチャンネルLDD MOSFET30,32が形成さ
れたものを示す。ドーピングされないポリシリコン構造
38が、シリコン窒化物の絶縁バリア層14の付着前に分離
酸化物領域８に形成される。この構造38は次に絶縁バリ
ア層14そして続いて酸化物層16により覆われる。この酸
化物層16は次に前述のように異方的にエッチングされて
ポリシリコン構造38に隣接して側壁スペーサ40を形成す
る。前述のLDD MOSFETを形成する段階において、この
ポリシリコン構造38は、それらの側壁スペーサ40と共に
レジストマスク20、26により覆われる。このように、ポ
リシリコン構造38は注入を受けることはなく、例えばス
タチックRAMセル負荷にしばしば使用される形式のドー
ピングされないポリシリコン抵抗としてそれらを用いる
ことを可能にする。ポリシリコン構造38はゲート12から
側壁スペーサ18を除去するための異方性エッチング段階
においてもマスクされるから、最終構造において側壁ス
ペーサ40はポリシリコン構造38に残留する。
組合せてｎ及びｐチャンネルLDD MOSFET30,32が形成さ
れたものを示す。ドーピングされないポリシリコン構造
38が、シリコン窒化物の絶縁バリア層14の付着前に分離
酸化物領域８に形成される。この構造38は次に絶縁バリ
ア層14そして続いて酸化物層16により覆われる。この酸
化物層16は次に前述のように異方的にエッチングされて
ポリシリコン構造38に隣接して側壁スペーサ40を形成す
る。前述のLDD MOSFETを形成する段階において、この
ポリシリコン構造38は、それらの側壁スペーサ40と共に
レジストマスク20、26により覆われる。このように、ポ
リシリコン構造38は注入を受けることはなく、例えばス
タチックRAMセル負荷にしばしば使用される形式のドー
ピングされないポリシリコン抵抗としてそれらを用いる
ことを可能にする。ポリシリコン構造38はゲート12から
側壁スペーサ18を除去するための異方性エッチング段階
においてもマスクされるから、最終構造において側壁ス
ペーサ40はポリシリコン構造38に残留する。
好適にはシリコン窒化物であるこの絶縁バリア層は側
壁スペーサを形成する酸化物層のエッチング中にエッチ
ング停止作用を有する。この絶縁バリア層は、それ故、
酸化物層のエッチングに用いられる異方性エッチャント
及び等方性エッチャントの両方に対して抵抗性を有する
ものでなくてはならない。この絶縁バリア層はガラス層
からの不純物がCMOSエレメントに拡散しないようにする
不純物拡散バリア層として作用する。これはデバイスの
不安定性を抑制することが出来る。また、この絶縁バリ
ア層はCMOS構造用の表面保護層として作用し、そしてデ
バイス表面をプラズマによる損傷から保護することが出
来る。これはデバイスの信頼性を高めるものである。
壁スペーサを形成する酸化物層のエッチング中にエッチ
ング停止作用を有する。この絶縁バリア層は、それ故、
酸化物層のエッチングに用いられる異方性エッチャント
及び等方性エッチャントの両方に対して抵抗性を有する
ものでなくてはならない。この絶縁バリア層はガラス層
からの不純物がCMOSエレメントに拡散しないようにする
不純物拡散バリア層として作用する。これはデバイスの
不安定性を抑制することが出来る。また、この絶縁バリ
ア層はCMOS構造用の表面保護層として作用し、そしてデ
バイス表面をプラズマによる損傷から保護することが出
来る。これはデバイスの信頼性を高めるものである。
本発明は絶縁バリア層がデバイスのエッチング中の寄
生デバイスの酸化物の厚みの減少を防止するという利点
を与える。これら寄生デバイスとはLOCOS又はSILOのよ
うな酸化物分離技術で形成されるものでありうる。
生デバイスの酸化物の厚みの減少を防止するという利点
を与える。これら寄生デバイスとはLOCOS又はSILOのよ
うな酸化物分離技術で形成されるものでありうる。
更に、本発明は、シリコン窒化物層の使用により軽く
ドーピングされたドレンに対するゲートのオーバーラッ
プが減少するという利点も与えることが出来る。厚さ約
400Åのこの窒化物層がゲートの側に配置されているか
ら、これがスペーサとして作用し、軽くドーピングされ
たドレンがゲートから約400Å分離されることになる。
これにより、ゲートと軽くドーピングされたドレンとの
間に拡散距離が生じ、それによりデバイスの作動のため
LDD注入の拡散が生じる。
ドーピングされたドレンに対するゲートのオーバーラッ
プが減少するという利点も与えることが出来る。厚さ約
400Åのこの窒化物層がゲートの側に配置されているか
ら、これがスペーサとして作用し、軽くドーピングされ
たドレンがゲートから約400Å分離されることになる。
これにより、ゲートと軽くドーピングされたドレンとの
間に拡散距離が生じ、それによりデバイスの作動のため
LDD注入の拡散が生じる。
本発明における材料の選択により、通常のCMOSのマス
キング要求を越える付加的なマスクを必要とすることな
くLDDnチャンネル及びZDO又はLDDpチャンネルデバイス
からなる相補形MOSFETをポリシリコン抵抗のような他の
エレメントと共に製造することが可能となる。
キング要求を越える付加的なマスクを必要とすることな
くLDDnチャンネル及びZDO又はLDDpチャンネルデバイス
からなる相補形MOSFETをポリシリコン抵抗のような他の
エレメントと共に製造することが可能となる。
好適にはシリコン酸化物である側壁スペーサの材料は
一般にはプラズマである異方性エッチャント及び一般に
は湿エッチヤントである等方性エッチャントの両方によ
りエッチングされうるものでなければならない。
一般にはプラズマである異方性エッチャント及び一般に
は湿エッチヤントである等方性エッチャントの両方によ
りエッチングされうるものでなければならない。
前述のように、ゲート材料は種々であり、一般にはｎ
又はｐ形ポリシリコン、シリサイド又はポリサイドであ
る。好適にはｎチャンネルデバイスについては、ゲート
はｎ形ポリシリコンである。ｎチャンネルデバイスのソ
ースとドレンの形成前に充分なｎドーバントをポリシリ
コンに含めておき、あるいはソースとドレンへのn+ドー
パントの注入中ゲートに注入されるｎドーパントがゲー
ト内に必要なｎドーパントを与えるようにしてもよい。
好適には、ｐチャンネルデバイスもポリシリコンゲート
を有し、これは埋込みチャンネルデバイスについてはｎ
形、表面チャンネルデバイスについてはｐ形とすること
が出来る。埋込チャンネルデバイスについては、、ゲー
トはまず高いｎドーパント濃度であり、これがp+ドーパ
ント注入段階において幾分減少する。表面チャンネルデ
バイスについては、ｐチャンネルデバイスのソースとド
レンの形成前に充分なｐドーパントがポリシリコンに注
入され、あるいはソースとドレンへのp+ドーパントの注
入中にゲートに注入されるｐドーパントがゲートに必要
なｐドーパントを与えるようにしてもよい。
又はｐ形ポリシリコン、シリサイド又はポリサイドであ
る。好適にはｎチャンネルデバイスについては、ゲート
はｎ形ポリシリコンである。ｎチャンネルデバイスのソ
ースとドレンの形成前に充分なｎドーバントをポリシリ
コンに含めておき、あるいはソースとドレンへのn+ドー
パントの注入中ゲートに注入されるｎドーパントがゲー
ト内に必要なｎドーパントを与えるようにしてもよい。
好適には、ｐチャンネルデバイスもポリシリコンゲート
を有し、これは埋込みチャンネルデバイスについてはｎ
形、表面チャンネルデバイスについてはｐ形とすること
が出来る。埋込チャンネルデバイスについては、、ゲー
トはまず高いｎドーパント濃度であり、これがp+ドーパ
ント注入段階において幾分減少する。表面チャンネルデ
バイスについては、ｐチャンネルデバイスのソースとド
レンの形成前に充分なｐドーパントがポリシリコンに注
入され、あるいはソースとドレンへのp+ドーパントの注
入中にゲートに注入されるｐドーパントがゲートに必要
なｐドーパントを与えるようにしてもよい。
第１図は分離酸化物領域間のウエルを覆うゲート酸化物
層にポリシリコンゲートを形成した後のCMOSプロセスに
おけるシリコンウエハー構造の断面図、 第２図は上記構造に絶縁バリア層と酸化物層を配置した
後の第１図の構造を示す図、 第３図は側壁スペーサの形成のための酸化物の異方的エ
ッチング後の第２図の構造を示す図、 第４図はｎ形シリコン面へのマスクの付与及びその後の
n+ソースとドレンへの注入後の第３図の構造を示す図、 第５図はｐ形シリコンの上の側壁スペーサの除去とその
後のｎで軽くドーピングされたドレンへの注入後の第４
図の構造を示す図、 第６図はｎ形シリコン面のマスクの除去とその後のｐ形
シリコン面へのマスクの付与後の第５図の構造を示す
図、 第７図はp+ソースとドレンの注入後の第６図の構造を示
す図、 第８図はｎ形シリコンの上の側壁スペーサの除去とその
後のp-で軽くドーピングされたドレンの注入後の第７図
の構造を示す図、 第９図はLDDp又はｎチャンネルデバイスを有するCMOS構
造を与えるため、ｐ形シリコン面のマスクの除去後の第
８図の構造を示す図、 第10図はｐ形シリコン面のマスクが、注入及び拡散後に
LDDnチャンネルデバイス及びゼロドレンオーバーラップ
（ZDO）ｐチャンネルデバイスを有するCMOS構造を与え
るために第７図の構造から直接に除去されるようになっ
た本発明の他の実施例を示す図、 第11図はLDDp及びｎチャンネルデバイスに抵抗が組入ら
れるようになった本発明の他の実施例を示す図である。 ２……シリコン層、４……ｎ形ウエル、６……ｐ形ウエ
ル、８……分離酸化物層、10……ゲート酸化物層、12…
…ポリシリコンゲート、14……絶縁バリア層、16……シ
リコン酸化物層、18……側壁スペーサ、20……ホトレジ
スト、22……ソース／ドレン、24……軽くドーピングさ
れたドレン。
層にポリシリコンゲートを形成した後のCMOSプロセスに
おけるシリコンウエハー構造の断面図、 第２図は上記構造に絶縁バリア層と酸化物層を配置した
後の第１図の構造を示す図、 第３図は側壁スペーサの形成のための酸化物の異方的エ
ッチング後の第２図の構造を示す図、 第４図はｎ形シリコン面へのマスクの付与及びその後の
n+ソースとドレンへの注入後の第３図の構造を示す図、 第５図はｐ形シリコンの上の側壁スペーサの除去とその
後のｎで軽くドーピングされたドレンへの注入後の第４
図の構造を示す図、 第６図はｎ形シリコン面のマスクの除去とその後のｐ形
シリコン面へのマスクの付与後の第５図の構造を示す
図、 第７図はp+ソースとドレンの注入後の第６図の構造を示
す図、 第８図はｎ形シリコンの上の側壁スペーサの除去とその
後のp-で軽くドーピングされたドレンの注入後の第７図
の構造を示す図、 第９図はLDDp又はｎチャンネルデバイスを有するCMOS構
造を与えるため、ｐ形シリコン面のマスクの除去後の第
８図の構造を示す図、 第10図はｐ形シリコン面のマスクが、注入及び拡散後に
LDDnチャンネルデバイス及びゼロドレンオーバーラップ
（ZDO）ｐチャンネルデバイスを有するCMOS構造を与え
るために第７図の構造から直接に除去されるようになっ
た本発明の他の実施例を示す図、 第11図はLDDp及びｎチャンネルデバイスに抵抗が組入ら
れるようになった本発明の他の実施例を示す図である。 ２……シリコン層、４……ｎ形ウエル、６……ｐ形ウエ
ル、８……分離酸化物層、10……ゲート酸化物層、12…
…ポリシリコンゲート、14……絶縁バリア層、16……シ
リコン酸化物層、18……側壁スペーサ、20……ホトレジ
スト、22……ソース／ドレン、24……軽くドーピングさ
れたドレン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード、ノーマン、キャンベル イギリス国グウェント、クームブラン、 コード、イーバ、グラン、リッド、101 (72)発明者 マイケル、ケビン、トンプソン イギリス国グウェント、ニューポート、 メインディー、ケンジントン、ガーデン ズ、２ (72)発明者 ロバート、ポール、ハーセ イギリス国グウェント、クームブラン、 ヘンリーズ、アシュリー、コート、84 (56)参考文献 特開 昭59−197161（ＪＰ，Ａ) 特開 昭61−295652（ＪＰ，Ａ) 特開 昭63−124468（ＪＰ，Ａ) 特開 昭60−74663（ＪＰ，Ａ) 特開 昭62−242367（ＪＰ，Ａ)
Claims (3)
- 【請求項１】相補的なｐチャネルおよびｎチャネルMOSF
ETを形成する方法において、（ａ）相補的なｐチャネル
およびｎチャネルMOSFET（36,34）のゲート電極を形成
する工程であって、各ゲート電極は、対応する酸化膜
（10）上に形成され、この酸化膜はシリコン基板の対応
する領域（4,6）上に形成され、これら領域にはそれぞ
れｎタイプまたはｐタイプの不純物イオンが注入され、
各ゲート電極は分離酸化領域（８）により分離され、 （ｂ）分離酸化領域（８）の上面と、ゲート電極（12）
の上面および側面と、それに近接する酸化層（10）の露
出された領域の上面とに、窒化シリコンを材料とする絶
縁バリア層（14）を形成する工程と、 （ｃ）絶縁バリア層（14）の上面に、酸化シリコンを材
料とするエッチング可能な層（16）を形成する工程と、 （ｄ）エッチング可能な層（16）を異方性エッチングす
ることにより、絶縁バリア層（14）の上面とそれに近接
するゲート電極（12）の側面とに、エッチング可能な層
（16）からなる側壁スペーサ（18）を形成する工程と、
を備え、 ｎチャネルMOSFET（34）は、LDD（Lightly Doped Drai
n）構造のMOSFETであり、以下の（ｅ）〜（ｉ）の工
程、すなわち、 （ｅ）シリコン基板（４）のn-領域をマスクする工程
と、 （ｆ）シリコン基板のマスクしていないp-領域にn+の不
純物イオンを注入し、p-領域上の側壁スペーサ（18）
を、前記側壁スペーサ（18）の下方に配置されるp-領域
（６）内のイオン注入領域に対してマスクとして作用さ
せる工程と、 （ｇ）絶縁バリア層（14）上の前記側壁スペーサ（18）
をエッチングにより除去する工程と、 （ｈ）p-領域（６）内の前記イオン注入領域にｎ型の不
純物イオンを注入する工程と、 （ｉ）シリコンのn-領域（４）のマスクを除去する工程
と、により形成され、 ｐチャネルMOSFET（36）は、ｎチャネルMOSFET（34）の
形成前または形成後に、以下の（ｊ）〜（ｌ）の工程、
すなわち、 （ｊ）シリコンのp-領域（６）をマスクする工程と、 （ｋ）シリコンのマスクしていないn-領域（４）にp+の
不純物イオンを注入し、n-領域上の側壁スペーサ（18）
を、前記側壁スペーサ（18）の下方に配置されるn-領域
（４）内のイオン注入領域に対してマスクとして作用さ
せる工程と、 （ｌ）シリコンのp-領域（６）のマスクを除去する工程
と、により形成され、ｐチャネルMOSFET（36）は、さら
に、 （ｍ）対応するゲート電極（12）に向けてp+不純物イオ
ンを拡散させてゼロ・ドレイン・オーバーラップｐチャ
ネルMOSFETを形成する工程を含んで形成されることを特
徴とするMOSFETの製造方法。 - 【請求項２】ｐチャネルMOSFET（36）は、n-領域上の側
壁スペーサ（18）を除去することなく、ゼロ・ドレイン
・オーバーラップ構造で形成され、注入されるp+不純物
イオンは、前記側壁スペーサの下側位置に拡散されるこ
とを特徴とする請求項１記載のMOSFETの製造方法。 - 【請求項３】前記工程（ｂ）の前に、分離酸化領域
（８）上に抵抗素子として作用するポリシリコン構造
（38）を形成する工程を設け、前記工程（ｂ）におい
て、前記絶縁バリア層（14）は、分離酸化領域（８）の
上面と、ゲート電極（12）の上面および側面と、それに
近接する酸化層（10）の露出された領域の上面と、前記
ポリシリコン構造（38）の上面および側面と、に形成さ
れることを特徴とする請求項１または２に記載のMOSFET
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8820058.9 | 1988-08-24 | ||
| GB888820058A GB8820058D0 (en) | 1988-08-24 | 1988-08-24 | Mosfet & fabrication method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02162761A JPH02162761A (ja) | 1990-06-22 |
| JP3270038B2 true JP3270038B2 (ja) | 2002-04-02 |
Family
ID=10642609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21716489A Expired - Fee Related JP3270038B2 (ja) | 1988-08-24 | 1989-08-23 | Ｍｏｓｆｅｔの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5087582A (ja) |
| EP (1) | EP0356202B1 (ja) |
| JP (1) | JP3270038B2 (ja) |
| DE (1) | DE68919172T2 (ja) |
| GB (1) | GB8820058D0 (ja) |
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| DE69132695T2 (de) * | 1990-05-11 | 2002-06-13 | Koninklijke Philips Electronics N.V., Eindhoven | CMOS-Verfahren mit Verwendung von zeitweilig angebrachten Siliciumnitrid-Spacern zum Herstellen von Transistoren (LDD) mit leicht dotiertem Drain |
| JP2994128B2 (ja) * | 1991-03-04 | 1999-12-27 | シャープ株式会社 | 半導体装置の製造方法 |
| JP2982383B2 (ja) * | 1991-06-25 | 1999-11-22 | 日本電気株式会社 | Ｃｍｏｓトランジスタの製造方法 |
| US5514616A (en) * | 1991-08-26 | 1996-05-07 | Lsi Logic Corporation | Depositing and densifying glass to planarize layers in semi-conductor devices based on CMOS structures |
| JPH06151828A (ja) * | 1992-10-30 | 1994-05-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5468666A (en) * | 1993-04-29 | 1995-11-21 | Texas Instruments Incorporated | Using a change in doping of poly gate to permit placing both high voltage and low voltage transistors on the same chip |
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| US5416036A (en) * | 1993-10-04 | 1995-05-16 | United Microelectronics Corporation | Method of improvement ESD for LDD process |
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| US5405791A (en) * | 1994-10-04 | 1995-04-11 | Micron Semiconductor, Inc. | Process for fabricating ULSI CMOS circuits using a single polysilicon gate layer and disposable spacers |
| US5661069A (en) * | 1995-06-06 | 1997-08-26 | Lsi Logic Corporation | Method of forming an MOS-type integrated circuit structure with a diode formed in the substrate under a polysilicon gate electrode to conserve space |
| US5714413A (en) | 1995-12-11 | 1998-02-03 | Intel Corporation | Method of making a transistor having a deposited dual-layer spacer structure |
| US5783470A (en) * | 1995-12-14 | 1998-07-21 | Lsi Logic Corporation | Method of making CMOS dynamic random-access memory structures and the like |
| US6221709B1 (en) | 1997-06-30 | 2001-04-24 | Stmicroelectronics, Inc. | Method of fabricating a CMOS integrated circuit device with LDD N-channel transistor and non-LDD P-channel transistor |
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| US9804046B2 (en) * | 2015-10-27 | 2017-10-31 | DunAn Sensing, LLC | Pressure sensor with support structure for non-silicon diaphragm |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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